KR20060032095A - 임피던스 교정 회로와 이를 포함하는 집적 회로 및 이를이용한 출력 드라이버의 임피던스 조절 방법 - Google Patents

임피던스 교정 회로와 이를 포함하는 집적 회로 및 이를이용한 출력 드라이버의 임피던스 조절 방법 Download PDF

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    • H04L25/0278—Arrangements for impedance matching

Abstract

임피던스 교정 회로와 이를 포함하는 집적 회로 및 이를 이용한 출력 드라이버의 임피던스 조절 방법이 제안된다. 본 발명에 따른 임피던스 교정 회로는 교정 회로, 제1 레지스터, 및 제2 레지스터를 구비하는 것을 특징으로 한다. 교정 회로는 교정 단자에 연결된 외부 저항에 내부 전압을 공급하여 기준 전류를 생성하고, 기준 전류, 제1 및 제2 기준 전압들, 및 제1 및 제2 임피던스 제어 신호들에 응답하여 제1 및 제2 교정 신호들을 출력한다. 제1 레지스터는 제1 교정 신호에 응답하여 제1 임피던스 제어 신호의 비트 값을 증가시키거나 또는 감소시킨다. 제2 레지스터는 제2 교정 신호에 응답하여 제2 임피던스 제어 신호의 비트 값을 증가시키거나 또는 감소시킨다. 본 발명에 따른 임피던스 교정 회로와 이를 포함하는 집적 회로 및 이를 이용한 출력 드라이버의 임피던스 조절 방법은 상기 출력 드라이버에 의해 전송되는 신호의 스큐를 감소시킬 수 있는 장점이 있다.

Description

임피던스 교정 회로와 이를 포함하는 집적 회로 및 이를 이용한 출력 드라이버의 임피던스 조절 방법{Impedance calibration circuit, integrated circuit with the impedance calibration circuit, and method of adjusting impedance of output driver using the impedance calibration circuit in the integrated circuit}
도 1은 채널을 통하여 칩셋에 연결된 종래의 반도체 장치를 나타내는 도면이다.
도 2는 도 1에 도시된 출력 드라이버의 동작을 설명하기 위한 도면이다.
도 3a는 종래의 교정 방법으로 교정된 출력 드라이버들의 동작 특성들을 나타내는 그래프이다.
도 3b는 종래의 교정 방법으로 교정된 출력 드라이버들의 시뮬레이션 결과를 나타내는 도면이다.
도 4는 본 발명의 일실시예에 따른 임피던스 교정(calibration) 회로의 블록도이다.
도 5는 도 4에 도시된 풀-다운 회로의 상세한 회로도이다.
도 6은 도 4에 도시된 풀-업 회로의 상세한 회로도이다.
도 7은 본 발명의 다른 실시예에 따른 임피던스 교정 회로의 블록도이다.
도 8은 본 발명에 따른 임피던스 조절(adjustment) 회로를 구비하는 반도체 장치를 나타내는 도면이다.
도 9는 본 발명의 일실시예에 따른 임피던스 조절 회로의 블록도이다.
도 10은 도 9에 도시된 선택 제어 회로의 상세한 블록도이다.
도 11은 본 발명의 다른 실시예에 따른 임피던스 조절 회로의 블록도이다.
도 12는 본 발명에 따른 교정 방법으로 교정된 출력 드라이버의 동작 특성을 나타내는 그래프이다.
도 13은 본 발명에 따른 교정 방법으로 교정된 출력 드라이버가 드라이버로서 동작할 때의 시뮬레이션 결과를 나타내는 도면이다.
도 14는 본 발명에 따른 교정 방법으로 교정된 출력 드라이버가 ODT로서 동작할 때의 시뮬레이션 결과를 나타내는 도면이다.
도 15는 도 14의 시뮬레이션 결과와 비교되는 출력 드라이버가 ODT로서 동작할 때의 시뮬레이션 결과를 나타내는 도면이다.
본 발명은 반도체 장치의 출력 드라이버에 관한 것으로서, 특히, 출력 드라이버의 임피던스를 교정하는 회로에 관한 것이다.
일반적으로, 반도체 장치의 수신단 또는 송신단에는 전송 채널의 특성 임피던스와 동일한 저항 값을 가지는 터미네이션 저항이 연결된다. 터미네이션 저항은 수신단 또는 송신단의 임피던스와 전송 채널의 특성 임피던스를 매칭시켜, 전송 채널을 통하여 전송되는 신호들의 반사를 억제한다. 종래의 터미네이션 저항은 반도체 칩의 외부에 설치되었으나, 최근에는 터미네이션 저항이 반도체 칩의 내부에 설치되는 형태의 ODT 장치가 주로 사용되고 있다. 상기 ODT 장치는 온/오프 동작에 의해 상기 ODT에 흐르는 전류를 제어하는 스위칭 회로를 포함하기 때문에, 칩 외부에 설치된 터미네이션 저항에 비하여 소모 전력이 더 작다. 그러나 상기 ODT 장치는 PVT(process, voltage, temperature) 변화에 따라 그 저항 값이 변하기 때문에, 사용하기에 앞서 상기 ODT 장치의 저항 값을 교정하는 과정이 반드시 필요하다. 이와 관련된 종래의 기술로서, 임피던스 매칭 회로가 미국 특허 제6,690,211호에 기재되어 있다.
도 1은 채널을 통하여 칩셋에 연결된 종래의 반도체 장치(10)를 나타내는 도면이다. 상기 반도체 장치(10)는 채널(20)을 통하여 칩셋(30)과 통신한다. 도 1에서 Z0는 상기 채널(20)의 특성 임피던스를 나타내고, CP는 상기 채널(20)상에 존재하는 기생 캐패시턴스를 나타낸다. 상기 반도체 장치(10)는 출력 드라이버(11), 입력 리시버(receiver)(12), 및 내부 회로(13)를 포함한다. 상기 출력 드라이버(11)는 PMOS 트랜지스터(P) 및 저항(R1)으로 구성되는 풀-업(pull-up) 회로(14)와, NMOS 트랜지스터(N) 및 저항(R2)으로 구성되는 풀-다운(pull-down) 회로(15)를 포함한다. 상기 출력 드라이버(11)는 데이터 신호를 출력하는 동작 이외에 ODT로서 더 동작한다. 여기에서, 상기 출력 드라이버(11)에 의한 출력 노드(D)에서의 임피 던스는 상기 특성 임피던스(Z0)와 거의 동일하게 되도록 교정되어야 한다.
상기 출력 드라이버(11)가 드라이버로서 동작할 때, 내부 데이터 신호(DOUT)에 의해 상기 PMOS 트랜지스터(P)와 상기 NMOS 트랜지스터(N) 중 하나가 턴 온된다. 이 때, 상기 출력 노드(D)에서의 임피던스는 상기 풀-업 회로(14) 또는 상기 풀-다운 회로(15)의 임피던스에 의해 결정된다. 따라서, 상기 풀-업 회로(14) 또는 상기 풀-다운 회로(15)의 임피던스가 상기 특성 임피던스(Z0)와 매칭되어야 한다. 또, 상기 출력 드라이버(11)가 ODT로서 동작할 때, 상기 PMOS 트랜지스터(P)와 상기 NMOS 트랜지스터(N)가 모두 턴 온된다. 이 때, 상기 출력 노드(D)에서의 임피던스는 상기 풀-업 회로(14)와 상기 풀-다운 회로(15)의 임피던스들의 병렬 합에 의해 결정된다. 따라서, 상기 풀-업 회로(14) 및 상기 풀-다운 회로(15)의 병렬합 임피던스가 상기 특성 임피던스(Z0)와 매칭되어야 한다. 상기 출력 드라이버(11)의 임피던스를 교정하는 종래의 방법은 기준 전압으로서 VDD/2를 사용한다. 즉, 상기 PMOS 트랜지스터(P)와 상기 NMOS 트랜지스터(N) 중 하나가 턴 온될 때, 상기 출력 노드(D)에서 발생되는 전압(Vout)이 VDD/2로 되도록 상기 풀-업 회로(14) 및 상기 풀-다운 회로(15)의 임피던스들이 교정된다. 그러나, VDD/2는 상기 출력 드라이버(11)가 실제로 동작할 때, 상기 출력 노드(D)에서 발생되는 전압(Vout)과 무관한 전압 레벨이다.
상기 내부 데이터 신호(DOUT)가 로직 하이(high) 상태일 때, 상기 PMOS 트랜지스터(P)가 턴 오프되고, 상기 NMOS 트랜지스터(N)는 턴 온된다. 이 때 상기 출력 드라이버(11)의 출력 노드(D1)에서 발생되는 전압(Vout1)은 아래의 수학식으로 계산될 수 있다.
Figure 112004046123060-PAT00001
상기 [수학식 1]에 의해, 상기 내부 데이터 신호(DOUT)가 로직 하이 상태일 때, 상기 전압(Vout1)은 0.3V로 계산된다.
또, 상기 내부 데이터 신호(DOUT)가 로직 로우(low) 상태일 때, 상기 PMOS 트랜지스터(P)가 턴 온되고, 상기 NMOS 트랜지스터(N)는 턴 오프된다. 이 때 상기 출력 노드(D1)에서 발생되는 전압(Vout1)은 아래의 수학식으로 계산될 수 있다.
Figure 112004046123060-PAT00002
상기 [수학식 2]에 의해, 상기 내부 데이터 신호(DOUT)가 로직 로우 상태일 때, 상기 전압(Vout1)은 1.2V로 계산된다.
상술한 것과 같이, 상기 출력 드라이버(11)가 실제로 동작할 때 상기 출력 노드(D1)에서 발생되는 전압(Vout1)은 0.3V 또는 1.2V이고, 0.75V(즉, VDD/2)와는 무관한 것을 알 수 있다. 따라서 VDD/2를 기준 전압으로 사용하여 교정된 출력 드라이버는 실제로 동작할 때 그 동작 특성이 저하된다.
도 3a는 종래의 교정 방법으로 교정된 출력 드라이버들의 동작 특성들을 나 타내는 그래프이다. 도 3a에서 A1-A3는 종래의 방법으로 임피던스가 교정된 출력 드라이버들의 풀-다운 회로들의 동작 특성들을 나타내고, B1-B3는 종래의 방법으로 임피던스가 교정된 출력 드라이버들의 풀-업 회로들의 동작 특성들을 나타낸다. 또, A1과 B1은 동작 조건이 가장 좋은 출력 드라이버의 동작 특성이고, A3와 B3는 동작 조건이 가장 나쁜 출력 드라이버의 동작 특성이다. A2와 B2는 중간의 동작 조건을 갖는 출력 드라이버의 동작 특성이다. 상기 출력 드라이버들은 종래의 방법, 즉, VDD/2의 기준 전압을 사용하여 교정되었기 때문에, A1-A3이 VDD/2(0.75V)에서 일치하고, B1-B3 역시 VDD/2(0.75V)에서 일치하는 것이 보여진다.
도 3b는 종래의 교정 방법으로 교정된 출력 드라이버들의 시뮬레이션 결과를 나타내는 도면이다. 도 3b는 상기 출력 드라이버들의 출력 전압들이 VDD/2(0.75V)일 때, 도 3a에 도시된 A1-A3의 동작 특성들을 각각 갖는 풀-다운 회로들의 임피던스들이 40Ω으로 각각 교정된 경우, 채널(20)에 존재하는 기생 캐패시턴스(CP)의 값에 따른 전송 신호의 스큐(skew) 및 애퍼튜어(aperture)를 나타낸다. 여기에서, 설명의 편의상 A1-A3의 동작 특성들을 각각 갖는 풀-다운 회로들을 각각 A1-A3으로 칭하기로 한다. 한편, 상기 출력 드라이버들의 출력 전압들이 0.3V일 때, 상기 풀-다운 회로들(A1-A3)의 임피던스들은 각각 38Ω, 36Ω, 32Ω이다. 도 3b에서 참조되는 것과 같이, 상기 기생 캐패시턴스(CP)가 증가함에 따라, 상기 풀-다운 회로들(A1-A3)의 스큐들의 크기가 증가하고, 애퍼튜어들의 크기는 감소한다. 여기에서, 상기 풀-다운 회로들(A1-A3)간의 스큐의 변화량과 애퍼튜어의 변화량을 각각 살펴 보면 다음과 같다. 먼저, 상기 기생 캐패시턴스(CP)가 2.0㎊, 2.5㎊, 3.0㎊, 3.5㎊일 때 상기 풀-다운 회로들(A1-A3)의 스큐들의 변화량들은 각각 1㎰, 3㎰. 2㎰, 1㎰로서, 4㎰ 보다 작은 것을 알 수 있다. 또, 상기 기생 캐패시턴스(CP)가 2.0㎊, 2.5㎊, 3.0㎊, 3.5㎊일 때 상기 풀-다운 회로들(A1-A3)의 애퍼튜어들의 변화량들은 각각 9㎷, 13㎷, 14㎷, 12㎷로서, 15㎷ 보다 작은 것을 알 수 있다. 여기에서, 가장 바람직한 출력 드라이버의 임피던스 교정 방법은 출력 드라이버들의 동작 조건에 무관하게 출력 드라이버들의 스큐와 애퍼튜어의 변화량이 감소되도록 하는 것이다.
상술한 것과 같이, 종래의 교정 방법은 출력 드라이버가 실제로 동작할 때의 출력 전압과 무관한 VDD/2를 사용하므로, 전송 신호의 스큐와 애퍼튜어의 변화량을 증가시키고, 출력 드라이버의 동작 성능을 저하시키는 문제점이 있다.
본 발명이 이루고자하는 기술적 과제는, 전송 신호의 스큐가 감소되도록 출력 드라이버의 임피던스를 교정하는 임피던스 교정 회로를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 전송 신호의 스큐가 감소되도록 출력 드라이버의 임피던스를 조절하는 임피던스 조절 회로를 구비하는 집적 회로를 제공하는데 있다.
본 발명이 이루고자하는 또 다른 기술적 과제는, 전송 신호의 스큐를 감소시키는 출력 드라이버의 임피던스 조절 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 임피던스 교정 회로는 교정 회로, 제1 레지스터, 및 제2 레지스터를 구비하는 것을 특징으로 한다. 교정 회로는 교정 단자에 연결된 외부 저항에 내부 전압을 공급하여 기준 전류를 생성하고, 기준 전류, 제1 및 제2 기준 전압들, 및 제1 및 제2 임피던스 제어 신호들에 응답하여 제1 및 제2 교정 신호들을 출력한다. 제1 레지스터는 제1 교정 신호에 응답하여 제1 임피던스 제어 신호의 비트 값을 증가시키거나 또는 감소시킨다. 제2 레지스터는 제2 교정 신호에 응답하여 제2 임피던스 제어 신호의 비트 값을 증가시키거나 또는 감소시킨다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 집적 회로는 제1 임피던스 교정 회로, 제2 임피던스 교정 회로, 및 선택 제어 회로를 포함하는 임피던스 조절 회로는 구비하는 것을 특징으로 한다. 제1 임피던스 교정 회로는 드라이버 교정 회로, 제1 레지스터, 및 제2 레지스터를 포함한다. 드라이버 교정 회로는 제1 교정 단자에 연결된 제1 외부 저항에 내부 전압을 공급하여 제1 기준 전류를 생성하고, 제1 기준 전류, 제1 및 제2 기준 전압들, 및 제1 및 제2 임피던스 제어 신호들에 응답하여 제1 및 제2 교정 신호들을 출력한다. 제1 레지스터는 제1 교정 신호에 응답하여 제1 임피던스 제어 신호의 비트 값을 증가시키거나 또는 감소시킨다. 제2 레지스터는 제2 교정 신호에 응답하여 제2 임피던스 제어 신호의 비트 값을 증가시키거나 또는 감소시킨다. 택일적으로, 제1 임피던스 교정 회로는 제1 레지스터 및 제1 인버터를 포함할 수 있다. 제1 레지스터는 외부의 제어 장치로부터 전송 채 널을 통하여 수신되는 제1 임피던스 제어 신호를 저장하고, 저장된 제1 임피던스 제어 신호를 출력한다. 제1 인버터는 제1 임피던스 제어 신호를 반전시키고, 그 반전된 신호를 제2 임피던스 제어 신호로서 출력한다.
제2 임피던스 교정 회로는 ODT 교정 회로, 제3 레지스터, 및 제4 레지스터를 포함한다. ODT 교정 회로는 제2 교정 단자에 연결된 제2 외부 저항에 내부 전압을 공급하여 제2 기준 전류를 생성하고, 제2 기준 전류, 제3 및 제4 기준 전압들, 및 제3 및 제4 임피던스 제어 신호들에 응답하여 제3 및 제4 교정 신호들을 출력한다. 제3 레지스터는 제3 교정 신호에 응답하여 제3 임피던스 제어 신호의 비트 값을 증가시키거나 또는 감소시킨다. 제4 레지스터는 제4 교정 신호에 응답하여 제4 임피던스 제어 신호의 비트 값을 증가시키거나 또는 감소시킨다. 택일적으로, 제2 임피던스 교정 회로는 제2 레지스터 및 제2 인버터를 포함할 수 있다. 제2 레지스터는 제어 장치로부터 전송 채널을 통하여 수신되는 제3 임피던스 제어 신호를 저장하고, 저장된 제3 임피던스 제어 신호를 출력한다. 제2 인버터는 제3 임피던스 제어 신호를 반전시키고, 그 반전된 신호를 제4 임피던스 제어 신호로서 출력한다. 선택 제어 회로는 선택 제어 신호, 제1 및 제2 제어 로직 신호들, 및 제1 내지 제4 임피던스 제어 신호들에 응답하여 제1 및 제2 선택 신호들을 출력한다. 바람직하게, 제1 선택 신호들에 의해 출력 드라이버의 풀-업 회로들의 임피던스가 결정되고, 제2 선택 신호들에 의해 출력 드라이버의 풀-다운 회로들의 임피던스가 결정된다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 출력 드라이버의 임피던스 조절 방법은 상기 출력 드라이버가 드라이버로서 동작할 때, 제1 교정 단 자에 연결된 제1 외부 저항에 내부 전압을 공급하여 제1 기준 전류를 생성하는 단계; 상기 제1 기준 전류와 제1 및 제2 기준 전압들에 기초하여 제1 임피던스 교정 동작을 수행하고, 제1 선택 신호들을 발생하여 상기 출력 드라이버의 임피던스를 제1 설정 값으로 조절하는 단계; 상기 출력 드라이버가 ODT로서 동작할 때, 제2 교정 단자에 연결된 제2 외부 저항에 상기 내부 전압을 공급하여 제2 기준 전류를 생성하는 단계: 및 상기 제2 기준 전류와 제3 및 제4 기준 전압들에 기초하여 제2 임피던스 교정 동작을 수행하고, 제2 선택 신호들을 발생하여 상기 출력 드라이버의 임피던스를 제2 설정 값으로 조절하는 단계를 포함하는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 일실시예에 따른 임피던스 교정(calibration) 회로(100)의 블록도이다. 도 4를 참고하면, 상기 임피던스 교정 회로(100)는 교정 회로(101), 제1 레지스터(102), 및 제2 레지스터(103)를 포함한다. 상기 교정 회로(101)는 제1 교정 회로(110)와 제2 교정 회로(120)를 포함한다. 상기 제1 교정 회로(110)는 제1 전류원(112), 제1 비교기(113), 제2 전류원(114), 풀-다운 회로(115), 제2 비교기(116), 제1 스위칭 회로(117), 및 제2 스위칭 회로(118)를 포함한다.
상기 제1 전류원(112)은 교정 단자(111)에 연결된 외부 저항(Rz)에 기준 전류(Ir)를 공급하고, 비교 신호(COM)에 응답하여 상기 기준 전류(Ir)를 증가시키거나 또는 감소시킨다. 상기 제1 비교기(113)는 상기 교정 단자(111)에서 발생되는 제1 출력 전압(V1)과 기준 전압(VOL 또는 VOH)을 비교하고, 그 비교 결과에 따라 상기 비교 신호(COM)를 출력한다. 여기에서, 상기 기준 전압(VOL)은 ODT 겸용 출력 드라이버(미도시)가 실제로 동작할 때 상기 ODT 겸용 출력 드라이버로부터 출력되는 신호의 최소 전압 레벨이다. 또, 상기 기준 전압(VOH)은 상기 ODT 겸용 출력 드라이버(미도시)가 실제로 동작할 때 상기 ODT 겸용 출력 드라이버로부터 출력되는 신호의 최대 전압 레벨이다. 상기 제1 출력 전압(V1)이 상기 기준 전압(VOL 또는 VOH) 보다 클 때 상기 제1 비교기(113)는 상기 비교 신호(COM)를 로직 하이(high)로 출력한다.
상기 제2 전류원(114)은 상기 제1 전류원(112)과 전류 미러를 형성하여, 제1 미러 전류(Im1)를 발생하고, 상기 비교 신호(COM)에 응답하여 제1 미러 전류(Im1)를 증가시키거나 또는 감소시킨다. 상기 풀-다운 회로(115)는 제1 임피던스 제어 신호(FIS1)에 의해 그 임피던스 값이 결정된다. 따라서 상기 제1 임피던스 제어 신호(FIS1)의 비트 값이 변경될 때 상기 풀-다운 회로(115)의 임피던스 값도 변경된다. 상기 풀-다운 회로(115)는 상기 제1 미러 전류(Im1)를 그라운드로 흘려 제1 제어 노드(CN1)에 제2 출력 전압(V2)을 발생한다. 상기 풀-다운 회로(115)는 상기 ODT 겸용 출력 드라이버의 풀-다운 회로와 실질적으로 동일하게 구성된다.
상기 제2 비교기(116)는 상기 제2 출력 전압(V2)과 상기 기준 전압(VOL 또는 VOH)을 비교하고, 그 비교 결과에 따라 제1 교정 신호(FCS1)를 출력한다. 좀 더 상세하게는, 상기 제2 출력 전압(V2)이 상기 기준 전압(VOL 또는 VOH) 보다 더 클 때 상기 제2 비교기(116)가 상기 제1 교정 신호(FCS1)를 로직 하이로 출력한다. 여기에서, 상기 제1 및 제2 비교기들(113, 116)에는 동일한 기준 전압이 입력된다.
상기 제1 레지스터(102)는 교정 제어 신호(CAL)에 응답하여 인에이블 또는 디세이블 된다. 상기 제1 레지스터(102)는 상기 제1 교정 신호(FCS1)에 응답하여 저장된 상기 제1 임피던스 제어 신호(FIS1)의 비트 값을 증가시키거나 또는 감소시킨다. 이를 좀 더 상세히 설명하면, 초기 상태에서 상기 제1 레지스터(102)에는 상기 제1 임피던스 제어 신호(FIS1)의 초기 값이 저장된 상태이다. 상기 제1 교정 신호(FCS1)가 로직 하이 상태일 때, 상기 제1 레지스터(102)는 클럭 신호(CLK)에 응답하여 상기 제1 임피던스 제어 신호(FIS1)의 비트 값을 1비트씩 증가시킨다. 또, 상기 제1 교정 신호(FCS1)가 로직 로우 상태일 때, 상기 제1 레지스터(102)는 클럭 신호(CLK)에 응답하여 상기 제1 임피던스 제어 신호(FIS1)의 비트 값을 1비트씩 감소시킨다.
상기 제1 스위칭 회로(117)는 상기 제1 전류원(112)과 내부 전압(VDD) 사이에 연결되고, 상기 교정 제어 신호(CAL)에 응답하여 턴 온 또는 오프된다. 상기 제2 스위칭 회로(118)는 상기 제2 전류원(114)과 상기 내부 전압(VDD) 사이에 연결되고, 상기 교정 제어 신호(CAL)에 응답하여 턴 온 또는 오프된다.
상기 제2 교정 회로(120)는 제3 전류원(121), 풀-업 회로(122), 전류 미러 회로(123), 제3 비교기(124), 및 제3 스위칭 회로(125)를 포함한다. 상기 제3 전류원(121)은 상기 제1 전류원(112)과 전류 미러를 형성하여 제2 미러 전류(Im2)를 발생하고, 상기 비교 신호(COM)에 응답하여 상기 제2 미러 전류(Im2)를 증가시키거나 또는 감소시킨다. 상기 풀-업 회로(122)는 제2 임피던스 제어 신호(FIS2)에 의해 그 임피던스 값이 결정된다. 따라서 상기 제2 임피던스 제어 신호(FIS2)의 비트 값이 변경될 때 상기 풀-업 회로(122)의 임피던스 값도 변경된다. 상기 풀-업 회로(122)는 상기 ODT 겸용 출력 드라이버의 풀-업 회로와 실질적으로 동일하게 구성되고, 제2 제어 노드(CN2)에 연결된다. 상기 전류 미러 회로(123)는 상기 제3 전류원(121)에 연결되는 게이트들을 가지는 NMOS 트랜지스터들(NM1, NM2)을 포함한다. 상기 NMOS 트랜지스터(NM1)의 드레인은 상기 제3 전류원(121)에 연결되고, 소스는 그라운드에 연결된다. 상기 NMOS 트랜지스터(NM2)의 드레인은 상기 제2 제어 노드(CN2)에 연결되고, 소스는 상기 그라운드에 연결된다. 상기 전류 미러 회로(123)는 상기 제2 미러 전류(Im2)에 응답하여 제3 미러 전류(Im3)를 발생하고, 제2 제어 노드(CN2)에 제3 출력 전압(V3)을 발생한다. 상기 제2 미러 전류(Im2)는 상기 제3 전류원(121)에서 상기 NMOS 트랜지스터(NM1)를 통하여 상기 그라운드로 흐르고, 상기 제3 미러 전류(Im3)는 상기 풀-업 회로(122)에서 상기 NMOS 트랜지스터(NM2)를 통하여 상기 그라운드로 흐른다. 상기 제3 비교기(124)는 상기 제3 출력 전압(V3)과 상기 기준 전압(VOH 또는 VOL)을 비교하고, 그 비교 결과에 따라 제2 교정 신호 (FCS2)를 출력한다. 이를 좀 더 상세히 설명하면, 상기 제3 출력 전압(V3)이 상기 기준 전압(VOH 또는 VOL) 보다 더 클 때, 상기 제3 비교기(124)가 상기 제2 교정 신호(FCS2)를 로직 하이로 출력한다. 여기에서, 상기 제3 비교기(124)에 입력되는 기준 전압은 상기 제1 및 제2 비교기들(113, 116)에 입력되는 기준 전압과 다르다. 예를 들어, 상기 제1 및 제2 비교기들(113, 116)에 상기 기준 전압(VOL)이 입력될 때, 상기 제3 비교기(124)에는 상기 기준 전압(VOH)이 입력된다. 또, 상기 제1 및 제2 비교기들(113, 116)에 상기 기준 전압(VOH)이 입력될 때 상기 제3 비교기(124)에는 상기 기준 전압(VOL)이 입력된다.
상기 제2 레지스터(103)는 상기 교정 제어 신호(CAL)에 응답하여 인에이블 또는 디세이블 된다. 상기 제2 레지스터(103)는 상기 제2 교정 신호(FCS2)에 응답하여 저장된 상기 제2 임피던스 제어 신호(FIS2)의 비트 값을 증가시키거나 또는 감소시킨다. 이를 좀 더 상세히 설명하면, 초기 상태에서 상기 제2 레지스터(103)에는 상기 제2 임피던스 제어 신호(FIS2)의 초기 값이 저장된 상태이다. 상기 제2 교정 신호(FCS2)가 로직 하이 상태일 때, 상기 제2 레지스터(103)는 상기 클럭 신호(CLK)에 응답하여 상기 제2 임피던스 제어 신호(FIS2)의 비트 값을 1비트씩 증가시킨다. 또, 상기 제2 교정 신호(FCS2)가 로직 로우 상태일 때, 상기 제2 레지스터(103)는 상기 클럭 신호(CLK)에 응답하여 상기 제2 임피던스 제어 신호(FIS2)의 비트 값을 1비트씩 감소시킨다. 상기 제3 스위칭 회로(125)는 상기 제3 전류원(121)과 상기 내부 전압(VDD) 사이에 연결되고, 상기 교정 제어 신호(CAL)에 응답하여 턴 온 또는 오프된다.
다음으로, ODT 겸용 출력 드라이버가 드라이버로서 동작할 때 상기 임피던스 교정 회로(100)가 상기 ODT 겸용 출력 드라이버의 임피던스를 교정하는 동작을 설명한다. 드라이버로서 동작하는 ODT 겸용 출력 드라이버의 임피던스를 교정할 때, 상기 제1 및 제2 비교기들(113, 116)에는 상기 기준 전압(VOL)이 입력되고, 상기 제3 비교기(124)에는 상기 기준 전압(VOH)이 입력된다. 또, 교정 단자(111)에는 외부 저항(Rz)이 연결된다. 이 때, 상기 외부 저항(Rz)의 저항 값은 상기 ODT 겸용 출력 드라이버의 풀-다운 회로의 교정되어야 할 임피던스 값과 동일하게 설정된다. 예를 들어, 상기 ODT 겸용 출력 드라이버의 풀-다운 회로의 임피던스가 40Ω으로 교정되어야 할 경우, 40Ω의 상기 외부 저항(Rz)이 상기 교정 단자(111)에 연결된다. 상기 교정 제어 신호(CAL)가 인에이블되면, 상기 제1 내지 제3 스위칭 회로들(117, 118, 125)이 턴 온되고, 상기 제1 및 제2 레지스터들(102, 103)이 인에이블된다. 상기 외부 저항(Rz)에는 상기 제1 전류원(112)을 통하여 상기 내부 전압(VDD)이 공급되고, 상기 교정 단자(111)에서 제1 출력 전압(V1)이 발생된다. 상기 제1 출력 전압(V1)의 레벨은 상기 제1 전류원(112)에 의해 발생되는 기준 전류(Ir)와 상기 외부 저항(Rz)에 의해 결정된다.
상기 제1 비교기(113)는 상기 제1 출력 전압(V1)과 상기 기준 전압(VOL)을 비교하고, 상기 비교 신호(COM)를 출력한다. 상기 제1 전류원(112)은 상기 비교 신호(COM)에 응답하여 상기 기준 전류(Ir)를 증가시키거나 감소시킨다. 그 결과 상기 기준 전류(Ir)에 비례하여 상기 제1 출력 전압(V1)이 증가되거나 감소된다. 결국, 상기 제1 출력 전압(V1)이 상기 기준 전압(VOL)과 동일하게 되도록 상기 기준 전류(Ir)의 양이 조절된다. 이 때 상기 제2 전류원(114)은 상기 비교 신호(COM)에 응답하여 상기 기준 전류(Ir)와 동일한 제1 미러 전류(Im1)를 발생한다. 또, 상기 제3 전류원(121) 역시 상기 비교 신호(COM)에 응답하여 상기 기준 전류(Ir)와 동일한 제2 미러 전류(Im2)를 발생한다. 한편, 제1 임피던스 제어 신호(FIS1)의 초기 값에 의해 상기 풀-다운 회로(115)가 소정의 임피던스 값을 갖도록 조절된다. 상기 풀-다운 회로(115)는 상기 제1 미러 전류(Im1)를 그라운드로 흘리고, 제1 제어 노드(CN1)에 제2 출력 전압(V2)을 발생한다. 제2 출력 전압(V2)의 레벨은 상기 제1 미러 전류(Im1)와 상기 풀-다운 회로(115)의 임피던스에 의해 결정된다. 여기에서, 상기 기준 전류(Ir)가 소정 값으로 유지됨에 따라 상기 제1 미러 전류(Im1)도 상기 소정 값으로 유지되므로, 상기 풀-다운 회로(115)의 임피던스가 변경될 때 상기 제2 출력 전압(V2)의 레벨도 변경된다.
상기 제2 비교기(116)는 상기 제2 출력 전압(V2)과 상기 기준 전압(VOL)을 비교하고, 그 비교 결과에 따라 제1 교정 신호(FCS1) 로직 하이 또는 로우로 출력한다. 상기 제1 레지스터(102)는 상기 제1 교정 신호(FCS1)가 로직 하이일 때 상기 클럭 신호(CLK)에 응답하여 제1 임피던스 제어 신호(FIS1)의 비트 값을 증가시킨다. 또, 상기 제1 레지스터(102)는 상기 제1 교정 신호(FCS1)가 로직 로우일 때 상기 클럭 신호(CLK)에 응답하여 상기 제1 임피던스 제어 신호(FIS1)의 비트 값을 감 소시킨다. 상기 제1 임피던스 제어 신호(FIS1)의 비트 값이 증가될 때 상기 풀-다운 회로(115)의 임피던스가 감소되고, 상기 제1 임피던스 제어 신호(FIS1)의 비트 값이 감소될 때 상기 풀-다운 회로(115)의 임피던스가 증가된다. 상기 제1 레지스터(102)는 상기 제2 출력 전압(V2)이 상기 기준 전압(VOL)이 동일하게 되도록 상기 풀-다운 회로(115)의 임피던스를 조절하는 상기 제1 임피던스 제어 신호(FIS1)의 비트 값을 그대로 유지한다. 그 결과 상기 제1 임피던스 제어 신호(FIS1)에 응답하여 상기 ODT 겸용 출력 드라이버의 풀-다운 회로의 임피던스가 교정된 상기 풀-다운 회로(115)의 임피던스와 동일하게 조절된다.
상기 전류 미러 회로(123)는 상기 제2 미러 전류(Im2)와 동일한 제3 미러 전류(Im3)를 발생하고, 상기 제2 제어 노드(CN2)에 제3 출력 전압(V3)을 발생한다. 상기 제3 출력 전압(V3)은 "내부 전압(VDD) - 상기 풀-업 회로(122)에 의한 분배 전압"과 동일하다. 또, 상기 풀-업 회로(122)의 분배 전압은 상기 제3 미러 전류(Im3)와 상기 풀-업 회로(122)의 임피던스에 의해 결정된다. 여기에서, 상기 제2 미러 전류(Im2)가 상기 소정 값으로 유지됨에 따라 상기 제3 미러 전류(Im3)도 상기 소정 값으로 유지되므로, 상기 풀-업 회로(122)의 임피던스가 변경될 때 상기 제3 출력 전압(V3)의 레벨도 변경된다.
상기 제3 비교기(124)는 상기 제3 출력 전압(V3)과 상기 기준 전압(VOH)을 비교하고, 그 비교 결과에 따라 제2 교정 신호(FCS2) 로직 하이 또는 로우로 출력한다. 상기 제2 레지스터(103)는 상기 제2 교정 신호(FCS2)가 로직 하이일 때 상기 클럭 신호(CLK)에 응답하여 제2 임피던스 제어 신호(FIS2)의 비트 값을 증가시킨다. 또, 상기 제2 레지스터(103)는 상기 제2 교정 신호(FCS2)가 로직 로우일 상기 클럭 신호(CLK)에 응답하여 상기 제2 임피던스 제어 신호(FIS2)의 비트 값을 감소시킨다. 상기 제2 임피던스 제어 신호(FIS2)의 비트 값이 증가될 때 상기 풀-업 회로(122)의 임피던스가 증가되고, 상기 제2 임피던스 제어 신호(FIS2)의 비트 값이 감소될 때 상기 풀-업 회로(122)의 임피던스가 감소된다. 상기 제2 레지스터(103)는 상기 제3 출력 전압(V3)이 상기 기준 전압(VOH)이 동일하게 되도록 상기 풀-업 회로(122)의 임피던스를 조절하는 상기 제2 임피던스 제어 신호(FIS2)의 비트 값을 그대로 유지한다. 그 결과 상기 제2 임피던스 제어 신호(FIS2)에 응답하여 상기 ODT 겸용 출력 드라이버의 풀-업 회로의 임피던스가 교정된 상기 풀-업 회로(122)의 임피던스와 동일하게 조절된다.
다음으로, 상기 ODT 겸용 출력 드라이버가 ODT로서 동작할 때 상기 임피던스 교정 회로(100)가 상기 ODT 겸용 출력 드라이버의 임피던스를 교정하는 동작은 상술한 것과 몇 가지 차이점들을 제외하고 실질적으로 동일하므로, 설명의 중복을 피하기 위해 그 구체적인 설명은 생략하기로 한다. ODT로서 동작하는 ODT 겸용 출력 드라이버의 임피던스를 교정할 때, 상기 제1 및 제2 비교기들(113, 116)에는 상기 기준 전압(VOH)이 입력되고, 상기 제3 비교기(124)에는 상기 기준 전압(VOL)이 입력된다. 또, 교정 단자(111)에 연결되는 외부 저항(Rz)의 저항 값은 상기 ODT 겸용 출력 드라이버의 풀-다운 회로의 교정되어야 할 임피던스 값과 동일하게 설정된다. 예를 들어, 상기 ODT 겸용 출력 드라이버의 풀-다운 회로의 임피던스가 120Ω으로 교정되어야 할 경우, 120Ω의 상기 외부 저항(Rz)이 상기 교정 단자(111)에 연결된다. 여기에서, 상기 ODT 겸용 출력 드라이버가 ODT로서 동작할 때와 드라이버로서 동작할 때, 상기 ODT 겸용 출력 드라이버의 풀-다운 회로의 교정되어야 할 임피던스 값이 서로 다르므로, 상기 외부 저항(Rz)의 저항 값 역시 변경되어야 한다.
도 5는 도 4에 도시된 풀-다운 회로(115)의 상세한 회로도이다. 상기 풀-다운 회로(115)는 ODT 겸용 출력 드라이버의 풀-다운 회로와 실질적으로 동일하게 구성된다. 도 5를 참고하면, 상기 풀-다운 회로(115)는 제1 내지 제3 서브-다운 회로들(PD1∼PD3)을 포함한다. 상기 ODT 겸용 출력 드라이버의 풀-다운 회로에 포함되는 서브-다운 회로의 수가 변경될 때 상기 풀-다운 회로(115)에 포함되는 서브-다운 회로들의 수도 변경될 수 있다. 상기 제1 내지 제3 서브-다운 회로들(PD1∼PD3)은 각각 복수의 NMOS 트랜지스터들(N1∼NK)과 복수의 저항들(RD1∼RDK)을 각각 포함한다. 상기 NMOS 트랜지스터들(N1∼NK)은 제1 임피던스 제어 신호(FIS1)의 비트들(DB1∼DBK)에 응답하여 각각 턴 온 또는 오프된다. 상기 제1 내지 제3 서브-다운 회로들(PD1∼PD3) 각각에 포함되는 NMOS 트랜지스터의 수와 저항의 수는 상기 제1 임피던스 제어 신호(FIS1)의 비트 수와 동일하다. 예를 들어, 상기 제1 임피던스 제어 신호(FIS1)가 5비트(DB1∼DB5)일 때, 상기 제1 내지 제3 서브-다운 회로들(PD1∼PD3)은 각각 NMOS 트랜지스터들(N1∼N5)과 저항들(RD1∼RD5)을 포함한다. 이 때, 상기 저항들(RD1∼RD5)의 저항 값들은 아래의 수학식과 같이 설정될 수 있다.
Figure 112004046123060-PAT00003
예를 들어, 드라이버로서 동작될 ODT 겸용 출력 드라이버의 임피던스를 교정할 때, 초기 상태에서 상기 제1 임피던스 제어 신호(FIS1)의 비트들(DB1∼DB5)이 "00100"일 때, 상기 제1 내지 제3 서브-다운 회로들(PD1∼PD3) 각각의 상기 NMOS 트랜지스터(N3)만이 턴 온되고, 상기 NMOS 트랜지스터들(N1, N2, N4, N5)은 모두 턴 오프된다. 그 결과 상기 제2 제어 노드(CN2)에서 발생되는 제2 출력 전압(V2)은 3개의 상기 저항들(RD3)에 의해 결정된다. 또, 상기 비트들(DB1∼DB5)의 값이 "00101"로 증가될 때 상기 제1 내지 제3 서브-다운 회로들(PD1∼PD3) 각각의 상기 NMOS 트랜지스터들(N3, N5)만이 턴 온되고, 상기 NMOS 트랜지스터들(N1, N2, N4)은 모두 턴 오프된다. 그 결과 상기 제2 출력 전압(V2)은 상기 저항(RD3) 보다 작은 저항 값, 즉, 상기 저항들(RD3, RD5)의 병렬합 임피던스에 의해 결정되므로 감소된다. 또, 상기 비트들(DB1∼DB5)의 값이 "00011"로 감소될 때 상기 제1 내지 제3 서브-다운 회로들(PD1∼PD3) 각각의 상기 NMOS 트랜지스터들(N4, N5)만이 턴 온되고, 상기 NMOS 트랜지스터들(N1, N2, N3)은 모두 턴 오프된다. 그 결과 상기 제2 출력 전압(V2)은 상기 저항(RD3) 보다 큰 저항 값, 즉, 상기 저항들(RD4, RD5)의 병렬합 임 피던스에 의해 결정되므로 증가된다. 한편, ODT로서 동작되는 ODT 겸용 출력 드라이버의 임피던스를 교정할 때, 스위칭 회로들(미도시)을 턴 오프시켜 상기 제2 및 제3 서브-다운 회로들(PD2, PD3)에 입력되는 상기 제1 임피던스 제어 신호(FIS1)의 비트들(DB1∼DB5)을 차단하고, 상기 제1 서브-다운 회로(PD1)에만 상기 비트들(DB1∼DB5)이 입력되도록 제어할 수 있다.
도 6은 도 4에 도시된 풀-업 회로(122)의 상세한 회로도이다. 상기 풀-업 회로(122)는 ODT 겸용 출력 드라이버의 풀-업 회로와 실질적으로 동일하게 구성된다. 도 6을 참고하면, 상기 풀-업 회로(122)는 제1 내지 제3 서브-업 회로들(PU1∼PU3)을 포함한다. 상기 ODT 겸용 출력 드라이버의 풀-업 회로에 포함되는 서브-업 회로의 수가 변경될 때 상기 풀-업 회로(122)에 포함되는 서브-업 회로들의 수도 변경될 수 있다. 상기 제1 내지 제3 서브-업 회로들(PU1∼PU3)은 각각 복수의 PMOS 트랜지스터들(P1∼PK)과 복수의 저항들(RU1∼RUK)을 각각 포함한다. 상기 PMOS 트랜지스터들(P1∼PK)은 제2 임피던스 제어 신호(FIS2)의 비트들(UB1∼UBK)에 응답하여 각각 턴 온 또는 오프된다. 상기 제1 내지 제3 서브-업 회로들(PU1∼PU3) 각각에 포함되는 PMOS 트랜지스터의 수와 저항의 수는 상기 제2 임피던스 제어 신호(FIS2)의 비트 수와 동일하다. 예를 들어, 상기 제2 임피던스 제어 신호(FIS2)가 5비트(UB1∼UB5)일 때, 상기 제1 내지 제3 서브-업 회로들(PU1∼PU3)은 각각 PMOS 트랜지스터들(P1∼P5)과 저항들(RU1∼RU5)을 포함한다. 이 때, 상기 저항들(RU 1∼RU5)의 저항 값들은 아래의 수학식과 같이 설정될 수 있다.
Figure 112004046123060-PAT00004
예를 들어, 드라이버로서 동작될 ODT 겸용 출력 드라이버의 임피던스를 교정할 때, 초기 상태에서 상기 제2 임피던스 제어 신호(FIS2)의 비트들(UB1∼UB5)이 "11011"일 때, 상기 제1 내지 제3 서브-업 회로들(UD1∼UD3) 각각의 상기 PMOS 트랜지스터(P3)만이 턴 온되고, 상기 PMOS 트랜지스터들(P1, P2, P4, P5)은 모두 턴 오프된다. 그 결과 내부 전압(VDD)과 상기 제2 제어 노드(CN2) 사이의 임피던스는 3개의 상기 저항들(RU3)에 의해 결정된다. 또, 상기 비트들(UB1∼UB5)의 값이 "11100"으로 증가될 때 상기 제1 내지 제3 서브-업 회로들(UD1∼UD3) 각각의 상기 PMOS 트랜지스터들(P4, P5)만이 턴 온되고, 상기 PMOS 트랜지스터들(P1, P2, P3)은 모두 턴 오프된다. 그 결과 상기 내부 전압(VDD)과 상기 제2 제어 노드(CN2) 사이의 임피던스는 상기 저항(RU3) 보다 큰 저항 값, 즉, 상기 저항들(RU4, RU 5)의 병렬합 임피던스에 의해 결정되므로 증가된다. 또, 상기 비트들(UB1∼UB5)의 값이 "11010"으로 감소될 때 상기 제1 내지 제3 서브-업 회로들(UD1∼UD3) 각각의 상기 PMOS 트랜지스터들(P3, P5)만이 턴 온되고, 상기 PMOS 트랜지스터들(P1, P2, P4)은 모두 턴 오프된다. 그 결과 상기 내부 전압(VDD)과 상기 제2 제어 노드(CN2) 사이 의 임피던스는 상기 저항(RU3) 보다 작은 저항 값, 즉, 상기 저항들(RD3, RD 5)의 병렬합 임피던스에 의해 결정되므로 감소된다. 한편, ODT로서 동작되는 ODT 겸용 출력 드라이버의 임피던스를 교정할 때, 스위칭 회로들(미도시)을 턴 오프시켜 상기 제2 및 제3 서브-업 회로들(PU2, PU3)에 입력되는 상기 제2 임피던스 제어 신호(FIS2)의 비트들(UB1∼UB5)을 차단하고, 상기 제1 서브-업 회로(PU1)에만 상기 비트들(UB1∼UB5)이 입력되도록 제어할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 임피던스 교정 회로(200)의 블록도이다. 도 7을 참고하면, 상기 임피던스 교정 회로(200)는 교정 회로(201), 제1 레지스터(202), 및 제2 레지스터(203)를 포함한다. 상기 임피던스 교정 회로(200)의 구성 및 구체적인 동작은 제1 내지 제3 전류원들(212, 214, 221)과 상기 제1 내지 제3 스위칭 회로들(217, 218, 225)이 각각 PMOS 트랜지스터들로 구현된 것을 제외하고 도 4에 도시된 임피던스 교정 회로(100)와 동일하다. 따라서 임피던스 교정 회로(200)의 상세한 설명은 생략하기로 한다.
도 8은 본 발명에 따른 임피던스 조절(adjustment) 회로(400)를 구비하는 반도체 장치(300)를 나타내는 도면이다. 상기 반도체 장치(300)는 ODT 겸용 출력 드라이버(310), 입력 리시버(320), 내부 회로(330) 및 임피던스 조절 회로(400)를 포함한다. 상기 임피던스 조절 회로(400)는 제1 교정 제어 신호(CAL1) 또는 제2 교정 제어 신호(CAL2)에 응답하여 임피던스 교정 동작을 수행하고, 제1 선택 신호들(UF1∼UFK, US1∼USK, UT1∼UTK)과 제2 선택 신호들(DF1∼DFK, DS1∼DSK, DT1∼DTK)을 출력한다. 상기 ODT 겸용 출력 드라이버(310)는 제1 내지 제3 풀-업 회로들(311∼313)과 제1 내지 제3 풀-다운 회로들(314∼316)을 포함한다. 상기 제1 내지 제3 풀-업 회로들(311∼313)은 출력 노드(Nout)에 병렬로 연결되고, 상기 제1 내지 제3 풀-다운 회로들(314∼316) 역시 상기 출력 노드(Nout)에 병렬로 연결된다. 상기 제1 내지 제3 풀-업 회로들(311∼313) 각각은 PMOS 트랜지스터들(PS1∼PSK)과 저항들(RP1∼RPK)을 포함하고, 상기 제1 내지 제3 풀-다운 회로들(314∼316) 각각은 NMOS 트랜지스터들(NS1∼NSK)과 저항들(RN1∼RNK)을 포함한다.
상기 제1 풀-업 회로(311)의 PMOS 트랜지스터들(PS1∼PSK)은 상기 제1 선택 신호들(UF1∼UFK)에 응답하여 턴 온 또는 오프되고, 상기 제2 풀-업 회로(312)의 PMOS 트랜지스터들(PS1∼PSK)은 상기 제1 선택 신호들(US1∼USK)에 응답하여 턴 온 또는 오프되고, 상기 제3 풀-업 회로(313)의 PMOS 트랜지스터들(PS1∼PSK)은 상기 제1 선택 신호들(UT1∼UTK)에 응답하여 턴 온 또는 오프된다. 또, 상기 제1 내지 제3 풀-업 회로들(311∼313) 각각의 상기 저항들(RP1∼RPK)은 아래의 수식으로 표현된다.
Figure 112004046123060-PAT00005
상기 제1 풀-다운 회로(314)의 NMOS 트랜지스터들(NS1∼NSK)은 상기 제2 선택 신호들(DF1∼DFK)에 응답하여 턴 온 또는 오프되고, 상기 제2 풀-다운 회로(315)의 NMOS 트랜지스터들(NS1∼NSK)은 상기 제2 선택 신호들(DS1∼DSK)에 응답하여 턴 온 또는 오프되고, 상기 제3 풀-다운 회로(316)의 NMOS 트랜지스터들(NS1∼NSK)은 상기 제2 선택 신호들(DT1∼DTK)에 응답하여 턴 온 또는 오프된다. 또, 상기 제1 내지 제3 풀-다운 회로들(314∼316) 각각의 상기 저항들(RN1∼RNK)은 아래의 수식으로 표현된다.
Figure 112004046123060-PAT00006
도 9는 본 발명의 일실시예에 따른 임피던스 조절 회로(401)의 블록도이다. 도 9를 참고하면, 상기 임피던스 조절 회로(401)는 제1 임피던스 교정 회로(410), 제2 임피던스 교정 회로(420), 및 선택 제어 회로(430)를 포함한다. 상기 제1 임피던스 교정 회로(410)는 드라이버 교정 회로(411), 제1 레지스터(412), 및 제2 레지스터(413)를 포함한다. 상기 드라이버 교정 회로(411), 상기 제1 레지스터(412), 및 상기 제2 레지스터(413)는 제1 교정 제어 신호(CAL1)에 응답하여 인에이블되거나 또는 디세이블된다. 상기 드라이버 교정 회로(411), 상기 제1 레지스터(412), 및 상기 제2 레지스터(413)의 구성 및 구체적인 동작은 도 4에 도시된 교정 회로 (101), 제1 레지스터(102), 및 제2 레지스터(103)와 각각 동일하다. 상기 드라이버 교정 회로(411)는 인에이블될 때 기준 전압들(VOL, VOH)에 기초하여 교정 동작을 수행하고, 제1 및 제2 교정 신호들(FCS1, FCS2)을 출력한다. 여기에서, 상기 기준 전압(VOL)은 ODT 겸용 출력 드라이버(도 8의 310참고)가 드라이버로서 실제로 동작할 때 출력 노드(Nout)에 발생되는 전압(VO)의 최소 값이다. 또, 상기 기준 전압(VOH)은 상기 ODT 겸용 출력 드라이버(310)가 실제로 동작할 때 상기 출력 노드(Nout)에 발생되는 전압(VO)의 최대 값이다. 상기 제1 레지스터(412)는 상기 제1 교정 신호(FCS1)에 응답하여 제1 임피던스 제어 신호(FIS1)를 출력하고, 상기 제2 레지스터(413)는 상기 제2 교정 신호(FCS2)에 응답하여 제2 임피던스 제어 신호(FIS2)를 출력한다.
상기 제2 임피던스 교정 회로(420)는 ODT 교정 회로(421), 제3 레지스터(422), 및 제4 레지스터(423)를 포함한다. 상기 ODT 교정 회로(421), 상기 제3 레지스터(422), 및 상기 제4 레지스터(423)는 제2 교정 제어 신호(CAL2)에 응답하여 인에이블되거나 또는 디세이블된다. 상기 ODT 교정 회로(421), 상기 제3 레지스터(422), 및 상기 제4 레지스터(423)의 구성 및 구체적인 동작은 도 4에 도시된 교정 회로(101), 제1 레지스터(102), 및 제2 레지스터(103)와 각각 동일하다. 상기 ODT 교정 회로(421)는 인에이블될 때 기준 전압들(VOL, VOH)에 기초하여 교정 동작을 수행하고, 제3 및 제4 교정 신호들(FCS3, FCS4)을 출력한다. 상기 제3 레지스터(422)는 상기 제3 교정 신호(FCS3)에 응답하여 제3 임피던스 제어 신호(FIS3)를 출력하고, 상기 제4 레지스터(423)는 상기 제4 교정 신호(FCS4)에 응답하여 제4 임피 던스 제어 신호(FIS4)를 출력한다.
상기 선택 제어 회로(430)는 상기 제1 내지 제4 임피던스 제어 신호들(FIS1∼FIS4), 선택 제어 신호(ODTS), 제1 및 제2 제어 로직 신호들(CLG1, CLG2), 및 내부 데이터 신호(RDAT)에 응답하여 제1 선택 신호들(UF1∼UFK, US1∼USK, UT1∼UTK)과 제2 선택 신호들(DF1∼DFK, DS1∼DSK, DT1∼DTK)을 출력한다.
도 10은 도 9에 도시된 선택 제어 회로(430)의 상세한 블록도이다. 도 10을 참고하면, 상기 선택 제어 회로(430)는 제1 로직 회로(431), 제2 로직 회로(432), 및 제3 로직 회로(433)를 포함한다. 상기 제1 로직 회로(431)는 멀티플렉서들(441, 442), NOR 게이트(443), NAND 게이트(444), 및 인버터들(445, 446)을 포함한다. 상기 멀티플렉서(441)는 선택 제어 신호(ODTS)에 응답하여 제1 제어 로직 신호(CLG1)와 제2 제어 로직 신호(CLG2) 중 하나를 출력한다. 좀 더 상세하게는, 상기 멀티플렉서(441)는 상기 선택 제어 신호(ODTS)가 인에이블될 때 상기 제1 제어 로직 신호(CLG1)를 출력하고, 상기 선택 제어 신호(ODTS)가 디세이블될 때 상기 제2 제어 로직 신호(CLG2)를 출력한다. 바람직하게, 상기 제1 로직 제어 신호(CLG1)는 로직 하이 상태이고, 상기 제2 로직 제어 신호(CLG2)는 로직 로우 상태이다. 또, 상기 ODT 겸용 출력 드라이버(310)가 ODT로서 동작해야 할 때, 상기 선택 제어 신호(ODTS)가 인에이블된다.
상기 멀티플렉서(442)는 상기 선택 제어 신호(ODTS)에 응답하여 상기 제1 제어 로직 신호(CLG1)와 상기 제2 제어 로직 신호(CLG2) 중 하나를 출력한다. 좀 더 상세하게는, 상기 멀티플렉서(442)는 상기 선택 제어 신호(ODTS)가 인에이블될 때 상기 제2 제어 로직 신호(CLG2)를 출력하고, 상기 선택 제어 신호(ODTS)가 디세이블될 때 상기 제1 제어 로직 신호(CLG1)를 출력한다.
상기 NOR 게이트(443)는 상기 멀티플렉서(441)의 출력 신호와, 내부 데이터 신호(RDAT) 또는 상기 제2 제어 로직 신호(CLG2)에 응답하여 로직 신호(G1)를 출력한다. 여기에서, ODT 겸용 출력 드라이버(310)가 실질적으로 동작하지 않는 하이 임피던스(high impedance) 상태일 때와, ODT로서 동작할 때 모두 상기 NOR 게이트(443)에 상기 내부 데이터 신호(RDAT) 대신 상기 제2 제어 로직 신호(CLG2)가 입력된다. 또, 상기 ODT 겸용 출력 드라이버(310)가 드라이버로서 동작할 때 상기 NOR 게이트(443)에 상기 내부 데이터 신호(RDAT)가 입력된다. 결과적으로 ODT 겸용 출력 드라이버(310)가 ODT로서 동작할 때, 상기 NOR 게이트(443)는 상기 로직 신호(G1)를 로직 로우 상태로 유지한다. 상기 인버터(445)는 상기 로직 신호(G1)를 반전시키고, 그 반전된 신호를 제1 제어 신호(L1)로서 출력한다.
상기 NAND 게이트(444)는 상기 멀티플렉서(442)의 출력 신호와, 상기 내부 데이터 신호(RDAT) 또는 상기 제1 제어 로직 신호(CLG1)에 응답하여 로직 신호(G2)를 출력한다. 여기에서, ODT 겸용 출력 드라이버(310)가 실질적으로 동작하지 않는 하이 임피던스(high impedance) 상태일 때와, ODT로서 동작할 때 모두 상기 NAND 게이트(444)에 상기 내부 데이터 신호(RDAT) 대신 상기 제1 제어 로직 신호(CLG1)가 입력된다. 또, 상기 ODT 겸용 출력 드라이버(310)가 드라이버로서 동작할 때 상기 NAND 게이트(444)에 상기 내부 데이터 신호(RDAT)가 입력된다. 결과적으로 ODT 겸용 출력 드라이버(310)가 ODT로서 동작할 때, 상기 NAND 게이트(444)는 상기 로 직 신호(G2)를 로직 하이 상태로 유지한다. 상기 인버터(446)는 상기 로직 신호(G2)를 반전시키고, 그 반전된 신호를 제2 제어 신호(L2)로서 출력한다.
상기 제2 로직 회로(432)는 제1 및 제2 선택 회로들(451, 452)과 제1 내지 제3 출력 회로들(453, 454, 455)을 포함한다. 상기 제1 및 제2 선택 회로들(451, 452)은 각각 멀티플렉서들(M1∼MK)을 포함한다. 상기 제1 선택 회로(451)의 멀티플렉서들(M1∼MK)은 각각 상기 선택 제어 신호(ODTS)에 응답하여 제2 임피던스 제어 신호(FIS2)의 비트들(FDRB1∼FDRBK)과 상기 제2 제어 로직 신호(CLG2) 중 하나를 선택하여 출력한다. 좀 더 상세하게는, 상기 선택 제어 신호(ODTS)가 인에이블될 때, 상기 제1 선택 회로(451)의 멀티플렉서들(M1∼MK)이 상기 제2 제어 로직 신호(CLG2)를 선택하여 출력한다. 상기 제2 선택 회로(452)의 멀티플렉서들(M1∼MK)은 각각 상기 선택 제어 신호(ODTS)에 응답하여 제2 임피던스 제어 신호(FIS2)의 비트들(FDRB1∼FDRBK)과 상기 제4 임피던스 제어 신호(FIS4)의 비트들(FODB1∼FODBK) 중 하나를 선택하여 출력한다. 좀 더 상세하게는, 상기 선택 제어 신호(ODTS)가 인에이블될 때, 상기 제2 선택 회로(452)의 멀티플렉서들(M1∼MK)이 상기 제4 임피던스 제어 신호(FIS4)의 비트들(FODB1∼FODBK)을 선택하여 출력한다.
상기 제1 내지 제3 출력 회로들(453, 454, 455)은 각각 NAND 게이트들(NA1∼NAK)을 포함한다. 상기 제1 출력 회로(453)의 NAND 게이트들(NA1∼NAK)은 상기 제1 선택 회로(451)의 출력 신호들과 상기 제1 제어 신호(L1)에 응답하여 제1 선택 신호들(UT1∼UTK)을 각각 출력한다. 상기 제2 출력 회로(454)의 NAND 게이트들(NA1∼NAK)은 상기 제1 선택 회로(451)의 출력 신호들과 상기 제1 제어 신호(L1)에 응답 하여 제1 선택 신호들(US1∼USK)을 각각 출력한다. 상기 제3 출력 회로(455)의 NAND 게이트들(NA1∼NAK)은 상기 제2 선택 회로(452)의 출력 신호들과 상기 제1 제어 신호(L1)에 응답하여 제1 선택 신호들(UF1∼UFK)을 출력한다.
결국, 상기 ODT 겸용 출력 드라이버(310)가 ODT로서 동작할 때, 상기 제1 출력 회로(453)가 상기 제1 선택 신호들(UT1∼UTK)을 로직 하이 상태로 유지하고, 상기 제2 출력 회로(454) 역시 상기 제1 선택 신호들(US1∼USK)을 로직 하이 상태로 유지한다. 또, 상기 제3 출력 회로(455)는 상기 제2 선택 회로(452)의 출력 신호들과 상기 제1 제어 신호(L1)에 따라 제1 선택 신호들(UF1∼UFK) 중 일부를 로직 로우, 나머지들을 로직 하이로 출력한다. 따라서 ODT 겸용 출력 드라이버(310)의 제2 및 제3 풀-업 회로들(312, 313)의 PMOS 트랜지스터들(PS1∼PSK)이 모두 턴 오프되고, 제1 풀-업 회로(311)의 PMOS 트랜지스터들(PS1∼PSK) 중 일부가 턴 온된다.
상기 제3 로직 회로(433)는 제1 및 제2 선택 회로들(461, 462)과 제1 내지 제3 출력 회로들(463, 464, 465)을 포함한다. 상기 제1 및 제2 선택 회로들(461, 462)은 각각 멀티플렉서들(M1∼MK)을 포함한다. 상기 제1 선택 회로(461)의 멀티플렉서들(M1∼MK)은 각각 상기 선택 제어 신호(ODTS)에 응답하여 제1 임피던스 제어 신호(FIS1)의 비트들(SDRB1∼SDRBK)과 상기 제1 제어 로직 신호(CLG1) 중 하나를 선택하여 출력한다. 좀 더 상세하게는, 상기 선택 제어 신호(ODTS)가 인에이블될 때, 상기 제1 선택 회로(461)의 멀티플렉서들(M1∼MK)이 상기 제1 제어 로직 신호(CLG1)를 선택하여 출력한다. 상기 제2 선택 회로(462)의 멀티플렉서들(M1∼MK)은 각각 상기 선택 제어 신호(ODTS)에 응답하여 상기 제1 임피던스 제어 신호(FIS1)의 비트들(SDRB1∼SDRBK)과 제3 임피던스 제어 신호(FIS3)의 비트들(SODB1∼SODBK) 중 하나를 선택하여 출력한다. 좀 더 상세하게는, 상기 선택 제어 신호(ODTS)가 인에이블될 때, 상기 제2 선택 회로(462)의 멀티플렉서들(M1∼MK)이 상기 제3 임피던스 제어 신호(FIS3)의 비트들(SODB1∼SODBK)을 선택하여 출력한다.
상기 제1 내지 제3 출력 회로들(463, 464, 465)은 각각 NOR 게이트들(NR1∼NRK)을 포함한다. 상기 제1 출력 회로(463)의 NOR 게이트들(NR1∼NRK)은 상기 제1 선택 회로(461)의 출력 신호들과 상기 제2 제어 신호(L2)에 응답하여 제2 선택 신호들(DT1∼DTK)을 각각 출력한다. 상기 제2 출력 회로(464)의 NOR 게이트들(NR1∼NRK)은 상기 제1 선택 회로(461)의 출력 신호들과 상기 제2 제어 신호(L2)에 응답하여 제2 선택 신호들(DS1∼DSK)을 각각 출력한다. 상기 제3 출력 회로(465)의 NOR 게이트들(NR1∼NRK)은 상기 제2 선택 회로(462)의 출력 신호들과 상기 제2 제어 신호(L2)에 응답하여 제2 선택 신호들(DF1∼DFK)을 출력한다.
결국, 상기 ODT 겸용 출력 드라이버(310)가 ODT로서 동작할 때, 상기 제1 출력 회로(463)가 상기 제2 선택 신호들(DT1∼DTK)을 로직 로우 상태로 유지하고, 상기 제2 출력 회로(464) 역시 상기 제2 선택 신호들(DS1∼DSK)을 로직 로우 상태로 유지한다. 또, 상기 제3 출력 회로(465)는 상기 제2 선택 회로(462)의 출력 신호들과 상기 제2 제어 신호(L2)에 따라 제2 선택 신호들(DF1∼DFK) 중 일부를 로직 하이, 나머지들을 로직 로우로 출력한다. 따라서 ODT 겸용 출력 드라이버(310)의 제2 및 제3 풀-다운 회로들(315, 316)의 NMOS 트랜지스터들(NS1∼NSK)이 모두 턴 오프되고, 제1 풀-다운 회로(314)의 NMOS 트랜지스터들(PS1∼PSK) 중 일부가 턴 온된 다.
도 11은 본 발명의 다른 실시예에 따른 임피던스 조절 회로(402)의 블록도이다. 상기 임피던스 조절 회로(402)는 제1 임피던스 교정 회로(510), 제2 임피던스 교정 회로(520), 및 선택 제어 회로(530)를 포함한다. 상기 제1 임피던스 교정 회로(510)는 제1 레지스터(511)와 인버터(512)를 포함한다. 상기 제1 레지스터(511)는 채널을 통하여 외부의 제어 장치로부터 수신되는 제1 임피던스 제어 신호(FIS1)를 저장하고, 그 저장된 상기 제1 임피던스 제어 신호(FIS1)를 출력한다. 상기 인버터(512)는 상기 제1 임피던스 제어 신호(FIS1)를 반전시키고, 그 반전된 신호를 제2 임피던스 제어 신호(FIS2)로서 출력한다. 여기에서, 상기 제1 및 제 임피던스 제어 신호들(FIS1, FIS2)은 도 9의 제1 임피던스 교정 회로(410)의 교정 동작에 의해 발생된 제1 및 제2 임피던스 제어 신호들(FIS1, FIS2)과 동일한 비트 값을 갖는다. 상기 제2 임피던스 교정 회로(520)는 제2 레지스터(521)와 인버터(522)를 포함한다. 상기 제2 레지스터(521)는 상기 채널을 통하여 상기 외부의 제어 장치로부터 수신되는 제3 임피던스 제어 신호(FIS3)를 저장하고, 그 저장된 상기 제3 임피던스 제어 신호(FIS3)를 출력한다. 상기 인버터(522)는 상기 제3 임피던스 제어 신호(FIS3)를 반전시키고, 그 반전된 신호를 제4 임피던스 제어 신호(FIS4)로서 출력한다. 여기에서, 상기 제3 및 제4 임피던스 제어 신호들(FIS3, FIS4)은 도 9의 제2 임피던스 교정 회로(420)의 교정 동작에 의해 발생된 제3 및 제4 임피던스 제어 신호들(FIS3, FIS4)과 동일한 비트 값을 갖는다. 상기 선택 제어 회로(530)의 구성 및 구체적인 동작은 도 9 및 도 10에 도시된 상기 선택 제어 회로(430)와 실질적으 로 동일하므로, 이에 대한 상세한 설명은 생략한다.
상술한 것과 같이, 본 발명에 따른 임피던스 교정 회로는 기준 전압으로서 ODT 겸용 출력 드라이버의 실제 동작시의 출력 전압들을 사용하므로, 전송 신호의 스큐가 감소될 수 있다. 도 12는 본 발명에 따른 교정 방법으로 교정된 출력 드라이버의 동작 특성을 나타내는 그래프이다. 도 12에서 E1-E3는 본 발명에 따른 방법으로 임피던스가 교정된 출력 드라이버들의 풀-다운 회로들의 동작 특성들을 나타내고, F1-F3는 풀-업 회로들의 동작 특성들을 나타낸다. 또, E1과 F1은 동작 조건이 가장 좋은 출력 드라이버의 동작 특성이고, E3와 F3는 동작 조건이 가장 나쁜 출력 드라이버의 동작 특성이다. E2와 F2는 중간의 동작 조건을 갖는 출력 드라이버의 동작 특성이다. 상기 출력 드라이버들은 본 발명에 따른 방법, 즉, VOL(또는 VOH)의 기준 전압을 사용하여 교정되었기 때문에, E1-E3이 VOL(예들 들어, 0.3V)에서 일치하고, F1-F3 역시 VOL에서 일치하는 것이 보여진다.
도 13은 본 발명에 따른 교정 방법으로 교정된 출력 드라이버가 드라이버로서 동작할 때의 시뮬레이션 결과를 나타내는 도면이다. 도 13은 출력 드라이버들의 출력 전압들이 VOL(예들 들어, 0.3V)일 때, 도 12에 도시된 E1-E3의 동작 특성들을 각각 갖는 풀-다운 회로들의 임피던스들이 40Ω으로 각각 교정된 경우, 채널에 존재하는 기생 캐패시턴스(CP)의 값에 따른 전송 신호의 스큐(skew) 및 애퍼튜어(aperture)를 나타낸다. 이 후, 설명의 편의상 E1-E3의 동작 특성들을 각각 갖는 풀-다운 회로들을 각각 E1-E3으로 칭하기로 한다. 한편, 상기 출력 드라이버들의 출력 전압들이 0.75V일 때, 상기 풀-다운 회로들(E1-E3)의 임피던스들은 각각 42Ω, 44Ω, 48Ω이다. 도 13에서 참조되는 것과 같이, 상기 기생 캐패시턴스(CP)가 증가함에 따라, 상기 풀-다운 회로들(E1-E3)의 스큐들의 크기가 증가하고, 애퍼튜어들의 크기는 감소한다. 여기에서, 상기 풀-다운 회로들(E1-E3)간의 스큐의 변화량과 애퍼튜어의 변화량을 각각 살펴보면 다음과 같다. 먼저, 상기 기생 캐패시턴스(CP)가 2.0㎊, 2.5㎊, 3.0㎊, 3.5㎊일 때 상기 풀-다운 회로들(E1-E3)의 스큐들의 변화량들은 각각 1㎰, 0㎰. 1㎰, 1㎰로서, 2㎰ 보다 작은 것을 알 수 있다. 또, 상기 기생 캐패시턴스(CP)가 2.0㎊, 2.5㎊, 3.0㎊, 3.5㎊일 때 상기 풀-다운 회로들(E1-E3)의 애퍼튜어들의 변화량들은 각각 0㎷, 1㎷, 2㎷, 3㎷로서, 4㎷ 보다 작은 것을 알 수 있다. 따라서 본 발명에 따른 교정 방법은 도 3b와 비교할 때 출력 드라이버들의 동작 조건에 무관하게 출력 드라이버들의 스큐와 애퍼튜어의 변화량을 현저하게 감소시킬 수 있다. 이 시뮬레이션 결과는 크로스-토크(cross-talk)에 의한 영향을 배제한 상태에서 이루어진 것이므로, 출력 드라이버가 실제로 동작하는 경우 본 발명에 의한 효과는 더욱 증가될 것이다.
도 14는 본 발명에 따른 교정 방법으로 교정된 출력 드라이버가 ODT로서 동작할 때의 시뮬레이션 결과를 나타내는 도면이다. 도 14는 출력 드라이버들의 출력 전압들이 VOH(예를 들어, 1.2V)일 때, 도 12에 도시된 E1-E3의 동작 특성들을 각각 갖는 풀-다운 회로들의 임피던스들이 120Ω으로 각각 교정된 경우, 채널에 존재하는 기생 캐패시턴스(CP)의 값에 따른 전송 신호의 스큐(skew) 및 애퍼튜어 (aperture)를 나타낸다. 한편, 상기 출력 드라이버들의 출력 전압들이 0.3V일 때, 상기 풀-다운 회로들(E1-E3)의 임피던스들은 각각 72Ω, 108Ω, 114Ω이다. 도 14에서 상기 풀-다운 회로들(E1-E3)간의 스큐의 변화량과 애퍼튜어의 변화량을 각각 살펴보면 다음과 같다. 먼저, 상기 기생 캐패시턴스(CP)가 2.0㎊, 2.5㎊, 3.0㎊, 3.5㎊일 때 상기 풀-다운 회로들(E1-E3)의 스큐들의 변화량들은 각각 2㎰, 2㎰. 1㎰, 2㎰로서, 3㎰ 보다 작은 것을 알 수 있다. 또, 상기 기생 캐패시턴스(CP)가 2.0㎊, 2.5㎊, 3.0㎊, 3.5㎊일 때 상기 풀-다운 회로들(E1-E3)의 애퍼튜어들의 변화량들은 각각 18㎷, 20㎷, 19㎷, 18㎷로서, 21㎷ 보다 작은 것을 알 수 있다. 여기에서, 본 발명에 따른 교정 방법에 의한 효과는 도 14의 시뮬레이션 결과가 도 15의 시뮬레이션 결과와 비교될 때 좀 더 확실해질 수 있다.
도 15는 도 14의 시뮬레이션 결과와 비교되는 출력 드라이버가 ODT로서 동작할 때의 시뮬레이션 결과를 나타내는 도면이다. 도 15는 출력 드라이버들의 출력 전압들이 VOL(예를 들어, 0.3V)일 때, 도 12에 도시된 E1-E3의 동작 특성들을 각각 갖는 풀-다운 회로들의 임피던스들이 120Ω으로 각각 교정된 경우, 채널에 존재하는 기생 캐패시턴스(CP)의 값에 따른 전송 신호의 스큐(skew) 및 애퍼튜어(aperture)를 나타낸다. 한편, 상기 출력 드라이버들의 출력 전압들이 0.75V일 때, 상기 풀-다운 회로들(E1-E3)의 임피던스들은 각각 126Ω, 156Ω, 168Ω이다. 도 15에서 상기 풀-다운 회로들(E1-E3)간의 스큐의 변화량과 애퍼튜어의 변화량을 각각 살펴보면 다음과 같다. 먼저, 상기 기생 캐패시턴스(CP)가 2.0㎊, 2.5㎊, 3.0㎊, 3.5㎊일 때 상기 풀-다운 회로들(E1-E3)의 스큐들의 변화량들은 각각 9㎰, 5㎰. 5㎰, 13㎰로서, 14㎰ 보다 작은 것을 알 수 있다. 또, 상기 기생 캐패시턴스(CP)가 2.0㎊, 2.5㎊, 3.0㎊, 3.5㎊일 때 상기 풀-다운 회로들(E1-E3)의 애퍼튜어들의 변화량들은 각각 20㎷, 28㎷, 23㎷, 16㎷로서, 29㎷ 보다 작은 것을 알 수 있다.
도 14와 도 15의 시뮬레이션 결과들을 비교해 볼 때, 도 14에 도시된 시뮬레이션 결과의 스큐와 애퍼튜어의 변화량들이 도 15에 도시된 시뮬레이션 결과의 스큐와 애퍼튜어의 변화량들 보다 현저하게 감소되는 것을 알 수 있다. 따라서, 출력 드라이버가 ODT로서 동작할 때, 상기 출력 드라이버의 풀-다운 회로의 임피던스를 교정하는데 기준 전압으로서 VOL 보다 VOH를 사용하는 것이 더 바람직하다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기한 것과 같이, 본 발명에 따른 임피던스 교정 회로와 이를 포함하는 집적 회로 및 이를 이용한 출력 드라이버의 임피던스 조절 방법은 출력 드라이버에 의해 전송되는 신호의 스큐를 감소시켜, 신호가 안정적으로 전송되도록 할 수 있는 효과가 있다.

Claims (39)

  1. 임피던스 교정 회로에 있어서,
    교정 단자에 연결된 외부 저항에 내부 전압을 공급하여 기준 전류를 생성하고, 상기 기준 전류, 제1 및 제2 기준 전압들, 및 제1 및 제2 임피던스 제어 신호들에 응답하여 제1 및 제2 교정 신호들을 출력하는 교정 회로;
    상기 제1 교정 신호에 응답하여 상기 제1 임피던스 제어 신호의 비트 값을 증가시키거나 또는 감소시키는 제1 레지스터; 및
    상기 제2 교정 신호에 응답하여 상기 제2 임피던스 제어 신호의 비트 값을 증가시키거나 또는 감소시키는 제2 레지스터를 구비하는 것을 특징으로 하는 임피던스 교정 회로.
  2. 제1항에 있어서,
    상기 제1 임피던스 제어 신호는 출력 드라이버의 풀-다운 회로의 임피던스 값을 조절하기 위한 신호이고, 상기 제2 임피던스 제어 신호는 상기 출력 드라이버의 풀-업 회로의 임피던스 값을 조절하기 위한 신호인 것을 특징으로 하는 임피던스 교정 회로.
  3. 제1항에 있어서,
    상기 제1 및 제2 레지스터들은 교정 제어 신호에 응답하여 인에이블되거나 또는 디세이블되는 것을 특징으로 하는 임피던스 교정 회로.
  4. 제1항에 있어서, 상기 교정 회로는,
    상기 기준 전류, 상기 제1 또는 상기 제2 기준 전압, 및 상기 제1 임피던스 제어 신호에 기초하여 교정 동작을 수행하고 상기 제1 교정 신호를 출력하는 제1 교정 회로; 및
    상기 제1 교정 회로와 전류 미러를 형성하여 미러 전류를 발생하고, 상기 미러 전류, 상기 제2 또는 상기 제1 기준 전압, 및 상기 제2 임피던스 제어 신호에 기초하여 교정 동작을 수행하고 상기 제2 교정 신호를 출력하는 제2 교정 회로를 구비하고,
    상기 제1 교정 회로에 상기 제1 기준 전압이 입력될 때 상기 제2 교정 회로에 상기 제2 기준 전압이 입력되고, 상기 제1 교정 회로에 상기 제2 기준 전압이 입력될 때 상기 제2 교정 회로에 상기 제1 기준 전압이 입력되는 것을 특징으로 하는 임피던스 교정 회로.
  5. 제4항에 있어서,
    출력 드라이버가 실제로 드라이버로서 동작할 때, 상기 출력 드라이버는 내부 데이터 신호에 응답하여 제1 전압 또는 제2 전압의 출력 신호를 출력하고,
    상기 제1 기준 전압은 상기 제1 전압과 동일하고, 상기 제2 기준 전압은 제2 전압과 동일하고, 상기 제2 전압이 상기 제1 전압 보다 큰 것을 특징으로 하는 임피던스 교정 회로.
  6. 제4항에 있어서,
    출력 드라이버로서 동작할 때의 상기 출력 드라이버의 임피던스 값과, ODT로서 동작할 때의 상기 출력 드라이버의 임피던스 값은 서로 다르고,
    상기 출력 드라이버로서 동작하는 상기 출력 드라이버의 임피던스 값을 조절하기 위해 상기 제1 교정 회로가 제1 교정 동작을 수행하는 동안, 상기 제1 교정 회로에 상기 제1 기준 전압이 입력되고,
    상기 ODT로서 동작하는 상기 출력 드라이버의 임피던스 값을 조절하기 위해 상기 제1 교정 회로가 제2 교정 동작을 수행하는 동안, 상기 제1 교정 회로에 상기 제2 기준 전압이 입력되는 것을 특징으로 하는 임피던스 교정 회로.
  7. 제6항에 있어서,
    상기 제1 교정 회로가 상기 제1 교정 동작을 수행할 때 상기 교정 단자에 연결되는 상기 외부 저항의 저항 값과, 상기 제1 교정 회로가 상기 제2 교정 동작을 수행할 때 상기 교정 단자에 연결되는 상기 외부 저항의 저항 값은 서로 다른 것을 특징으로 하는 임피던스 교정 회로.
  8. 제4항에 있어서, 상기 제1 교정 회로는,
    상기 내부 전압과 상기 교정 단자 사이에 연결되고, 비교 신호에 응답하여 상기 기준 전류를 증가시키거나 또는 감소시키는 제1 전류원;
    상기 교정 단자에서 발생되는 제1 출력 전압과 상기 제1 또는 제2 기준 전압을 비교하고, 그 비교 결과에 따라 상기 비교 신호를 출력하는 제1 비교기;
    상기 제1 전류원과 전류 미러를 형성하여 제1 미러 전류를 발생하고, 상기 비교 신호에 응답하여 상기 제1 미러 전류를 증가시키거나 또는 감소시키는 제2 전류원;
    상기 제1 임피던스 제어 신호에 의해 임피던스 값이 결정되고, 상기 제1 미러 전류를 그라운드로 흘려 제1 제어 노드에 제2 출력 전압을 발생하는 풀-다운 회로; 및
    상기 제2 출력 전압과 상기 제1 또는 제2 기준 전압을 비교하고, 그 비교 결과에 따라 상기 제1 교정 신호를 출력하는 제2 비교기를 구비하는 것을 특징으로 하는 임피던스 교정 회로.
  9. 제8항에 있어서, 상기 제1 교정 회로는,
    상기 내부 전압과 상기 제1 전류원 사이에 연결되고, 교정 제어 신호에 응답하여 턴 온 또는 오프되는 제1 스위칭 회로; 및
    상기 내부 전압과 상기 제2 전류원 사이에 연결되고, 상기 교정 제어 신호에 응답하여 턴 온 또는 오프되는 제2 스위칭 회로를 더 구비하는 것을 특징으로 하는 임피던스 교정 회로.
  10. 제8항에 있어서,
    상기 풀-다운 회로는 출력 드라이버의 풀-다운 회로와 실질적으로 동일하게 구성되는 것을 특징으로 하는 임피던스 교정 회로.
  11. 제8항에 있어서, 상기 제2 교정 회로는,
    상기 제1 전류원과 전류 미러를 형성하여 제2 미러 전류를 발생하고, 상기 비교 신호에 응답하여 상기 제2 미러 전류를 증가시키거나 또는 감소시키는 제3 전류원;
    상기 내부 전압과 제2 제어 노드 사이에 연결되고, 상기 제2 임피던스 제어 신호에 의해 임피던스 값이 결정되는 풀-업 회로;
    상기 제3 전류원 및 상기 풀-업 회로와 그라운드 전압 사이에 연결되고, 상기 제2 미러 전류에 응답하여 상기 풀-업 회로에서 상기 그라운드 전압으로 흐르는 제3 미러 전류를 발생하는 전류 미러 회로; 및
    상기 제2 제어 노드에서 발생되는 제3 출력 전압과 상기 제2 또는 제1 기준 전압을 비교하고, 그 비교 결과에 따라 상기 제2 교정 신호를 출력하는 제3 비교기를 구비하는 것을 특징으로 하는 임피던스 교정 회로.
  12. 제11항에 있어서, 상기 제2 교정 회로는,
    상기 내부 전압과 상기 제3 전류원 사이에 연결되고, 교정 제어 신호에 응답하여 턴 온 또는 오프되는 스위칭 회로를 더 구비하는 것을 특징으로 하는 임피던스 교정 회로.
  13. 제11항에 있어서,
    상기 풀-업 회로는 출력 드라이버의 풀-업 회로와 실질적으로 동일하게 구성되는 것을 특징으로 하는 임피던스 교정 회로.
  14. 제1 및 제2 임피던스 제어 신호들을 출력하는 제1 임피던스 교정 회로;
    제3 및 제4 임피던스 제어 신호들을 출력하는 제2 임피던스 교정 회로; 및
    선택 제어 신호, 제1 및 제2 제어 로직 신호들, 및 상기 제1 내지 제4 임피던스 제어 신호들에 응답하여 제1 및 제2 선택 신호들을 출력하는 선택 제어 회로를 포함하는 임피던스 조절 회로를 구비하고,
    상기 제1 선택 신호들에 의해 출력 드라이버의 풀-업 회로들의 임피던스가 결정되고, 상기 제2 선택 신호들에 의해 상기 출력 드라이버의 풀-다운 회로들의 임피던스가 결정되는 것을 특징으로 하는 집적 회로.
  15. 제14항에 있어서, 상기 제1 임피던스 교정 회로는,
    제1 교정 단자에 연결된 제1 외부 저항에 내부 전압을 공급하여 제1 기준 전류를 생성하고, 상기 제1 기준 전류, 제1 및 제2 기준 전압들, 및 상기 제1 및 제2 임피던스 제어 신호들에 응답하여 제1 및 제2 교정 신호들을 출력하는 드라이버 교정 회로;
    상기 제1 교정 신호에 응답하여 상기 제1 임피던스 제어 신호의 비트 값을 증가시키거나 또는 감소시키는 제1 레지스터; 및
    상기 제2 교정 신호에 응답하여 상기 제2 임피던스 제어 신호의 비트 값을 증가시키거나 또는 감소시키는 제2 레지스터를 구비하는 것을 특징으로 하는 집적 회로.
  16. 제15항에 있어서,
    상기 제1 및 제2 레지스터들은 제1 교정 제어 신호에 응답하여 인에이블되거나 또는 디세이블되는 것을 특징으로 하는 집적 회로.
  17. 제15항에 있어서, 상기 드라이버 교정 회로는,
    상기 제1 기준 전류, 상기 제1 기준 전압, 및 상기 제1 임피던스 제어 신호에 기초하여 교정 동작을 수행하고 상기 제1 교정 신호를 출력하는 제1 교정 회로; 및
    상기 제1 교정 회로와 전류 미러를 형성하여 미러 전류를 발생하고, 상기 미러 전류, 상기 제2 기준 전압, 및 상기 제2 임피던스 제어 신호에 기초하여 교정 동작을 수행하고 상기 제2 교정 신호를 출력하는 제2 교정 회로를 구비하는 것을 특징으로 하는 집적 회로.
  18. 제17항에 있어서,
    상기 출력 드라이버가 실제로 드라이버로서 동작할 때, 상기 출력 드라이버 는 내부 데이터 신호에 응답하여 제1 전압 또는 제2 전압의 출력 신호를 출력하고,
    상기 제1 기준 전압은 상기 제1 전압과 동일하고, 상기 제2 기준 전압은 상기 제2 전압과 동일하고, 상기 제2 전압이 상기 제1 전압 보다 큰 것을 특징으로 하는 집적 회로.
  19. 제17항에 있어서, 상기 제1 교정 회로는,
    상기 내부 전압과 상기 제1 교정 단자 사이에 연결되고, 비교 신호에 응답하여 상기 제1 기준 전류를 증가시키거나 또는 감소시키는 제1 전류원;
    상기 제1 교정 단자에서 발생되는 제1 출력 전압과 상기 제1 기준 전압을 비교하고, 그 비교 결과에 따라 상기 비교 신호를 출력하는 제1 비교기;
    상기 제1 전류원과 전류 미러를 형성하여 제1 미러 전류를 발생하고, 상기 비교 신호에 응답하여 상기 제1 미러 전류를 증가시키거나 또는 감소시키는 제2 전류원;
    상기 제1 임피던스 제어 신호에 의해 임피던스 값이 결정되고, 상기 제1 미러 전류를 그라운드로 흘려 제1 제어 노드에 제2 출력 전압을 발생하는 풀-다운 회로; 및
    상기 제2 출력 전압과 상기 제1 기준 전압을 비교하고, 그 비교 결과에 따라 상기 제1 교정 신호를 출력하는 제2 비교기를 구비하는 것을 특징으로 하는 집적 회로.
  20. 제19항에 있어서, 상기 제1 교정 회로는,
    상기 내부 전압과 상기 제1 전류원 사이에 연결되고, 제1 교정 제어 신호에 응답하여 턴 온 또는 오프되는 제1 스위칭 회로; 및
    상기 내부 전압과 상기 제2 전류원 사이에 연결되고, 상기 제1 교정 제어 신호에 응답하여 턴 온 또는 오프되는 제2 스위칭 회로를 더 구비하는 것을 특징으로 하는 집적 회로.
  21. 제19항에 있어서,
    상기 풀-다운 회로는 상기 출력 드라이버의 풀-다운 회로와 실질적으로 동일하게 구성되는 것을 특징으로 하는 집적 회로.
  22. 제17항에 있어서, 상기 제2 교정 회로는,
    상기 제1 전류원과 전류 미러를 형성하여 제2 미러 전류를 발생하고, 상기 비교 신호에 응답하여 상기 제2 미러 전류를 증가시키거나 또는 감소시키는 제3 전류원;
    상기 내부 전압과 제2 제어 노드 사이에 연결되고, 상기 제2 임피던스 제어 신호에 의해 임피던스 값이 결정되는 풀-업 회로;
    상기 제3 전류원 및 상기 풀-업 회로와 그라운드 전압 사이에 연결되고, 상기 제2 미러 전류에 응답하여 상기 풀-업 회로에서 상기 그라운드 전압으로 흐르는 제3 미러 전류를 발생하는 전류 미러 회로; 및
    상기 제2 제어 노드에서 발생되는 제3 출력 전압과 상기 제2 기준 전압을 비교하고, 그 비교 결과에 따라 상기 제2 교정 신호를 출력하는 제3 비교기를 구비하는 것을 특징으로 하는 집적 회로.
  23. 제17항에 있어서, 상기 제2 교정 회로는,
    상기 내부 전압과 상기 제3 전류원 사이에 연결되고, 제1 교정 제어 신호에 응답하여 턴 온 또는 오프되는 스위칭 회로를 더 구비하는 것을 특징으로 하는 집적 회로.
  24. 제22항에 있어서,
    상기 풀-업 회로는 상기 출력 드라이버의 풀-업 회로와 실질적으로 동일하게 구성되는 것을 특징으로 하는 집적 회로.
  25. 제14항에 있어서, 상기 제2 임피던스 교정 회로는,
    제2 교정 단자에 연결된 제2 외부 저항에 상기 내부 전압을 공급하여 제2 기준 전류를 생성하고, 상기 제2 기준 전류, 제3 및 제4 기준 전압들, 및 상기 제3 및 제4 임피던스 제어 신호들에 응답하여 제3 및 제4 교정 신호들을 출력하는 ODT 교정 회로;
    상기 제3 교정 신호에 응답하여 상기 제3 임피던스 제어 신호의 비트 값을 증가시키거나 또는 감소시키는 제3 레지스터; 및
    상기 제4 교정 신호에 응답하여 상기 제4 임피던스 제어 신호의 비트 값을 증가시키거나 또는 감소시키는 제4 레지스터를 구비하는 것을 특징으로 하는 집적 회로.
  26. 제25항에 있어서,
    상기 제3 및 제4 레지스터들은 제2 교정 제어 신호에 응답하여 인에이블되거나 또는 디세이블되는 것을 특징으로 하는 집적 회로.
  27. 제25항에 있어서, 상기 ODT 교정 회로는,
    상기 제2 기준 전류, 상기 제3 기준 전압, 및 상기 제3 임피던스 제어 신호에 기초하여 교정 동작을 수행하고 상기 제3 교정 신호를 출력하는 제1 교정 회로; 및
    상기 제3 교정 회로와 전류 미러를 형성하여 미러 전류를 발생하고, 상기 미러 전류, 상기 제4 기준 전압, 및 상기 제4 임피던스 제어 신호에 기초하여 교정 동작을 수행하고 상기 제4 교정 신호를 출력하는 제2 교정 회로를 구비하는 것을 특징으로 하는 집적 회로.
  28. 제27항에 있어서,
    상기 출력 드라이버가 실제로 드라이버로서 동작할 때, 상기 출력 드라이버는 내부 데이터 신호에 응답하여 제1 전압 또는 제2 전압의 출력 신호를 출력하고,
    상기 제3 기준 전압은 상기 제2 전압과 동일하고, 상기 제4 기준 전압은 상기 제1 전압과 동일하고, 상기 제2 전압이 상기 제1 전압 보다 큰 것을 특징으로 하는 집적 회로.
  29. 제27항에 있어서, 상기 제1 교정 회로는,
    상기 내부 전압과 상기 제2 교정 단자 사이에 연결되고, 비교 신호에 응답하여 상기 제2 기준 전류를 증가시키거나 또는 감소시키는 제1 전류원;
    상기 제2 교정 단자에서 발생되는 제1 출력 전압과 상기 제3 기준 전압을 비교하고, 그 비교 결과에 따라 상기 비교 신호를 출력하는 제1 비교기;
    상기 제1 전류원과 전류 미러를 형성하여 제1 미러 전류를 발생하고, 상기 비교 신호에 응답하여 상기 제1 미러 전류를 증가시키거나 또는 감소시키는 제2 전류원;
    상기 제3 임피던스 제어 신호에 의해 임피던스 값이 결정되고, 상기 제1 미러 전류를 그라운드로 흘려 제1 제어 노드에 제2 출력 전압을 발생하는 풀-다운 회로; 및
    상기 제2 출력 전압과 상기 제3 기준 전압을 비교하고, 그 비교 결과에 따라 상기 제3 교정 신호를 출력하는 제2 비교기를 구비하는 것을 특징으로 하는 집적 회로.
  30. 제29항에 있어서, 상기 제1 교정 회로는,
    상기 내부 전압과 상기 제1 전류원 사이에 연결되고, 제2 교정 제어 신호에 응답하여 턴 온 또는 오프되는 제1 스위칭 회로; 및
    상기 내부 전압과 상기 제2 전류원 사이에 연결되고, 상기 제2 교정 제어 신호에 응답하여 턴 온 또는 오프되는 제2 스위칭 회로를 더 구비하는 것을 특징으로 하는 집적 회로.
  31. 제29항에 있어서,
    상기 풀-다운 회로는 상기 출력 드라이버의 풀-다운 회로와 실질적으로 동일하게 구성되는 것을 특징으로 하는 집적 회로.
  32. 제29항에 있어서, 상기 제2 교정 회로는,
    상기 제1 전류원과 전류 미러를 형성하여 제2 미러 전류를 발생하고, 상기 비교 신호에 응답하여 상기 제2 미러 전류를 증가시키거나 또는 감소시키는 제3 전류원;
    상기 내부 전압과 제2 제어 노드 사이에 연결되고, 상기 제4 임피던스 제어 신호에 의해 임피던스 값이 결정되는 풀-업 회로;
    상기 제3 전류원 및 상기 풀-업 회로와 그라운드 전압 사이에 연결되고, 상기 제2 미러 전류에 응답하여 상기 풀-업 회로에서 상기 그라운드 전압으로 흐르는 제3 미러 전류를 발생하는 전류 미러 회로; 및
    상기 제2 제어 노드에서 발생되는 제3 출력 전압과 상기 제4 기준 전압을 비 교하고, 그 비교 결과에 따라 상기 제2 교정 신호를 출력하는 제3 비교기를 구비하는 것을 특징으로 하는 집적 회로.
  33. 제32항에 있어서, 상기 제2 교정 회로는,
    상기 내부 전압과 상기 제3 전류원 사이에 연결되고, 제2 교정 제어 신호에 응답하여 턴 온 또는 오프되는 스위칭 회로를 더 구비하는 것을 특징으로 하는 임피던스 조절 회로.
  34. 제32항에 있어서,
    상기 풀-업 회로는 상기 출력 드라이버의 풀-업 회로와 실질적으로 동일하게 구성되는 것을 특징으로 하는 집적 회로.
  35. 상기 제14항에 있어서,
    상기 제1 임피던스 교정 회로는,
    외부의 제어 장치로부터 전송 채널을 통하여 수신되는 상기 제1 임피던스 제어 신호를 저장하고, 저장된 상기 제1 임피던스 제어 신호를 출력하는 제1 레지스터; 및
    상기 제1 임피던스 제어 신호를 반전시키고, 그 반전된 신호를 상기 제2 임피던스 제어 신호로서 출력하는 제1 인버터를 구비하고,
    상기 제2 임피던스 교정 회로는,
    상기 제어 장치로부터 상기 전송 채널을 통하여 수신되는 상기 제3 임피던스 제어 신호를 저장하고, 저장된 상기 제3 임피던스 제어 신호를 출력하는 제2 레지스터; 및
    상기 제3 임피던스 제어 신호를 반전시키고, 그 반전된 신호를 상기 제4 임피던스 제어 신호로서 출력하는 제2 인버터를 구비하는 것을 특징으로 하는 집적 회로.
  36. 제14항에 있어서, 상기 선택 제어 회로는,
    상기 선택 제어 신호와 상기 제1 및 제2 제어 로직 신호들 또는 내부 데이터 신호에 기초하여 제1 및 제2 제어 신호들을 출력하는 제1 로직 회로;
    상기 선택 제어 신호, 상기 제1 제어 신호, 상기 제1 및 제2 임피던스 제어 신호들에 기초하여 상기 제1 선택 신호들을 출력하는 제2 로직 회로; 및
    상기 선택 제어 신호, 상기 제2 제어 신호, 상기 제3 및 제4 임피던스 제어 신호들에 기초하여 상기 제2 선택 신호들을 출력하는 제3 로직 회로를 구비하는 것을 특징으로 하는 집적 회로.
  37. 출력 드라이버의 임피던스를 조절하는 방법에 있어서,
    상기 출력 드라이버가 드라이버로서 동작할 때, 제1 교정 단자에 연결된 제1 외부 저항에 내부 전압을 공급하여 제1 기준 전류를 생성하는 단계;
    상기 제1 기준 전류와 제1 및 제2 기준 전압들에 기초하여 제1 임피던스 교 정 동작을 수행하고, 제1 선택 신호들을 발생하여 상기 출력 드라이버의 임피던스를 제1 설정 값으로 조절하는 단계;
    상기 출력 드라이버가 ODT로서 동작할 때, 제2 교정 단자에 연결된 제2 외부 저항에 상기 내부 전압을 공급하여 제2 기준 전류를 생성하는 단계: 및
    상기 제2 기준 전류와 제3 및 제4 기준 전압들에 기초하여 제2 임피던스 교정 동작을 수행하고, 제2 선택 신호들을 발생하여 상기 출력 드라이버의 임피던스를 제2 설정 값으로 조절하는 단계를 포함하는 것을 특징으로 하는 출력 드라이버의 임피던스 조절 방법.
  38. 제37항에 있어서,
    상기 제1 임피던스 교정 동작을 수행할 때 상기 출력 드라이버의 풀-다운 회로의 임피던스를 교정하기 위해 상기 제1 기준 전압이 사용되고, 상기 출력 드라이버의 풀-업 회로의 임피던스를 교정하기 위해 상기 제2 기준 전압이 사용되고,
    상기 제1 기준 전압은 상기 출력 드라이버가 실제로 동작할 때 발생되는 출력 신호의 최소 전압 레벨이고, 상기 제2 기준 전압은 상기 출력 드라이버가 실제로 동작할 때 발생되는 출력 신호의 최대 전압 레벨인 것을 특징으로 하는 출력 드라이버의 임피던스 조절 방법,
  39. 제37항에 있어서,
    상기 제2 임피던스 교정 동작을 수행할 때 상기 출력 드라이버의 풀-다운 회 로의 임피던스를 교정하기 위해 상기 제3 기준 전압이 사용되고, 상기 출력 드라이버의 풀-업 회로의 임피던스를 교정하기 위해 상기 제4 기준 전압이 사용되고,
    상기 제3 기준 전압은 상기 출력 드라이버가 실제로 동작할 때 발생되는 출력 신호의 최대 전압 레벨이고, 상기 제4 기준 전압은 상기 출력 드라이버가 실제로 동작할 때 발생되는 출력 신호의 최소 전압 레벨인 것을 특징으로 하는 출력 드라이버의 임피던스 조절 방법,
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