JP4199789B2 - 半導体装置の出力回路調整方法 - Google Patents

半導体装置の出力回路調整方法 Download PDF

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Description

本発明は半導体装置の出力回路に関し、特に、出力インピーダンスの切り替えが可能な出力回路に関する。
近年、半導体装置間（ＣＰＵとメモリ間など）におけるデータ転送には、非常に高いデータ転送レートが要求されており、これを実現するため、入出力信号の振幅はますます小振幅化されている。入出力信号が小振幅化すると、出力バッファのインピーダンスに対する要求精度は非常に厳しくなる。
出力バッファのインピーダンスは、製造時のプロセス条件によってばらつくのみならず、実使用時においても、周辺温度の変化や電源電圧の変動の影響を受ける。このため、出力バッファに高いインピーダンス精度が要求される場合には、インピーダンス調整機能を持った出力バッファが採用される（特許文献１〜４参照）。このような出力バッファに対するインピーダンスの調整は、一般に「キャリブレーション回路」と呼ばれる回路を用いて行われる。
特許文献３，４に記載されているように、キャリブレーション回路には出力バッファと同じ構成を有するレプリカバッファが含まれている。そして、キャリブレーション動作を行う場合、キャリブレーション端子に外部抵抗を接続した状態で、キャリブレーション端子に現れる電圧と基準電圧とを比較し、これによってレプリカバッファのインピーダンスを調整する。そして、レプリカバッファの調整内容を出力バッファに反映させることによって、出力バッファのインピーダンスを所望の値に設定する。
他方、ＤＲＡＭ（Dynamic Random Access Memory）のような半導体装置においては、出力回路のインピーダンスが切り替え可能であることが要求される。このような要求を満たすためには、インピーダンスの異なる複数の出力バッファを用意しておくことが考えられる。しかしながら、この方法では、出力回路全体の回路規模が非常に大きくなるばかりでなく、出力バッファごとにキャリブレーション回路を設けなければならなくなる。
このような問題を解決するためには、インピーダンスの異なる複数の出力バッファを用意しておくのではなく、互いに同一の構成を持った単位バッファを複数個用意しておき、指定されたインピーダンスに応じて、並列に使用する単位バッファの数を変えればよい。この方法によれば、一つの単位バッファのインピーダンスをＸとすると、Ｙ個の出力バッファを並列に使用することによって出力インピーダンスをＸ／Ｙとすることが可能となる。
特開２００２−１５２０３２号公報 特開２００４−３２０７０号公報 特開２００６−２０３４０５号公報 特開２００５−１５９７０２号公報
しかしながら、単位バッファを並列に使用する方法について本発明者らが検討を行ったところ、並列に使用する単位バッファの数が多くなるに連れて、出力インピーダンスの誤差が大きくなることが判明した。
したがって、本発明の目的は、単位バッファを並列に使用することにより出力インピーダンスの切り替えが可能な出力回路のインピーダンス精度を高めることである。
本発明者らは、並列に使用する単位バッファの数が多くなるに連れて出力インピーダンスの誤差が増大する原因について鋭意検討を重ねたところ、電源端子と出力回路との間に存在する電源抵抗が主な原因であることを見いだした。本発明は、このような技術的知見に基づきなされたものである。
本発明の一側面による出力回路は、電源端子と出力端子との間に直列接続されたトランジスタ及び抵抗を有する単位バッファが、複数個並列に接続された半導体装置の出力回路であって、複数の単位バッファに含まれるトランジスタのオン抵抗値が互いに実質的に同一であり、複数の単位バッファのうち、少なくとも２つの単位バッファに含まれる抵抗の抵抗値が互いに異なることを特徴とする。
本発明の他の側面による出力回路は、トランジスタ及び抵抗の直列回路を有する１個の単位バッファからなる第１の出力バッファと、それぞれトランジスタ及び抵抗の直列回路を有するｍ個の単位バッファが並列接続された第２の出力バッファと、それぞれトランジスタ及び抵抗の直列回路を有するｎ個の単位バッファが並列接続された第３の出力バッファとを備え、第１乃至第３の出力バッファに含まれるトランジスタのオン抵抗値が互いに実質的に同一であり、第２の出力バッファに含まれる抵抗の抵抗値が互いに実質的に同一であり、第３の出力バッファに含まれる抵抗の抵抗値が互いに実質的に同一であり、第１乃至第３の出力バッファに含まれる少なくとも２つの抵抗の抵抗値が互いに異なることを特徴とする。
本発明において、第１の出力バッファに含まれる抵抗の抵抗値と、第３の出力バッファに含まれる抵抗の抵抗値が互いに異なっていても構わないし、第２の出力バッファに含まれる抵抗の抵抗値と、第３の出力バッファに含まれる抵抗の抵抗値が互いに異なっていても構わない。この場合、第３の出力バッファに含まれる抵抗の抵抗値は、第１及び第２の出力バッファに含まれる抵抗の少なくとも一方の抵抗値よりも低く設定する。
そして、ｍ＝２，ｎ＝３とすれば、１個の単位バッファを使用する場合には第１の出力バッファを選択し、２個の単位バッファを使用する場合には第２の出力バッファを選択し、３個の単位バッファを使用する場合には第１及び第２の出力バッファを同時に選択し、４個の単位バッファを使用する場合には第１及び第３の出力バッファを同時に選択し、５個の単位バッファを使用する場合には第２及び第３の出力バッファを同時に選択し、６個の単位バッファを使用する場合には第１乃至第３の出力バッファを同時に選択すればよい。
このように、本発明によれば、単位バッファに含まれる抵抗の抵抗値を異ならせていることから、電源抵抗に起因するインピーダンスのずれを相殺することが可能となる。これにより、並列に使用する単位バッファの数が多い場合であっても、出力回路のインピーダンスをほぼ所望の値とすることが可能となる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい第１の実施形態による半導体装置の出力回路（入出力回路）１００の構成を示すブロック図である。
図１に示すように、本実施形態による出力回路１００は、いずれも出力端子ＤＱに接続されたｎ個の単位バッファ１１１〜１１ｎ及び入力バッファ１２０と、キャリブレーション端子ＺＱに接続されたキャリブレーション回路１３０とを備えている。入力バッファ１２０は、データ入力時に活性化される回路であるが、その回路構成やデータ入力動作の詳細は、本発明の要旨と直接関係がないため、本明細書での説明は省略する。
図２は、単位バッファ１１１の回路図である。
図２に示すように、単位バッファ１１１は、並列接続された複数（本実施形態では５つ）のＰチャンネルＭＯＳトランジスタ２１１〜２１５と、並列接続された複数（本実施形態では５つ）のＮチャンネルＭＯＳトランジスタ２２１〜２２５と、これらトランジスタ２１１〜２１５とトランジスタ２２１〜２２５との間に直列に接続された２つの抵抗Ｒ１とを備える。２つの抵抗Ｒ１の接続点が出力端子（入出力端子）ＤＱに接続されている。単位バッファ１１１のうち、ＰチャンネルＭＯＳトランジスタ２１１〜２１５及び抵抗Ｒ１からなる部分はプルアップ回路ＰＵを構成しており、ＮチャンネルＭＯＳトランジスタ２２１〜２２５及び抵抗Ｒ１からなる部分はプルダウン回路ＰＤを構成している。
トランジスタ２１１〜２１５のゲートには、動作信号１４１Ｐを構成する５つの動作信号１４１Ｐ１〜１４１Ｐ５が供給されており、トランジスタ２２１〜２２５のゲートには、動作信号１４１Ｎを構成する５つの動作信号１４１Ｎ１〜１４１Ｎ５が供給されている。これにより、単位バッファ１１１に含まれる１０個のトランジスタは、１０本の動作信号１４１Ｐ１〜１４１Ｐ５及び動作信号１４１Ｎ１〜１４１Ｎ５によって、個別にオン／オフ制御を行うことができる。
トランジスタ２１１〜２１５からなる並列回路及びトランジスタ２２１〜２２５からなる並列回路は、いずれも導通時に所定値ｒｍｏｓとなるように設計されている。しかしながら、トランジスタのオン抵抗は製造条件によってばらつくとともに、動作時における環境温度や電源電圧によって変動することから、必ずしも所望のインピーダンスが得られるとは限らない。このため、実際にインピーダンスを所定値ｒｍｏｓとするためには、オンさせるべきトランジスタの数を調整する必要があり、かかる目的のために、複数のトランジスタからなる並列回路を用いている。
インピーダンスを微細且つ広範囲に調整するためには、並列回路を構成する複数のトランジスタのＷ／Ｌ比（ゲート幅／ゲート長比）を互いに異ならせることが好ましく、２のべき乗の重み付けをすることが特に好ましい。この点を考慮して、本実施形態では、トランジスタ２１１のＷ／Ｌ比を「１」とした場合、トランジスタ２１２〜２１５のＷ／Ｌ比をそれぞれ「２」、「４」、「８」、「１６」に設定している（Ｗ／Ｌ比の値は相対値であり、実際のＷ／Ｌ比を表しているものではない。以下同様）。これにより、動作信号１４１Ｐ，１４１Ｎによってオンさせるトランジスタを適宜選択することによって、製造条件によるばらつきや温度変化などにかかわらず、並列回路のオン抵抗をほぼ所定値ｒｍｏｓに固定させることができる。並列回路のオン抵抗ｒｍｏｓとしては、例えば１２０Ωに設定される。
抵抗Ｒ１の抵抗値は、並列回路のオン抵抗ｒｍｏｓとほぼ同じ値、例えば１２０Ωに設計されている。これにより、プルアップ回路ＰＵ及びプルダウン回路ＰＤの少なくとも一方がオン状態となれば、出力端子ＤＱからみた単位バッファ１１１のインピーダンスは２４０Ωとなる。抵抗Ｒ１としては、例えばタングステン（Ｗ）抵抗を用いることができる。
他の単位バッファ１１２〜１１ｎについても、図２に示した単位バッファ１１１とほぼ同じ回路構成を有している。但し、動作信号としては、動作信号１４１Ｐ，１４１Ｎの代わりに、それぞれ対応する動作信号１４２Ｐ，１４２Ｎ〜１４ｎＰ，１４ｎＮが用いられる。また、抵抗Ｒ１の代わりに、それぞれ抵抗Ｒ２〜Ｒｎが用いられる。
図３は、単位バッファ１１１〜１１ｎの等価回路図である。
図３では、各単位バッファ１１１〜１１ｎに含まれる並列トランジスタを一つのトランジスタとして等価的に表記している。例えば、図３に示すトランジスタ１１１Ｐは、単位バッファ１１１に含まれるトランジスタ２１１〜２１５に相当し、図３に示すトランジスタ１１１Ｎは、単位バッファ１１１に含まれるトランジスタ２２１〜２２５に相当する。同様に、トランジスタ１１２Ｐ，１１２Ｎは、単位バッファ１１２を構成する２つの並列回路にそれぞれ相当し、トランジスタ１１ｎＰ，１１ｎＮは、単位バッファ１１ｎを構成する２つの並列回路にそれぞれ相当する。
図３に示すように、単位バッファ１１１〜１１ｎは、いずれも電源端子ＶＤＤＱと電源端子（グランド端子）ＶＳＳＱとの間に接続されている。しかしながら、チップ上において、電源端子ＶＤＤＱと単位バッファ１１１〜１１ｎとの間、並びに、電源端子ＶＳＳＱと単位バッファ１１１〜１１ｎとの間は、ある程度の距離が離れていることから、これらの間には所定の抵抗成分ｒｐ（電源抵抗）が存在する。もちろん、単位バッファ間にも多少の抵抗成分は存在するが、これら単位バッファ１１１〜１１ｎはチップ上の一箇所、つまり出力端子ＤＱの近傍に纏めて配置されることから、単位バッファ間の抵抗成分についてはほとんど無視できる。
本実施形態においては、単位バッファ１１１〜１１ｎにそれぞれ含まれる抵抗Ｒ１〜Ｒｎの抵抗値は、
Ｒ１＞Ｒ２＞・・・＞Ｒｎ
に設定されている。上述の通り、抵抗Ｒ１の抵抗値は並列回路のオン抵抗ｒｍｏｓとほぼ同じ値に設定されていることから、他の抵抗Ｒ２〜Ｒｎの抵抗値はこれよりも少しずつ低く設定されることになる。
具体的には、Ｒｊ−Ｒ（ｊ＋１）の値（ｊは１〜ｎ−１の整数）が電源抵抗ｒｐよりも大きいことが好ましく、電源抵抗ｒｐの２倍程度であることが特に好ましい。つまり、
Ｒ１≒Ｒ２＋２ｒｐ≒Ｒ３＋４ｒｐ≒・・・≒Ｒｎ＋２ｒｐ（ｎ−１）
に設定することが好ましい。その効果の詳細については後述するが、単位バッファ１１１〜１１ｎを並列に動作させた場合に生じるインピーダンスのずれを相殺することが可能となる。
図４は、キャリブレーション回路１３０の回路図である。
図４に示すように、キャリブレーション回路１３０は、プルアップ回路１３１，１３２と、プルダウン回路１３３と、プルアップ回路１３１，１３２の動作を制御するカウンタ１３４と、プルダウン回路１３３の動作を制御するカウンタ１３５と、カウンタ１３４を制御するコンパレータ１３６と、カウンタ１３５を制御するコンパレータ１３７とを備えている。
図５は、プルアップ回路１３１の回路図である。
図５に示すように、プルアップ回路１３１は、単位バッファ１１１に含まれるプルアップ回路ＰＵと実質的に同じ回路構成を有している。つまり、プルアップ回路１３１は、電源電位ＶＤＤに対して並列接続された５つのＰチャンネルＭＯＳトランジスタ３１１〜３１５と、一端がこれらトランジスタのドレインに接続された抵抗Ｒ１とを備え、抵抗Ｒ１の他端がキャリブレーション端子ＺＱに接続されている。
プルアップ回路１３１に含まれるトランジスタ３１１〜３１５は、図２に示したトランジスタ２１１〜２１５に対応しており、それぞれ同一のインピーダンスを有している。したがって、トランジスタ２１１〜２１５のＷ／Ｌ比と同様、トランジスタ３１１〜３１５のＷ／Ｌ比もそれぞれ「１」、「２」、「４」、「８」、「１６」に設定されている。但し、インピーダンスが実質的に同じである限り、プルアップ回路１３１に含まれるトランジスタ３１１〜３１５と、図２に示すトランジスタ２１１〜２１５とが全く同じトランジスタサイズである必要はなく、シュリンクしたトランジスタを用いても構わない。
抵抗Ｒ１も、図２に示した抵抗Ｒ１に対応しており、したがって、その抵抗値は並列回路のオン抵抗ｒｍｏｓとほぼ同じ値、例えば１２０Ωに設計されている。
トランジスタ３１１〜３１５のゲートには、カウンタ１３４よりインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５がそれぞれ供給されており、これによってプルアップ回路１３１の動作が制御される。インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５は、動作信号１４１Ｐ１〜１４１Ｐ５に対応する信号である。
プルアップ回路１３２についても、抵抗Ｒ１の他端が接点Ａに接続されている他は、図５に示したプルアップ回路１３１と同一の回路構成を有している。したがって、プルアップ側１３２に含まれる５つのトランジスタのゲートには、インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５が供給される。
図６は、プルダウン回路１３３の回路図である。
図６に示すように、プルダウン回路１３３は、単位バッファ１１１に含まれるプルダウン回路ＰＤと実質的に同じ回路構成を有している。つまり、プルダウン回路１３３は、接地電位に対して並列接続された５つのＮチャンネルＭＯＳトランジスタ３２１〜３２５と、一端がこれらトランジスタのドレインに接続された抵抗Ｒ１とを備えている。プルダウン回路１３３に含まれるトランジスタ３２１〜３２５は、図２に示したトランジスタ２２１〜２２５に対応しており、それぞれ同一のインピーダンスを有している。この点は、プルアップ回路１３１と同様である。抵抗Ｒ１も、図２に示した抵抗Ｒ１に対応しており、したがって、その抵抗値は並列回路のオン抵抗ｒｍｏｓとほぼ同じ値、例えば１２０Ωに設計されている。
トランジスタ３２１〜３２５のゲートには、カウンタ１３５よりインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５がそれぞれ供給されており、これによってプルダウン回路１３３の動作が制御される。インピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５は、動作信号１４１Ｎ１〜１４１Ｎ５に対応する信号である。
このように、プルアップ回路１３１，１３２は、いずれも単位バッファ１１１に含まれるプルアップ回路ＰＵと実質的に同じ回路構成を有しており、プルダウン回路１３３は、単位バッファ１１１に含まれるプルダウン回路ＰＤと実質的に同じ回路構成を有している。したがって、プルアップ回路１３１，１３２及びプルダウン回路１３３のインピーダンスは、いずれも例えば２４０Ωに調整される。
しかしながら、プルアップ回路１３１は、電源端子ＶＤＤＱとキャリブレーション端子ＺＱとの間に接続されているため、図７に示すようにこれらの間には電源抵抗ｒｐが存在する。このため、プルアップ回路１３１を用いたキャリブレーション動作においては、電源抵抗ｒｐが含まれた状態で、トランジスタ１３１Ｐのインピーダンスの調整が行われることになる。ここで、トランジスタ１３１Ｐは、図５に示したトランジスタ３１１〜３１５の並列回路を等価的に示すトランジスタである。
尚、キャリブレーション回路１３０は、単位バッファ１１１〜１１ｎの近傍に設けられていることから、プルアップ回路１３１に付加される電源抵抗ｒｐの値は、単位バッファ１１１〜１１ｎに付加される電源抵抗ｒｐの値とほぼ一致する。
また、図４に示すプルアップ回路１３２とプルダウン回路１３３は、単位バッファ１１１と実質的に同じ回路構成をもった「レプリカバッファ」を構成する。ここでいう「実質的に同じ」とは、レプリカバッファに含まれるトランジスタがシュリンクされている場合であっても同じとみなす意である。レプリカバッファの出力端である接点Ａは、図４に示すように、コンパレータ１３７の非反転入力端子（＋）に接続されている。
カウンタ１３４は、制御信号ＡＣＴ１が活性化するとカウントアップ又カウントダウンするカウンタであり、コンパレータ１３６の出力である比較信号ＣＯＭＰ１がハイレベルである場合にはカウントアップを続け、比較信号ＣＯＭＰ１がローレベルである場合にはカウントダウンを続ける。コンパレータ１３６の非反転入力端子（＋）はキャリブレーション端子ＺＱに接続されており、反転入力端子（−）は電源電位（ＶＤＤ）とグランド電位（ＧＮＤ）間に接続された抵抗１３８，１３９の中点に接続されている。かかる構成により、コンパレータ１３６は、キャリブレーション端子ＺＱの電位と中間電圧（ＶＤＤ／２）とを比較し、前者の方が高ければその出力である比較信号ＣＯＭＰ１をハイレベルとし、後者の方が高ければ比較信号ＣＯＭＰ１をローレベルとする。
一方、カウンタ１３５は、制御信号ＡＣＴ２が活性化するとカウントアップ又カウントダウンするカウンタであり、コンパレータ１３７の出力である比較信号ＣＯＭＰ２がハイレベルである場合にはカウントアップを続け、比較信号ＣＯＭＰ２がローレベルである場合にはカウントダウンを続ける。コンパレータ１３７の非反転入力端子（＋）はレプリカバッファの出力端である接点Ａに接続され、反転入力端子（−）は抵抗１３８，１３９の中点に接続されている。かかる構成により、コンパレータ１３７は、レプリカバッファの出力電位と中間電圧（ＶＤＤ／２）とを比較し、前者の方が高ければその出力である比較信号ＣＯＭＰ２をハイレベルとし、後者の方が高ければ比較信号ＣＯＭＰ２をローレベルとする。
そして、カウンタ１３４，１３５は、制御信号ＡＣＴ１，ＡＣＴ２が非活性化するとカウント動作を停止し、現在のカウント値を保持する。上述のとおり、カウンタ１３４のカウント値はインピーダンス制御信号ＤＲＺＱＰとして用いられ、カウンタ１３５のカウント値はインピーダンス制御信号ＤＲＺＱＮとして用いられる。そして、これらの総称であるインピーダンス制御信号ＤＲＺＱは、図１に示す前段回路１４１〜１４ｎに対して共通に供給される。
図８は、前段回路１４１の回路図である。
図８に示すように、前段回路１４１は、５つのＯＲ回路４１１〜４１５と、５つのＡＮＤ回路４２１〜４２５によって構成されている。ＯＲ回路４１１〜４１５には、出力制御回路１５０からの選択信号１５１Ｐが共通に供給されているとともに、キャリブレーション回路１３０からのインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５がそれぞれ供給されている。一方、ＡＮＤ回路４２１〜４２５には、出力制御回路１５０からの選択信号１５１Ｎが共通に供給されているとともに、キャリブレーション回路１３０からのインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５がそれぞれ供給されている。
ＯＲ回路４１１〜４１５の出力である動作信号１４１Ｐ１〜１４１Ｐ５（動作信号１４１Ｐを構成する）、並びに、ＡＮＤ回路４２１〜４２５の出力である動作信号１４１Ｎ１〜１４１Ｎ５（動作信号１４１Ｎを構成する）は、図２に示したように、単位バッファ１１１に供給され、それぞれ対応するトランジスタを制御する。
他の前段回路１４２〜１４ｎも、図８に示す前段回路１４１と同様の回路構成を有しているが、図１に示すように、前段回路１４２〜１４ｎに含まれるＯＲ回路及びＡＮＤ回路には、出力制御回路１５０からの選択信号１５２Ｐ，１５２Ｎ〜１５ｎＰ，１５ｎＮがそれぞれ供給される。
以上が、本実施形態による出力回路１００の構成である。次に、本実施形態による出力回路１００の動作について、キャリブレーション動作及びデータ出力動作の順に説明する。
まず、キャリブレーション動作について説明する。
キャリブレーション動作は、単位バッファ１１１〜１１ｎのインピーダンスを調整するために行う動作であり、製造時のプロセス条件によるインピーダンスのばらつきを修正するのみならず、周辺温度の変化や電源電圧の変動によるインピーダンスの変化を修正するために行う。したがって、高い精度が要求される場合には、電源投入時やリセット時などの初期設定時に１回だけキャリブレーション動作を行うのではなく、実際の動作時においても定期的に実行することが好ましい。以下、具体的に説明する。
キャリブレーション動作を行う場合には、あらかじめ、キャリブレーション端子ＺＱに外部抵抗Ｒｅ（図４参照）接続しておく必要がある。外部抵抗Ｒｅとしては、単位バッファ１１１〜１１ｎの目標値（＝レプリカバッファのインピーダンス）と同じインピーダンスを持つ抵抗を用いる。したがって、単位バッファ１１１〜１１ｎの目標値が２４０Ωであれば、２４０Ωの外部抵抗Ｒｅが用いられる。
図９は、キャリブレーション動作を説明するためのフローチャートである。
まず、外部コマンドなどによってキャリブレーション動作が指示されると（ステップＳ１１：ＹＥＳ）、制御信号ＡＣＴ１を活性化させ、キャリブレーション回路１３０に含まれるカウンタ１３４のカウント動作を開始させる（ステップＳ１２）。
したがって、コンパレータ１３６の出力である比較信号ＣＯＭＰ１がローレベルであるとすると、カウンタ１３４は制御信号ＡＣＴ１に連動してカウントダウンを進め、これに連動してトランジスタ３１１〜３１５のオン／オフ状態を切り替える。上述の通り、本実施形態ではトランジスタ３１１〜３１５のＷ／Ｌ比はそれぞれ「１」、「２」、「４」、「８」、「１６」に設定されていることから、カウンタ１３４の最下位ビット（ＬＳＢ）がインピーダンス制御信号ＤＲＺＱＰ１に割り当てられ、カウンタ１３４の最上位ビット（ＭＳＢ）がインピーダンス制御信号ＤＲＺＱＰ５に割り当てられる。これにより、プルアップ回路１３１のインピーダンスを最小ピッチで変化させることができる。
このようなカウントダウンが進むに連れて、プルアップ回路１３１のインピーダンスは徐々に低下し、図１０に示すように、キャリブレーション端子ＺＱの電位は徐々に上昇する。そして、プルアップ回路１３１のインピーダンスが目的とするインピーダンスＲｅ（例えば２４０Ω）未満まで低下すると、キャリブレーション端子ＺＱの電位が中間電圧（ＶＤＤ／２）を超えることから、コンパレータ１３６の出力である比較信号ＣＯＭＰ１はハイレベルに反転する。これに応答してカウンタ１３４はカウントアップを進め、今度はプルアップ回路１３１のインピーダンスを上昇させる。
一方、コンパレータ１３６の出力である比較信号ＣＯＭＰ１がハイレベルであるとすると、カウンタ１３４は制御信号ＡＣＴ１に連動してカウントアップを進め、これに連動してトランジスタ３１１〜３１５のオン／オフ状態を切り替える。このようなカウントアップが進むに連れて、プルアップ回路１３１のインピーダンスは徐々に上昇し、図１１に示すように、キャリブレーション端子ＺＱの電位は徐々に低下する。そして、プルアップ回路１３１のインピーダンスが目的とするインピーダンスＲｅ（例えば２４０Ω）未満まで低下すると、キャリブレーション端子ＺＱの電位が中間電圧（ＶＤＤ／２）を超えることから、コンパレータ１３６の出力である比較信号ＣＯＭＰ１はローレベルに反転する。これに応答してカウンタ１３４はカウントダウンを進め、今度はプルアップ回路１３１のインピーダンスを低下させる。
このような動作を繰り返すことにより、キャリブレーション端子ＺＱの電位は中間電圧（ＶＤＤ／２）近傍で安定する。その後、制御信号ＡＣＴ１を非活性化し、カウンタ１３４のカウント動作を停止させる（ステップＳ１３）。これにより、カウンタ１３４のカウント値は固定され、インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５（＝ＤＲＺＱＰ）のレベルが確定する。インピーダンス制御信号ＤＲＺＱＰは、プルアップ回路１３２にも供給されていることから、プルアップ回路１３１とプルアップ回路１３２は同じインピーダンスとなる。
以上の動作により、プルアップ回路１３１に含まれるトランジスタ３１１〜３１５（図７に示すトランジスタ１３１Ｐ）のオン抵抗ｒｍｏｓは、理想的には、
ｒｍｏｓ＝Ｒｅ−Ｒ１
となるはずである。したがって、外部抵抗Ｒｅを２４０Ω、抵抗Ｒ１を１２０Ωとすると、オン抵抗ｒｍｏｓは１２０Ωとなるはずである。
しかしながら、図７を用いて説明したように、電源端子ＶＤＤＱとプルアップ回路１３１との間には電源抵抗ｒｐが存在する。このため、キャリブレーション後におけるトランジスタ１３１Ｐの実際のオン抵抗ｒｍｏｓは、
ｒｍｏｓ＝Ｒｅ−Ｒ１−ｒｐ
となる。したがって、外部抵抗Ｒｅを２４０Ω、抵抗Ｒ１を１２０Ω、電源抵抗ｒｐを１．４Ωとすると、オン抵抗ｒｍｏｓは１１８．６Ωとなる。つまり、プルアップ回路１３１のインピーダンス（＝ｒｍｏｓ＋Ｒ１）は、目標値である２４０Ωではなく、２３８．６Ω（＝Ｒｅ−ｒｐ）に調整されたことになる。
このようにしてインピーダンス制御信号ＤＲＺＱＰのレベルが確定すると、次に、制御信号ＡＣＴ２を活性化させる（ステップＳ１４）。これにより、キャリブレーション回路１３０に含まれるカウンタ１３５のカウント動作が開始する。
これにより、今度は、プルダウン回路１３３のインピーダンスをプルアップ回路１３２のインピーダンスに近づける動作を行う。その後、制御信号ＡＣＴ２を非活性化し、カウンタ１３５のカウント動作を停止させる（ステップＳ１４）。これにより、カウンタ１３５のカウント値は固定され、インピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５（＝ＤＲＺＱＮ）のレベルが確定する。
この動作により、プルダウン回路１３３のインピーダンス（＝ｒｍｏｓ＋Ｒ１）は、プルアップ回路１３２のインピーダンス（Ｒｅ−ｒｐ）とほぼ一致することになる。したがって、上記の例のように、プルアップ回路１３２のインピーダンスが目標値である２４０Ωではなく、２３８．６Ωであるとすると、プルダウン回路１３３についても目標値である２４０Ωではなく、２３８．６Ωに調整されることになる。
そして、ステップＳ１１に戻り、外部コマンドなどによるキャリブレーション動作の指示を待ち、キャリブレーション動作が指示されると（ステップＳ１１：ＹＥＳ）、上記一連の動作を再び実行する。
以上がキャリブレーション動作である。このようなキャリブレーション動作によって確定したインピーダンス制御信号ＤＲＺＱは、図１に示す前段回路１４１〜１４ｎに共通に供給される。このため、単位バッファ１１１〜１１ｎに含まれるトランジスタ並列回路のオン抵抗ｒｍｏｓは、プルアップ回路１３１，１３２又はプルダウン回路１３３に含まれるトランジスタ並列回路のオン抵抗ｒｍｏｓと一致することになる。
次に、データ出力動作について説明する。
データ出力動作は、上述したキャリブレーション動作を少なくとも１回実行した後に行う必要があり、これによって、正しいインピーダンスで動作することが可能となる。
本実施形態による出力回路１００は、電源抵抗ｒｐを含めた単位バッファ１１１のインピーダンスをＸとすると、ｉ個（ｉは１〜ｎの整数）の単位バッファ１１１〜１１ｉを並列に使用する。つまり、より高い抵抗を有する単位バッファを優先的に選択する。これにより、出力インピーダンスをＸ／ｉとすることが可能となる。
具体的には、Ｘ＝２４０Ωとすると、出力インピーダンスを２４０Ωとする場合には（ｉ＝１）、単位バッファ１１１のみを動作させる。単位バッファ１１１のインピーダンスは、キャリブレーション回路１３０に含まれるレプリカバッファのインピーダンス（Ｒｅ−ｒｍｏｓ＝２３８．６Ω）と同じであることから、電源抵抗ｒｐを含めた出力インピーダンスは正確に２４０Ωとなる。
また、出力インピーダンスを１２０Ωとする場合には（ｉ＝２）、単位バッファ１１１，１１２を同時に動作させる。上述の通り、単位バッファ１１２に含まれる抵抗Ｒ２は、単位バッファ１１１に含まれる抵抗Ｒ１よりも低く、好ましくは、
Ｒ２≒Ｒ１−２ｒｐ
である。したがって、電源抵抗ｒｐが１．４Ωであれば、単位バッファ１１２のインピーダンスは２３５．８Ωとなる。この場合、電源抵抗ｒｐを含めた出力インピーダンスは、ほぼ１２０Ωとなり、目標値であるＸ／２の値とほぼ一致する。
これに対し、従来の出力回路のように、単位バッファ１１１と単位バッファ１１２が全く同じ構成であるとすると、電源抵抗ｒｐを含めた出力インピーダンスは、１２０．７Ωとなり、目標値であるＸ／２の値から僅かにずれてしまう。このような誤差を補正すべく、本実施形態では、Ｒ１＞Ｒ２に設定しているのである。
さらに、出力インピーダンスを８０Ωとする場合には（ｉ＝３）、単位バッファ１１１〜１１３を同時に動作させればよい。単位バッファ１１３に含まれる抵抗Ｒ３は、単位バッファ１１２に含まれる抵抗Ｒ２よりも低く、好ましくは、
Ｒ３≒Ｒ２−２ｒｐ
である。したがって、電源抵抗ｒｐが１．４Ωであれば、単位バッファ１１３のインピーダンスは２３３Ωとなる。この場合、電源抵抗ｒｐを含めた出力インピーダンスは、ほぼ８０Ωとなり、目標値であるＸ／３の値とほぼ一致する。
この場合も、従来の出力回路のように、単位バッファ１１１〜１１３が全く同じ構成であると、電源抵抗ｒｐを含めた出力インピーダンスは、８０．９Ωとなり、目標値であるＸ／３の値から僅かにずれてしまう。このような誤差は、並列に使用する単位バッファの数（＝ｉ）が多くなればなるほど大きくなり、例えばｉ＝７とすると、誤差率は４．４％にも達する。
以下同様にして、出力インピーダンスをＸ／ｉに設定する場合、ｉ個の単位バッファ１１１〜１１ｉを並列に使用することにより、電源抵抗ｒｐを含めた出力インピーダンスを目標値であるＸ／ｉの値とほぼ一致させることが可能となる。
実際に各単位バッファ１１１〜１１ｎを動作させるためには、出力制御回路１５０の出力である選択信号１５１Ｐ，１５１Ｎ〜１５ｎＰ，１５ｎＮを所定の論理レベルに設定する。
具体的には、ハイレベルの信号を出力する場合には、動作させる単位バッファ１１１〜１１ｎに対応した選択信号１５１Ｐ，１５１Ｎ〜１５ｎＰ，１５ｎＮをローレベルに設定する。これにより、当該単位バッファに含まれるプルアップ回路ＰＵがオンすることから、出力端子ＤＱからはハイレベルの信号が出力される。一方、ローレベルの信号を出力する場合には、動作させる単位バッファ１１１〜１１ｎに対応した選択信号１５１Ｐ，１５１Ｎ〜１５ｎＰ，１５ｎＮをハイレベルに設定する。これにより、当該単位バッファに含まれるプルダウン回路ＰＤがオンすることから、出力端子ＤＱからはローレベルの信号が出力される。
出力時に動作させない単位バッファ１１１〜１１ｎについては、対応する選択信号１５１Ｐ〜１５ｎＰをハイレベルとし、対応する選択信号１５１Ｎ〜１５ｎＮをローレベルとする。これにより、当該単位バッファに含まれるプルアップ回路ＰＵ及びプルダウン回路ＰＤともオフすることから、当該単位バッファはハイインピーダンス状態となる。
また、出力回路１００を終端抵抗として用いるＯＤＴ（On Die Termination）機能を使用する場合には、要求されるＯＤＴインピーダンスに応じ、動作させる単位バッファ１１１〜１１ｎに対応する選択信号１５１Ｐ〜１５ｎＰをローレベルとし、選択信号１５１Ｎ〜１５ｎＮをハイレベルとする。これにより、当該単位バッファに含まれるプルアップ回路ＰＵ及びプルダウン回路ＰＤともオンすることから、終端抵抗として機能する。
以上説明したように、本実施形態による出力回路１００は、電源抵抗ｒｐを考慮して、単位バッファ１１１〜１１ｎに含まれる抵抗Ｒ１〜Ｒｎの抵抗値に差を設けていることから、電源抵抗ｒｐを含めた出力インピーダンスを目標値（Ｘ／ｉ）とほぼ一致させることが可能となる。
尚、上記実施形態による出力回路１００においては、単位バッファ１１１〜１１ｎに含まれる全ての抵抗Ｒ１〜Ｒｎの抵抗値に差を設けることによって、より正確な出力インピーダンスを得ているが、要求される出力インピーダンス精度によっては、単位バッファ１１１〜１１ｎに含まれる一部の抵抗Ｒ１〜Ｒｎの抵抗値を一致させても構わない。以下、単位バッファに含まれる一部の抵抗の抵抗値を一致させた例について説明する。
図１２は、本発明の好ましい第２の実施形態による半導体装置の出力回路（入出力回路）５００の構成を示すブロック図である。図１２において、図１に示した出力回路１００と同一の構成要素については同一の符号を付し、重複する説明は省略する。
図１２に示すように、本実施形態による出力回路５００は、いずれも出力端子ＤＱに接続された７個の単位バッファ５１０，５２１，５２２，５３１〜５３３，５４０を備えている。これら単位バッファの構成は、入力される信号及び挿入される抵抗が異なる他は、図２に示したとおりである。
これら単位バッファのうち、２つの単位バッファ５２１，５２２は、出力バッファ５２０を構成し、３つの単位バッファ５３１〜５３３は出力バッファ５３０を構成している。単位バッファ５１０，５４０についてはグループ化されていないが、単位バッファ５１０，５４０についても出力バッファ５１０，５４０と呼ぶことがある。
本実施形態では、出力バッファ５１０，５２０，５３０，５４０ごとに１つの前段回路６１０，６２０，６３０，６４０が設けられている。したがって、出力バッファ５２０に含まれる２つの単位バッファ５２１，５２２は、１つの前段回路６２０によって共通に制御され、出力バッファ５３０に含まれる３つの単位バッファ５３１〜５３３は、１つの前段回路６３０によって共通に制御される。前段回路６１０，６２０，６３０，６４０の回路構成は、選択信号１５１Ｐ，１５１Ｎの代わりに、出力制御回路７００よりそれぞれ選択信号７０１Ｐ，７０１Ｎ〜７０４Ｐ，７０４Ｎが供給される他は、図８に示した前段回路１４１と同様である。
図１３は、出力バッファ５１０，５２０，５３０，５４０の等価回路図である。図３と同様、図１３においても、各単位バッファに含まれる並列トランジスタを一つのトランジスタとして等価的に表記している。
図１３に示すように、本実施形態においては、単位バッファ５１０，５２１，５２２にはいずれも抵抗Ｒ１が設けられ、単位バッファ５３１〜５３３にはいずれも抵抗Ｒ２が設けられ、単位バッファ５４０には抵抗Ｒ３が設けられている。ここで、電源抵抗ｒｐが１．４Ωであるとすると、抵抗Ｒ１〜Ｒ３の抵抗値は、
Ｒ１＝１２０Ω
Ｒ２＝１１０Ω
Ｒ３＝１００Ω
に設定される。単位バッファ５１０，５２１，５２２に設けられた抵抗Ｒ１は、キャリブレーション回路１３０内のレプリカバッファに設けられた抵抗Ｒ１と同じ抵抗値である。
図１４は、目的とする出力インピーダンスと動作させる出力バッファとの関係を示す表である。図１４には、実際に得られる出力インピーダンス、並びに、全ての単位バッファに含まれる抵抗をＲ１（＝１２０Ω）に設定した場合（従来）の出力インピーダンスについても併せて表記されている。
本実施形態による出力回路５００は、７つの単位バッファを有していることから、７種類の出力インピーダンスのいずれかに設定可能である。つまり、２４０Ω、１２０Ω、８０Ω、６０Ω、４８Ω、４０Ω、３４Ωの７種類のいずれかに設定することができる。
具体的に説明すると、出力インピーダンスを２４０Ωに設定する場合には、図１４に示すように、出力バッファ５１０のみを活性化させる。上述の通り、出力バッファ（単位バッファ）５１０に含まれる抵抗Ｒ１は、レプリカバッファに設けられた抵抗Ｒ１と同じ抵抗値であることから、実際に得られる出力インピーダンスも２４０Ωとなる。
出力インピーダンスを１２０Ωに設定する場合には、出力バッファ５２０のみを活性化させる。これにより、実際に得られる出力インピーダンスは、１２０．７Ωとなる。目的とする出力インピーダンスからは多少ずれているが、その誤差は僅かである。
出力インピーダンスを８０Ωに設定する場合には、出力バッファ５１０，５２０を同時に活性化させる。これにより、実際に得られる出力インピーダンスは、８０．９Ωとなる。目的とする出力インピーダンスからのずれは増えているが、その誤差はまだ１％程度である。
出力インピーダンスを６０Ωに設定する場合には、出力バッファ５１０，５３０を同時に活性化させる。これにより、実際に得られる出力インピーダンスは、５９．２Ωとなる。図１４に示すように、全ての単位バッファに含まれる抵抗をＲ１とした場合に得られる出力インピーダンスは６１．１Ωであり、本実施形態の方が誤差が少ない。
出力インピーダンスを４８Ωに設定する場合には、出力バッファ５２０，５３０を同時に活性化させる。これにより、実際に得られる出力インピーダンスは、４７．９Ωとなる。全ての単位バッファに含まれる抵抗をＲ１とした場合に得られる出力インピーダンスは４９．１Ωであり、本実施形態の方が誤差が少ない。
出力インピーダンスを４０Ωに設定する場合には、出力バッファ５１０〜５３０を同時に活性化させる。これにより、実際に得られる出力インピーダンスは、４０．３Ωとなる。全ての単位バッファに含まれる抵抗をＲ１とした場合に得られる出力インピーダンスは４１．２Ωであり、本実施形態の方が誤差が少ない。
そして、出力インピーダンスを３４Ωに設定する場合には、全ての出力バッファ５１０〜５４０を同時に活性化させる。これにより、実際に得られる出力インピーダンスは、３４．４Ωとなる。全ての単位バッファに含まれる抵抗をＲ１とした場合に得られる出力インピーダンスは３５．５Ωであり、本実施形態の方が誤差が少ない。
このように、本実施形態においては、単位バッファ５１０，５２１，５２２，５３１〜５３３，５４０に含まれる一部の抵抗の抵抗値を一致させていることから、電源抵抗ｒｐの補正精度については多少低下するものの、前段回路６１０〜６４０の数を大幅に減らすことができる。このため、回路規模の増大を防止しつつ、電源抵抗ｒｐに起因する出力インピーダンスのずれを補正することが可能となる。したがって、本実施形態による出力回路５００は、回路規模の縮小が求められる現実の半導体装置において、大きな効果を発揮する。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、第１の実施形態においては、図３に示したように、プルアップ側のトランジスタ１１１Ｐ〜１１ｎＰと出力端子ＤＱとの間、並びに、プルダウン側のトランジスタ１１１Ｎ〜１１ｎＮと出力端子ＤＱとの間に抵抗Ｒ１〜Ｒｎを挿入し、これら抵抗Ｒ１〜Ｒｎの抵抗値を互いに相違させている。しかしながら、本発明がこれに限定されるものではなく、図１５に示すように、これらトランジスタと出力端子ＤＱとの間の抵抗をＲｎに統一し、トランジスタと電源端子ＶＤＤＱ及び電源端子ＶＳＳＱとの間に別の抵抗Ｒ１１，Ｒ１２・・・・を挿入しても構わない。
この場合、抵抗Ｒ１１、Ｒ１２・・・の抵抗値としては、
Ｒ１１＞Ｒ１２＞・・・
に設定することにより、
Ｒｎ＋Ｒ１１＝Ｒ１
Ｒｎ＋Ｒ１２＝Ｒ２
・・・
という関係が満たされれば、上記第１の実施形態と同じ効果を得ることが可能となる。この方法によれば、トランジスタと出力端子ＤＱとの間の抵抗をＲｎに統一することができることから、回路設計が容易となる。
また、第２の実施形態では、出力バッファ５２０を構成する２つの単位バッファ５２１，５２２がそれぞれ独立した回路を構成し、同様に、出力バッファ５３０を構成する３つの単位バッファ５３１〜５３３についてもそれぞれ独立した回路を構成している。しかしながら、これらが完全に独立した回路であることは必須でなく、個々の単位バッファがレプリカバッファと同一視できる限りにおいて、図１６に示すように、内部で相互接続されていても構わない。
図１６は、出力バッファ５３０を構成する３つの単位バッファ５３１〜５３３を内部で相互接続した例を示しており、本例では、プルアップ回路ＰＵに含まれるＰチャンネルＭＯＳトランジスタと抵抗との接点を相互接続し、プルダウン回路ＰＤに含まれるＮチャンネルＭＯＳトランジスタと抵抗との接点を相互接続している。このような場合であっても、個々の単位バッファ５３１〜５３３は、レプリカバッファと同一視することができることから、本発明において「単位バッファの並列接続」とは、このようなケースも含まれる。
本発明の好ましい第１の実施形態による半導体装置の出力回路（入出力回路）１００の構成を示すブロック図である。 単位バッファ１１１の回路図である。 単位バッファ１１１〜１１ｎの等価回路図である。 キャリブレーション回路１３０の回路図である。 プルアップ回路１３１の回路図である。 プルダウン回路１３３の回路図である。 プルアップ回路１３１の等価回路図である。 前段回路１４１の回路図である。 キャリブレーション動作を説明するためのフローチャートである。 キャリブレーション端子ＺＱの電位変化の一例を示すグラフである。 キャリブレーション端子ＺＱの電位変化の他の例を示すグラフである。 本発明の好ましい第２の実施形態による半導体装置の出力回路（入出力回路）５００の構成を示すブロック図である。 出力バッファ５１０，５２０，５３０，５４０の等価回路図である。 目的とする出力インピーダンスと動作させる出力バッファとの関係を示す表である。 変形例による単位バッファ１１１〜１１ｎの等価回路図である。 単位バッファ５３１〜５３３を内部で相互接続した例を示す回路図である。
符号の説明
１００，５００ 出力回路（入出力回路）
１１１〜１１ｎ，５１０，５２１，５２２，５３１〜５３３，５４０ 単位バッファ
１１１Ｐ〜１１ｎＰ，１１１Ｎ〜１１ｎＮ，１３１Ｐ トランジスタ
１２０ 入力バッファ
１３０ キャリブレーション回路
１３１，１３２ プルアップ回路
１３３ プルダウン回路
１３４，１３５ カウンタ
１３６，１３７ コンパレータ
１３８，１３９ 抵抗
１４１〜１４ｎ，６１０，６２０，６３０，６４０ 前段回路
１５０ 出力制御回路
２１１〜２１５，３１１〜３１５ Ｐチャンネル型ＭＯＳトランジスタ
２２１〜２２５，３２１〜３２５ Ｎチャンネル型ＭＯＳトランジスタ
５１０，５２０，５３０，５４０ 出力バッファ
４１１〜４１５ ＯＲ回路
４２１〜４２５ ＡＮＤ回路

Claims (17)

  1. 電源端子と出力端子との間に直列接続されたトランジスタ及び抵抗を有するインピーダンス調整可能な単位バッファが、複数個並列に接続された半導体装置の出力回路であって、
    前記複数の単位バッファに含まれる前記トランジスタのオン抵抗値が互いに実質的に同一であり、前記複数の単位バッファのうち、少なくとも２つの単位バッファに含まれる前記抵抗の抵抗値が互いに異なることを特徴とする半導体装置の出力回路。
  2. 使用する前記単位バッファを選択する出力制御回路をさらに備え、前記出力制御回路は、前記抵抗の抵抗値がより高い単位バッファを優先的に選択することを特徴とする請求項１に記載の半導体装置の出力回路。
  3. 前記少なくとも２つの単位バッファに含まれる前記抵抗の抵抗値の差が、前記電源端子と前記出力回路との間に存在する電源抵抗の値よりも大きいことを特徴とする請求項１又は２に記載の半導体装置の出力回路。
  4. 前記差が、前記電源抵抗の約２倍であることを特徴とする請求項３に記載の半導体装置の出力回路。
  5. 前記単位バッファに含まれるトランジスタはいずれも並列接続された複数のＭＯＳトランジスタからなり、各単位バッファに含まれる前記複数のＭＯＳトランジスタのゲート幅とゲート長との比が互いに異なることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の出力回路。
  6. トランジスタ及び抵抗の直列回路を有するインピーダンス調整可能な１個の単位バッファからなる第１の出力バッファと、それぞれトランジスタ及び抵抗の直列回路を有するインピーダンス調整可能なｍ個の単位バッファが並列接続された第２の出力バッファと、それぞれトランジスタ及び抵抗の直列回路を有するインピーダンス調整可能なｎ個の単位バッファが並列接続された第３の出力バッファとを備え、
    前記第１乃至第３の出力バッファに含まれる前記トランジスタのオン抵抗値が互いに実質的に同一であり、
    前記第２の出力バッファに含まれる前記抵抗の抵抗値が互いに実質的に同一であり、
    前記第３の出力バッファに含まれる前記抵抗の抵抗値が互いに実質的に同一であり、
    前記第１乃至第３の出力バッファに含まれる少なくとも２つの前記抵抗の抵抗値が互いに異なることを特徴とする半導体装置の出力回路。
  7. 前記第１の出力バッファに含まれる前記抵抗の抵抗値と、前記第３の出力バッファに含まれる前記抵抗の抵抗値が互いに異なることを特徴とする請求項６に記載の半導体装置の出力回路。
  8. 前記第２の出力バッファに含まれる前記抵抗の抵抗値と、前記第３の出力バッファに含まれる前記抵抗の抵抗値が互いに異なることを特徴とする請求項６又は７に記載の半導体装置の出力回路。
  9. 前記第３の出力バッファに含まれる前記抵抗の抵抗値は、前記第１及び第２の出力バッファに含まれる前記抵抗の少なくとも一方の抵抗値よりも低いことを特徴とする請求項７又は８に記載の半導体装置の出力回路。
  10. 前記第１の出力バッファに含まれる前記抵抗の抵抗値と、前記第２の出力バッファに含まれる前記抵抗の抵抗値が互いに実質的に同一であることを特徴とする請求項６乃至９のいずれか一項に記載の半導体装置の出力回路。
  11. ｍ＝２，ｎ＝３であり、１個の単位バッファを使用する場合には前記第１の出力バッファを選択し、２個の単位バッファを使用する場合には前記第２の出力バッファを選択し、３個の単位バッファを使用する場合には前記第１及び第２の出力バッファを同時に選択し、４個の単位バッファを使用する場合には前記第１及び第３の出力バッファを同時に選択し、５個の単位バッファを使用する場合には前記第２及び第３の出力バッファを同時に選択し、６個の単位バッファを使用する場合には前記第１乃至第３の出力バッファを同時に選択することを特徴とする請求項６乃至１０のいずれか一項に記載の半導体装置の出力回路。
  12. トランジスタ及び抵抗の直列回路を有する１個の単位バッファからなる第４の出力バッファをさらに備え、
    前記第１乃至第４の出力バッファに含まれる前記トランジスタのオン抵抗値が互いに実質的に同一であり、
    前記第４の出力バッファに含まれる前記抵抗の抵抗値と、前記第１乃至第３の出力バッファに含まれる前記抵抗の抵抗値が互いに異なることを特徴とする請求項６乃至１１のいずれか一項に記載の半導体装置の出力回路。
  13. 前記第４の出力バッファに含まれる前記抵抗の抵抗値は、前記第１乃至第３の出力バッファに含まれる前記抵抗の抵抗値よりも低いことを特徴とする請求項１２に記載の半導体装置の出力回路。
  14. ７個の単位バッファを使用する場合には前記第１乃至第４の出力バッファを同時に選択することを特徴とする請求項１２又は１３に記載の半導体装置の出力回路。
  15. 前記単位バッファに含まれるトランジスタはいずれも並列接続された複数のＭＯＳトランジスタからなり、各単位バッファに含まれる前記複数のＭＯＳトランジスタのゲート幅とゲート長との比が互いに異なることを特徴とする請求項６乃至１４のいずれか一項に記載の半導体装置の出力回路。
  16. キャリブレーション端子に接続され、前記単位バッファの少なくとも一つと実質的に同一の構成を有するレプリカバッファをさらに備えることを特徴とする請求項１乃至１５のいずれか一項に記載の半導体装置の出力回路。
  17. 前記レプリカバッファのインピーダンスを調整する手段をさらに備え、前記手段は、前記レプリカバッファに対して適用したインピーダンス制御を、前記単位バッファに対して共通に適用することを特徴とする請求項１６に記載の半導体装置の出力回路。
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4159553B2 (ja) 2005-01-19 2008-10-01 エルピーダメモリ株式会社 半導体装置の出力回路及びこれを備える半導体装置、並びに、出力回路の特性調整方法
JP4916699B2 (ja) * 2005-10-25 2012-04-18 エルピーダメモリ株式会社 Ｚｑキャリブレーション回路及びこれを備えた半導体装置
US7876123B2 (en) * 2007-10-09 2011-01-25 Lsi Corporation High speed multiple memory interface I/O cell
KR100863535B1 (ko) * 2007-11-02 2008-10-15 주식회사 하이닉스반도체 온 다이 터미네이션 장치 및 이를 포함하는 반도체메모리장치
KR100897302B1 (ko) * 2008-04-10 2009-05-14 주식회사 하이닉스반도체 데이터 라인 터미네이션 회로
FR2937433B1 (fr) * 2008-10-16 2010-11-26 St Microelectronics Sa Circuit d'entree/sortie avec bloc de compensation.
JP5578820B2 (ja) 2009-09-11 2014-08-27 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
KR20110051860A (ko) * 2009-11-11 2011-05-18 삼성전자주식회사 전류 소모를 줄이는 온 다이 터미네이션 구조를 갖는 반도체 장치 및 그 터미네이션 방법
US8283946B2 (en) * 2010-04-15 2012-10-09 Micron Technology, Inc. Signaling systems, preamplifiers, memory devices and methods
US8274308B2 (en) * 2010-06-28 2012-09-25 Intel Corporation Method and apparatus for dynamic memory termination
JP2012049838A (ja) * 2010-08-27 2012-03-08 Elpida Memory Inc 半導体装置およびその特性調整方法
JP2013085078A (ja) * 2011-10-07 2013-05-09 Elpida Memory Inc 半導体装置及びこれを備える半導体モジュール
JP2013223189A (ja) * 2012-04-18 2013-10-28 Elpida Memory Inc 半導体装置
KR101940110B1 (ko) * 2012-08-30 2019-01-18 에스케이하이닉스 주식회사 반도체 장치의 출력 데이터 노이즈 제거 방법 및 이를 구현하는 반도체 장치
US9484075B2 (en) 2012-09-14 2016-11-01 Ps4 Luxco S.A.R.L. Semiconductor device
JP2014182861A (ja) * 2013-03-20 2014-09-29 Toshiba Corp 半導体記憶装置
US9558136B2 (en) * 2013-07-19 2017-01-31 Advanced Micro Devices, Inc. Variable series resistance termination for wireline serial link transistor
US9621160B2 (en) * 2015-03-05 2017-04-11 Micron Technology, Inc. Circuits for impedance adjustment having multiple termination devices with switchable resistances and methods of adjusting impedance
CN104935325B (zh) * 2015-06-26 2018-02-27 灿芯半导体(上海)有限公司 接口电路中的输出电路
JP6515776B2 (ja) * 2015-10-13 2019-05-22 富士通株式会社 終端抵抗調整回路および終端抵抗調整回路を有する装置
US9793888B2 (en) * 2016-03-14 2017-10-17 Altera Corporation Techniques for enabling and disabling transistor legs in an output driver circuit
KR102628533B1 (ko) * 2016-08-16 2024-01-25 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
JP6640677B2 (ja) * 2016-08-19 2020-02-05 キオクシア株式会社 半導体記憶装置
CN107888180B (zh) * 2016-09-30 2021-06-01 扬智科技股份有限公司 系统芯片及其终端阻抗元件的校正方法
CN109994146B (zh) * 2017-12-29 2021-03-23 长鑫存储技术有限公司 半导体存储器件的检测电路及半导体存储器件
US11810639B2 (en) 2020-11-18 2023-11-07 Changxin Memory Technologies, Inc. Test method and test system
CN114520018B (zh) * 2020-11-18 2024-06-07 长鑫存储技术有限公司 测试方法及测试系统
TWI802235B (zh) * 2022-01-20 2023-05-11 晶豪科技股份有限公司 具有自校正的數位緩衝器裝置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2840006C2 (de) * 1978-09-14 1980-10-02 Deutsche Itt Industries Gmbh, 7800 Freiburg CMOS-Schaltung zur Umwandlung eines Ternärsignals in zwei Binärsignale und Verwendung dieser CMOS-Schaltung
JPH0832435A (ja) 1994-07-18 1996-02-02 Hitachi Ltd 半導体装置
US6326821B1 (en) * 1998-05-22 2001-12-04 Agere Systems Guardian Corp. Linearly-controlled resistive element apparatus
US6445245B1 (en) * 2000-10-06 2002-09-03 Xilinx, Inc. Digitally controlled impedance for I/O of an integrated circuit device
JP2002152032A (ja) 2000-11-16 2002-05-24 Hitachi Ltd 出力回路および半導体集積回路
US6952112B2 (en) * 2000-11-30 2005-10-04 Renesas Technology Corporation Output buffer circuit with control circuit for modifying supply voltage and transistor size
JP3807351B2 (ja) 2002-06-21 2006-08-09 日本電気株式会社 半導体集積回路のインピーダンス制御方法およびインピーダンス制御回路
JP4086757B2 (ja) * 2003-10-23 2008-05-14 Ｎｅｃエレクトロニクス株式会社 半導体集積回路の入出力インターフェース回路
JP4290537B2 (ja) 2003-11-26 2009-07-08 株式会社ルネサステクノロジ 半導体装置
US6980020B2 (en) * 2003-12-19 2005-12-27 Rambus Inc. Calibration methods and circuits for optimized on-die termination
KR100699828B1 (ko) * 2004-10-11 2007-03-27 삼성전자주식회사 임피던스 교정 회로와 이를 포함하는 집적 회로 및 이를이용한 출력 드라이버의 임피던스 조절 방법
JP4159553B2 (ja) * 2005-01-19 2008-10-01 エルピーダメモリ株式会社 半導体装置の出力回路及びこれを備える半導体装置、並びに、出力回路の特性調整方法
US7227382B1 (en) * 2005-02-01 2007-06-05 Advanced Micro Devices, Inc. Transmit based equalization using a voltage mode driver

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