TWI802235B

TWI802235B - 具有自校正的數位緩衝器裝置

Info

Publication number: TWI802235B
Application number: TW111102331A
Authority: TW
Inventors: 粘書瀚
Original assignee: 晶豪科技股份有限公司
Priority date: 2022-01-20
Filing date: 2022-01-20
Publication date: 2023-05-11
Also published as: TW202332205A

Abstract

具有自校正的數位緩衝器裝置，其包括第一緩衝器電路、偵測電路和校正電路。第一緩衝器電路具有用於接收輸入信號的緩衝器輸入端及作為數位緩衝器裝置的輸出之緩衝器輸出端。偵測電路包括至少一個第二緩衝器電路，用以接收至少一個參考信號並產生表示至少一個第二緩衝器電路的電路特性變異的至少一個偵測信號。至少一個第二緩衝器電路與第一緩衝器電路屬於相同類型的緩衝器。校正電路具有用於接收輸入信號的校正輸入端和耦接於緩衝器輸出端的校正輸出端。校正電路用以根據輸入信號與至少一個偵測信號來校正第一緩衝器電路以產生輸出信號。

Description

具有自校正的數位緩衝器裝置

本發明係關於一種數位緩衝器裝置，尤其關於一種具有自校正的數位緩衝器裝置。

儲存系統，例如根據雙倍資料率(double-data-rate，DDR)系列或低功耗DDR系列記憶體技術的記憶體裝置，採用數位緩衝器裝置對信號進行緩衝，使緩衝後的信號能被記憶體系統的內部電路正確處理。如果信號為指令、時脈或資料信號且緩衝信號的信號品質下降，則內部電路可能會錯誤解讀緩衝信號，從而導致記憶體系統的操作出現問題。

例如，數位緩衝器容易受到製程變異的影響，並且製程變異可能導致緩衝信號的上升邊緣或下降邊緣出現偏差。電路設計者設計數位緩衝器以保證數位緩衝器的信號品質是困難並耗時的。

本發明的一目的在於提供一種具有自校正的數位緩衝器裝置。該數位緩衝器裝置能夠偵測包括在數位緩衝器裝置中的一種類型的多個緩衝器電路之電路特性變異，並能夠根據輸入信號和偵測結果來校正該等緩衝器電路之一，以產生輸出信號。

為至少達到上述目的，本發明提供一種具有自校正的數位緩衝器裝置，該裝置包括第一緩衝器電路、偵測電路和校正電路。該第一緩衝器電路具有用於接收輸入信號的緩衝器輸入端，以及作為數位緩衝器裝置的輸出之緩衝器輸出端。該偵測電路包括至少一個第二緩衝器電路，用以接收至少一個參考信號，並產生用以表示至少一個第二緩衝器電路的電路特性變異的至少一個偵測信號。該至少一個第二緩衝器電路與該第一緩衝器電路屬於相同類型的緩衝器。該校正電路具有用於接收輸入信號的校正輸入端，以及具有耦接於該緩衝器輸出端的校正輸出端。該校正電路用以根據該輸入信號與該至少一個偵測信號來校正第一緩衝器電路以產生輸出信號。

因此，數位緩衝器裝置能夠偵測數位緩衝器裝置中所包括的一種類型的多個緩衝器電路(例如，第一緩衝器電路和第二緩衝器電路)的電路特性變異，以產生該至少一個偵測信號，以及依據一輸入信號和該至少一個偵測信號來校正第一緩衝器電路，以產生輸出信號。因此，數位緩衝器裝置的輸出信號之信號品質得以強化。

1、2、2A:數位緩衝器裝置

10、10A:第一緩衝器電路

20、20_1、20_1A、20_2:偵測電路

21、21_1-21_P、21_1A-21_4A:第二緩衝器電路

30、30_1、30_1A:校正電路

31_1、31_2:第三緩衝器電路

40、40_1:分壓器

CM1-CM4:校正電晶體

DT、DT_1-DT_P:偵測信號

IN:輸入信號

LH_1-LH_P:鎖存器

LT:線

M11、M12、M31、M32、M33、M34:電晶體

N11:緩衝器輸入端

N12:緩衝器輸出端

N31:校正輸入端

N32:校正輸出端

NC_1-NC_P:校正端

OUT:輸出信號

RS、RS_1-RS_P:參考信號

RST:重置信號

SW:開關裝置

TG_1-TG_P:傳輸閘

V1、V2、V3、V4:電壓值

VDD:電源電壓

VI:輸入信號

VIL、VIH:電壓

VO:輸出信號

VT1-VT7:曲線

圖1為例示具有自校正的數位緩衝器裝置之示範架構的示意圖，其代表本發明的多種實施例。

圖2為根據圖1中示範架構的數位緩衝器裝置之一實施例的方塊圖。

圖3為例示根據圖2中數位緩衝器裝置的實施例之電路圖。

圖4為例示圖3中該種緩衝器電路的電路特性變異之範例的示意圖。

圖5為例示圖3中該種緩衝器電路的輸出信號變異之範例的示意圖。

圖6為例示圖3中該種緩衝器電路的輸出信號變異之另一範例的示意圖。

圖7為例示偵測電路的另一實施例之方塊圖。

為了促進對本發明目的、特徵和效果的理解，因此提供用於本發明詳細描述的實施例以及附圖。

請參閱圖1，其例示具有自校正的數位緩衝器裝置之示範架構的示意圖，其代表本發明的多種實施例。如圖1所示，具有自校正的數位緩衝器裝置1能夠偵測包括在數位緩衝器裝置1中的一種類型的多個緩衝器電路之電路特性變異以產生至少一個偵測信號，並能夠根據輸入信號IN和至少一個偵測信號(即偵測結果)來校正該等緩衝器電路之一以產生輸出信號OUT。數位緩衝器裝置1包括第一緩衝器電路10、偵測電路20和校正電路30。

第一緩衝器電路10具有用於接收輸入信號IN的緩衝器輸入端N11以及緩衝器輸出端N12。

偵測電路20包括至少一個第二緩衝器電路21，用以接收至少一個參考信號RS，並產生至少一個偵測信號以表示至少一個第二緩衝器電路21的電路特性變異，其中至少一個第二緩衝器電路21為與第一緩衝器電路10相同類型的緩衝器。

校正電路30具有用於接收輸入信號IN的校正輸入端N31，以及耦接於第一緩衝器電路10的緩衝器輸出端N12之校正輸出端N32。校正電路30用於根據輸入信號IN和至少一個偵測信號DT來校正第一緩衝器電路10以產生輸出信號OUT，其中第一緩衝器電路10的緩衝器輸出端N12作為數位緩衝器裝置1的輸出。

請參照圖2，根據圖1的示範架構以方塊圖顯示數位緩衝器裝置的一實施例。如圖2所示，數位緩衝器裝置2包括第一緩衝器電路10、偵測電路20_1和校正電路30_1。數位緩衝器裝置2的第一緩衝器電路10與數位緩衝器裝置1的第一緩衝器電路相同，並且圖2中的第一緩衝器電路10與偵測電路20_1之間的連接方式與圖1中對應部分之間的連接方式類似。

與圖1相比，圖2進一步說明數位緩衝器裝置2的偵測電路20_1和校正電路30_1之電路配置以及連接的實施例。

在圖2中，偵測電路20_1包括多個第二緩衝器電路21_1-21_P。第二緩衝器電路21_1-21_P用以接收多個不同的參考信號RS_1-RS_P，並產生多個偵測信號DT_1-DT_P以表示多個第二緩衝器電路21_1-21_P的電路特性變異，其中P為大於1的整數。在此實施例中，多個第二緩衝器電路21_1-21_P與第一緩衝器電路10屬於相同類型的緩衝器。因此，偵測信號DT_1-DT_P也可用於表示第一緩衝器電路10的電路特性變異。

校正電路30_1具有校正輸入端N31、多個校正端NC_1-NC_P以及校正輸出端N32。校正輸入端N31用以接收輸入信號IN。多個校正端NC_1-NC_P分別用於接收多個偵測信號DT_1-DT_P。校正輸出端N32耦接於第一緩衝器電路 10的緩衝器輸出端N12。因此，校正電路30_1用以根據輸入信號IN與多個偵測信號DT_1-DT_P，校正第一緩衝器電路10以產生輸出信號OUT。

如上所示，數位緩衝器裝置2利用偵測電路20_1來偵測一種類型的多個緩衝器電路(例如第二緩衝器電路21_1-21_P)的電路特性變異，以產生偵測信號DT_1-DT_P，而由於第二緩衝器電路21_1-21_P與第一緩衝器電路10屬於相同類型的緩衝器，故偵測信號DT_1-DT_P表示第一緩衝器電路10的電路特性變異。數位緩衝器裝置2利用校正電路30_1，根據輸入信號IN和偵測信號DT_1-DT_P來校正第一緩衝器電路10以產生輸出信號OUT。如圖2所示，第一緩衝器電路10的緩衝器輸出端N12耦接於校正電路30的校正輸出端N32，可作為數位緩衝器裝置2的輸出端，以產生輸出信號OUT。

再者，第一緩衝器電路10與多個第二緩衝器電路21_1-21_P為同種類型的緩衝器，表示這些緩衝器電路是以相同或相似的結構製造，及/或以相同或相似的製程製造等等。在一個範例中，第一緩衝器電路10和第二緩衝器電路21_1-21_P是基於相同緩衝器電路的電路架構，且在一個晶片中透過相同或相似的製程製造而成。因此，第二緩衝器電路21_1-21_P表現出與第一緩衝器電路10相同或相似的電路特性變異，使得第二緩衝器電路21_1-21_P所產生的偵測信號DT_1-DT_P可被配置為適當且準確地表示第一緩衝器電路10的電路特性變異。當然，在一些實施例中，第二緩衝器電路是同類型的緩衝器，而第一緩衝器電路可用相同或不同的尺寸實現。

在一些實施例中，可根據圖1的架構來實現數位緩衝器裝置作為反相緩衝器、非反相緩衝器或三態數位緩衝器。在一些範例中，數位緩衝器裝置 1或2可實現為三態數位緩衝器，例如高有效(active high)三態數位緩衝器、低有效(active low)三態數位緩衝器或反相三態數位緩衝器。

在一些實施例中，可根據圖1的架構將數位緩衝器裝置實現為積體電路(IC)或實現在IC中，作為區塊或IC的一部分。例如，基於數位緩衝器裝置1或2的輸入緩衝器可在記憶體裝置中實現，例如符合DDR系列記憶體技術或低功率DDR(low power DDR，LPDDR)系列記憶體技術的記憶體裝置。

在基於DDR甚至LPDDR系列記憶體技術的記憶體系統之高資料率信號傳輸場景中，信號品質對記憶體系統的穩健性至關重要。信號品質劣化可能會嚴重地發生於一或多個製程角落(process corner)。

就此而言，數位緩衝器裝置1的架構可配置成透過數位緩衝器裝置1的偵測電路20，來偵測數位緩衝器裝置1(以及IC)被製造時的製程角落。在基於圖2的範例中，數位緩衝器裝置2的偵測電路20_1可實現為根據多個不同參考信號RS_1-RS_P產生偵測信號DT_1-DT_P，這些參考信號代表同一類型緩衝器的緩衝器電路之輸入範圍內，處於不同信號位準(例如，從較低位準到較高位準)的多個輸入信號。偵測信號DT_1-DT_P表示該類型的緩衝器電路相對於不同信號位準的多個輸入信號之對應輸出信號位準(或邏輯值)。如此一來，偵測信號DT_1-DT_P可用於表示該類型的緩衝器電路的電路特性變異，且該電路特性變異可與製程角落相關聯。

再者，數位緩衝器裝置(例如，數位緩衝器裝置1或2)可配置成透過數位緩衝器裝置(例如，數位緩衝器裝置1或2)的校正電路(例如，校正電路30或30_1)，來校正第一緩衝器電路(其可能受對應製程角落的製程、電壓和溫度(process,voltage,temperature；PVT)變異之影響)。校正電路(例如，校正電路30或 30_1)可配置成根據輸入信號IN和偵測信號DT_1-DT_P確定是否針對偵測到的電路特性變異(其對應於製程角落)來校正第一緩衝器電路10，及/或確定在校正電路(例如，校正電路30或30_1)中提供的多個校正(或稱補償)操作中哪一個可被致能以校正第一緩衝器電路10來產生輸出信號OUT。例如，對於使得第一緩衝器電路10可能輸出建立時間(setup time)及/或保持時間(hold time)不符合要求的信號之特定製程角落，校正電路(例如，校正電路30或30_1)可配置成在偵測到特定製程角落時致能上拉及/或下拉電壓，以校正第一緩衝器電路10來產生輸出信號OUT。以此方式，輸出信號OUT例如可透過改進建立時間及/或保持時間以符合要求來增強。

一般而言，使得信號品質可能不符合要求的特定製程角落，可透過電腦模擬或實驗而發現。當一或多個這種特定製程角落被發現時，電路設計者可透過配置偵測電路(例如，偵測電路20或20_1)和校正電路(例如，校正電路30或30_1)，將數位緩衝器裝置(例如，數位緩衝器裝置1或2)設計為能夠對第一緩衝器電路10進行校正(或稱為自校正)。

下面展示如何透過配置偵測電路(例如偵測電路20或20_1)和校正電路(例如，校正電路30或30_1)，來實現數位緩衝器裝置能夠對緩衝器電路10進行校正(或自校正)的示範實施例。

請參照圖3，其顯示根據圖2以電路圖例示數位緩衝器裝置的一實施例。如圖3所示，數位緩衝器裝置2A包括第一緩衝器電路10A、偵測電路20_1A和校正電路30_1A。

第一緩衝器電路10A具有用於接收輸入信號IN的緩衝器輸入端N11以及緩衝器輸出端N12。第一緩衝器電路10A包括邏輯反相器，其可以使用任何標準技術製造，例如互補金屬氧化物半導體(CMOS)或其他技術。為了說明起見，第一緩衝器電路10A包括邏輯反相器，其為CMOS邏輯反相器。例如，該邏輯反相器包括電晶體M11(例如，P型金屬氧化物半導體場效電晶體(MOSFET)，或PMOS)和電晶體M12(例如，N型MOSFET或NMOS)，其中電晶體M11與M12的控制端(例如閘極)耦接於緩衝器輸入端N11，電晶體M11耦接於電源電壓VDD與緩衝器輸出端N12之間，而電晶體M12耦接於緩衝器輸出端N12與接地(或其他電源電壓)之間。

請參照圖4，以示意圖例示圖3中那種類型的緩衝器電路(例如第一緩衝器電路10A)的電路特性變異。例如，針對該類型的第一緩衝器電路10A(例如，包括電晶體M11和電晶體M12的CMOS邏輯反相器)進行製程角落模擬，其中輸入信號VI從0V變化到1.2V，並且針對多個製程角落中各個來模擬相應的輸出信號VO。在圖4中，每條曲線VT1-VT7代表與特定製程角落相對應的一條電壓轉移曲線的一部分，並且電壓轉移曲線上VO等於VI的點為該電壓轉移曲線的一過渡閾值，其中表示VO=VI的線LT與曲線VT1-VT7之交點為對應的多個過渡閾值。下表1列出曲線VT1-VT7的製程角落和相關條件。

請參照圖4，可觀察到在一些製程角落，例如曲線VT1和VT2所表示的那些製程角落，這些曲線的切換閾值更接近表示電壓VIL的邊界線。電壓VIL為將識別為一低輸入邏輯位準的一最大輸入電壓，而電壓VIL可能是IC產品或標準技術的要求所需要。對於曲線VT1和VT2的情況，如果將如圖5所示的輸入信號VI施加到邏輯反相器上，當輸入信號VI由高位準變為低位準時，邏輯反相器可能會產生在上升邊緣具有變異(例如抖動(jitter))的輸出信號VO。

請參照圖4，也可觀察到在一些製程角落，例如曲線VT6、VT7所表示的那些製程角落，這些曲線的切換閾值更接近表示電壓VIH的邊界線。電壓VIH為將識別為一高輸入邏輯位準的一最小輸入電壓，而電壓VIH可能是IC產品或標準技術的要求所需要。對於曲線VT6和VT7的情況，如果將如圖6所示的輸入信號VI施加到邏輯反相器上，當輸入信號VI由低位準變為高位準時，邏輯反相器可能會產生在下降邊緣具有變異(例如抖動)的輸出信號VO。

在更壞的情況下，可能會出現抖動，使得輸出信號VO所需的建立時間或保持時間不符合應符合之要求或標準。在此情況下，若輸入信號VI為指令、時脈或資料信號，且輸出信號VO的信號品質(例如建立時間或保持時間)劣化且未進行校正，則耦接於邏輯反相器的後續電路(例如，記憶體系統的內部電路)可能錯誤地解讀輸出信號VO，或者在最壞的情況下後續電路可能發生故障。

因此，電路設計者可透過配置偵測電路20_1A和校正電路30_1A，將數位緩衝器裝置2A設計為能夠對第一緩衝器電路10A(例如邏輯反相器)進行校正(或稱為自校正)。

請再參照圖3，偵測電路20_1A包括多個第二緩衝器電路21_1A-21_4A。第二緩衝器電路21_1A-21_4A用以接收多個不同的參考信號RS_1-RS_4，並產生多個偵測信號DT_1-DT_4以表示多個第二緩衝器電路21_1A-21_4A的電路特性變異。在此實施例中，多個第二緩衝器電路21_1A-21_4A為與第一緩衝器電路10A相同類型的緩衝器，例如圖3所示的包括電晶體M11和M12的邏輯反相器。因此，偵測信號DT_1-DT_4也可用於表示第一緩衝器電路10A的電路特性變異。此外，可實現分壓器40以產生多個不同的參考信號RS_1-RS_4。

校正電路30_1A具有校正輸入端N31、多個校正端NC_1-NC_4以及校正輸出端N32。校正輸入端N31用以接收輸入信號IN。多個校正端NC_1-NC_4分別用於接收多個偵測信號DT_1-DT_4。校正輸出端N32耦接於第一緩衝器電路10A的緩衝器輸出端N12。在此方式中，校正電路30_1A用以根據輸入信號IN與多個偵測信號DT_1-DT_4來校正第一緩衝器電路10A以產生輸出信號OUT。

在一實施例中，校正電路30_1A可基於與第一緩衝器電路10A屬於相同類型的緩衝器的緩衝器電路來實現。例如，如圖3所示，校正電路30_1A包括第三緩衝器電路31_1、校正電晶體(例如，上拉電晶體)CM1和校正電晶體(例如，下拉電晶體)CM3。第三緩衝器電路31_1耦接於校正電晶體CM1與CM3之間，與第一緩衝器電路10A屬於相同類型的緩衝器。校正電晶體CM1耦接於電源電壓VDD(例如1.2V)與第三緩衝器電路31_1之間，校正端NC_1耦接於校正電晶體CM1的控制端，以接收偵測信號DT_1。校正電晶體CM3耦接於第三緩衝器電路31_1與接地(或另一電源)之間，校正端NC_3耦接於校正電晶體CM3的控制端，以接收偵測信號DT_3。當然，在一些實施例中，第三緩衝器電路是同類型的緩衝器，第一緩衝器電路可用相同或不同的尺寸實現。

例如，如圖3所示，校正電路30_1A另包括第三緩衝器電路31_2、校正電晶體(例如，上拉電晶體)CM2和校正電晶體(例如，下拉電晶體)CM4。第三緩衝器電路31_2耦接於校正電晶體CM2與CM4之間，與第一緩衝器電路10A屬於相同類型的緩衝器。校正電晶體CM2耦接於電源電壓VDD(例如1.2V)與第三緩衝器電路31_2之間，校正端NC_2耦接於校正電晶體CM2的控制端，以接收偵測信號DT_2。校正電晶體CM4耦接於第三緩衝器電路31_2與接地(或另一電源)之間，校正端NC_4耦接於校正電晶體CM4的控制端，以接收偵測信號DT_4。

此外，如圖3所示，第三緩衝器電路31_1與31_2的緩衝器輸入端用以接收輸入信號IN，例如耦接於校正輸入端N31，並且第三緩衝器電路31_1與31_2的緩衝器輸出端耦接於校正輸出端N32。在一範例中，第三緩衝器電路31_1和31_2並聯耦接於校正輸入端N31與校正輸出端N32之間。

請再次參照圖4，為了根據輸入信號IN和多個偵測信號DT_1-DT_4校正第一緩衝器電路10A以產生輸出信號OUT，電路設計者可考慮到可能發生一或多種更壞情況並且需要執行校正的製程角落，來設計不同的參考信號。因此，例如選擇多個電壓值V1、V2、V3、V4(例如，0.54V、0.57V、0.63V、0.66V)並分別由圖4中所示虛線表示，分別作為啟動校正的閾值。

下面討論作為啟動校正的閾值之電壓值V1-V4。請參照圖4，上述曲線VT1(或VT2)的切換閾值靠近表示電壓VIL的邊界線，導致較大抖動。為了減少抖動，數位緩衝器裝置2A在曲線VT1(或VT2)的情況下，需要校正第一緩衝器電路10A，使得校正後的第一緩衝器電路10A(或視為在緩衝器輸出端N12產生輸出信號OUT的數位緩衝器裝置2A)之電壓轉移曲線的切換閾值向右側偏移，並接近電壓VIL與VIH之間的中間電壓。電壓VIL和VIH可根據電源電壓VDD來設定；例如，如果VDD=1.2V、VIL=0.35*VDD=0.42V並且VIH=0.65*VDD=0.78V，中間電壓為0.6V。因此，電壓V1、V2(例如0.54V、0.57V)可分別選擇作為參考信號RS_1和RS_2的電壓位準。若邏輯反相器(例如，第二緩衝器電路21_2A)於輸入信號VI為0.57V時輸出表示邏輯0的輸出信號VO，則表示校正電路30_1A需要校正第一緩衝器電路10A，使得校正後的第一緩衝器電路10A之電壓轉移曲線的切換閾值向右偏移。若邏輯反相器(例如，第二緩衝器電路21_1A)於輸入信號VI為0.54V時輸出表示邏輯0的輸出信號VO，則表示校正電路30_1A需要大幅校正第一緩衝器電路10A(例如在曲線VT1或VT2的情況下)，使得校正後的第一緩衝器電路10A之電壓轉移曲線的切換閾值向右偏移，例如與曲線VT2關聯的箭頭A1所示意者。

另一方面，如上所討論，圖4中曲線VT6(或VT7)的切換閾值靠近表示電壓VIH的邊界線，導致更大的抖動。為了減少抖動，數位緩衝器裝置2A在曲線VT6(或VT7)的情況下，需要校正第一緩衝器電路10A，使得校正後的第一緩衝器電路10A之電壓轉移曲線的切換閾值向左側偏移，並接近電壓VIL與VIH之間的中間電壓。因此，可分別選擇電壓V3、V4(例如0.63V、0.66V)作為參考信號RS_3和RS_4的電壓位準。若邏輯反相器(例如，第二緩衝器電路21_3A)於輸入信號VI為0.63V時輸出表示邏輯1的輸出信號VO，則表示校正電路30_1A需要校正第一緩衝器電路10A，使得校正後的第一緩衝器電路10A之電壓轉移曲線的切換閾值向左偏移。若邏輯反相器(例如，第二緩衝器電路21_4A)於輸入信號VI為0.66V時輸出表示邏輯1的輸出信號VO，則表示校正電路30_1A需要大幅校正第一緩衝器電路10A(例如在曲線VT6或VT7的情況下)，使得校正後的第一緩衝器電路10A之電壓轉移曲線的切換閾值向左偏移，例如與曲線VT6關聯的箭頭A2所示意者。

此外，在某些情況下，若邏輯反相器(例如，第二緩衝器電路21_1A-21_4A)表現出如曲線VT3、VT4或VT5所表示的電壓轉移曲線，則期望數位緩衝器裝置2A維持電壓轉移曲線和校正可能並不必要。

從上面關於圖4的討論，數位緩衝器裝置2A需要校正的情況可從輸入緩衝器電路10A(例如，邏輯反相器)的製程角落模擬而推導得出。另外，電壓值V1-V4可確定並與用於啟動校正的閾值相關聯。為實現校正，參考信號RS_1-RS_4可分別設定為電壓值V1-V4，使偵測電路20_1A產生相應的偵測信號DT_1-DT_4，以表示這種類型的緩衝器電路的電路特性變異，其中偵測電路20_1A的第二緩衝器電路21_1A-21_4A與第一緩衝器電路10A的緩衝器類型相同。校正電路30_1A可實現為包括多個第三緩衝器電路(例如，第三緩衝器電路31_1和31_2)和多個校正電晶體(例如，校正電晶體CM1-CM4)。因此，鑑於以上關於圖4的校正之討論，校正電路30_1A能夠根據輸入信號IN和偵測信號DT_1-DT_4進行校正。數位緩衝器裝置2A對校正的實現可總結為下表2。在表2中，電路特性變異可分為5種情況，並且數位緩衝器裝置2A提供5種校正模式，其中每一種校正模式對應於校正電路30_1A提供的校正操作之一。再者，在表2中，將偵測信號DT_1-DT_4、參考信號RS_1-RS_4以及校正電晶體CM1-CM4的導通或斷開關聯起來並加以指明，其中「L」表示邏輯0或低邏輯位準，而「H」表示邏輯1或高邏輯位準。

表2

請參照表2，當偵測電路20_1A輸出分別對應邏輯值L、L、L、L的偵測信號DT_1-DT_4時，表示第一緩衝器電路10A的電壓轉移曲線之切換閾值更接近表示電壓VIL的邊界線。在這種情況下，偵測電路20_1A根據偵測信號DT_1-DT_4配置成處於校正模式1，其中校正電晶體CM1和CM2會在校正電晶體CM3和CM4斷開時導通。當施加到第一緩衝器電路10A、第三緩衝器電路31_1和31_2的輸入信號IN從一高電壓位準轉變為一低電壓位準時，第一緩衝器電路10A的電晶體M11、第三緩衝器電路31_1的電晶體M31和第三緩衝器電路31_2的電晶體M33導通，而第一緩衝器電路10A的電晶體M12、第三緩衝器電路31_1的電晶體M32和第三緩衝器電路31_2的電晶體M34斷開。由於第一緩衝器電路10A的緩衝器輸出端N12透過校正輸出端N32耦接於第三緩衝器電路31_1和31_2的緩衝器輸出端，因此在輸入信號IN由高位準轉變為低位準後，透過校正電晶體CM1和CM2導通產生的上拉電壓可施加到緩衝器輸出端N12，從而使緩衝器輸出端N12的電壓位準上升得更快，從而減少輸出信號OUT上升邊緣的抖動。反之，當輸入信號IN由低電壓位準轉變為高電壓位準時，第一緩衝器電路10A的電晶體M11、第三緩衝器電路31_1的電晶體M31和第三緩衝器電路31_2的電晶體M33會在第一緩衝器電路10A的電晶體M12導通時斷開。同時，因為校正電晶體CM3和CM4在校正模式1中斷開，所以第三緩衝器電路31_1的電晶體M32和第三緩衝器電路31_2的電晶體M34斷開。如此一來，當輸入信號IN由低電壓位準轉變為高電壓位準時，偵測電路20_1A不會在校正模式1下進行校正操作。整體而言，偵測電路20_1A在輸入信號IN由高電壓位準轉變為低電壓位準後，在校正模式1下執行校正操作。因此，校正後的第一緩衝器電路10A之電壓轉移曲線可向右移動，以獲得正電壓值(例如，約60mV)。

請參照表2，當偵測電路20_1A輸出分別對應邏輯值H、L、L、L的偵測信號DT_1-DT_4時，說明第一緩衝器電路10A的電壓轉移曲線之切換閾值接近表示電壓VIL的邊界線。在這種情況下，偵測電路20_1A根據偵測信號DT_1-DT_4配置成處於校正模式2，其中校正電晶體CM2會在校正電晶體CM1、CM3和CM4斷開時導通。因此，因為校正電晶體CM1和CM3在校正模式2中關閉，所以第三緩衝器電路31_1斷開。當輸入信號IN由高電壓位準轉變為低電壓位準時，第一緩衝器電路10A的電晶體M11和第三緩衝器電路31_2的電晶體M33會在第一緩衝器電路10A的電晶體M12和第三緩衝器電路31_2的電晶體M34斷開時導通。由於第一緩衝器電路10A的緩衝器輸出端N12透過校正輸出端N32耦接於第三緩衝器電路31_1和31_2的緩衝器輸出端，因此在輸入信號IN由高位準轉變為低位準後，透過校正電晶體CM2導通產生的上拉電壓可施加到緩衝器輸出端N12，從而使緩衝器輸出端N12的電壓位準上升得更快，而減少輸出信號OUT上升邊緣的抖動。反之，當輸入信號IN由低電壓位準轉變為高電壓位準時，第一緩衝器電路10A的電晶體M11和第三緩衝器電路31_2的電晶體M33會在第一緩衝器電路10A的電晶體M12導通時斷開。同時，因為校正電晶體CM4在校正模式2中關閉，所以第三緩衝器電路31_2斷開。如此一來，當輸入信號IN由低電壓位準轉變為高電壓位準時，偵測電路20_1A不會在校正模式2下進行校正操作。整體而言，偵測電路20_1A在輸入信號IN由高電壓位準轉變為低電壓位準後，在校正模式2下執行校正操作。因此，校正後的第一緩衝器電路10A之電壓轉移曲線可向右移動，以獲得正電壓值(例如，約30mV)。

請參考表2，當偵測電路20_1A輸出分別對應於邏輯值H、H、L、L的偵測信號DT_1-DT_4時，這表示第一緩衝器電路10A的電壓轉移曲線與圖3所示的曲線VT3、VT4或VT5所表示的一樣正常。在這種情況下，偵測電路20_1A根據偵測信號DT_1-DT_4配置成處於校正模式3，其中校正電晶體CM1、CM2、CM3和CM4全都斷開。因此，在校正模式3中，第三緩衝器電路31_1和31_2斷開。在校正模式3中，偵測電路20_1A對於第一緩衝器電路10A不會進行校正操作(或稱特殊校正操作)。換句話說，在校正模式3中，偵測電路20_1A執行內部校正操作，以維持第一緩衝器電路10A的電壓轉移曲線。因此，在校正模式3中，第一緩衝器電路10A的電壓轉移曲線得以維持。

請參照表2，當偵測電路20_1A輸出分別對應邏輯值H、H、H、L的偵測信號DT_1-DT_4時，說明第一緩衝器電路10A的電壓轉移曲線之切換閾值接近表示電壓VIH的邊界線。在這種情況下，偵測電路20_1A根據偵測信號DT_1-DT_4配置成處於校正模式4，其中校正電晶體CM3會在校正電晶體CM1、CM2和CM4斷開時導通。因此，因為校正電晶體CM2和CM4在校正模式4中關閉，所以第三緩衝器電路31_2斷開。當輸入信號IN由高電壓位準轉變為低電壓位準時，第一緩衝器電路10A的電晶體M11導通。第三緩衝器電路31_1斷開是因為第三緩衝器電路31_1的電晶體M31由於校正電晶體CM1在校正模式4中斷開而斷開，並且第三緩衝器電路31_1的電晶體M32在輸入信號IN由高電壓位準轉變為低電壓位準後斷開。如此一來，當輸入信號IN由高電壓位準轉變為低電壓位準時，偵測電路20_1A不會在校正模式4下進行校正操作。反之，當輸入信號IN由低電壓位準轉變為高電壓位準時，第一緩衝器電路10A的電晶體M11和第三緩衝器電路31_1的電晶體M31會在第一緩衝器電路10A的電晶體M12和第三緩衝器電路31_1的電晶體M34導通時斷開。由於第一緩衝器電路10A的緩衝器輸出端N12透過校正輸出端N32耦接於第三緩衝器電路31_1和31_2的緩衝器輸出端，因此在輸入信號IN由低位準轉變為高位準後，透過校正電晶體CM3導通產生的下拉電壓可施加到緩衝器輸出端N12，從而使緩衝器輸出端N12的電壓位準下降得更快，而減少輸出信號OUT下降邊緣的抖動。整體而言，偵測電路20_1A在輸入信號IN由低電壓位準轉變為高電壓位準後，在校正模式4下執行校正操作。因此，校正後的第一緩衝器電路10A之電壓轉移曲線可向左移動，以獲得正電壓值(例如，約30mV)。

請參照表2，當偵測電路20_1A輸出分別對應邏輯值H、H、H、H的偵測信號DT_1-DT_4時，說明第一緩衝器電路10A的電壓轉移曲線之切換閾值更接近表示電壓VIH的邊界線。在這種情況下，偵測電路20_1A根據偵測信號DT_1-DT_4配置成處於校正模式5，其中校正電晶體CM1和CM2會在校正電晶體CM3和CM4導通時斷開。當輸入信號IN由高電壓位準轉變為低電壓位準時，第一緩衝器電路10A的電晶體M11會在第一緩衝器電路10A的電晶體M12斷開時導通。同時，第三緩衝器電路31_1和31_2斷開是因為第三緩衝器電路31_1的電晶體M31和第三緩衝器電路31_2的電晶體M33由於校正電晶體CM1和CM2在校正模式5下斷開而斷開，而第三緩衝器電路31_1的電晶體M32和第三緩衝器電路31_2的電晶體M34在輸入信號IN由高電壓位準轉變為低電壓位準後斷開。如此一來，當輸入信號IN由高電壓位準轉變為低電壓位準時，偵測電路20_1A不會在校正模式5下進行校正操作。反之，當輸入信號IN由低電壓位準轉變為高電壓位準時，第一緩衝器電路10A的電晶體M11、第三緩衝器電路31_1的電晶體M31和第三緩衝器電路31_2的電晶體M33會在第一緩衝器電路10A的電晶體M12、第三緩衝器電路31_1的電晶體M32和第三緩衝器電路31_2的電晶體M34導通時斷開。由於第一緩衝器電路10A的緩衝器輸出端N12透過校正輸出端N32耦接於第三緩衝器電路31_1和31_2的緩衝器輸出端，因此在輸入信號IN由低位準轉變為高位準後，透過校正電晶體CM3和CM4導通產生的下拉電壓可施加到緩衝器輸出端N12，從而使緩衝器輸出端N12的電壓位準下降得更快，而減少輸出信號OUT下降邊緣的抖動。整體而言，偵測電路20_1A在輸入信號IN由低電壓位準轉變為高電壓位準後，在校正模式5下執行校正操作。因此，校正後的第一緩衝器電路10A之電壓轉移曲線可向左移動，以獲得正電壓值(例如，約60mV)。

在數位緩衝器裝置2A的實施中，第三緩衝器電路的數量由設計者針對校正目的而確定。在一些實施例中，可使用一個、兩個或更多個第三緩衝器電路。此外，設計者還可根據校正目的確定校正電晶體(例如上拉或下拉電晶體或具有相同功能的其他電路組件)之數量。例如，校正電晶體CM1-CM4是可選的，並且校正電路30_1A可僅包括一個、兩個或三個校正電晶體。在基於數位緩衝器裝置2A的一些範例中，校正電路30_1A可實現為包括三個或更多個第三緩衝器電路且具有四個以上校正電晶體的，而偵測電路20_1A可實現為提供相應偵測信號，用於選擇性控制校正電晶體以用於校正目的，方式類似於上面針對圖3的範例所說明之方式。

此外，數位緩衝器裝置(例如，1、2或2A)可進一步以針對偵測電路的省電機制來實施。請參考圖7，以方塊圖例示偵測電路(例如，偵測電路20、20_1或20_1A)的另一個實施例。與偵測電路20、20_1或20_1A相比較，圖7中的偵測電路20_2更包括用於省電的傳輸閘和儲存電路(例如鎖存器)。

如圖7所示，偵測電路20_2包括多個第二緩衝器電路21_1-21_P、多個傳輸閘TG_1-TG_P以及包括多個鎖存器LH_1-LH_P的儲存電路。多個第二緩衝器電路21_1-21_P中每一者都耦接於對應的傳輸閘和鎖存器。多個第二緩衝器電路21_1-21_P用以分別接收多個不同的參考信號RS_1-RS_P，並產生多個偵測信號DT_1-DT_P，以表示多個第二緩衝器電路21_1-21_P的電路特性變異，其中P為大於1的整數。多個第二緩衝器電路21_1-21_P與第一緩衝器電路10屬於相同類型的緩衝器。因此，偵測信號DT_1-DT_P也可用於表示第一緩衝器電路10的電路特性變異。第二緩衝器電路21_1-21_P產生各自的輸出信號(例如，偵測信號DT_1-DT_P)，並且當施加到傳輸閘TG_1-TG_P的重置信號，如圖7下半部的波形所示，係處於作用狀態(asserted)(例如，高電壓位準或邏輯1)時，傳輸閘TG_1-TG_P輸出各自的輸出信號。當施加到鎖存器LH_1-LH_P的致能信號EN處於作用狀態(例如，高電壓位準或邏輯1)時，第二緩衝器電路21_1-21_P各自的輸出信號會由鎖存器LH_1-LH_P儲存，並且鎖存器LH_1-LH_P輸出偵測信號DT_1-DT_P。在鎖存器LH_1-LH_P輸出偵測信號DT_1-DT_P且校正電路(例如30_1或30_1A)根據偵測信號DT_1-DT_P進行校正操作後，產生多個參考信號RS_1-RS_P的裝置(例如，圖3中的分壓器40)可被切斷，然後第二緩衝器電路21_1-21_P也可被斷開。例如，如圖7所示，開關裝置SW耦接於電源電壓VDD與分壓器40_1之間。圖7中的分壓器40_1可根據圖3的分壓器40來實現。開關裝置SW受重置信號RST控制。例如，在重置信號RST經歷上升邊緣和下降邊緣之後，如圖7下半部的波形所示，開關元件SW可設定為斷開，使得分壓器40_1被切斷，而第二緩衝器電路21_1-21_P也可斷開。以此方式，圖7中的偵測電路20_2除了執行與圖2中偵測電路20類似的功能外，還可進一步節省電力。例如，開關裝置SW可由邏輯電路來實現。

在圖7的上述實施例中，傳輸閘是可選的並且鎖存器可耦接於具有或不具有傳輸閘的第二緩衝器電路，或者可應用其他實現方式以儲存偵測信號。此外，開關裝置SW和分壓器40_1的功能可透過其他合適的電路配置來修改或實現。

此外，在上述實施例中，為了控制、省電或其他目的，緩衝器電路(例如，如上例示的第一緩衝器電路和第二緩衝器電路)可實現為反相三態緩衝器電路。例如，可將一些邏輯電路添加到緩衝器電路(例如，如上例示的第一緩衝器電路和第二緩衝器電路)，以透過一或多個控制信號致能或禁能緩衝器電路。例如，可將一些邏輯電路添加到緩衝器電路(例如，如上例示的第一緩衝器電路和第二緩衝器電路)，透過一或多個控制信號將電源電壓傳遞至緩衝器電路的操作予以致能或禁能來省電。

在更進一步的實施例中，用於接收時脈致能信號的輸入緩衝器可根據數位緩衝器裝置(例如，1、2或2A)來實現，以滿足雙倍資料率(DDR)系列記憶體標準(例如，DDR1、DDR2、DDR3、DDR4、LPDDR1、LPDDR2、LPDDR3、LPDDR4標準之一者)之需求。數位緩衝器裝置可實現為反相緩衝器，時脈致能信號當成輸入信號IN。當然，本發明的實現並不限於上述範例。

如上所述，數位緩衝器裝置的實施例能夠偵測包括在數位緩衝器裝置中一種類型的多個緩衝器電路的電路特性變異，以產生一或多個偵測信號，並根據一輸入信號及一或多個偵測信號校正該等緩衝器電路之一者，以產生輸出信號。因此，數位緩衝器裝置的輸出信號之信號品質能得以強化。在一些實施例中，數位緩衝器裝置可進一步以省電機制來實現。

儘管已透過特定實施例描述本發明，但是精通技術人士可在不脫離申請專利範圍內所揭櫫本發明範圍和精神之情況下，對其進行多種修改、組合和變型。

1:數位緩衝器裝置

10:第一緩衝器電路

20:偵測電路

21:第二緩衝器電路

30:校正電路

DT:偵測信號