TWI733630B - 輸出入模組 - Google Patents

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TWI733630B
TWI733630B TW109143044A TW109143044A TWI733630B TW I733630 B TWI733630 B TW I733630B TW 109143044 A TW109143044 A TW 109143044A TW 109143044 A TW109143044 A TW 109143044A TW I733630 B TWI733630 B TW I733630B
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Abstract

本發明係為一種電連接於控制電路與輸出入接腳間的輸出入模組。輸出入模組包含前驅動器與後驅動器。前驅動器電連接於控制電路,後驅動器電連接於前驅動器與輸出入接腳。前驅動器根據控制電路所輸出之輸入信號與致能信號而產生上拉選擇信號與下拉選擇信號。後驅動器根據上拉選擇信號與下拉選擇信號而設定輸出入接腳的位準。當致能信號為第一邏輯位準時,輸出入接腳為高阻抗狀態。當致能信號為第二邏輯位準時,輸出入接腳的電壓隨著輸入信號的邏輯位準而改變。其中,第一邏輯位準與第二邏輯位準互為反向。

Description

輸出入模組
本發明是有關於一種輸出入模組,且特別是有關於一種以邏輯信號控制之輸出入模組。
請參見第1圖,其係習用技術的輸出入模組的方塊圖。為控制輸出入接腳(IO)15的電壓,對其上拉或下拉,習用技術的輸出入模組10需採用電壓供應電路11。以第1圖為例,電壓供應電路11須提供控制電壓Vctl1、Vctl2、Vctl3至電晶體M1、M2、M3的閘極。其中,控制電壓Vctl1可介於2.5V~4.5V、控制電壓Vctl2可介於0V~4.5V,控制電壓Vctl3可為2.5V。
例如,當輸入信號IN為高邏輯位準(IN=1)時,電壓供應電路11需將控制電壓Vctl1設為2.5V,以及,將控制電壓Vctl2設為0V,使電晶體M2斷開且使電晶體M2符合電晶體的操作電壓區間。另一方面,2.5V的控制電壓Vctl3使電晶體M3導通,且高邏輯位準的輸入信號IN使電晶體M4導通。接著,導通的電晶體M3、M4將接地電壓GND傳導至輸出入接腳(IO)15,使輸出入接腳(IO)15等於接地電壓Gnd(IO=Gnd)。
又如,當輸入信號IN為低邏輯位準(IN=0)時,電壓供應電路11需將控制電壓Vctl1設為4.5V,使電晶體M1導通;以及,將控制電壓Vctl2設為4.5V,使電晶體M2導通。另一方面,控制電壓Vctl3為2.5V,且低邏輯位準的輸入信號IN使電晶體M4斷開。此時電晶體M4的操作電壓因為控制電 壓Vctl3為2.5V而處於安全操作範圍。導通的電晶體M1、M2將供應電壓Vdd傳導至輸出入接腳(IO)15,使輸出入接腳(IO)15的電壓等於供應電壓Vdd(IO=Vdd)。
為產生適當的控制電壓Vctl1、Vctl2、Vctl3,電壓供應電路11需針對輸入信號IN的變化,相對應地產生多種控制電壓的組合。再者,在部分的應用中,輸出入模組10需設定輸出入接腳(IO)15的工作週期(duty cycle),更增添電壓供應電路11之複雜度。例如,50%的期間須將電晶體M1、M2導通並將電晶體M4斷開,並在另外50%的期間將電晶體M1、M2斷開並將電晶體M4導通。此種切換操作的需求,不但使電壓供應電路11的控制相當繁複,更因為電壓供應電路11切換多種電壓值的緣故,使得輸出入接腳(IO)15容易受到雜訊干擾。
本發明係有關於一種輸出入模組,且特別是有關於一種以邏輯信號控制輸出入接腳IO之電壓的輸出入模組。
根據本發明之一方面,提出一種電連接於控制電路與輸出入接腳間的輸出入模組。輸出入模組包含前驅動器與後驅動器。前驅動器電連接於控制電路,其係根據控制電路所輸出之輸入信號與致能信號而產生上拉選擇信號與下拉選擇信號。後驅動器電連接於前驅動器與輸出入接腳,其係依據上拉選擇信號與下拉選擇信號而設定輸出入接腳的位準。當致能信號為第一邏輯位準時,後驅動器將輸出入接腳設為高阻抗狀態。當致能信號為第二邏輯位準時,後驅動器隨著 輸入信號的邏輯位準而改變輸出入接腳的電壓。其中,第一邏輯位準與第二邏輯位準互為反向。
為了對本發明之上述及其他方面有更佳的瞭解,下文特舉實施例,並配合所附圖式詳細說明如下:
10,20:輸出入模組
IN:輸入信號
11:電壓供應電路
IO,15,25:輸出入接腳
Vctl1,Vctl2,Vctl3:控制電壓
Vdd:供應電壓
Gnd:接地電壓
26:控制電路
Vcore:核心電壓
EN:致能信號
LCin:輸入電路
LCen1,LCen2,LCen:致能電路
LCu,211:上拉設定電路
LCd,213:下拉設定電路
Su:上拉選擇信號
Sd:下拉選擇信號
21:前驅動器
231,331a,331b:上拉電路
233,333a,333b:下拉電路
23:後驅動器
Ru:上拉電阻
Rd:下拉電阻
Nio:輸出入節點
INb:反向輸入信號
ENb:反向致能信號
Mu1,Mu2:上拉電晶體
Md1,Md2:下拉電晶體
S21,S23,S25,S27,S29:步驟
第1圖,其係習用技術的輸出入模組的方塊圖。
第2圖,其係本揭露之輸出入模組的方塊圖。
第3A圖,其係本揭露之輸出入模組的一種實施例之示意圖。
第3B圖,其係本揭露之輸出入模組的另一種實施例之示意圖。
第4圖,其係本揭露之輸出入模組的流程圖。
第5A、5B圖,其係本發明之輸出入模組採用另一種上拉電路之示意圖。
第6A、6B圖,其係本發明之輸出入模組採用另一種下拉電路之示意圖。
請參見第2圖,其係本揭露之輸出入模組的方塊圖。輸出入模組電連接於控制電路與輸出入接腳(IO)25間。其中,輸出入接腳(IO)25透過輸出入節點Nio而電連接於輸出入模組20。輸出入模組20包含前驅動器(pre-driver)21與後驅動器(post-driver)23。控制電路26提供核心電壓(Vcore)、輸入信號(IN)與致能信號(EN)。其中供應電壓Vdd(例如,1.05V)大於核心電壓Vcore(例如,0.8V)。
前驅動器21電連接於控制電路26。前驅動器21根據輸入信號(IN)與致能信號(EN)而產生上拉選擇信號(Su)與下拉選擇信號(Sd)。前 驅動器21包含:上拉設定電路(LCu)211與下拉設定電路(LCd)213。上拉設定電路(LCu)211因應輸入信號(IN)與致能信號(EN)而產生上拉選擇信號(Su)。下拉設定電路(LCd)213因應輸入信號(IN)與致能信號(EN)而產生下拉選擇信號(Sd)。在下述實施例中,前驅動器21還包含致能電路LCen1或致能電路LCen2。致能電路LCen1、LCen2的選用與否,可隨著實施例的不同而異。致能電路LCen1、LCen2電連接於控制電路26,其係自控制電路26接收致能信號(EN)並據以產生反向致能信號ENb。
根據本揭露的構想,當上拉設定電路(LCu)211直接接收致能信號EN時,下拉設定電路(LCd)213透過致能電路LCen2接收反向致能信號ENb。反之,當上拉設定電路(LCu)211透過致能電路LCen1接收反向致能信號ENb時,下拉設定電路(LCd)213直接接收致能信號EN。在下述實施例中,第3A、5A、6A的上拉設定電路(LCu)相當於從致能電路LCen1接收反向致能信號ENb、下拉設定電路(LCd)直接接收致能信號EN;第3B、5B、6B的上拉設定電路(LCu)直接接收致能信號EN、下拉設定電路(LCd)相當於從致能電路LCen2接收反向致能信號ENb。
後驅動器23電連接於前驅動器21與輸入接腳IO之間。後驅動器23自前驅動器21接收上拉選擇信號(Su)與下拉選擇信號(Sd),並據以設定該輸出入接腳(IO)25的電壓。後驅動器23包含上拉電路231與下拉電路233,兩者均電連接於前驅動器21。上拉電路231因應由上拉設定電路(LCu)211所產生的上拉選擇信號(Su),選擇性將供應電壓(Vdd)導通至輸出入節點(Nio)。下拉電路233因應由下拉設定電路(LCd)213所產生的下拉選擇信號(Sd),選擇性將接地電壓(Gnd)導通至輸出入節點(Nio)。上拉電路 231與下拉電路233不會同時導通。
如第2圖所示,後驅動器23還可包含用於提升輸出入信號IO之線性度的上拉電阻(Ru)與下拉電阻(Rd)。上拉電阻(Ru)與下拉電阻(Rd)的電阻值可能相等(例如,均為120歐姆(ohm))或不等(例如,一者為120歐姆,另一者為80歐姆)。上拉電阻(Ru)電連接於上拉電路與輸出入節點Nio間;下拉電阻(Rd)電連接於下拉電路233與輸出入節點(Nio)間。為便於說明,以下實施例並未繪式上拉電阻(Ru)與下拉電阻(Rd)。惟,實際應用時,上拉電阻(Ru)與下拉電阻(Rd)的選用可根據應用的不同而設置。
請參見第3A圖,其係本揭露之輸出入模組的一種實施例之示意圖。以下分別說明前驅動器31a與後驅動器33a的內部元件與連接關係。
在第3A圖的前驅動器31a中,輸入電路LCin為反向器、致能電路LCen為反向器、上拉設定電路LCu為NOR邏輯閘,下拉設定電路LCd為AND邏輯閘。首先,輸入電路LCin將輸入信號IN反向後產生反向輸入信號INb;致能電路LCen則將致能信號EN反向後產生反向致能信號ENb。在第3A圖中,致能電路LCen接收致能信EN並產生反向輸入信號ENb後,將反向輸入信號ENb傳送至上拉設定電路LCu。因此,第3A圖的致能電路LCen相當於第2圖的致能電路LCen1。作為上拉設定電路LCu的NOR邏輯閘接收反向輸入信號INb與反向致能信號ENb後,產生上拉選擇信號Su。作為下拉設定電路LCd的AND邏輯閘接收反向輸入信號INb與致能信號EN後,產生下拉選擇信號Sd。
在第3A圖的後驅動器33a中,上拉電路331a包含上拉電晶 體Mu1、Mu2,下拉電路333a包含下拉電晶體Md1、Md2。其中,上拉電晶體Mu1、Mu2與下拉電晶體Md1、Md2均為NMOS電晶體。
上拉電晶體Mu2的汲極電連接於供應電壓Vdd、閘極接收核心電壓Vcore,源極則電連接於上拉電晶體Mu1的汲極。上拉電晶體Mu1的閘極接收上拉設定電路LCu輸出的上拉選擇信號Su。下拉電晶體Md2的汲極電連接於輸出入節點Nio、閘極接收核心電壓Vcore,源極則電連接於下拉電晶體Md1的汲極。下拉電晶體Md1的閘極接收下拉設定電路LCd輸出的下拉選擇信號Sd。在第3A圖中,無論輸入信號IN與致能信號EN的邏輯位準為何,在後驅動器33a中,因上拉電晶體Mu2與下拉電晶體Md2的閘極均接收核心電壓Vcore。因此,輸出入節點Nio的電壓主要取決於上拉電晶體Mu1與下拉電晶體Md1。
隨著致能信號EN與輸入信號IN的改變,上拉設定電路LCu所產生之上拉選擇信號Su、下拉設定電路LCd所產生之下拉選擇信號Sd,以及下拉電路333a因應上拉選擇信號Su與下拉選擇信號Sd所產生之輸出入接腳IO的電壓也跟著改變。表1彙整與第3A圖的輸出入模組相關的信號。因輸出入節點Nio的電壓主要取決於上拉電晶體Mu1與下拉電晶體Md1的導通與否,表1並未列出上拉電晶體Mu2與下拉電晶體Md2的導通/斷開狀態。
Figure 109143044-A0305-02-0009-1
Figure 109143044-A0305-02-0010-2
如表1所示,在第3A圖中,當致能信號EN為低邏輯位準(EN=0)時,反向致能信號ENb為高邏輯位準(ENb=1)。此時,無論輸入信號IN的邏輯位準為何,作為上拉設定電路LCu的NOR邏輯閘所產生的上拉選擇信號Su維持在低邏輯位準(Su=0),進而使上拉電晶體Mu1為斷開狀態。再者,致能信號EN為低邏輯位準(EN=0)時,無論輸入信號IN的邏輯位準為何,作為下拉設定電路LCd的AND邏輯閘所產生的下拉選擇信號Sd維持在低邏輯位準(Sd=0),進而使下拉電晶體Md1為斷開狀態。換言之,致能信號EN為低邏輯位準(EN=0)時,上拉電路331a與下拉電路333a均未導通。因此,致能信號EN為低邏輯位準(EN=0)時,輸出入接腳IO為高阻抗狀態(IO=Z)。
如表1所示,在第3A圖中,當致能信號EN為高邏輯位準(EN=1)時,反向致能信號ENb為低邏輯位準(ENb=0)。作為上拉設定電路LCu的NOR邏輯閘需判斷反向輸入信號INb的邏輯位準,方能確定所輸出之上拉選擇信號Su的邏輯位準。在此同時,作為下拉設定電路LCd的AND邏輯閘亦需判斷反向輸入信號INb的邏輯位準,方能確定所下拉選擇信號Sd的邏輯位準。
接著說明第3A圖的輸出入模組,處於致能信號EN為高邏輯位準(EN=1)且輸入信號IN為低邏輯位準(IN=0)的情形。此時,反向輸入 信號INb為高邏輯位準(INb=1)。在上拉設定電路LCu中,因為反向輸入信號INb為高邏輯位準(INb=1)的緣故,上拉選擇信號Su為低邏輯位準(Su=0),並使上拉電晶體Mu1斷開。連帶的,上拉電路331a並不影響輸出入接腳IO的電壓。另一方面,在下拉設定電路LCd中,因為反向輸入信號INb為高邏輯位準(INb=1)的緣故,下拉選擇信號Sd為高邏輯位準(Sd=1),則下拉電晶體Md1導通。由於下拉電晶體Md2的閘極接收核心電壓Vcore的緣故,當下拉電晶體Md1導通時,下拉電晶體Md2亦將導通。此時,下拉電路333a將接地電壓Gnd傳導至輸出入接腳IO(IO=Gnd)。
接著說明第3A圖的輸出入模組,處於致能信號EN為高位準(EN=1)且輸入信號IN為高邏輯位準(IN=1)的情形。此時,反向輸入信號INb為低邏輯位準(INb=0)。在上拉設定電路LCu中,若反向輸入信號INb低邏輯位準(INb=0)時,上拉選擇信號Su為高邏輯位準(Su=1),並使上拉電晶體Mu1導通。由於上拉電晶體Mu2的閘極接收核心電壓Vcore的緣故,當上拉電晶體Mu1導通時,上拉電晶體Mu2亦將導通。此時,上拉電路331a將供應電壓Vdd傳到至輸出入接腳IO(IO=Vdd)。另一方面,在下拉設定電路LCd中,因為反向輸入信號INb為低邏輯位準(INb=0)的緣故,下拉選擇信號Sd為低邏輯位準(Sd=0),且下拉電晶體Md1斷開。連帶的,下拉電路333a並不影響輸出入接腳IO的電壓。
請參見第3B圖,其係本揭露之輸出入模組的另一種實施例之示意圖。以下說明前驅動器31b的內部元件與連接關係。
在第3B圖的前驅動器31b中,致能電路LCen為反向器、上拉設定電路LCu為AND邏輯閘,下拉設定電路LCd為NOR邏輯閘。首 先,致能電路LCen將致能信號EN反向後產生反向致能信號ENb。在第3B圖中,致能電路LCen接收致能信EN並產生反向輸入信號ENb後,將反向輸入信號ENb傳送至下拉設定電路LCd。因此,第3B圖的致能電路LCen相當於第2圖的致能電路LCen2。作為上拉設定電路LCu的AND邏輯閘接收輸入信號IN與致能信號EN後,產生上拉選擇信號Su。作為下拉設定電路LCd的NOR邏輯閘接收輸入信號IN與反向致能信號ENb後,產生下拉選擇信號Sd。
第3B圖的後驅動器33b與第3A圖的後驅動器33a具有類似的元件與連線關係。因此,此處不再予以詳述。
隨著致能信號EN與輸入信號IN的改變,上拉設定電路LCu所產生之上拉選擇信號Su、下拉設定電路LCd所產生之下拉選擇信號Sd,以及後驅動器33b因應上拉選擇信號Su與下拉選擇信號Sd所產生之輸出入接腳IO的電壓也跟著改變。表2彙整與第3B圖的輸出入模組相關的信號。因輸出入節點Nio的電壓主要取決於上拉電晶體Mu1與下拉電晶體Md1的導通與否,表2並未列出上拉電晶體Mu2與下拉電晶體Md2的導通/斷開狀態。
Figure 109143044-A0305-02-0012-3
Figure 109143044-A0305-02-0013-4
如表2所示,在第3B圖中,當致能信號EN為低邏輯位準(EN=0)時,無論輸入信號IN的邏輯位準為何,作為上拉設定電路LCu的AND邏輯閘所產生的上拉選擇信號Su維持在低邏輯位準(Su=0),使上拉電晶體Mu1維持在斷開狀態。致能信號EN為低邏輯位準(EN=0)時,反向致能信號ENb為高邏輯位準(ENb=1),作為下拉設定電路LCd的NOR邏輯閘所產生的下拉選擇信號Sd維持在低邏輯位準(Sd=0),使下拉電晶體Md1維持在斷開狀態。換言之,致能信號EN為低邏輯位準(EN=0)時,上拉電路331b與下拉電路333b均未導通。因此,致能信號EN為低邏輯位準(EN=0)時,輸出入接腳IO為高阻抗狀態(IO=Z)。
如表2所示,在第3B圖中,當致能信號EN為高邏輯位準(EN=1)時,反向致能信號ENb為低邏輯位準(ENb=0)。作為上拉設定電路LCu的AND邏輯閘需判斷輸入信號IN的邏輯位準,方能確定上拉選擇信號Su的邏輯位準。在此同時,作為下拉設定電路LCd的NOR邏輯閘需判斷輸入信號IN的邏輯位準,方能確定下拉選擇信號Sd的邏輯位準。
接著說明第3B圖的輸出入模組處於致能信號EN為高位準(EN=1),且輸入信號IN為低邏輯位準(IN=0)的情形。此時,上拉設定電路LCu輸出的上拉選擇信號Su為低邏輯位準(Su=0),並使上拉電晶體Mu1斷開。連帶的,上拉電路331b並不影響輸出入接腳IO的電壓。另一方面,在下拉設定電路LCd中,因為輸入信號IN為低邏輯位準(IN=0)的緣故,下拉選擇信號Sd為高邏輯位準(Sd=1),並使下拉電晶體Md1導通。由於下拉 電晶體Md2的閘極接收核心電壓Vcore的緣故,當下拉電晶體Md1導通時,下拉電晶體Md2亦將導通。此時,下拉電路333b將接地電壓Gnd傳到至輸出入接腳IO(IO=Gnd)。
接著說明第3B圖的輸出入模組處於致能信號EN為高邏輯位準(EN=1),且輸入信號IN為高邏輯位準(IN=1)的情形。此時,上拉設定電路LCu輸出的上拉選擇信號Su為高邏輯位準(Su=1),並使上拉電晶體Mu1導通。由於上拉電晶體Mu2的閘極接收核心電壓Vcore的緣故,當上拉電晶體Mu1導通時,上拉電晶體Mu2亦將導通。此時,上拉電路331b將供應電壓Vdd傳導至輸出入接腳IO(IO=Vdd)。另一方面,在下拉設定電路LCd中,因為輸入信號IN為高邏輯位準(IN=1)的緣故,下拉選擇信號Sd為低邏輯位準(Sd=0),且下拉電晶體Md1斷開。連帶的,下拉電路333b並不影響輸出入接腳IO的電壓。
根據前述說明可以得知,在第3A、3B圖中,致能信號EN為高邏輯位準(EN=1)時,輸出入接腳IO的電壓隨著輸入信號IN的邏輯位準而改變。當輸入信號IN為低邏輯位準(IN=0)時,下拉電路333a、333b將接地電壓Gnd傳導至輸出入接腳IO(IO=Gnd)。或者,當輸入信號IN為高邏輯位準(INb=1)時,上拉電路331a、331b將供應電壓Vdd傳導至輸出入接腳IO(IO=Vdd)。
請參見第4圖,其係本揭露之輸出入模組的流程圖。首先,判斷致能信號EN的邏輯位準是否代表致能(步驟S21)。若致能信號EN代表禁能,便將輸出入接腳IO設為高阻抗狀態(IO=Z)(步驟S23)。在本文中,假設致能信號EN為高邏輯位準(EN=1)時,代表致能;以及,假設致能信號 EN為低邏輯位準(EN=0)時代表禁能。實際應用時,亦可修改為,當致能信號EN的邏輯位準為低邏輯位準(EN=0)時,代表致能;以及,當致能信號EN為高邏輯位準(EN=1)時代表禁能。
若致能信號EN代表致能,則進一步判斷輸入信號IN的位準(步驟S25)。在本文中,假設當輸入信號IN為高邏輯位準(IN=1)時,將輸出入接腳IO的位準設為供應電壓(IO=Vdd)(步驟S29);以及,假設當輸入信號IN為低邏輯位準(IN=L)時,將輸出入接腳IO的電壓設為接地電壓(IO=Gnd)(步驟S27)。實際應用時,亦可修改為,當輸入信號IN為高邏輯位準(IN=1)時,將輸出入接腳IO的電壓設為接地電壓(IO=Gnd);以及,當致能信號EN為低邏輯位準(IN=0)時,將輸出入接腳IO的位準設為供應電壓(IO=Vdd)。
根據本發明的構想,上拉電路231與下拉電路233的組成可能隨著實施例而不同。第3A、3B圖假設後驅動器33a、33b包含上拉電晶體Mu1、Mu2與下拉電晶體Md1、Md2;第5A、5B圖假設後驅動器包含上拉電晶體Mu1與下拉電晶體Md1、Md2;第6A、6B圖假設後驅動器包含上拉電晶體Mu1、Mu2與下拉電晶體Md1。其中,上拉電晶體Mu1的閘極接收上拉選擇信號Su;下拉電晶體Md1的閘極接收拉選擇信號Sd;以及,上拉電晶體Mu2與下拉電晶體Md2的閘極均接收核心電壓Vcore。
請參見第5A、5B圖,其係本發明之輸出入模組採用另一種上拉電路之示意圖。在第5A圖中,前驅動器的設計與第3A圖的前驅動器31a相同。第3A、5A圖的差異為,第3A圖的上拉電路331a包含上拉電晶體Mu1、Mu2,而第5A圖的上拉電路331a僅包含上拉電晶體Mu1。在第5B圖中,前 驅動器的設計與第3B圖相同的前驅動器31a。第3B、5B圖的差異為,第3B圖的上拉電路331b包含上拉電晶體Mu1、Mu2,而第5B圖的上拉電路僅包含上拉電晶體Mu1。
由於第3A圖的上拉電路是否導通供應電壓Vdd與輸出入節點Nio取決於上拉電晶體Mu1,即使第5A、5B圖的上拉電路不包含接收核心電壓Vcore的上拉電晶體Mu2,第5A、5B圖的操作仍類似第3A、3B圖的操作。因此,此處不再詳述第5A、5B圖的操作。
請參見第6A、6B圖,其係本發明之輸出入模組採用另一種下拉電路之示意圖。在第6A圖中,前驅動器的設計與第3A圖的前驅動器31a相同。第3A、6A圖的差異為,第3A圖的下拉電路333b包含下拉電晶體Md1、Md2,而第6A圖的下拉電路僅包含下拉電晶體Md1。在第6B圖中,前驅動器的設計與第3B的前驅動器31b圖相同。第3B、6B圖的差異為,第3B圖的下拉電路333b包含下拉電晶體Md1、Md2,而第6B圖的下拉電路僅包含下拉電晶體Md1。
由於第3B圖的下拉電路333b是否導通接地電壓Gnd與輸出入節點Nio取決於下拉電晶體Md1,即使第6A、6B圖的下拉電路不包含接收核心電壓Vcore的下拉電晶體Md2,第6A、6B圖的操作仍與第3A、3B圖類似。因此,此處不再詳述第6A、6B圖的操作。
前述的實施例均假設當致能信號(EN)為低邏輯位準(EN=0)時,輸出入節點(Nio)為高阻抗狀態(IO=Z);以及,當致能信號(EN)為高邏輯位準(EN=1)時,輸出入節點(Nio)依據輸入信號(IN)的邏輯位準而決定。但在實際應用時,亦可修改為,當致能信號(EN)為高邏輯位準(EN=1)時, 輸出入節點(Nio)為高阻抗狀態(IO=Z);以及,當致能信號(EN)為低邏輯位準(EN=0)時,輸出入節點(Nio)依據輸入信號(IN)的邏輯位準而決定。
在第3A、5A、6A圖中,假設輸入電路LCin為一反向器。反向器產生反向輸入信號(INb)後,再將反向輸入信號(INb)傳送至上拉設定電路LCu與下拉設定電路LCd,並以反向輸入信號(INb)作為上拉設定電路LCu與下拉設定電路LCd的輸入。在第3B、5B、6B圖中,前驅動器並未設置輸入電路LCin,而是直接自控制電路26接收輸入信號(IN)。
與習用技術相較,本揭露的輸出入模組自控制電路26接收的輸入信號IN與致能信號EN,以及前驅動器所產生的上拉選擇信號(Su)與下拉選擇信號(Sd)均為邏輯信號。當這些邏輯信號為高邏輯位準時,其電壓為0.9V;當這些邏輯信號為低邏輯位準時,其電壓為0V。據此,輸出入模組20僅須提供兩種電壓至輸出入接腳IO。控制電路26採用邏輯位準控制輸出入模組20時,因切換操作相對簡便的緣故,亦可簡化對輸出入接腳IO的工作週期設定。
綜上所述,雖然本發明已以實施例揭露如上,然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者,在不脫離本發明之精神和範圍內,當可作各種之更動與潤飾。因此,本發明之保護範圍當視後附之申請專利範圍所界定者為準。
26:控制電路
20:輸出入模組
Vcore:核心電壓
IN:輸入信號
EN:致能信號
LCin:輸入電路
LCen1,LCen2:致能電路
LCu,211:上拉設定電路
LCd,213:下拉設定電路
Su:上拉選擇信號
Sd:下拉選擇信號
21:前驅動器
231:上拉電路
233:下拉電路
23:後驅動器
IO,25:輸出入接腳
Ru:上拉電阻
Rd:下拉電阻
Nio:輸出入節點

Claims (15)

  1. 一種輸出入模組,電連接於一控制電路與一輸出入接腳間,包含:一前驅動器,電連接於該控制電路,其係根據該控制電路所輸出之一輸入信號與一致能信號的邏輯位準而產生一上拉選擇信號與一下拉選擇信號;以及一後驅動器,電連接於該前驅動器與該輸出入接腳,其係依據該上拉選擇信號與該下拉選擇信號而改變該輸出入接腳的電壓,其中該後驅動器係包含:一上拉電路,直接電連接於該前驅動器,其係因應該上拉選擇信號而將一供應電壓選擇性導通至該輸出入接腳;以及,一下拉電路,直接電連接於該前驅動器,其係因應該下拉選擇信號而將一接地電壓選擇性導通至該輸出入接腳,其中該上拉電路與該下拉電路其中的至少一者係自該控制電路接收一核心電壓,其中,當該致能信號為一第一邏輯位準時,該後驅動器將該輸出入接腳設為一高阻抗狀態;以及當該致能信號為一第二邏輯位準時,該後驅動器隨著該輸入信號的邏輯位準而改變該輸出入接腳的電壓,其中該第一邏輯位準與該第二邏輯位準互為反向,且該上拉選擇信號、該下拉選擇信號與該核心電壓均小於該供應電壓。
  2. 如請求項1所述之輸出入模組,其中, 當該致能信號為該第二邏輯位準,且該輸入信號為該第一邏輯位準時,該輸出入接腳係為一第一電壓;以及當該致能信號為該第二邏輯位準,且該輸入信號為該第二邏輯位準時,該輸出入接腳係為一第二電壓。
  3. 如請求項1所述之輸出入模組,其中當該致能信號為該第一邏輯位準時,該上拉選擇信號控制該上拉電路斷開該供應電壓與該輸出入接腳,且該下拉選擇信號控制該下拉電路斷開該接地電壓與該輸出入接腳;以及當該致能信號為該第二邏輯位準時,該上拉選擇信號控制該上拉電路導通該供應電壓與該輸出入接腳,或該下拉選擇信號控制該下拉電路導通該接地電壓與該輸出入接腳。
  4. 如請求項1所述之輸出入模組,其中該上拉電路係包含:一第一上拉電晶體,電連接於該前驅動器與該輸出入接腳,其係自該前驅動器接收該上拉選擇信號,並隨著該上拉選擇信號的邏輯位準而選擇性導通。
  5. 如請求項4所述之輸出入模組,其中該上拉電路更包含:一第二上拉電晶體,電連接於該控制電路、該第一上拉電晶體與該供應電壓,其係自該控制電路接收該核心電壓。
  6. 如請求項1所述之輸出入模組,其中該下拉電路係包含: 一第一下拉電晶體,電連接於該前驅動器與該接地電壓,其係自該前驅動器接收該下拉選擇信號,並隨著該下拉選擇信號的邏輯位準而選擇性導通。
  7. 如請求項6所述之輸出入模組,其中該下拉電路更包含:一第二下拉電晶體,電連接於該控制電路、該第一下拉電晶體與該輸出入接腳,其係自該控制電路接收該核心電壓。
  8. 如請求項1所述之輸出入模組,其中該供應電壓大於該核心電壓。
  9. 如請求項1所述之輸出入模組,其中該後驅動器更包含:一上拉電阻,電連接於該上拉電路與該輸出入接腳間;以及一下拉電阻,電連接於該下拉電路與該輸出入接腳間。
  10. 如請求項1所述之輸出入模組,其中該前驅動器係包含:一上拉設定電路,電連接於該上拉電路,其係依據該輸入信號與該致能信號而產生該上拉選擇信號;以及,一下拉設定電路,電連接於該下拉電路,其係依據該輸入信號與該致能信號而產生該下拉選擇信號。
  11. 如請求項10所述之輸出入模組,其中該上拉設定電路與該下拉設定電路係直接自該控制電路接收該輸入信號。
  12. 如請求項10所述之輸出入模組,其中該前驅動器更包含:一輸入電路,電連接於該控制電路、該上拉設定電路與該下拉設定電路,其係自該控制電路接收該輸入信號並據以產生一反向輸入信號,其中該上拉設定電路與該下拉設定電路係自該輸入電路接收該反向輸入信號。
  13. 如請求項10所述之輸出入模組,其中該前驅動器更包含:一致能電路,電連接於該控制電路,其係將自該控制電路接收的該致能信號反向後,產生一反向致能信號。
  14. 如請求項13所述之輸出入模組,其中,該上拉設定電路係依據該輸入信號與該致能信號而產生該上拉選擇信號;或該上拉設定電路係依據與該輸入信號反向之一反向輸入信號與該反向致能信號而產生該上拉選擇信號。
  15. 如請求項13所述之輸出入模組,其中,該下拉設定電路係依據該輸入信號與該反向致能信號而產生該下拉選擇信號;或該下拉設定電路係依據與該輸入信號反向之一反向輸入信號與該致能信號而產生該下拉選擇信號。
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