JP2004241930A - 出力回路 - Google Patents
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Abstract
【課題】ノイズを低減しかつ高速に動作する出力回路を提供することである。
【解決手段】内部信号を入力して、内部信号の立ち上がり変化後及び立ち下がり変化後にバイアス信号線に電流パスを設けてバイアス信号を供給するバイアス制御部（ＢＣＮＴ）と、バイアス制御部によって供給されるバイアス信号を入力としてバイアス信号線のバイアス信号をホールドするホルダー部（ＨＯＬＤ）と、バイアス信号線のバイアス信号を入力として出力線にバイアスを与える出力部（ＯＴ）とを有する出力回路が提供される。バイアス制御部の内部信号の変化後に設けられる電流パスには、ゲート及びドレインが相互に接続された電界効果トランジスタ又はベース及びコレクタが相互に接続されたバイポーラトランジスタが接続される。
【選択図】 図６
【解決手段】内部信号を入力して、内部信号の立ち上がり変化後及び立ち下がり変化後にバイアス信号線に電流パスを設けてバイアス信号を供給するバイアス制御部（ＢＣＮＴ）と、バイアス制御部によって供給されるバイアス信号を入力としてバイアス信号線のバイアス信号をホールドするホルダー部（ＨＯＬＤ）と、バイアス信号線のバイアス信号を入力として出力線にバイアスを与える出力部（ＯＴ）とを有する出力回路が提供される。バイアス制御部の内部信号の変化後に設けられる電流パスには、ゲート及びドレインが相互に接続された電界効果トランジスタ又はベース及びコレクタが相互に接続されたバイポーラトランジスタが接続される。
【選択図】 図６
Description
【０００１】
【発明の属する技術分野】
本発明は、出力回路に関する。
【０００２】
【従来の技術】
複数の半導体チップをプリント基板等に装着し、これらチップ間相互の情報伝達手段として、例えばシリアルバス配線等を用いる半導体チップのインターフェイス回路がある。その中でも、ＧＴＬ（Ｇｕｎｎｉｎｇ Ｔｒａｎｓｃｅｉｖｅｒ Ｌｏｇｉｃ）バス仕様の様な微小振幅信号や高周波信号を扱う場合の半導体入出力回路がある。
【０００３】
近年の家庭用機器、通信機器および産業用機器に搭載されるシステムは大規模化の一途をたどっており、例えば情報制御処理回路（マイクロコントローラ等）や汎用回路（ＬＣＤドライバ，Ｉ／Ｏポート，ＲＡＭ／ＲＯＭ等）や用途別専用回路（デジタルチューナー回路，信号処理回路等）などの機能回路を１枚のプリント基板上に複数の半導体チップを搭載して構成するのが一般的である。
【０００４】
大規模集積回路の微細化技術により１チップに搭載できる機能回路の規模が飛躍的に増大した今日においても、例えば開発期間や開発費用または技術的に共通の製造プロセスを使用できない等の理由により、今後も当面はこの様な手法を用いる事が考えられる。これら複数の機能回路は、プリント基板上のパターン配線によって相互の情報伝達を行なうが、近年、情報量の増大によりこれらの機能回路及びその周辺装置には、より高速化が要求されている。
【０００５】
この為、情報形式の標準化や情報の符号化等による通信情報の圧縮や、パラレル伝達経路の増設や、シリアル通信速度の高速化等の方法により、機能回路間相互の情報伝達の高速化、効率化が図られてきた。例えば、シリアル通信速度を高速化する場合、バス配線へのデータ出力時に出力バッファのスイッチングにより生じる電源ノイズが大きいと、論理回路の誤動作やアナログ回路の特性悪化を招く要因となる。この影響は、複数の出力バッファによる同時スイッチングによりさらに顕著なものとなる。
【０００６】
よって、従来から、システム構成、情報転送形式に関するＩ２Ｃ（Ｉｎｔｅｒ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）バス仕様や、出力信号の低電圧化、低Ｓｌｅｗ Ｒａｔｅ化により電源ノイズを防止するＧＴＬバス仕様などのバス仕様に準拠して、チップ間通信を行なう事が必要である。
【０００７】
図１３は、一般的な双方向シリアルバス配線によるＧＴＬバス接続例の概略図である。シリアルバス配線１３２は、情報を相互伝達する相互バス配線である。半導体チップに搭載された各機能回路は入力回路と出力回路により構成された入出力回路１３１を介してシリアルバス配線１３２との情報伝達を行なう。この例では、各機能回路に搭載された入出力回路１３１が８ビット分接続されている。バス配線１３２は、終端抵抗ＲＴ１，ＲＴ２を介して、入出力回路１３１に供給される正電源ＶＤＤよりも低電位の終端電圧ＶＴＴに接続されており、負荷容量ＣＴ１，ＣＴ２を介してグランドに接続される。バス配線１３２は、出力バッファ（出力回路）より開放されている時はＶＴＴ電位（論理値のハイレベル（“Ｈ”））となる。
【０００８】
また、バス配線１３２に並列接続されている出力バッファはＮチャネルオープンドレイン（またはＮＰＮオープンコレクタ）回路となっており、これらの出力バッファのどれかを通じてバス配線１３２はグランドＧＮＤに近い低電圧側出力電圧ＶＯＬ（論理値のローレベル（”Ｌ”））電位となる。よって回路構成としてはＡＮＤ（論理積）機能を有する事になる。バス配線１３２上に伝達された論理情報は、入力回路によって各機能回路に選択的に取り込まれる。また、この例では出力回路と入力回路を１つのモジュールとして表記したが、用途に応じてそれぞれ個別に搭載しても構わない。
【０００９】
図１４は、図１３に示す入出力回路１３１に相当する第１の従来技術の回路図である。この回路は、機能回路からシリアルバス配線へ出力信号を出力する出力回路ＯＵＴと、シリアルバス配線から機能回路へ入力信号を入力する入力回路ＩＮから構成されている。また、図１５は図１４の回路の動作波形である。
【００１０】
この回路をシリアルバス配線に接続し、バス配線が他の出力バッファより開放されている場合、内部出力信号Ａの電位がグランド側から正電源側へ（論理値が”Ｌ”から”Ｈ”へ）変化（以下、立ち上がりまたは立ち上げと記す）時は、主出力バッファＮ７が導通状態（以下、ＯＮと記す）からしゃ断状態（以下、ＯＦＦと記す）となり、外部入出力信号ＥＢは終端抵抗を介して終端電圧ＶＴＴに立ち上げられる。この時、信号ＥＢの時間に対する電圧変化の割合の絶対値｜ΔＶ／Δｔ｜（以下、Ｓｌｅｗ Ｒａｔｅと記す）は主に終端抵抗ＲＴ１，ＲＴ２と負荷容量ＣＴ１，ＣＴ２により決定する。この為、内部出力信号Ａの変化が外部出力信号ＥＢに伝達されるまでの論理情報の伝達に要する遅延時間（以下、出力総遅延時間Ｔｄｍａｘと記す）も大きい。
【００１１】
また、内部出力信号Ａの正電源側からグランド側へ（論理値が”Ｈ”から”Ｌ”へ）変化（以下、立ち下がりまたは立ち下げと記す）時は、主出力バッファＮ７がＯＦＦからＯＮとなり、外部入出力信号ＥＢは急峻に低電圧側出力電圧ＶＯＬまで立ち下げられる。この時、信号ＥＢのＳｌｅｗ Ｒａｔｅへの影響は、終端抵抗ＲＴ１，ＲＴ２を介した終端電圧ＶＴＴのバイアスに比べ、主出力バッファＮ７の出力インピーダンスが十分に小さい為、抵抗Ｒ１と容量Ｃ１が支配的となる。
【００１２】
また、容量Ｃ１は、バス配線の外部要因による急峻な電圧変動に対し補正する方向に作用する。例えば、外部入出力信号ＥＢが所望の電圧より正電源ＶＤＤ側に変動した場合、主バイアス信号ＣＡは容量Ｃ１のカップリング動作によってＶＤＤ側へ立ち上げられ、主出力バッファＮ７のゲート及びソース間電圧Ｖｇｓが大きくなる事によりＯＮし、信号ＥＢをＧＮＤ電位側に立ち下げる様に作用する。逆に、信号ＥＢがＧＮＤ側に変動した場合、主出力バッファＮ７はＯＦＦする事となる。
【００１３】
この回路の問題点は、外部入出力信号ＥＢの立ち下がり時のＳｌｅｗ Ｒａｔｅの調整が抵抗Ｒ１と容量Ｃ１のＣＲ時定数による調整のみの為、Ｓｌｅｗ Ｒａｔｅの調整範囲が狭い事である。
【００１４】
Ｓｌｅｗ Ｒａｔｅを小さくすると出力総遅延時間Ｔｄｍａｘが大きくなってしまい、また、Ｓｌｅｗ Ｒａｔｅを大きくすると、出力波形にオーバー（アンダー）シュートが生じ電源ノイズの発生源となっていた。
【００１５】
図１６は、図１４に示す出力回路ＯＵＴに相当する第２の従来技術の回路図である。この回路は、２つの出力バッファを備えており、それぞれを主出力バッファ及び従出力バッファと呼ぶとすると、主出力バッファＮ７は、第１の従来技術（図１４）のＮ７と同様な通常の電気特性仕様の低電圧側出力電流ＩＯＬによりトランジスタサイズが決定される出力バッファであり、従出力バッファＮ８は、それよりさらに出力インピーダンスを下げる目的で並列接続されている。
【００１６】
この回路の出力バッファのトランジスタ能力を決定するには、まず、電気特性仕様の低電圧側出力電流ＩＯＬに基づき主出力バッファＮ７のトランジスタサイズを決定し、その後、外部入出力信号ＥＢの立ち下がりを急峻にする為に出力インピーダンスをさげた場合のトランジスタ能力を決定し、Ｎ７とＮ８の両方でその能力となる様従出力バッファＮ８のトランジスタサイズを決定する。
【００１７】
図１７は、図１６の回路の動作波形である。この回路において、従出力バッファＮ８がＯＮする期間は、従バイアス信号ＣＢがＮチャネルＭＯＳトランジスタＮ８のしきい値電圧（以下、ＶｔｈＮ と記す）より高電位となる期間、すなわち内部出力信号Ａの立ち下がり直後から遅延回路Ｄｅｌａｙにて設定した遅延時間Ｔｄ 経過後までの一瞬の期間のみである。よって、内部出力信号Ａの立ち下がり時のこの期間のみ主出力バッファＮ７と従出力バッファＮ８の両方がＯＮし、出力インピーダンスが低下し外部入出力信号ＥＢのＳｌｅｗ Ｒａｔｅが増大する。その後、通常の出力インピーダンスに戻り、信号ＥＢのＳｌｅｗ Ｒａｔｅも通常となる。
【００１８】
このように内部出力信号Ａの立ち上がり直後だけＳｌｅｗ Ｒａｔｅを大きくし急峻に立ち下げた後、Ｓｌｅｗ Ｒａｔｅを小さくして緩慢にする事によって、出力総遅延時間Ｔｄｍａｘを大きくせずにオーバー（アンダー）シュートを防止する事が出来る。この例では、２つの出力バッファを備えた例を挙げたが、２つ以上の複数の並列接続された出力バッファを用意すれば、より詳細な出力インピーダンスの制御を行ないＳｌｅｗ Ｒａｔｅを最適化する事が出来る。
【００１９】
図１８は、第３の従来技術の出力回路の回路図である。この出力回路の動作は第２の従来技術（図１６）とほぼ同様である。第２の従来技術と異なるのは、従出力バッファＮ８をＯＦＦするタイミングを決める信号を、従出力バッファＮ８のゲート信号からドレイン信号すなわち外部入出力信号ＥＢに変更した点である。信号ＥＢは負荷容量により、従バイアス信号ＣＢより緩慢に変化する為、遅延回路を削除し、センスアンプＩ７の回路しきい値電圧（以下、ＶｔｈＣ と記す）の調整によって出力総遅延時間Ｔｄｍａｘの調整を行なう。
【００２０】
また、外部入出力信号ＥＢをセンスアンプＩ７にフィードバックする事で、バス配線の何らかの外部要因による電圧変動に応じて、出力インピーダンスを補正する事が可能となる。例えば、何らかの原因で信号ＥＢの電位がセンスアンプＩ７の回路しきい値ＶｔｈＣよりＶＤＤ電位側に変動した時、従出力バッファＮ８は主出力バッファＮ７とほぼ同タイミングでＯＮ／ＯＦＦを行なう。逆にＧＮＤ電位側に変動した時、従出力バッファＮ８は常にＯＦＦとなる。
【００２１】
第２及び第３の従来技術の回路における第１の問題点は、所望の出力インピーダンスの変化を考慮しながら、電気特性仕様の低電圧側出力電流ＩＯＬを満たす様に複数の大バッファを用意しなければならない点である。例えば、出力電流ＩＯＬに基づく出力インピーダンスを半分にするには、トランジスタサイズに２倍程度の面積が必要となる。この為、レイアウト面積が大きくなる事が避けられない。
【００２２】
また、Ｓｌｅｗ Ｒａｔｅを小さくする為、より高い出力インピーダンスにしたくても、出力電流ＩＯＬに基づく出力インピーダンスより高く設定する事は出来ない。
【００２３】
これらの回路における第２の問題点は、遅延回路ＤｅｌａｙやセンスアンプＩ７の製造プロセスのバラつきにより トランジスタしきい値電圧Ｖｔｈの余裕（以下Ｖｔｈマージンと記す）が狭くなってしまう点である。従出力バッファＮ８をＯＦＦするタイミングは、外部入出力信号ＥＢがグランドＧＮＤに到達するよりも十分前に設定する必要があるが、第２の従来技術の場合、例えば、しきい値電圧Ｖｔｈが低電位側にバラつくと、出力総遅延時間Ｔｄｍａｘが小さくなり従出力バッファＮ８をＯＦＦするタイミングが早くなると共に、出力バッファのトランジスタ能力が必要以上に大きくなりアンダーシュートが大きくなる。逆に、しきい値電圧Ｖｔｈが高電位側にバラつくと、遅延時間Ｔｄｍａｘが大きくなり、従出力バッファＮ８をＯＦＦするタイミングが遅れアンダーシュートが大きくなる。また、第３の従来技術の場合、ＶｔｈＰ低Ｎ高（ＰチャネルＭＯＳトランジスタのしきい値電圧ＶｔｈＰが低く、ＮチャネルＭＯＳトランジスタのしきい値電圧ＶｔｈＮが高い状態）にて遅延時間Ｔｄｍａｘが小さくなり、また、ＶｔｈＰ高Ｎ低（ＶｔｈＰが高く、ＶｔｈＮが低い状態）にて遅延時間Ｔｄｍａｘが大きくなり第２の従来技術と同様の傾向が生じる。
【００２４】
また、下記の特許文献１〜４が公開されている。
【００２５】
【特許文献１】
特開平９−２０００３３号公報
【特許文献２】
特開平８−２７４６１６号公報
【特許文献３】
米国特許第６，２４２，９４２号公報
【特許文献４】
米国特許第６，１８４，７３０号公報
【００２６】
【発明が解決しようとする課題】
従って、レイアウト面積を増大する事無く、広範囲なＶｔｈマージンでの出力バッファの出力インピーダンス制御が出来ない為、最適なＳｌｅｗ Ｒａｔｅ制御が出来ず、信号の遅延時間の増大や出力波形にオーバー（アンダー）シュートが生じ、電源ノイズの発生源となっていた。よって、回路動作の高速化が困難であった。
【００２７】
本発明の目的は、ノイズを低減しかつ高速に動作する出力回路を提供することである。
【００２８】
【課題を解決するための手段】
本発明の一観点によれば、内部信号を入力して、内部信号の立ち上がり変化後及び立ち下がり変化後にバイアス信号線に電流パスを設けてバイアス信号を供給するバイアス制御部と、バイアス制御部によって供給されるバイアス信号を入力としてバイアス信号線のバイアス信号をホールドするホルダー部と、バイアス信号線のバイアス信号を入力として出力線にバイアスを与える出力部とを有する出力回路が提供される。バイアス制御部の内部信号の変化後に設けられる電流パスには、ゲート及びドレインが相互に接続された電界効果トランジスタ又はベース及びコレクタが相互に接続されたバイポーラトランジスタが接続される。
【００２９】
内部信号の立ち上がり時だけでなく、立ち下がり時についても、バイアス信号線に意図的に電流パスを設けることができるので、出力部の出力インピーダンスを最適化し、最適なＳｌｅｗ Ｒａｔｅ制御を行うことができる。これにより、信号の遅延時間を増加させることなく、出力波形のオーバーシュート及びアンダーシュートを防止でき、電源のノイズを防止できる。また、出力信号の低電圧化及び回路動作の高速化が可能になる。
【００３０】
【発明の実施の形態】
（第１の実施形態）
まず、図１〜図４を参照しながら、本発明の第１の実施形態の原理を説明する。図１３に、一般的な双方向シリアルバス配線によるＧＴＬバス接続例の概略図を示す。図１３の詳細な説明は、上記と同じである。図２は、半導体入出力回路の回路図である。図中、ＩＮは入力回路、ＯＵＴは出力回路である。また、図２は、図１３に示す入出力回路１３１に相当し、図１は、図２の出力回路ＯＵＴの回路構成を示したものである。
【００３１】
図１は、半導体入出力回路の出力回路の構成例を示す概略図である。遅延部ＤＬＹは、内部出力信号Ａに遅延時間を付与した遅延信号ＡＤを出力する。バイアス制御部ＢＣＮＴは、内部出力信号Ａ及び遅延信号ＡＤを入力して、バイアス信号線上にバイアス信号ＣＡを出力する。ホルダー部ＨＯＬＤは、バイアス制御部ＢＣＮＴによって供給されるバイアス信号ＣＡを入力としてバイアス信号線のバイアス信号ＣＡをホールドする。出力部ＯＴは、バイアス信号線のバイアス信号ＣＡを入力として出力線に外部出力信号ＥＢを出力する。出力部ＯＴの出力線は、図１３のシリアルバス配線１３２に接続される。
【００３２】
次に、図２を参照しながら説明する。入力回路ＩＮは、オペアンプＡＭＰ１を有する。オペアンプＡＭＰ１は、外部入出力信号ＥＢを負入力端子に入力し、基準電圧Ｖｒｅｆを正入力端子に入力し、内部入力信号Ｘを出力する。
【００３３】
次に、出力回路ＯＵＴの構成を説明する。インバータＩ１，Ｉ２は遅延部ＤＬＹ、回路ＢＣＮＴはバイアス制御部、回路ＨＯＬＤはホルダー部、回路Ｎ７は出力部、信号Ａは内部出力信号、信号ＡＤ，ＡＤＮは遅延信号、信号ＣＡは主バイアス信号、信号ＥＢは外部入出力信号に相当している。遅延部ＤＬＹは、ＣＭＯＳトランジスタのゲート遅延により入力信号を遅延時間Ｔｄだけ遅らせる遅延回路であり、バイアス制御部ＢＣＮＴは、主バイアス信号ＣＡをバイアスする組み合わせ回路であり、ホルダー部ＨＯＬＤは、センスアンプ（インバータ）Ｉ４，Ｉ５の回路しきい値ＶｔｈＣにより主バイアス信号を再バイアスする回路であり、出力部ＯＴは、主バイアス信号ＣＡのゲート制御によるＮチャネルオープンドレイン出力バッファである。
【００３４】
遅延部ＤＬＹは、インバータＩ１及びＩ２の直列接続であり、偶数個のインバータにより構成される。遅延部ＤＬＹは、内部出力信号Ａに遅延時間を付与した遅延信号ＡＤを出力する。出力部ＯＴは、ＮチャネルＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）Ｎ７を有する。以下、特に断りがない限り、トランジスタは、ＭＯＳＦＥＴを指すものとする。
【００３５】
次に、バイアス制御部ＢＣＮＴの構成を説明する。ＰチャネルＭＯＳトランジスタＰ１は、ゲートが内部出力信号Ａに接続され、ソースが正電源電位ＶＤＤに接続される。ＰチャネルＭＯＳトランジスタＰ２は、ゲートが遅延信号ＡＤに接続され、ソースがトランジスタＰ１のドレインに接続され、ドレインがバイアス信号ＣＡの線に接続される。ＮチャネルＭＯＳトランジスタＮ１は、ゲート及びドレインがバイアス信号ＣＡの線に接続される。ＮチャネルＭＯＳトランジスタＮ２は、ゲートが内部出力信号Ａに接続され、ソースがグランドＧＮＤに接続され、ドレインがトランジスタＮ１のソースに接続される。
【００３６】
インバータＩ３は、遅延信号ＡＤを論理反転した信号ＡＤＮを出力する。ＰチャネルＭＯＳトランジスタＰ３は、ゲートが内部出力信号Ａに接続され、ソースが正電源電位ＶＤＤに接続される。ＰチャネルＭＯＳトランジスタＰ４は、ゲートが信号ＡＤＮに接続され、ソースがトランジスタＰ３のドレインに接続され、ドレインがバイアス信号ＣＡの線に接続される。ＮチャネルＭＯＳトランジスタＮ３は、ゲートが信号ＡＤＮに接続され、ドレインがバイアス信号ＣＡの線に接続される。ＮチャネルＭＯＳトランジスタＮ４は、ゲートが内部出力信号Ａに接続され、ソースがグランドＧＮＤに接続され、ドレインがトランジスタＮ３のソースに接続される。
【００３７】
次に、ホルダー部ＨＯＬＤの構成を説明する。センスアンプ（インバータ）Ｉ４及びＩ５は、バイアス信号ＣＡの論理反転信号を出力する。ＰチャネルＭＯＳトランジスタＰ５は、ゲートがインバータＩ４の出力に接続され、ソースが正電源電位ＶＤＤに接続される。ＰチャネルＭＯＳトランジスタＰ６は、ゲートが内部出力信号Ａに接続され、ソースがトランジスタＰ５のドレインに接続され、ドレインがバイアス信号ＣＡの線に接続される。ＮチャネルＭＯＳトランジスタＮ５は、ゲートが内部出力信号Ａに接続され、ドレインがバイアス信号ＣＡの線に接続される。ＮチャネルＭＯＳトランジスタＮ６は、ゲートがインバータＩ５の出力に接続され、ソースがグランドＧＮＤに接続され、ドレインがトランジスタＮ５のソースに接続される。
【００３８】
トランジスタＮ７は、ゲートがバイアス信号ＣＡの線に接続され、ソースがグランドＧＮＤに接続され、ドレインが外部入力信号ＥＢの線に接続される。
【００３９】
図３は、図２の出力回路ＯＵＴの動作波形、図４は、各機能回路の状態を示す。以下、図２、図３、図４を用いて回路動作を説明する。
【００４０】
まず、図３の期間Ｉにおいて、内部出力信号Ａが立ち上がると、トランジスタＰ２，Ｐ５，Ｎ２，Ｎ３，Ｎ４，Ｎ５がオン（ＯＮ）し、その他のトランジスタがオフする。ただし、トランジスタＮ１は、ゲート及びドレインが相互に接続されているので、オン／オフの切り替えは生じない。トランジスタＮ３，Ｎ４の電流パスがバイアス信号ＣＡの線に対して導通する。主バイアス信号ＣＡは、ＧＮＤ側へ急峻に立ち下げられる。すると、主出力バッファＮ７は、短い遅延時間でオフ（ＯＦＦ）し始め、外部入出力信号ＥＢは終端抵抗ＲＴ１，ＲＴ２を介して正電源ＶＴＴ側へ立ち上がり始める。ここで、バイアス信号ＣＡがＧＮＤ（ローレベル）へ到達する前（好ましくは、トランジスタＮ１のしきい値電圧ＶｔｈＮに到達する前）に期間ＩＩに切り替える。
【００４１】
次に、期間ＩＩにおいて、信号Ａの立ち上がり変化が遅延回路Ｉ１，Ｉ２を介して遅延信号ＡＤ，ＡＤＮに伝わると、トランジスタＮ３がＯＦＦし、主バイアス信号ＣＡはＮチャネルＭＯＳトランジスタＮ２とゲート及びドレイン間を接続し飽和領域で動作させたＮチャネルＭＯＳトランジスタＮ１の電流パスのみでバイアスされる。トランジスタＮ１は、ゲート及びドレインが相互に接続されているので、主バイアス信号ＣＡはトランジスタＮ１のしきい値電圧ＶｔｈＮ近傍の電位で一旦安定する。すると、主出力バッファＮ７の出力インピーダンスは高い状態となる。この結果、信号ＥＢのＳｌｅｗ Ｒａｔｅは小さくなり、オーバーシュートを防止する事が出来る。
【００４２】
次に、期間ＩＩＩにおいて、主バイアス信号ＣＡの電位が、センスアンプＩ５の回路しきい値ＶｔｈＣを下回るとトランジスタＮ６がＯＮし、トランジスタＮ５，Ｎ６の電流パスがバイアス信号ＣＡの線に対して導通する。すると、主バイアス信号ＣＡは最終的にＧＮＤ電位にホールドされる。よって、主出力バッファＮ７は完全にＯＦＦし、信号ＥＢはＶＴＴ電位（ハイレベル）となる。
【００４３】
次に、期間ＩＶにおいて、信号Ａが立ち下がると、トランジスタＰ３，Ｐ４がＯＮし、トランジスタＮ２，Ｎ５がＯＦＦする。トランジスタＰ３，Ｐ４の電流パスがバイアス信号ＣＡの線に対して導通するので、主バイアス信号ＣＡはＶＤＤ側へ立ち上げられる。主出力バッファＮ７は短い遅延時間でＯＮし始め、信号ＥＢはＧＮＤ側へ立ち下がり始める。
【００４４】
次に、期間Ｖにおいて、信号Ａの立ち下がり変化が遅延回路Ｉ１，Ｉ２を介して遅延信号ＡＤ，ＡＤＮに伝わると、トランジスタＰ４がＯＦＦ、トランジスタＰ２がＯＮする。トランジスタＰ１，Ｐ２の電流パスがバイアス信号ＣＡの線に対して導通するので、主バイアス信号ＣＡはトランジスタＰ２とトランジスタ能力の小さいトランジスタＰ１を介し緩慢にＶＤＤ側へ立ち上げられる。主出力バッファＮ７は徐々にＯＮし始め、信号ＥＢは更にＧＮＤ電位に近づく。この結果、信号ＥＢのＳｌｅｗ Ｒａｔｅは小さくなりアンダーシュートを防止する事が出来る。
【００４５】
次に、期間ＶＩにおいて、主バイアス信号ＣＡの電位が、センスアンプＩ４の回路しきい値ＶｔｈＣを上回るとトランジスタＰ５がＯＮする。トランジスタＰ１，Ｐ２の電流パスに加えて、トランジスタＰ５，Ｐ６の電流パスがバイアス信号ＣＡの線に対して導通するので、主バイアス信号ＣＡは最終的に正電源電位ＶＤＤとなる。よって、主出力バッファＮ７は完全にＯＮし、信号ＥＢは低電圧側出力電圧ＶＯＬすなわち主出力バッファＮ７のドレイン及びソース間電圧Ｖｄｓ（ローレベル）となる。
【００４６】
この回路方式の第１の特徴は、外部入出力信号ＥＢをバイアスする主出力バッファＮ７の出力インピーダンスの調整を、ゲートバイアスにて行なう点である。この為、大バッファを複数用意する必要は無く、低電圧側出力電流ＩＯＬを満足する為に必要な出力バッファのみを用意すればよく、レイアウト面積を小さくする事が可能である。バイアス制御部とホルダー部の回路構成が、多少複雑になるが、出力バッファに比べレイアウト面積が十分に小さい為、問題とはならない。例えば、データ入出力ポート等の機能回路の様にバス配線に多くの入出力回路を並列接続しなければならない場合、このレイアウト面積の縮小化は特に大きなメリットとなる。
【００４７】
この回路方式の第２の特徴は、主出力バッファの最終的なゲート電位を、ホルダー部にて決定する点である。オーバー（アンダー）シュート防止の為、バイアス制御部により電圧変化の緩慢となった主バイアス信号ＣＡの電位が、センスアンプの回路しきい値ＶｔｈＣに到達するまでの時間は、センスアンプの調整により、通常の遅延回路で設定する遅延時間よりも十分長く設定する事が可能であり、外部入出力信号ＥＢのＳｌｅｗ Ｒａｔｅを非常に広範囲に調整する事が出来る。センスアンプは、ＰチャネルとＮチャネルの一対のＭＯＳトランジスタで構成される反転回路であり、回路しきい値ＶｔｈＣはこれらのトランジスタ能力の比によって簡単に調整する事が出来る。例えば、回路しきい値ＶｔｈＣを正電源側にシフトするにはＰチャネルＭＯＳトランジスタの能力を大きくし、グランド側にシフトするにはＮチャネルＭＯＳトランジスタの能力を大きくすれば良い。この為、終端電源ＶＴＴ、終端抵抗、負荷容量及び、バス配線の特性インピーダンスＺ０等の伝送線路パラメータ等の条件に応じたオーバー（アンダー）シュートの防止が容易となる。
【００４８】
この回路方式の第３の特徴は、外部入出力信号ＥＢの立ち上がり時と立ち上がり時のＳｌｅｗ Ｒａｔｅをそれぞれ別々に最適化設計する事が可能な点である。信号ＥＢの立ち上がり時は、主出力バッファＮ７をＯＦＦし、バス配線の電位が終端抵抗を介し終端電圧ＶＴＴに立ち上げられる動作であるのに対し、ＥＢの立ち下がり時は、主出力バッファＮ７をＯＮし、主出力バッファＮ７の低電圧側出力電流ＩＯＬによって低電圧側出力電圧ＶＯＬに立ち下げられる動作である。また、一般的に正電源ＶＤＤは終端電圧ＶＴＴより正側に高電位である為、正電源電位ＶＤＤからしきい値電圧ＶｔｈＮ近傍までの電位差としきい値電圧ＶｔｈＮからＧＮＤまでの電位差が大きく異なる為、信号ＥＢの立ち上がり時と立ち下がり時で、主バイアス信号ＣＡに必要となる動作波形の形状が異なる。この主バイアス信号ＣＡに要求される動作波形を、内部出力信号Ａと内部出力信号Ａの遅延信号とホルダー部によるバイアスという３つのタイミングによって、外部入出力信号ＥＢの立ち上がり時はバイアス制御部ＢＣＮＴとホルダー部ＨＯＬＤのＮチャネル側、信号ＥＢの立ち下がり時はバイアス制御部ＢＣＮＴとホルダー部ＨＯＬＤのＰチャネル側、の最適化設計を行なう事により実現するものである。
【００４９】
なお、上記では、バイアス制御部とホルダー部に貫通電流パスが極力生じない様、入力波形の組み合わせを考慮したが、一時的に貫通電流を流し主バイアス信号ＣＡをＶＤＤ及びＧＮＤ間の任意の電位に設定する事も可能である。また、バイアス制御部の入力に信号Ａと遅延信号ＡＤ，ＡＤＮという２種類の異なるタイミングの信号を使用したが、さらに異なるタイミングを設ける事でより多様な制御が可能となる。また、出力バッファがＮチャネルオープンドレインの場合だけでなく、ＣＭＯＳやバイポーラトランジスタを用いたプッシュプル型の回路においても容易に応用出来る事は明らかである。さらに、特にプリント基板上のパターン配線へのバイアスに限定するものではなく、例えば、半導体チップ内の配線のバイアスにも適用する事が出来る。また、シリアルバス配線に限定するものでもなく、一般信号配線にも適用する事が出来る事は言うまでもない。
【００５０】
以上のように、遅延回路によって発生した複数のタイミングの信号によるバイアス制御と、ゲート信号の電位によってさらにバイアスを行なう事によって、出力バッファのゲート信号を最適化し、出力バッファの出力インピーダンス制御を最適化すると良い。
【００５１】
出力バッファのゲート信号を複数のタイミングによってバイアスを行なって最適化する事によって出力バッファの出力インピーダンス制御を最適化する為、出力回路のレイアウト面積を増大する事なく、広範囲なしきい値電圧Ｖｔｈマージンにて、プリント基板上のパターン配線によって伝達されるシリアルバス信号の最適なＳｌｅｗ Ｒａｔｅ制御が可能となる。従って、信号の出力総遅延時間Ｔｄｍａｘを増大する事なく出力波形のオーバー（アンダー）シュートを防止し、回路動作を高速化する事が可能となる。
【００５２】
次に、図２の出力回路ＯＵＴの問題点を説明する。図２の出力回路ＯＵＴでは、出力電圧Ａの立ち上り時に、ＮチャネルトランジスタＮ７のゲート電圧を、一旦、しきい値電圧ＶｔｈＮ近傍でバイアスする期間を設ける事によって、立ち上がり時にオーバーシュートを抑制する事が可能であるが、立ち下がり時はＰチャネルトランジスタのゲートバイアスを制御する為、しきい値電圧ＶｔｈＮ近傍でバイアスする期間を設ける事が困難であった。その為、トランジスタＮ７の出力インピーダンスを最適化出来ず、アンダーシュート抑制と遅延時間低減のトレードオフとなり、回路調整が困難になる。
【００５３】
次に、図５〜図８を参照しながら、本実施形態による出力回路ＯＵＴを説明する。図５は、半導体入出力回路の出力回路の構成例を示す概略図である。図５は、図１のバイアス制御部ＢＣＮＴ内に電流パスＰＴＨを追加した以外は図１と同じである。図６は、半導体入出力回路の回路図である。図５は、図６の出力回路ＯＵＴの回路構成を示したものである。図６の回路は、図２に対して、電流パスＰＴＨを追加したものである。
【００５４】
図６を参照しながら、電流パスＰＴＨの構成を説明する。インバータＩ１１は、バイアス信号ＣＡを論理反転した信号を出力する。ＮチャネルＭＯＳトランジスタＮ１１は、ゲート及びドレインがバイアス信号ＣＡの線に接続され、バイアス信号ＣＡの線にしきい値電圧ＶｔｈＮを与えるためのものである。ＮチャネルＭＯＳトランジスタＮ１２は、ゲートがインバータＩ１１の出力に接続され、ドレインがトランジスタＮ１１のソースに接続される。ＮチャネルＭＯＳトランジスタＮ１３は、ゲートが信号ＡＤＮに接続され、ドレインがトランジスタＮ１２のソースに接続され、ソースがグランドＧＮＤに接続される。
【００５５】
図７は、図６の出力回路ＯＵＴの動作波形、図８は、各機能回路の状態を示す。図８は、図４の状態に、トランジスタＮ１１，Ｎ１２，Ｎ１３の状態を追加したものである。その他のトランジスタについては、図４及び図８は同じである。トランジスタＮ１１は、ゲート及びドレインが相互に接続されているので、オン／オフの切り替えは生じない。トランジスタＮ１２，Ｎ１３は、期間Ｉ及び期間Ｖにおいて同時にオンする。すなわち、トランジスタＮ１１，Ｎ１２，Ｎ１３の電流パスＰＴＨは、期間Ｉ及びＶにて、バイアス信号ＣＡの線に対して導通する。それ以外の期間では、図６の回路と図２の回路の動作は同じである。
【００５６】
期間Ｉでは、電流パスＰＴＨの他に、トランジスタＮ３，Ｎ４の電流パスもバイアス信号ＣＡの線に対して導通しているため、図６の回路と図２の回路の動作がほぼ同じである。なお、期間Ｉでは、電流パスＰＴＨを導通させる必然性はない。後に、第２の実施形態では、期間Ｉでは電流パスＰＴＨを導通させない回路を示す。
【００５７】
期間Ｖでは、トランジスタＰ１，Ｐ２の電流パス及びトランジスタＮ１１，Ｎ１２，Ｎ１３の電流パスがバイアス信号ＣＡの線に対して導通する。その結果、その電流パスには、図６に示す電流６０が流れる。ただし、トランジスタＮ１１は、ゲート及びドレインが相互に接続されているので、図７のエリア７１に示すように、バイアス信号ＣＡがトランジスタＮ１１のしきい値電圧ＶｔｈＮになる。
【００５８】
なお、同一半導体プロセスにより出力回路を製造すれば、ＮチャネルＭＯＳトランジスタＮ１，Ｎ１１，Ｎ７のしきい値電圧ＶｔｈＮはほぼ同じになる。これにより、期間ＩＩ及びＶでは、信号ＥＢは、Ｓｌｅｗ Ｒａｔｅが小さくなり、オーバーシュートを防止する事が出来る。
【００５９】
より具体的に説明する。期間ＩＶにおいて、トランジスタＰ３，Ｐ４の電流パスがバイアス信号ＣＡの線に対して導通し、主バイアス信号ＣＡは、ＶＤＤ側へ急峻に立ち上げられる。すると、主出力バッファＮ７は、短い遅延時間でオンし始め、外部入出力信号ＥＢは低電圧側出力電圧ＶＯＬへ立ち下がり始める。ここで、バイアス信号ＣＡがＶＤＤ（ハイレベル）へ到達する前（好ましくは、トランジスタＮ１１のしきい値電圧ＶｔｈＮに到達する前）に期間Ｖに切り替える。
【００６０】
次に、期間Ｖでは、トランジスタＰ１，Ｐ２の電流パス及びトランジスタＮ１１，Ｎ１２，Ｎ１３の電流パスがバイアス信号ＣＡの線に対して導通する。トランジスタＮ１１は、ゲート及びドレイン間が接続されて飽和領域で動作するので、図７のエリア７１に示すように、主バイアス信号ＣＡはトランジスタＮ１１のしきい値電圧ＶｔｈＮ近傍の電位で安定する。すると、主出力バッファＮ７の出力インピーダンスは高い状態となる。この結果、図７のエリア７２に示すように、信号ＥＢのＳｌｅｗ Ｒａｔｅは小さくなり、アンダーシュートを防止する事が出来る。
【００６１】
次に、期間ＶＩにおいて、主バイアス信号ＣＡの電位が、センスアンプＩ４の回路しきい値ＶｔｈＣを上回るとトランジスタＰ５，Ｐ６がＯＮする。トランジスタＰ１，Ｐ２の電流パスに加えて、トランジスタＰ５，Ｐ６の電流パスがバイアス信号ＣＡの線に対して導通するので、主バイアス信号ＣＡは最終的に正電源電位ＶＤＤとなる。よって、主出力バッファＮ７は完全にＯＮし、信号ＥＢは低電圧側出力電圧ＶＯＬすなわちＮ７のドレイン及びソース間電圧Ｖｄｓ（ローレベル）となる。
【００６２】
ここで、インバータＩ４及びＩ５を１個のインバータにしてもよい。その１個のインバータは、バイアス信号ＣＡの論理反転信号をトランジスタＰ５及びＮ６のゲートに出力する。この場合、期間ＩＩＩ及びＶＩの開始タイミングを決めるための回路しきい値ＶｔｈＣが同じになる。ただし、図６に示すように、２個のインバータＩ４，Ｉ５を設けることにより、インバータＩ４及びＩ５の回路しきい値ＶｔｈＣに応じて、それぞれ期間ＩＩＩ及びＶＩのホールド開始タイミングの信号レベルを別個に制御できる利点がある。
【００６３】
なお、図６の電流パスＰＴＨが導通すると、電流が消費されることになる。しかし、電流パスＰＴＨを構成するトランジスタＮ１１〜Ｎ１３はトランジスタＮ７に比べてサイズが小さいので、電流パスＰＴＨを流れる電流は小さい。さらに、電流パスＰＴＨが導通になる期間は極めて短い。したがって、電流パスＰＴＨの消費電流は極めて小さくて済む。
【００６４】
図９（Ａ）〜（Ｃ）は、ＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ Ｐｒｏｇｒａｍ ｗｉｔｈ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｅｍｐｈａｓｉｓ）によるシミュレーション電圧波形を示す。縦軸は電圧、横軸は時間を示す。図９（Ａ）は、内部出力信号Ａの電圧波形を示す。
【００６５】
図９（Ｂ）は、バイアス信号ＣＡの電圧波形を示す。波形９１が図６の回路のバイアス信号ＣＡ、波形９２が図２の回路のバイアス信号ＣＡである。内部出力信号Ａの立ち下がり時及びその後において、波形９１は、一旦、しきい値電圧ＶｔｈＮに安定させるので、波形９２に比べて立ち上がりを遅くできる。
【００６６】
図９（Ｃ）は、外部入出力信号ＥＢの電圧波形を示す。波形９３が図６の回路の外部入出力信号ＥＢ、波形９４が図２の回路の外部入出力信号ＥＢである。内部出力信号Ａの立ち下がり時及びその後において、波形９３は、波形９４に比べて立ち下がりを遅くして（Ｓｌｅｗ Ｒａｔｅを小さくして）、アンダーシュートを抑制することができる。
【００６７】
本実施形態によれば、高電位ＶＴＴ側に終端接続したバス配線に信号出力する複数のＮチャネルオープンドレイン出力バッファＮ７を用いる。その際、内部出力電圧Ａの立ち上がり時だけでなく、立ち下がり時についても、意図的に電流パスを発生し、ＮチャネルバッファＮ７のゲート電圧を、一旦、しきい値電圧ＶｔｈＮ近傍でバイアスする期間ＩＩ及びＶを設ける事によって、出力バッファＮ７の出力インピーダンスを最適化し、遅延時間を増大する事なく、オーバーシュート及びアンダーシュートを抑制する事が出来る。よって、出力電圧ＥＢの立ち上がり時と立ち下がり時両方の電源ノイズを生じる事なく、バス信号の低電圧化及び高速化が可能となる。
【００６８】
（第２の実施形態）
図１０は、本発明の第２の実施形態による出力回路ＯＵＴの回路図である。図１０の出力回路は、図６の出力回路ＯＵＴに回路１００を追加したものである。追加回路１００は、ＮチャネルＭＯＳトランジスタＮ１４である。トランジスタＮ１４は、ゲートがインバータＩ１の出力に接続され、ドレインがトランジスタＮ１３のソースに接続され、ソースがグランドＧＮＤに接続される。
【００６９】
図１１は、図１０の出力回路の各機能回路の状態を示す。図１１の状態は、図８の状態にトランジスタＮ１４の状態を追加したものである。トランジスタＮ１４は、期間ＩＶ，Ｖ，ＶＩのみオンになる。その結果、トランジスタＮ１１，Ｎ１２，Ｎ１３，Ｎ１４の電流パスは、期間Ｖのみにおいて、バイアス信号ＣＡの線に対して導通する。図８では、電流パスＰＴＨを期間Ｉ及びＶにおいて導通させていたが、図１１に示すように、その電流パスを期間Ｖのみ導通させれば十分である。
【００７０】
（第３の実施形態）
図１２は、本発明の第３の実施形態による出力回路ＯＵＴの回路図である。図１２の出力回路は、図６の出力回路ＯＵＴに回路１２０を追加したものである。追加回路１２０の構成を説明する。ディレイインバータＩ２Ｄは、信号ＡＤを遅延及び論理反転した信号ＡＤＤを出力する。トランジスタＮ１３のゲートは、信号ＡＤＤを入力する。ＰチャネルＭＯＳトランジスタＰ３Ｄは、ゲートが内部出力信号Ａに接続され、ソースが正電源電位ＶＤＤに接続される。ＰチャネルＭＯＳトランジスタＰ４Ｄは、ゲートが信号ＡＤＤに接続され、ソースがトランジスタＰ３Ｄのドレインに接続され、ドレインがバイアス信号ＣＡの線に接続される。ＮチャネルＭＯＳトランジスタＮ３Ｄは、ゲートが信号ＡＤＤに接続され、ドレインがバイアス信号ＣＡの線に接続される。ＮチャネルＭＯＳトランジスタＮ４Ｄは、ゲートが内部出力信号Ａに接続され、ソースがグランドＧＮＤに接続され、ドレインがトランジスタＮ３Ｄのソースに接続される。
【００７１】
図６の回路では、内部出力信号Ａと、内部出力信号 Ａを一定時間Ｔｄｘだけ遅延させた信号ＡＤの２種類の変化タイミングにてバイアス制御部ＢＣＮＴを制御している。これに対し、図１２の回路では、内部出力信号Ａと、内部出力信号Ａを一定時間Ｔｄｙだけ遅延させた信号ＡＤと、信号ＡＤを一定時間Ｔｄｚだけ遅延させた信号ＡＤＤの３種類の変化タイミングにてバイアス制御部ＢＣＮＴを制御している。これにより、図７の期間Ｉ及びＩＶにおいてバイアス信号ＣＡを、より細分化したタイミング及びバイアスで制御する事が可能となる。
【００７２】
すなわち、バイアス制御部ＢＣＮＴは、内部出力信号Ａの変化後の期間Ｉ，ＩＶの電流パス及びその遅延時間後の期間ＩＩ，Ｖの電流パスの他に、その時間の間にバイアス信号ＣＡの線にさらに別の電流パスを設けてバイアス信号を供給することができる。
【００７３】
なお、上記の第１〜第３の実施形態では、２種類及び３種類のタイミングにおける例を示したが、電圧及び遅延時間に応じてタイミングをさらに細分化または調整が可能である。
【００７４】
また、第１〜第３の実施形態において、主出力バッファＮ７をＰチャネルＭＯＳトランジスタにしてもよい。その場合、トランジスタの極性をすべて逆にすればよい。
【００７５】
また、トランジスタは、ＭＯＳ電界効果トランジスタに限らず、バイポーラトランジスタにしてもよい。その場合、Ｎチャネル及びＰチャネルＭＯＳ電界効果トランジスタは、それぞれＮＰＮ及びＰＮＰバイポーラトランジスタに置き換えればよい。ゲート及びドレインを相互接続したトランジスタＮ１及びＮ１１は、ベース及びコレクタを相互接続したバイポーラトランジスタにすればよい。
【００７６】
また、トランジスタＮ７のゲートは、トランジスタＮ１，Ｎ１１がしきい値電圧ＶｔｈＮに制御するバイアス信号ＣＡを入力するので、トランジスタＮ１，Ｎ１１及びＮ７は、同一極性の電界効果トランジスタ又はバイポーラトランジスタであることが好ましく、特にＮチャネルＭＯＳ電界効果トランジスタであることが好ましい。
【００７７】
上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００７８】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
【００７９】
（付記１）内部信号を入力して、前記内部信号の立ち上がり変化後及び立ち下がり変化後にバイアス信号線に電流パスを設けてバイアス信号を供給するバイアス制御部と、
前記バイアス制御部によって供給されるバイアス信号を入力として前記バイアス信号線のバイアス信号をホールドするホルダー部と、
前記バイアス信号線のバイアス信号を入力として出力線にバイアスを与える出力部とを有し、
前記バイアス制御部の内部信号の変化後に設けられる電流パスには、ゲート及びドレインが相互に接続された電界効果トランジスタ又はベース及びコレクタが相互に接続されたバイポーラトランジスタが接続される出力回路。
（付記２）さらに、前記内部信号に遅延時間を付与した遅延信号を出力する遅延部を有し、
前記バイアス制御部は、前記内部信号及び前記遅延信号を入力して、前記内部信号の変化後かつその前記遅延時間経過前にバイアス信号線に別の電流パスを設けてバイアス信号を供給する付記１記載の出力回路。
（付記３）前記出力部は、情報を相互伝達する相互バス配線にバイアスを与える付記１記載の出力回路。
（付記４）前記電流パスには、ゲート及びドレインが相互に接続されたＭＯＳ電界効果トランジスタが接続される付記１記載の出力回路。
（付記５）前記ＭＯＳ電界効果トランジスタは、前記バイアス信号線のバイアス信号を該電界効果トランジスタのしきい値電圧にする付記４記載の出力回路。
（付記６）前記出力部は、１個のＭＯＳ電界効果トランジスタで構成される付記４記載の出力回路。
（付記７）前記バイアス制御部は、前記内部信号の変化後の電流パス及び前記遅延時間後の電流パスの他に、その時間の間に前記バイアス信号線にさらに別の電流パスを設けてバイアス信号を供給する付記２記載の出力回路。
（付記８）前記ホルダー部は、前記バイアス信号を入力するインバータを有し、該インバータの回路しきい値に応じて前記バイアス信号をホールドする付記１記載の出力回路。
（付記９）前記ホルダー部は、前記バイアス信号を入力する２個のインバータを有し、該２個のインバータの回路しきい値に応じてそれぞれ前記バイアス信号の立ち上がり時及び立ち下がり時にホールドする信号レベルが決まる付記１記載の出力回路。
（付記１０）前記出力部は、電界効果トランジスタ又はバイポーラトランジスタで構成される付記１記載の出力回路。
（付記１１）前記出力部は、１個のＭＯＳ電界効果トランジスタで構成される付記１記載の出力回路。
（付記１２）前記バイアス制御部において、前記内部信号の変化後にバイアス信号線に設けられる第１の電流パスは、前記バイアス信号線をローレベル又はハイレベルに接続し、前記遅延時間後にバイアス信号線に設けられる第２の電流パスは、前記バイアス信号線を前記ゲート及びドレインが相互に接続されたＭＯＳ電界効果トランジスタに接続する付記４記載の出力回路。
（付記１３）前記バイアス制御部は、前記バイアス信号線に前記第１の電流パスを設けた後に前記バイアス信号線がローレベル又はハイレベルに到達する前に、前記バイアス信号線に前記第２の電流パスを設ける付記１２記載の出力回路。
（付記１４）前記バイアス制御部は、前記バイアス信号線に前記第１の電流パスを設けた後に前記バイアス信号線が前記ＭＯＳ電界効果トランジスタのしきい値電圧に到達する前に、前記バイアス信号線に前記第２の電流パスを設ける付記１２記載の出力回路。
（付記１５）前記バイアス制御部は、前記バイアス信号線に前記第２の電流パスを設けることにより、前記バイアス信号線のバイアス信号を前記電界効果トランジスタのしきい値電圧にする付記１４記載の出力回路。
（付記１６）前記バイアス制御部の電流パスのＭＯＳ電界効果トランジスタ及び前記出力部のＭＯＳ電界効果トランジスタは、同一極性の電界効果トランジスタである付記６記載の出力回路。
（付記１７）前記バイアス制御部の電流パスのＭＯＳ電界効果トランジスタ及び前記出力部のＭＯＳ電界効果トランジスタは、ＮチャネルＭＯＳ電界効果トランジスタである付記１６記載の出力回路。
（付記１８）前記バイアス制御部において、前記内部信号の立ち上がり変化後にバイアス信号線に設ける電流パスと前記内部信号の立ち下がり変化後にバイアス信号線に設ける電流パスとは異なる電流パスである付記１記載の出力回路。
（付記１９）前記遅延部は、偶数個のインバータを含む付記２記載の出力回路。
（付記２０）前記出力部は、ＧＴＬ（Ｇｕｎｎｉｎｇ Ｔｒａｎｓｃｅｉｖｅｒ Ｌｏｇｉｃ）バス配線にバイアスを与える付記１記載の出力回路。
【００８０】
【発明の効果】
以上説明したように、内部信号の立ち上がり時だけでなく、立ち下がり時についても、バイアス信号線に意図的に電流パスを設けることができるので、出力部の出力インピーダンスを最適化し、最適なＳｌｅｗ Ｒａｔｅ制御を行うことができる。これにより、信号の遅延時間を増加させることなく、出力波形のオーバーシュート及びアンダーシュートを防止でき、電源のノイズを防止できる。また、出力信号の低電圧化及び回路動作の高速化が可能になる。
【図面の簡単な説明】
【図１】半導体入出力回路の出力回路の構成を示す概略図である。
【図２】半導体入出力回路の回路図である。
【図３】図２の出力回路の動作を示す波形図である。
【図４】図２の各機能回路の状態を示す図である。
【図５】半導体入出力回路の出力回路の構成を示す概略図である。
【図６】半導体入出力回路の回路図である。
【図７】図６の出力回路の動作を示す波形図である。
【図８】図６の各機能回路の状態を示す図である。
【図９】図９（Ａ）〜（Ｃ）はＳＰＩＣＥによるシミュレーション電圧波形を示す図である。
【図１０】出力回路の回路図である。
【図１１】図１０の出力回路の各機能回路の状態を示す図である。
【図１２】出力回路の回路図である。
【図１３】バス接続例の概略図である。
【図１４】第１の従来技術の回路図である。
【図１５】第１の従来技術の動作波形を示す図である。
【図１６】第２の従来技術の回路図である。
【図１７】第２の従来技術の動作波形を示す図である。
【図１８】第３の従来技術の回路図である。
【符号の説明】
ＡＭＰ１ オペアンプ
ＢＣＮＴ バイアス制御部
Ｃ１ 容量
ＣＴ１，ＣＴ２ 負荷容量
Ｄｅｌａｙ 遅延回路
ＨＯＬＤ ホルダー部
Ｉ１，Ｉ２ 遅延回路
Ｉ３，Ｉ６，Ｉ１１ インバータ回路
Ｉ４，Ｉ５，Ｉ７ センスアンプ
ＩＮ 入力回路
Ｎ１〜Ｎ６ ＮチャネルＭＯＳトランジスタ
Ｎ７ 主出力バッファ
Ｎ８ 従出力バッファ
Ｎ１１〜Ｎ１３ ＮチャネルＭＯＳトランジスタ
ＮＲ１〜ＮＲ３ ＮＯＲ回路
ＯＵＴ 出力回路
Ｐ１〜Ｐ６ ＰチャネルＭＯＳトランジスタ
ＲＴ１，ＲＴ２ 終端抵抗
Ｒ１，Ｒ２ 抵抗
Ｓ１ シュミット回路
Ａ，Ａ１〜Ａ８ 内部出力信号
ＡＤ，ＡＮＤ 遅延信号
ＣＡ （主）バイアス信号
ＣＢ 従バイアス信号
ＥＢ 外部入出力信号
ＧＮＤ グランド
Ｖｒｅｆ 基準電圧
ＶＤＤ 正電源（正電圧）
ＶＴＴ 終端電源（終端電圧）
ＶｔｈＮ ＮチャネルＭＯＳトランジスタのしきい値電圧
ＶＯＬ 低電圧側出力電圧
Ｘ，Ｘ１〜Ｘ８ 内部入力信号
【発明の属する技術分野】
本発明は、出力回路に関する。
【０００２】
【従来の技術】
複数の半導体チップをプリント基板等に装着し、これらチップ間相互の情報伝達手段として、例えばシリアルバス配線等を用いる半導体チップのインターフェイス回路がある。その中でも、ＧＴＬ（Ｇｕｎｎｉｎｇ Ｔｒａｎｓｃｅｉｖｅｒ Ｌｏｇｉｃ）バス仕様の様な微小振幅信号や高周波信号を扱う場合の半導体入出力回路がある。
【０００３】
近年の家庭用機器、通信機器および産業用機器に搭載されるシステムは大規模化の一途をたどっており、例えば情報制御処理回路（マイクロコントローラ等）や汎用回路（ＬＣＤドライバ，Ｉ／Ｏポート，ＲＡＭ／ＲＯＭ等）や用途別専用回路（デジタルチューナー回路，信号処理回路等）などの機能回路を１枚のプリント基板上に複数の半導体チップを搭載して構成するのが一般的である。
【０００４】
大規模集積回路の微細化技術により１チップに搭載できる機能回路の規模が飛躍的に増大した今日においても、例えば開発期間や開発費用または技術的に共通の製造プロセスを使用できない等の理由により、今後も当面はこの様な手法を用いる事が考えられる。これら複数の機能回路は、プリント基板上のパターン配線によって相互の情報伝達を行なうが、近年、情報量の増大によりこれらの機能回路及びその周辺装置には、より高速化が要求されている。
【０００５】
この為、情報形式の標準化や情報の符号化等による通信情報の圧縮や、パラレル伝達経路の増設や、シリアル通信速度の高速化等の方法により、機能回路間相互の情報伝達の高速化、効率化が図られてきた。例えば、シリアル通信速度を高速化する場合、バス配線へのデータ出力時に出力バッファのスイッチングにより生じる電源ノイズが大きいと、論理回路の誤動作やアナログ回路の特性悪化を招く要因となる。この影響は、複数の出力バッファによる同時スイッチングによりさらに顕著なものとなる。
【０００６】
よって、従来から、システム構成、情報転送形式に関するＩ２Ｃ（Ｉｎｔｅｒ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）バス仕様や、出力信号の低電圧化、低Ｓｌｅｗ Ｒａｔｅ化により電源ノイズを防止するＧＴＬバス仕様などのバス仕様に準拠して、チップ間通信を行なう事が必要である。
【０００７】
図１３は、一般的な双方向シリアルバス配線によるＧＴＬバス接続例の概略図である。シリアルバス配線１３２は、情報を相互伝達する相互バス配線である。半導体チップに搭載された各機能回路は入力回路と出力回路により構成された入出力回路１３１を介してシリアルバス配線１３２との情報伝達を行なう。この例では、各機能回路に搭載された入出力回路１３１が８ビット分接続されている。バス配線１３２は、終端抵抗ＲＴ１，ＲＴ２を介して、入出力回路１３１に供給される正電源ＶＤＤよりも低電位の終端電圧ＶＴＴに接続されており、負荷容量ＣＴ１，ＣＴ２を介してグランドに接続される。バス配線１３２は、出力バッファ（出力回路）より開放されている時はＶＴＴ電位（論理値のハイレベル（“Ｈ”））となる。
【０００８】
また、バス配線１３２に並列接続されている出力バッファはＮチャネルオープンドレイン（またはＮＰＮオープンコレクタ）回路となっており、これらの出力バッファのどれかを通じてバス配線１３２はグランドＧＮＤに近い低電圧側出力電圧ＶＯＬ（論理値のローレベル（”Ｌ”））電位となる。よって回路構成としてはＡＮＤ（論理積）機能を有する事になる。バス配線１３２上に伝達された論理情報は、入力回路によって各機能回路に選択的に取り込まれる。また、この例では出力回路と入力回路を１つのモジュールとして表記したが、用途に応じてそれぞれ個別に搭載しても構わない。
【０００９】
図１４は、図１３に示す入出力回路１３１に相当する第１の従来技術の回路図である。この回路は、機能回路からシリアルバス配線へ出力信号を出力する出力回路ＯＵＴと、シリアルバス配線から機能回路へ入力信号を入力する入力回路ＩＮから構成されている。また、図１５は図１４の回路の動作波形である。
【００１０】
この回路をシリアルバス配線に接続し、バス配線が他の出力バッファより開放されている場合、内部出力信号Ａの電位がグランド側から正電源側へ（論理値が”Ｌ”から”Ｈ”へ）変化（以下、立ち上がりまたは立ち上げと記す）時は、主出力バッファＮ７が導通状態（以下、ＯＮと記す）からしゃ断状態（以下、ＯＦＦと記す）となり、外部入出力信号ＥＢは終端抵抗を介して終端電圧ＶＴＴに立ち上げられる。この時、信号ＥＢの時間に対する電圧変化の割合の絶対値｜ΔＶ／Δｔ｜（以下、Ｓｌｅｗ Ｒａｔｅと記す）は主に終端抵抗ＲＴ１，ＲＴ２と負荷容量ＣＴ１，ＣＴ２により決定する。この為、内部出力信号Ａの変化が外部出力信号ＥＢに伝達されるまでの論理情報の伝達に要する遅延時間（以下、出力総遅延時間Ｔｄｍａｘと記す）も大きい。
【００１１】
また、内部出力信号Ａの正電源側からグランド側へ（論理値が”Ｈ”から”Ｌ”へ）変化（以下、立ち下がりまたは立ち下げと記す）時は、主出力バッファＮ７がＯＦＦからＯＮとなり、外部入出力信号ＥＢは急峻に低電圧側出力電圧ＶＯＬまで立ち下げられる。この時、信号ＥＢのＳｌｅｗ Ｒａｔｅへの影響は、終端抵抗ＲＴ１，ＲＴ２を介した終端電圧ＶＴＴのバイアスに比べ、主出力バッファＮ７の出力インピーダンスが十分に小さい為、抵抗Ｒ１と容量Ｃ１が支配的となる。
【００１２】
また、容量Ｃ１は、バス配線の外部要因による急峻な電圧変動に対し補正する方向に作用する。例えば、外部入出力信号ＥＢが所望の電圧より正電源ＶＤＤ側に変動した場合、主バイアス信号ＣＡは容量Ｃ１のカップリング動作によってＶＤＤ側へ立ち上げられ、主出力バッファＮ７のゲート及びソース間電圧Ｖｇｓが大きくなる事によりＯＮし、信号ＥＢをＧＮＤ電位側に立ち下げる様に作用する。逆に、信号ＥＢがＧＮＤ側に変動した場合、主出力バッファＮ７はＯＦＦする事となる。
【００１３】
この回路の問題点は、外部入出力信号ＥＢの立ち下がり時のＳｌｅｗ Ｒａｔｅの調整が抵抗Ｒ１と容量Ｃ１のＣＲ時定数による調整のみの為、Ｓｌｅｗ Ｒａｔｅの調整範囲が狭い事である。
【００１４】
Ｓｌｅｗ Ｒａｔｅを小さくすると出力総遅延時間Ｔｄｍａｘが大きくなってしまい、また、Ｓｌｅｗ Ｒａｔｅを大きくすると、出力波形にオーバー（アンダー）シュートが生じ電源ノイズの発生源となっていた。
【００１５】
図１６は、図１４に示す出力回路ＯＵＴに相当する第２の従来技術の回路図である。この回路は、２つの出力バッファを備えており、それぞれを主出力バッファ及び従出力バッファと呼ぶとすると、主出力バッファＮ７は、第１の従来技術（図１４）のＮ７と同様な通常の電気特性仕様の低電圧側出力電流ＩＯＬによりトランジスタサイズが決定される出力バッファであり、従出力バッファＮ８は、それよりさらに出力インピーダンスを下げる目的で並列接続されている。
【００１６】
この回路の出力バッファのトランジスタ能力を決定するには、まず、電気特性仕様の低電圧側出力電流ＩＯＬに基づき主出力バッファＮ７のトランジスタサイズを決定し、その後、外部入出力信号ＥＢの立ち下がりを急峻にする為に出力インピーダンスをさげた場合のトランジスタ能力を決定し、Ｎ７とＮ８の両方でその能力となる様従出力バッファＮ８のトランジスタサイズを決定する。
【００１７】
図１７は、図１６の回路の動作波形である。この回路において、従出力バッファＮ８がＯＮする期間は、従バイアス信号ＣＢがＮチャネルＭＯＳトランジスタＮ８のしきい値電圧（以下、ＶｔｈＮ と記す）より高電位となる期間、すなわち内部出力信号Ａの立ち下がり直後から遅延回路Ｄｅｌａｙにて設定した遅延時間Ｔｄ 経過後までの一瞬の期間のみである。よって、内部出力信号Ａの立ち下がり時のこの期間のみ主出力バッファＮ７と従出力バッファＮ８の両方がＯＮし、出力インピーダンスが低下し外部入出力信号ＥＢのＳｌｅｗ Ｒａｔｅが増大する。その後、通常の出力インピーダンスに戻り、信号ＥＢのＳｌｅｗ Ｒａｔｅも通常となる。
【００１８】
このように内部出力信号Ａの立ち上がり直後だけＳｌｅｗ Ｒａｔｅを大きくし急峻に立ち下げた後、Ｓｌｅｗ Ｒａｔｅを小さくして緩慢にする事によって、出力総遅延時間Ｔｄｍａｘを大きくせずにオーバー（アンダー）シュートを防止する事が出来る。この例では、２つの出力バッファを備えた例を挙げたが、２つ以上の複数の並列接続された出力バッファを用意すれば、より詳細な出力インピーダンスの制御を行ないＳｌｅｗ Ｒａｔｅを最適化する事が出来る。
【００１９】
図１８は、第３の従来技術の出力回路の回路図である。この出力回路の動作は第２の従来技術（図１６）とほぼ同様である。第２の従来技術と異なるのは、従出力バッファＮ８をＯＦＦするタイミングを決める信号を、従出力バッファＮ８のゲート信号からドレイン信号すなわち外部入出力信号ＥＢに変更した点である。信号ＥＢは負荷容量により、従バイアス信号ＣＢより緩慢に変化する為、遅延回路を削除し、センスアンプＩ７の回路しきい値電圧（以下、ＶｔｈＣ と記す）の調整によって出力総遅延時間Ｔｄｍａｘの調整を行なう。
【００２０】
また、外部入出力信号ＥＢをセンスアンプＩ７にフィードバックする事で、バス配線の何らかの外部要因による電圧変動に応じて、出力インピーダンスを補正する事が可能となる。例えば、何らかの原因で信号ＥＢの電位がセンスアンプＩ７の回路しきい値ＶｔｈＣよりＶＤＤ電位側に変動した時、従出力バッファＮ８は主出力バッファＮ７とほぼ同タイミングでＯＮ／ＯＦＦを行なう。逆にＧＮＤ電位側に変動した時、従出力バッファＮ８は常にＯＦＦとなる。
【００２１】
第２及び第３の従来技術の回路における第１の問題点は、所望の出力インピーダンスの変化を考慮しながら、電気特性仕様の低電圧側出力電流ＩＯＬを満たす様に複数の大バッファを用意しなければならない点である。例えば、出力電流ＩＯＬに基づく出力インピーダンスを半分にするには、トランジスタサイズに２倍程度の面積が必要となる。この為、レイアウト面積が大きくなる事が避けられない。
【００２２】
また、Ｓｌｅｗ Ｒａｔｅを小さくする為、より高い出力インピーダンスにしたくても、出力電流ＩＯＬに基づく出力インピーダンスより高く設定する事は出来ない。
【００２３】
これらの回路における第２の問題点は、遅延回路ＤｅｌａｙやセンスアンプＩ７の製造プロセスのバラつきにより トランジスタしきい値電圧Ｖｔｈの余裕（以下Ｖｔｈマージンと記す）が狭くなってしまう点である。従出力バッファＮ８をＯＦＦするタイミングは、外部入出力信号ＥＢがグランドＧＮＤに到達するよりも十分前に設定する必要があるが、第２の従来技術の場合、例えば、しきい値電圧Ｖｔｈが低電位側にバラつくと、出力総遅延時間Ｔｄｍａｘが小さくなり従出力バッファＮ８をＯＦＦするタイミングが早くなると共に、出力バッファのトランジスタ能力が必要以上に大きくなりアンダーシュートが大きくなる。逆に、しきい値電圧Ｖｔｈが高電位側にバラつくと、遅延時間Ｔｄｍａｘが大きくなり、従出力バッファＮ８をＯＦＦするタイミングが遅れアンダーシュートが大きくなる。また、第３の従来技術の場合、ＶｔｈＰ低Ｎ高（ＰチャネルＭＯＳトランジスタのしきい値電圧ＶｔｈＰが低く、ＮチャネルＭＯＳトランジスタのしきい値電圧ＶｔｈＮが高い状態）にて遅延時間Ｔｄｍａｘが小さくなり、また、ＶｔｈＰ高Ｎ低（ＶｔｈＰが高く、ＶｔｈＮが低い状態）にて遅延時間Ｔｄｍａｘが大きくなり第２の従来技術と同様の傾向が生じる。
【００２４】
また、下記の特許文献１〜４が公開されている。
【００２５】
【特許文献１】
特開平９−２０００３３号公報
【特許文献２】
特開平８−２７４６１６号公報
【特許文献３】
米国特許第６，２４２，９４２号公報
【特許文献４】
米国特許第６，１８４，７３０号公報
【００２６】
【発明が解決しようとする課題】
従って、レイアウト面積を増大する事無く、広範囲なＶｔｈマージンでの出力バッファの出力インピーダンス制御が出来ない為、最適なＳｌｅｗ Ｒａｔｅ制御が出来ず、信号の遅延時間の増大や出力波形にオーバー（アンダー）シュートが生じ、電源ノイズの発生源となっていた。よって、回路動作の高速化が困難であった。
【００２７】
本発明の目的は、ノイズを低減しかつ高速に動作する出力回路を提供することである。
【００２８】
【課題を解決するための手段】
本発明の一観点によれば、内部信号を入力して、内部信号の立ち上がり変化後及び立ち下がり変化後にバイアス信号線に電流パスを設けてバイアス信号を供給するバイアス制御部と、バイアス制御部によって供給されるバイアス信号を入力としてバイアス信号線のバイアス信号をホールドするホルダー部と、バイアス信号線のバイアス信号を入力として出力線にバイアスを与える出力部とを有する出力回路が提供される。バイアス制御部の内部信号の変化後に設けられる電流パスには、ゲート及びドレインが相互に接続された電界効果トランジスタ又はベース及びコレクタが相互に接続されたバイポーラトランジスタが接続される。
【００２９】
内部信号の立ち上がり時だけでなく、立ち下がり時についても、バイアス信号線に意図的に電流パスを設けることができるので、出力部の出力インピーダンスを最適化し、最適なＳｌｅｗ Ｒａｔｅ制御を行うことができる。これにより、信号の遅延時間を増加させることなく、出力波形のオーバーシュート及びアンダーシュートを防止でき、電源のノイズを防止できる。また、出力信号の低電圧化及び回路動作の高速化が可能になる。
【００３０】
【発明の実施の形態】
（第１の実施形態）
まず、図１〜図４を参照しながら、本発明の第１の実施形態の原理を説明する。図１３に、一般的な双方向シリアルバス配線によるＧＴＬバス接続例の概略図を示す。図１３の詳細な説明は、上記と同じである。図２は、半導体入出力回路の回路図である。図中、ＩＮは入力回路、ＯＵＴは出力回路である。また、図２は、図１３に示す入出力回路１３１に相当し、図１は、図２の出力回路ＯＵＴの回路構成を示したものである。
【００３１】
図１は、半導体入出力回路の出力回路の構成例を示す概略図である。遅延部ＤＬＹは、内部出力信号Ａに遅延時間を付与した遅延信号ＡＤを出力する。バイアス制御部ＢＣＮＴは、内部出力信号Ａ及び遅延信号ＡＤを入力して、バイアス信号線上にバイアス信号ＣＡを出力する。ホルダー部ＨＯＬＤは、バイアス制御部ＢＣＮＴによって供給されるバイアス信号ＣＡを入力としてバイアス信号線のバイアス信号ＣＡをホールドする。出力部ＯＴは、バイアス信号線のバイアス信号ＣＡを入力として出力線に外部出力信号ＥＢを出力する。出力部ＯＴの出力線は、図１３のシリアルバス配線１３２に接続される。
【００３２】
次に、図２を参照しながら説明する。入力回路ＩＮは、オペアンプＡＭＰ１を有する。オペアンプＡＭＰ１は、外部入出力信号ＥＢを負入力端子に入力し、基準電圧Ｖｒｅｆを正入力端子に入力し、内部入力信号Ｘを出力する。
【００３３】
次に、出力回路ＯＵＴの構成を説明する。インバータＩ１，Ｉ２は遅延部ＤＬＹ、回路ＢＣＮＴはバイアス制御部、回路ＨＯＬＤはホルダー部、回路Ｎ７は出力部、信号Ａは内部出力信号、信号ＡＤ，ＡＤＮは遅延信号、信号ＣＡは主バイアス信号、信号ＥＢは外部入出力信号に相当している。遅延部ＤＬＹは、ＣＭＯＳトランジスタのゲート遅延により入力信号を遅延時間Ｔｄだけ遅らせる遅延回路であり、バイアス制御部ＢＣＮＴは、主バイアス信号ＣＡをバイアスする組み合わせ回路であり、ホルダー部ＨＯＬＤは、センスアンプ（インバータ）Ｉ４，Ｉ５の回路しきい値ＶｔｈＣにより主バイアス信号を再バイアスする回路であり、出力部ＯＴは、主バイアス信号ＣＡのゲート制御によるＮチャネルオープンドレイン出力バッファである。
【００３４】
遅延部ＤＬＹは、インバータＩ１及びＩ２の直列接続であり、偶数個のインバータにより構成される。遅延部ＤＬＹは、内部出力信号Ａに遅延時間を付与した遅延信号ＡＤを出力する。出力部ＯＴは、ＮチャネルＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）Ｎ７を有する。以下、特に断りがない限り、トランジスタは、ＭＯＳＦＥＴを指すものとする。
【００３５】
次に、バイアス制御部ＢＣＮＴの構成を説明する。ＰチャネルＭＯＳトランジスタＰ１は、ゲートが内部出力信号Ａに接続され、ソースが正電源電位ＶＤＤに接続される。ＰチャネルＭＯＳトランジスタＰ２は、ゲートが遅延信号ＡＤに接続され、ソースがトランジスタＰ１のドレインに接続され、ドレインがバイアス信号ＣＡの線に接続される。ＮチャネルＭＯＳトランジスタＮ１は、ゲート及びドレインがバイアス信号ＣＡの線に接続される。ＮチャネルＭＯＳトランジスタＮ２は、ゲートが内部出力信号Ａに接続され、ソースがグランドＧＮＤに接続され、ドレインがトランジスタＮ１のソースに接続される。
【００３６】
インバータＩ３は、遅延信号ＡＤを論理反転した信号ＡＤＮを出力する。ＰチャネルＭＯＳトランジスタＰ３は、ゲートが内部出力信号Ａに接続され、ソースが正電源電位ＶＤＤに接続される。ＰチャネルＭＯＳトランジスタＰ４は、ゲートが信号ＡＤＮに接続され、ソースがトランジスタＰ３のドレインに接続され、ドレインがバイアス信号ＣＡの線に接続される。ＮチャネルＭＯＳトランジスタＮ３は、ゲートが信号ＡＤＮに接続され、ドレインがバイアス信号ＣＡの線に接続される。ＮチャネルＭＯＳトランジスタＮ４は、ゲートが内部出力信号Ａに接続され、ソースがグランドＧＮＤに接続され、ドレインがトランジスタＮ３のソースに接続される。
【００３７】
次に、ホルダー部ＨＯＬＤの構成を説明する。センスアンプ（インバータ）Ｉ４及びＩ５は、バイアス信号ＣＡの論理反転信号を出力する。ＰチャネルＭＯＳトランジスタＰ５は、ゲートがインバータＩ４の出力に接続され、ソースが正電源電位ＶＤＤに接続される。ＰチャネルＭＯＳトランジスタＰ６は、ゲートが内部出力信号Ａに接続され、ソースがトランジスタＰ５のドレインに接続され、ドレインがバイアス信号ＣＡの線に接続される。ＮチャネルＭＯＳトランジスタＮ５は、ゲートが内部出力信号Ａに接続され、ドレインがバイアス信号ＣＡの線に接続される。ＮチャネルＭＯＳトランジスタＮ６は、ゲートがインバータＩ５の出力に接続され、ソースがグランドＧＮＤに接続され、ドレインがトランジスタＮ５のソースに接続される。
【００３８】
トランジスタＮ７は、ゲートがバイアス信号ＣＡの線に接続され、ソースがグランドＧＮＤに接続され、ドレインが外部入力信号ＥＢの線に接続される。
【００３９】
図３は、図２の出力回路ＯＵＴの動作波形、図４は、各機能回路の状態を示す。以下、図２、図３、図４を用いて回路動作を説明する。
【００４０】
まず、図３の期間Ｉにおいて、内部出力信号Ａが立ち上がると、トランジスタＰ２，Ｐ５，Ｎ２，Ｎ３，Ｎ４，Ｎ５がオン（ＯＮ）し、その他のトランジスタがオフする。ただし、トランジスタＮ１は、ゲート及びドレインが相互に接続されているので、オン／オフの切り替えは生じない。トランジスタＮ３，Ｎ４の電流パスがバイアス信号ＣＡの線に対して導通する。主バイアス信号ＣＡは、ＧＮＤ側へ急峻に立ち下げられる。すると、主出力バッファＮ７は、短い遅延時間でオフ（ＯＦＦ）し始め、外部入出力信号ＥＢは終端抵抗ＲＴ１，ＲＴ２を介して正電源ＶＴＴ側へ立ち上がり始める。ここで、バイアス信号ＣＡがＧＮＤ（ローレベル）へ到達する前（好ましくは、トランジスタＮ１のしきい値電圧ＶｔｈＮに到達する前）に期間ＩＩに切り替える。
【００４１】
次に、期間ＩＩにおいて、信号Ａの立ち上がり変化が遅延回路Ｉ１，Ｉ２を介して遅延信号ＡＤ，ＡＤＮに伝わると、トランジスタＮ３がＯＦＦし、主バイアス信号ＣＡはＮチャネルＭＯＳトランジスタＮ２とゲート及びドレイン間を接続し飽和領域で動作させたＮチャネルＭＯＳトランジスタＮ１の電流パスのみでバイアスされる。トランジスタＮ１は、ゲート及びドレインが相互に接続されているので、主バイアス信号ＣＡはトランジスタＮ１のしきい値電圧ＶｔｈＮ近傍の電位で一旦安定する。すると、主出力バッファＮ７の出力インピーダンスは高い状態となる。この結果、信号ＥＢのＳｌｅｗ Ｒａｔｅは小さくなり、オーバーシュートを防止する事が出来る。
【００４２】
次に、期間ＩＩＩにおいて、主バイアス信号ＣＡの電位が、センスアンプＩ５の回路しきい値ＶｔｈＣを下回るとトランジスタＮ６がＯＮし、トランジスタＮ５，Ｎ６の電流パスがバイアス信号ＣＡの線に対して導通する。すると、主バイアス信号ＣＡは最終的にＧＮＤ電位にホールドされる。よって、主出力バッファＮ７は完全にＯＦＦし、信号ＥＢはＶＴＴ電位（ハイレベル）となる。
【００４３】
次に、期間ＩＶにおいて、信号Ａが立ち下がると、トランジスタＰ３，Ｐ４がＯＮし、トランジスタＮ２，Ｎ５がＯＦＦする。トランジスタＰ３，Ｐ４の電流パスがバイアス信号ＣＡの線に対して導通するので、主バイアス信号ＣＡはＶＤＤ側へ立ち上げられる。主出力バッファＮ７は短い遅延時間でＯＮし始め、信号ＥＢはＧＮＤ側へ立ち下がり始める。
【００４４】
次に、期間Ｖにおいて、信号Ａの立ち下がり変化が遅延回路Ｉ１，Ｉ２を介して遅延信号ＡＤ，ＡＤＮに伝わると、トランジスタＰ４がＯＦＦ、トランジスタＰ２がＯＮする。トランジスタＰ１，Ｐ２の電流パスがバイアス信号ＣＡの線に対して導通するので、主バイアス信号ＣＡはトランジスタＰ２とトランジスタ能力の小さいトランジスタＰ１を介し緩慢にＶＤＤ側へ立ち上げられる。主出力バッファＮ７は徐々にＯＮし始め、信号ＥＢは更にＧＮＤ電位に近づく。この結果、信号ＥＢのＳｌｅｗ Ｒａｔｅは小さくなりアンダーシュートを防止する事が出来る。
【００４５】
次に、期間ＶＩにおいて、主バイアス信号ＣＡの電位が、センスアンプＩ４の回路しきい値ＶｔｈＣを上回るとトランジスタＰ５がＯＮする。トランジスタＰ１，Ｐ２の電流パスに加えて、トランジスタＰ５，Ｐ６の電流パスがバイアス信号ＣＡの線に対して導通するので、主バイアス信号ＣＡは最終的に正電源電位ＶＤＤとなる。よって、主出力バッファＮ７は完全にＯＮし、信号ＥＢは低電圧側出力電圧ＶＯＬすなわち主出力バッファＮ７のドレイン及びソース間電圧Ｖｄｓ（ローレベル）となる。
【００４６】
この回路方式の第１の特徴は、外部入出力信号ＥＢをバイアスする主出力バッファＮ７の出力インピーダンスの調整を、ゲートバイアスにて行なう点である。この為、大バッファを複数用意する必要は無く、低電圧側出力電流ＩＯＬを満足する為に必要な出力バッファのみを用意すればよく、レイアウト面積を小さくする事が可能である。バイアス制御部とホルダー部の回路構成が、多少複雑になるが、出力バッファに比べレイアウト面積が十分に小さい為、問題とはならない。例えば、データ入出力ポート等の機能回路の様にバス配線に多くの入出力回路を並列接続しなければならない場合、このレイアウト面積の縮小化は特に大きなメリットとなる。
【００４７】
この回路方式の第２の特徴は、主出力バッファの最終的なゲート電位を、ホルダー部にて決定する点である。オーバー（アンダー）シュート防止の為、バイアス制御部により電圧変化の緩慢となった主バイアス信号ＣＡの電位が、センスアンプの回路しきい値ＶｔｈＣに到達するまでの時間は、センスアンプの調整により、通常の遅延回路で設定する遅延時間よりも十分長く設定する事が可能であり、外部入出力信号ＥＢのＳｌｅｗ Ｒａｔｅを非常に広範囲に調整する事が出来る。センスアンプは、ＰチャネルとＮチャネルの一対のＭＯＳトランジスタで構成される反転回路であり、回路しきい値ＶｔｈＣはこれらのトランジスタ能力の比によって簡単に調整する事が出来る。例えば、回路しきい値ＶｔｈＣを正電源側にシフトするにはＰチャネルＭＯＳトランジスタの能力を大きくし、グランド側にシフトするにはＮチャネルＭＯＳトランジスタの能力を大きくすれば良い。この為、終端電源ＶＴＴ、終端抵抗、負荷容量及び、バス配線の特性インピーダンスＺ０等の伝送線路パラメータ等の条件に応じたオーバー（アンダー）シュートの防止が容易となる。
【００４８】
この回路方式の第３の特徴は、外部入出力信号ＥＢの立ち上がり時と立ち上がり時のＳｌｅｗ Ｒａｔｅをそれぞれ別々に最適化設計する事が可能な点である。信号ＥＢの立ち上がり時は、主出力バッファＮ７をＯＦＦし、バス配線の電位が終端抵抗を介し終端電圧ＶＴＴに立ち上げられる動作であるのに対し、ＥＢの立ち下がり時は、主出力バッファＮ７をＯＮし、主出力バッファＮ７の低電圧側出力電流ＩＯＬによって低電圧側出力電圧ＶＯＬに立ち下げられる動作である。また、一般的に正電源ＶＤＤは終端電圧ＶＴＴより正側に高電位である為、正電源電位ＶＤＤからしきい値電圧ＶｔｈＮ近傍までの電位差としきい値電圧ＶｔｈＮからＧＮＤまでの電位差が大きく異なる為、信号ＥＢの立ち上がり時と立ち下がり時で、主バイアス信号ＣＡに必要となる動作波形の形状が異なる。この主バイアス信号ＣＡに要求される動作波形を、内部出力信号Ａと内部出力信号Ａの遅延信号とホルダー部によるバイアスという３つのタイミングによって、外部入出力信号ＥＢの立ち上がり時はバイアス制御部ＢＣＮＴとホルダー部ＨＯＬＤのＮチャネル側、信号ＥＢの立ち下がり時はバイアス制御部ＢＣＮＴとホルダー部ＨＯＬＤのＰチャネル側、の最適化設計を行なう事により実現するものである。
【００４９】
なお、上記では、バイアス制御部とホルダー部に貫通電流パスが極力生じない様、入力波形の組み合わせを考慮したが、一時的に貫通電流を流し主バイアス信号ＣＡをＶＤＤ及びＧＮＤ間の任意の電位に設定する事も可能である。また、バイアス制御部の入力に信号Ａと遅延信号ＡＤ，ＡＤＮという２種類の異なるタイミングの信号を使用したが、さらに異なるタイミングを設ける事でより多様な制御が可能となる。また、出力バッファがＮチャネルオープンドレインの場合だけでなく、ＣＭＯＳやバイポーラトランジスタを用いたプッシュプル型の回路においても容易に応用出来る事は明らかである。さらに、特にプリント基板上のパターン配線へのバイアスに限定するものではなく、例えば、半導体チップ内の配線のバイアスにも適用する事が出来る。また、シリアルバス配線に限定するものでもなく、一般信号配線にも適用する事が出来る事は言うまでもない。
【００５０】
以上のように、遅延回路によって発生した複数のタイミングの信号によるバイアス制御と、ゲート信号の電位によってさらにバイアスを行なう事によって、出力バッファのゲート信号を最適化し、出力バッファの出力インピーダンス制御を最適化すると良い。
【００５１】
出力バッファのゲート信号を複数のタイミングによってバイアスを行なって最適化する事によって出力バッファの出力インピーダンス制御を最適化する為、出力回路のレイアウト面積を増大する事なく、広範囲なしきい値電圧Ｖｔｈマージンにて、プリント基板上のパターン配線によって伝達されるシリアルバス信号の最適なＳｌｅｗ Ｒａｔｅ制御が可能となる。従って、信号の出力総遅延時間Ｔｄｍａｘを増大する事なく出力波形のオーバー（アンダー）シュートを防止し、回路動作を高速化する事が可能となる。
【００５２】
次に、図２の出力回路ＯＵＴの問題点を説明する。図２の出力回路ＯＵＴでは、出力電圧Ａの立ち上り時に、ＮチャネルトランジスタＮ７のゲート電圧を、一旦、しきい値電圧ＶｔｈＮ近傍でバイアスする期間を設ける事によって、立ち上がり時にオーバーシュートを抑制する事が可能であるが、立ち下がり時はＰチャネルトランジスタのゲートバイアスを制御する為、しきい値電圧ＶｔｈＮ近傍でバイアスする期間を設ける事が困難であった。その為、トランジスタＮ７の出力インピーダンスを最適化出来ず、アンダーシュート抑制と遅延時間低減のトレードオフとなり、回路調整が困難になる。
【００５３】
次に、図５〜図８を参照しながら、本実施形態による出力回路ＯＵＴを説明する。図５は、半導体入出力回路の出力回路の構成例を示す概略図である。図５は、図１のバイアス制御部ＢＣＮＴ内に電流パスＰＴＨを追加した以外は図１と同じである。図６は、半導体入出力回路の回路図である。図５は、図６の出力回路ＯＵＴの回路構成を示したものである。図６の回路は、図２に対して、電流パスＰＴＨを追加したものである。
【００５４】
図６を参照しながら、電流パスＰＴＨの構成を説明する。インバータＩ１１は、バイアス信号ＣＡを論理反転した信号を出力する。ＮチャネルＭＯＳトランジスタＮ１１は、ゲート及びドレインがバイアス信号ＣＡの線に接続され、バイアス信号ＣＡの線にしきい値電圧ＶｔｈＮを与えるためのものである。ＮチャネルＭＯＳトランジスタＮ１２は、ゲートがインバータＩ１１の出力に接続され、ドレインがトランジスタＮ１１のソースに接続される。ＮチャネルＭＯＳトランジスタＮ１３は、ゲートが信号ＡＤＮに接続され、ドレインがトランジスタＮ１２のソースに接続され、ソースがグランドＧＮＤに接続される。
【００５５】
図７は、図６の出力回路ＯＵＴの動作波形、図８は、各機能回路の状態を示す。図８は、図４の状態に、トランジスタＮ１１，Ｎ１２，Ｎ１３の状態を追加したものである。その他のトランジスタについては、図４及び図８は同じである。トランジスタＮ１１は、ゲート及びドレインが相互に接続されているので、オン／オフの切り替えは生じない。トランジスタＮ１２，Ｎ１３は、期間Ｉ及び期間Ｖにおいて同時にオンする。すなわち、トランジスタＮ１１，Ｎ１２，Ｎ１３の電流パスＰＴＨは、期間Ｉ及びＶにて、バイアス信号ＣＡの線に対して導通する。それ以外の期間では、図６の回路と図２の回路の動作は同じである。
【００５６】
期間Ｉでは、電流パスＰＴＨの他に、トランジスタＮ３，Ｎ４の電流パスもバイアス信号ＣＡの線に対して導通しているため、図６の回路と図２の回路の動作がほぼ同じである。なお、期間Ｉでは、電流パスＰＴＨを導通させる必然性はない。後に、第２の実施形態では、期間Ｉでは電流パスＰＴＨを導通させない回路を示す。
【００５７】
期間Ｖでは、トランジスタＰ１，Ｐ２の電流パス及びトランジスタＮ１１，Ｎ１２，Ｎ１３の電流パスがバイアス信号ＣＡの線に対して導通する。その結果、その電流パスには、図６に示す電流６０が流れる。ただし、トランジスタＮ１１は、ゲート及びドレインが相互に接続されているので、図７のエリア７１に示すように、バイアス信号ＣＡがトランジスタＮ１１のしきい値電圧ＶｔｈＮになる。
【００５８】
なお、同一半導体プロセスにより出力回路を製造すれば、ＮチャネルＭＯＳトランジスタＮ１，Ｎ１１，Ｎ７のしきい値電圧ＶｔｈＮはほぼ同じになる。これにより、期間ＩＩ及びＶでは、信号ＥＢは、Ｓｌｅｗ Ｒａｔｅが小さくなり、オーバーシュートを防止する事が出来る。
【００５９】
より具体的に説明する。期間ＩＶにおいて、トランジスタＰ３，Ｐ４の電流パスがバイアス信号ＣＡの線に対して導通し、主バイアス信号ＣＡは、ＶＤＤ側へ急峻に立ち上げられる。すると、主出力バッファＮ７は、短い遅延時間でオンし始め、外部入出力信号ＥＢは低電圧側出力電圧ＶＯＬへ立ち下がり始める。ここで、バイアス信号ＣＡがＶＤＤ（ハイレベル）へ到達する前（好ましくは、トランジスタＮ１１のしきい値電圧ＶｔｈＮに到達する前）に期間Ｖに切り替える。
【００６０】
次に、期間Ｖでは、トランジスタＰ１，Ｐ２の電流パス及びトランジスタＮ１１，Ｎ１２，Ｎ１３の電流パスがバイアス信号ＣＡの線に対して導通する。トランジスタＮ１１は、ゲート及びドレイン間が接続されて飽和領域で動作するので、図７のエリア７１に示すように、主バイアス信号ＣＡはトランジスタＮ１１のしきい値電圧ＶｔｈＮ近傍の電位で安定する。すると、主出力バッファＮ７の出力インピーダンスは高い状態となる。この結果、図７のエリア７２に示すように、信号ＥＢのＳｌｅｗ Ｒａｔｅは小さくなり、アンダーシュートを防止する事が出来る。
【００６１】
次に、期間ＶＩにおいて、主バイアス信号ＣＡの電位が、センスアンプＩ４の回路しきい値ＶｔｈＣを上回るとトランジスタＰ５，Ｐ６がＯＮする。トランジスタＰ１，Ｐ２の電流パスに加えて、トランジスタＰ５，Ｐ６の電流パスがバイアス信号ＣＡの線に対して導通するので、主バイアス信号ＣＡは最終的に正電源電位ＶＤＤとなる。よって、主出力バッファＮ７は完全にＯＮし、信号ＥＢは低電圧側出力電圧ＶＯＬすなわちＮ７のドレイン及びソース間電圧Ｖｄｓ（ローレベル）となる。
【００６２】
ここで、インバータＩ４及びＩ５を１個のインバータにしてもよい。その１個のインバータは、バイアス信号ＣＡの論理反転信号をトランジスタＰ５及びＮ６のゲートに出力する。この場合、期間ＩＩＩ及びＶＩの開始タイミングを決めるための回路しきい値ＶｔｈＣが同じになる。ただし、図６に示すように、２個のインバータＩ４，Ｉ５を設けることにより、インバータＩ４及びＩ５の回路しきい値ＶｔｈＣに応じて、それぞれ期間ＩＩＩ及びＶＩのホールド開始タイミングの信号レベルを別個に制御できる利点がある。
【００６３】
なお、図６の電流パスＰＴＨが導通すると、電流が消費されることになる。しかし、電流パスＰＴＨを構成するトランジスタＮ１１〜Ｎ１３はトランジスタＮ７に比べてサイズが小さいので、電流パスＰＴＨを流れる電流は小さい。さらに、電流パスＰＴＨが導通になる期間は極めて短い。したがって、電流パスＰＴＨの消費電流は極めて小さくて済む。
【００６４】
図９（Ａ）〜（Ｃ）は、ＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ Ｐｒｏｇｒａｍ ｗｉｔｈ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｅｍｐｈａｓｉｓ）によるシミュレーション電圧波形を示す。縦軸は電圧、横軸は時間を示す。図９（Ａ）は、内部出力信号Ａの電圧波形を示す。
【００６５】
図９（Ｂ）は、バイアス信号ＣＡの電圧波形を示す。波形９１が図６の回路のバイアス信号ＣＡ、波形９２が図２の回路のバイアス信号ＣＡである。内部出力信号Ａの立ち下がり時及びその後において、波形９１は、一旦、しきい値電圧ＶｔｈＮに安定させるので、波形９２に比べて立ち上がりを遅くできる。
【００６６】
図９（Ｃ）は、外部入出力信号ＥＢの電圧波形を示す。波形９３が図６の回路の外部入出力信号ＥＢ、波形９４が図２の回路の外部入出力信号ＥＢである。内部出力信号Ａの立ち下がり時及びその後において、波形９３は、波形９４に比べて立ち下がりを遅くして（Ｓｌｅｗ Ｒａｔｅを小さくして）、アンダーシュートを抑制することができる。
【００６７】
本実施形態によれば、高電位ＶＴＴ側に終端接続したバス配線に信号出力する複数のＮチャネルオープンドレイン出力バッファＮ７を用いる。その際、内部出力電圧Ａの立ち上がり時だけでなく、立ち下がり時についても、意図的に電流パスを発生し、ＮチャネルバッファＮ７のゲート電圧を、一旦、しきい値電圧ＶｔｈＮ近傍でバイアスする期間ＩＩ及びＶを設ける事によって、出力バッファＮ７の出力インピーダンスを最適化し、遅延時間を増大する事なく、オーバーシュート及びアンダーシュートを抑制する事が出来る。よって、出力電圧ＥＢの立ち上がり時と立ち下がり時両方の電源ノイズを生じる事なく、バス信号の低電圧化及び高速化が可能となる。
【００６８】
（第２の実施形態）
図１０は、本発明の第２の実施形態による出力回路ＯＵＴの回路図である。図１０の出力回路は、図６の出力回路ＯＵＴに回路１００を追加したものである。追加回路１００は、ＮチャネルＭＯＳトランジスタＮ１４である。トランジスタＮ１４は、ゲートがインバータＩ１の出力に接続され、ドレインがトランジスタＮ１３のソースに接続され、ソースがグランドＧＮＤに接続される。
【００６９】
図１１は、図１０の出力回路の各機能回路の状態を示す。図１１の状態は、図８の状態にトランジスタＮ１４の状態を追加したものである。トランジスタＮ１４は、期間ＩＶ，Ｖ，ＶＩのみオンになる。その結果、トランジスタＮ１１，Ｎ１２，Ｎ１３，Ｎ１４の電流パスは、期間Ｖのみにおいて、バイアス信号ＣＡの線に対して導通する。図８では、電流パスＰＴＨを期間Ｉ及びＶにおいて導通させていたが、図１１に示すように、その電流パスを期間Ｖのみ導通させれば十分である。
【００７０】
（第３の実施形態）
図１２は、本発明の第３の実施形態による出力回路ＯＵＴの回路図である。図１２の出力回路は、図６の出力回路ＯＵＴに回路１２０を追加したものである。追加回路１２０の構成を説明する。ディレイインバータＩ２Ｄは、信号ＡＤを遅延及び論理反転した信号ＡＤＤを出力する。トランジスタＮ１３のゲートは、信号ＡＤＤを入力する。ＰチャネルＭＯＳトランジスタＰ３Ｄは、ゲートが内部出力信号Ａに接続され、ソースが正電源電位ＶＤＤに接続される。ＰチャネルＭＯＳトランジスタＰ４Ｄは、ゲートが信号ＡＤＤに接続され、ソースがトランジスタＰ３Ｄのドレインに接続され、ドレインがバイアス信号ＣＡの線に接続される。ＮチャネルＭＯＳトランジスタＮ３Ｄは、ゲートが信号ＡＤＤに接続され、ドレインがバイアス信号ＣＡの線に接続される。ＮチャネルＭＯＳトランジスタＮ４Ｄは、ゲートが内部出力信号Ａに接続され、ソースがグランドＧＮＤに接続され、ドレインがトランジスタＮ３Ｄのソースに接続される。
【００７１】
図６の回路では、内部出力信号Ａと、内部出力信号 Ａを一定時間Ｔｄｘだけ遅延させた信号ＡＤの２種類の変化タイミングにてバイアス制御部ＢＣＮＴを制御している。これに対し、図１２の回路では、内部出力信号Ａと、内部出力信号Ａを一定時間Ｔｄｙだけ遅延させた信号ＡＤと、信号ＡＤを一定時間Ｔｄｚだけ遅延させた信号ＡＤＤの３種類の変化タイミングにてバイアス制御部ＢＣＮＴを制御している。これにより、図７の期間Ｉ及びＩＶにおいてバイアス信号ＣＡを、より細分化したタイミング及びバイアスで制御する事が可能となる。
【００７２】
すなわち、バイアス制御部ＢＣＮＴは、内部出力信号Ａの変化後の期間Ｉ，ＩＶの電流パス及びその遅延時間後の期間ＩＩ，Ｖの電流パスの他に、その時間の間にバイアス信号ＣＡの線にさらに別の電流パスを設けてバイアス信号を供給することができる。
【００７３】
なお、上記の第１〜第３の実施形態では、２種類及び３種類のタイミングにおける例を示したが、電圧及び遅延時間に応じてタイミングをさらに細分化または調整が可能である。
【００７４】
また、第１〜第３の実施形態において、主出力バッファＮ７をＰチャネルＭＯＳトランジスタにしてもよい。その場合、トランジスタの極性をすべて逆にすればよい。
【００７５】
また、トランジスタは、ＭＯＳ電界効果トランジスタに限らず、バイポーラトランジスタにしてもよい。その場合、Ｎチャネル及びＰチャネルＭＯＳ電界効果トランジスタは、それぞれＮＰＮ及びＰＮＰバイポーラトランジスタに置き換えればよい。ゲート及びドレインを相互接続したトランジスタＮ１及びＮ１１は、ベース及びコレクタを相互接続したバイポーラトランジスタにすればよい。
【００７６】
また、トランジスタＮ７のゲートは、トランジスタＮ１，Ｎ１１がしきい値電圧ＶｔｈＮに制御するバイアス信号ＣＡを入力するので、トランジスタＮ１，Ｎ１１及びＮ７は、同一極性の電界効果トランジスタ又はバイポーラトランジスタであることが好ましく、特にＮチャネルＭＯＳ電界効果トランジスタであることが好ましい。
【００７７】
上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００７８】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
【００７９】
（付記１）内部信号を入力して、前記内部信号の立ち上がり変化後及び立ち下がり変化後にバイアス信号線に電流パスを設けてバイアス信号を供給するバイアス制御部と、
前記バイアス制御部によって供給されるバイアス信号を入力として前記バイアス信号線のバイアス信号をホールドするホルダー部と、
前記バイアス信号線のバイアス信号を入力として出力線にバイアスを与える出力部とを有し、
前記バイアス制御部の内部信号の変化後に設けられる電流パスには、ゲート及びドレインが相互に接続された電界効果トランジスタ又はベース及びコレクタが相互に接続されたバイポーラトランジスタが接続される出力回路。
（付記２）さらに、前記内部信号に遅延時間を付与した遅延信号を出力する遅延部を有し、
前記バイアス制御部は、前記内部信号及び前記遅延信号を入力して、前記内部信号の変化後かつその前記遅延時間経過前にバイアス信号線に別の電流パスを設けてバイアス信号を供給する付記１記載の出力回路。
（付記３）前記出力部は、情報を相互伝達する相互バス配線にバイアスを与える付記１記載の出力回路。
（付記４）前記電流パスには、ゲート及びドレインが相互に接続されたＭＯＳ電界効果トランジスタが接続される付記１記載の出力回路。
（付記５）前記ＭＯＳ電界効果トランジスタは、前記バイアス信号線のバイアス信号を該電界効果トランジスタのしきい値電圧にする付記４記載の出力回路。
（付記６）前記出力部は、１個のＭＯＳ電界効果トランジスタで構成される付記４記載の出力回路。
（付記７）前記バイアス制御部は、前記内部信号の変化後の電流パス及び前記遅延時間後の電流パスの他に、その時間の間に前記バイアス信号線にさらに別の電流パスを設けてバイアス信号を供給する付記２記載の出力回路。
（付記８）前記ホルダー部は、前記バイアス信号を入力するインバータを有し、該インバータの回路しきい値に応じて前記バイアス信号をホールドする付記１記載の出力回路。
（付記９）前記ホルダー部は、前記バイアス信号を入力する２個のインバータを有し、該２個のインバータの回路しきい値に応じてそれぞれ前記バイアス信号の立ち上がり時及び立ち下がり時にホールドする信号レベルが決まる付記１記載の出力回路。
（付記１０）前記出力部は、電界効果トランジスタ又はバイポーラトランジスタで構成される付記１記載の出力回路。
（付記１１）前記出力部は、１個のＭＯＳ電界効果トランジスタで構成される付記１記載の出力回路。
（付記１２）前記バイアス制御部において、前記内部信号の変化後にバイアス信号線に設けられる第１の電流パスは、前記バイアス信号線をローレベル又はハイレベルに接続し、前記遅延時間後にバイアス信号線に設けられる第２の電流パスは、前記バイアス信号線を前記ゲート及びドレインが相互に接続されたＭＯＳ電界効果トランジスタに接続する付記４記載の出力回路。
（付記１３）前記バイアス制御部は、前記バイアス信号線に前記第１の電流パスを設けた後に前記バイアス信号線がローレベル又はハイレベルに到達する前に、前記バイアス信号線に前記第２の電流パスを設ける付記１２記載の出力回路。
（付記１４）前記バイアス制御部は、前記バイアス信号線に前記第１の電流パスを設けた後に前記バイアス信号線が前記ＭＯＳ電界効果トランジスタのしきい値電圧に到達する前に、前記バイアス信号線に前記第２の電流パスを設ける付記１２記載の出力回路。
（付記１５）前記バイアス制御部は、前記バイアス信号線に前記第２の電流パスを設けることにより、前記バイアス信号線のバイアス信号を前記電界効果トランジスタのしきい値電圧にする付記１４記載の出力回路。
（付記１６）前記バイアス制御部の電流パスのＭＯＳ電界効果トランジスタ及び前記出力部のＭＯＳ電界効果トランジスタは、同一極性の電界効果トランジスタである付記６記載の出力回路。
（付記１７）前記バイアス制御部の電流パスのＭＯＳ電界効果トランジスタ及び前記出力部のＭＯＳ電界効果トランジスタは、ＮチャネルＭＯＳ電界効果トランジスタである付記１６記載の出力回路。
（付記１８）前記バイアス制御部において、前記内部信号の立ち上がり変化後にバイアス信号線に設ける電流パスと前記内部信号の立ち下がり変化後にバイアス信号線に設ける電流パスとは異なる電流パスである付記１記載の出力回路。
（付記１９）前記遅延部は、偶数個のインバータを含む付記２記載の出力回路。
（付記２０）前記出力部は、ＧＴＬ（Ｇｕｎｎｉｎｇ Ｔｒａｎｓｃｅｉｖｅｒ Ｌｏｇｉｃ）バス配線にバイアスを与える付記１記載の出力回路。
【００８０】
【発明の効果】
以上説明したように、内部信号の立ち上がり時だけでなく、立ち下がり時についても、バイアス信号線に意図的に電流パスを設けることができるので、出力部の出力インピーダンスを最適化し、最適なＳｌｅｗ Ｒａｔｅ制御を行うことができる。これにより、信号の遅延時間を増加させることなく、出力波形のオーバーシュート及びアンダーシュートを防止でき、電源のノイズを防止できる。また、出力信号の低電圧化及び回路動作の高速化が可能になる。
【図面の簡単な説明】
【図１】半導体入出力回路の出力回路の構成を示す概略図である。
【図２】半導体入出力回路の回路図である。
【図３】図２の出力回路の動作を示す波形図である。
【図４】図２の各機能回路の状態を示す図である。
【図５】半導体入出力回路の出力回路の構成を示す概略図である。
【図６】半導体入出力回路の回路図である。
【図７】図６の出力回路の動作を示す波形図である。
【図８】図６の各機能回路の状態を示す図である。
【図９】図９（Ａ）〜（Ｃ）はＳＰＩＣＥによるシミュレーション電圧波形を示す図である。
【図１０】出力回路の回路図である。
【図１１】図１０の出力回路の各機能回路の状態を示す図である。
【図１２】出力回路の回路図である。
【図１３】バス接続例の概略図である。
【図１４】第１の従来技術の回路図である。
【図１５】第１の従来技術の動作波形を示す図である。
【図１６】第２の従来技術の回路図である。
【図１７】第２の従来技術の動作波形を示す図である。
【図１８】第３の従来技術の回路図である。
【符号の説明】
ＡＭＰ１ オペアンプ
ＢＣＮＴ バイアス制御部
Ｃ１ 容量
ＣＴ１，ＣＴ２ 負荷容量
Ｄｅｌａｙ 遅延回路
ＨＯＬＤ ホルダー部
Ｉ１，Ｉ２ 遅延回路
Ｉ３，Ｉ６，Ｉ１１ インバータ回路
Ｉ４，Ｉ５，Ｉ７ センスアンプ
ＩＮ 入力回路
Ｎ１〜Ｎ６ ＮチャネルＭＯＳトランジスタ
Ｎ７ 主出力バッファ
Ｎ８ 従出力バッファ
Ｎ１１〜Ｎ１３ ＮチャネルＭＯＳトランジスタ
ＮＲ１〜ＮＲ３ ＮＯＲ回路
ＯＵＴ 出力回路
Ｐ１〜Ｐ６ ＰチャネルＭＯＳトランジスタ
ＲＴ１，ＲＴ２ 終端抵抗
Ｒ１，Ｒ２ 抵抗
Ｓ１ シュミット回路
Ａ，Ａ１〜Ａ８ 内部出力信号
ＡＤ，ＡＮＤ 遅延信号
ＣＡ （主）バイアス信号
ＣＢ 従バイアス信号
ＥＢ 外部入出力信号
ＧＮＤ グランド
Ｖｒｅｆ 基準電圧
ＶＤＤ 正電源（正電圧）
ＶＴＴ 終端電源（終端電圧）
ＶｔｈＮ ＮチャネルＭＯＳトランジスタのしきい値電圧
ＶＯＬ 低電圧側出力電圧
Ｘ，Ｘ１〜Ｘ８ 内部入力信号
Claims (10)
- 内部信号を入力して、前記内部信号の立ち上がり変化後及び立ち下がり変化後にバイアス信号線に電流パスを設けてバイアス信号を供給するバイアス制御部と、
前記バイアス制御部によって供給されるバイアス信号を入力として前記バイアス信号線のバイアス信号をホールドするホルダー部と、
前記バイアス信号線のバイアス信号を入力として出力線にバイアスを与える出力部とを有し、
前記バイアス制御部の内部信号の変化後に設けられる電流パスには、ゲート及びドレインが相互に接続された電界効果トランジスタ又はベース及びコレクタが相互に接続されたバイポーラトランジスタが接続される出力回路。 - さらに、前記内部信号に遅延時間を付与した遅延信号を出力する遅延部を有し、
前記バイアス制御部は、前記内部信号及び前記遅延信号を入力して、前記内部信号の変化後かつその前記遅延時間経過前にバイアス信号線に別の電流パスを設けてバイアス信号を供給する請求項１記載の出力回路。 - 前記電流パスには、ゲート及びドレインが相互に接続されたＭＯＳ電界効果トランジスタが接続される請求項１記載の出力回路。
- 前記ＭＯＳ電界効果トランジスタは、前記バイアス信号線のバイアス信号を該電界効果トランジスタのしきい値電圧にする請求項３記載の出力回路。
- 前記出力部は、１個のＭＯＳ電界効果トランジスタで構成される請求項３記載の出力回路。
- 前記バイアス制御部において、前記内部信号の変化後にバイアス信号線に設けられる第１の電流パスは、前記バイアス信号線をローレベル又はハイレベルに接続し、前記遅延時間後にバイアス信号線に設けられる第２の電流パスは、前記バイアス信号線を前記ゲート及びドレインが相互に接続されたＭＯＳ電界効果トランジスタに接続する請求項３記載の出力回路。
- 前記バイアス制御部は、前記バイアス信号線に前記第１の電流パスを設けた後に前記バイアス信号線が前記ＭＯＳ電界効果トランジスタのしきい値電圧に到達する前に、前記バイアス信号線に前記第２の電流パスを設ける請求項６記載の出力回路。
- 前記バイアス制御部は、前記バイアス信号線に前記第２の電流パスを設けることにより、前記バイアス信号線のバイアス信号を前記電界効果トランジスタのしきい値電圧にする請求項７記載の出力回路。
- 前記バイアス制御部の電流パスのＭＯＳ電界効果トランジスタ及び前記出力部のＭＯＳ電界効果トランジスタは、同一極性の電界効果トランジスタである請求項５記載の出力回路。
- 前記バイアス制御部において、前記内部信号の立ち上がり変化後にバイアス信号線に設ける電流パスと前記内部信号の立ち下がり変化後にバイアス信号線に設ける電流パスとは異なる電流パスである請求項１記載の出力回路。
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