JP2007273980A - 集積回路装置及び電子機器 - Google Patents

集積回路装置及び電子機器 Download PDF

Info

Publication number
JP2007273980A
JP2007273980A JP2007076180A JP2007076180A JP2007273980A JP 2007273980 A JP2007273980 A JP 2007273980A JP 2007076180 A JP2007076180 A JP 2007076180A JP 2007076180 A JP2007076180 A JP 2007076180A JP 2007273980 A JP2007273980 A JP 2007273980A
Authority
JP
Japan
Prior art keywords
transmission
circuit
type transistor
output node
transmission control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007076180A
Other languages
English (en)
Other versions
JP5082527B2 (ja
JP2007273980A5 (ja
Inventor
Fumikazu Komatsu
史和 小松
Shoichiro Kasahara
昌一郎 笠原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2007076180A priority Critical patent/JP5082527B2/ja
Publication of JP2007273980A publication Critical patent/JP2007273980A/ja
Publication of JP2007273980A5 publication Critical patent/JP2007273980A5/ja
Application granted granted Critical
Publication of JP5082527B2 publication Critical patent/JP5082527B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Logic Circuits (AREA)

Abstract

【課題】第1、第2の転送モードでのデータ送信を小規模な構成の回路で実現する。
【解決手段】集積回路装置は第1、第2の送信ドライバを含む第1の転送モード用の送信回路と、第3、第4の送信ドライバを含む第2の転送モード用の第2の送信回路と、第2の転送モードよりも高速な第3の転送モード用の第3の送信回路を含む。第1の送信ドライバのトランジスタPT1と第3の送信ドライバのトランジスタPT3がP型トランジスタ領域ARP1に形成され、第1の送信ドライバのトランジスタNT1と第3の送信ドライバのトランジスタNT3がN型トランジスタ領域ARN1に形成され、第2の送信ドライバのトランジスタPT2と第4の送信ドライバのトランジスタPT4がP型トランジスタ領域ARP2に形成され、第2の送信ドライバのトランジスタNT2と第4の送信ドライバのトランジスタNT4がN型トランジスタ領域ARN2に形成される。
【選択図】図5

Description

本発明は、集積回路装置及び電子機器に関する。
USB(Universal Serial Bus)2.0では、HS(High Speed)、FS(Full Speed)、LS(Low Speed)の転送モードが用意され、これらのHS、FS、LSモードでは、各々、480Mbps、12Mbps、1.5Mbpsでデータ転送が行われる。そしてUSBでは、LSモード用の送信回路に要求される電気的特性として、50〜350pfの幅広い範囲の負荷容量に対して、出力信号の立ち上がり時間及び立ち下がり時間を75〜300nsの範囲に収めることが規定されている。この場合、HS、FSモードしかサポートしていないUSBデバイスでは、このようなLSモード用の送信回路は不要である。しかしながら、USBホストや、LSモードをサポートしているUSBデバイスでは、LSモード用の送信回路を設ける必要がある。
このようなLSモード用の送信回路を実現する従来例として、スルーレート調整用の容量を送信回路の出力ノードに設ける第1の従来例や、送信回路を構成するトランジスタのゲート制御信号を規格を満足するように複雑に制御する第2の従来例がある。
しかしながら、これらの第1、第2の従来例では、USB2.0のHSモードのデータ転送については考慮されていなかった。また第1の従来例のように送信回路の出力ノードにスルーレート調整用の大きな容量を設けると、回路が大規模化すると共にHSモードでのデータ転送が困難になるという問題がある。また第2の従来例ではゲート制御信号の制御が複雑化するため、回路が複雑化・大規模化するという問題がある。
特開2000−49585号公報 特開2001−196916号公報
本発明は、以上のような課題に鑑みてなされたものであり、その目的とするところは、第1、第2の転送モードでのデータ送信を小規模な構成の回路で実現できる集積回路装置及びこれを含む電子機器を提供することにある。
本発明は、差動対を構成する第1、第2の信号線を介して第1の転送モードでデータを送信する回路であって、前記第1の信号線を駆動する第1の送信ドライバと、前記第2の信号線を駆動する第2の送信ドライバとを有する第1の転送モード用の第1の送信回路と、差動対を構成する前記第1、第2の信号線を介して前記第1の転送モードよりも高速な第2の転送モードでデータを送信する回路であって、前記第1の信号線を駆動する第3の送信ドライバと、前記第2の信号線を駆動する第4の送信ドライバとを有する第2の転送モード用の第2の送信回路とを含み、第1の転送モード用の前記第1の送信ドライバを構成する第1のP型トランジスタと、第2の転送モード用の前記第3の送信ドライバを構成する第3のP型トランジスタが、第1のP型トランジスタ領域に形成され、第1の転送モード用の前記第1の送信ドライバを構成する第1のN型トランジスタと、第2の転送モード用の前記第3の送信ドライバを構成する第3のN型トランジスタが、第1のN型トランジスタ領域に形成され、第1の転送モード用の前記第2の送信ドライバを構成する第2のP型トランジスタと、第2の転送モード用の前記第4の送信ドライバを構成する第4のP型トランジスタが、第2のP型トランジスタ領域に形成され、第1の転送モード用の前記第2の送信ドライバを構成する第2のN型トランジスタと、第2の転送モード用の前記第4の送信ドライバを構成する第4のN型トランジスタが、第2のN型トランジスタ領域に形成される集積回路装置に関係する。
本発明によれば、第1の転送モード用の送信ドライバを構成するP型トランジスタと、第2の転送モード用の送信ドライバを構成するP型トランジスタが、同じトランジスタ領域に形成される。また第1の転送モード用の送信ドライバを構成するN型トランジスタと、第2の転送モード用の送信ドライバを構成するN型トランジスタが、同じトランジスタ領域に形成される。従って、少ない面積のトランジスタ領域で、第1の転送モード用の送信回路と第2の転送モード用の送信回路の両方を実現でき、第1、第2の転送モードでのデータ送信を小規模な構成の回路で実現できる。
また本発明では、前記第1の送信ドライバを構成する前記第1のP型トランジスタは、前記第1の送信ドライバの出力ノードである第1の出力ノードと第1の電源との間に設けられると共にそのゲートに第1のP側送信制御信号が入力され、前記第1の送信ドライバを構成する前記第1のN型トランジスタは、前記第1の出力ノードと第2の電源との間に設けられると共にそのゲートに第1のN側送信制御信号が入力され、前記第2の送信ドライバを構成する前記第2のP型トランジスタは、前記第2の送信ドライバの出力ノードである第2の出力ノードと第1の電源との間に設けられると共にそのゲートに第2のP側送信制御信号が入力され、前記第2の送信ドライバを構成する前記第2のN型トランジスタは、前記第2の出力ノードと第2の電源との間に設けられると共にそのゲートに第2のN側送信制御信号が入力され、前記第3の送信ドライバを構成する前記第3のP型トランジスタは、前記第3の送信ドライバの出力ノードである第3の出力ノードと第1の電源との間に設けられると共にそのゲートに第3のP側送信制御信号が入力され、前記第3の送信ドライバを構成する前記第3のN型トランジスタは、前記第3の出力ノードと第2の電源との間に設けられると共にそのゲートに第3のN側送信制御信号が入力され、前記第4の送信ドライバを構成する前記第4のP型トランジスタは、前記第4の送信ドライバの出力ノードである第4の出力ノードと第1の電源との間に設けられると共にそのゲートに第4のP側送信制御信号が入力され、前記第4の送信ドライバを構成する前記第4のN型トランジスタは、前記第4の出力ノードと第2の電源との間に設けられると共にそのゲートに第4のN側送信制御信号が入力されるようにしてもよい。
このようにすれば簡素な構成の回路で、第1の転送モード用の送信回路と第2の転送モード用の送信回路を実現できる。
また本発明では、前記第1のP側、N側送信制御信号と前記第2のP側、N側送信制御信号を生成して出力する第1の転送モード用の第1の送信制御回路と、前記第3のP側、N側送信制御信号と前記第4のP側、N側送信制御信号を生成して出力する第2の転送モード用の第2の送信制御回路を含むようにしてもよい。
このようにすれば、送信制御信号の立ち上がり時間、立ち下がり時間等を調整するだけで、第1、第2の送信回路の出力信号の立ち上がり時間、立ち下がり時間等を調整することが可能になる。
また本発明では、前記第1の送信制御回路は、前記第2の送信制御回路が出力する前記第3のP側、N側送信制御信号と前記第4のP側、N側送信制御信号よりも立ち上がり時間又は立ち下がり時間が長い前記第1のP側、N側送信制御信号と前記第2のP側、N側送信制御信号を生成して出力するようにしてもよい。
このようにすれば、第1の転送モード用の送信回路の立ち上がり時間、立ち下がり時間を、簡素な回路・制御で長くすることが可能になり、規格等の遵守が容易になる。
また本発明では、前記第1のP型トランジスタ領域と前記第1のN型トランジスタ領域が隣接して形成され、前記第2のP型トランジスタ領域と前記第2のN型トランジスタ領域が隣接して形成されるようにしてもよい。
このようにすれば、第1の転送モード用の送信回路と第2の転送モード用の送信回路が占める回路面積を更に小規模化できる。
また本発明では、前記第1、第3の送信ドライバの出力ノードが接続される第1のノードと、前記第1の信号線との間に設けられる第1のダンピング抵抗と、前記第2、第4の送信ドライバの出力ノードが接続される第2のノードと、前記第2の信号線との間に設けられる第2のダンピング抵抗を含み、前記第1のダンピング抵抗が、前記第1のN型トランジスタ領域に隣接する第1の抵抗領域に形成され、前記第2のダンピング抵抗が、前記第2のN型トランジスタ領域に隣接する第2の抵抗領域に形成されるようにしてもよい。
このようにすれば、第1、第2のダンピング抵抗を集積回路装置に内蔵できると共に、第1、第2のダンピング抵抗の内蔵を起因とする回路規模の増加を最小限に抑えることができる。
また本発明では、前記第1、第2のダンピング抵抗はN型拡散層で形成されるようにしてもよい。
このようにすれば回路規模の増加を更に抑えることができる。
また本発明では、前記第1、第3の送信ドライバの出力ノードが接続される第1のノードと、第2の電源との間に設けられる第1の終端抵抗回路と、前記第2、第4の送信ドライバの出力ノードが接続される第2のノードと、第2の電源との間に設けられる第2の終端抵抗回路とを含み、前記第1の終端抵抗回路を構成するN型トランジスタが、前記第1のN型トランジスタ領域に形成され、前記第2の終端抵抗回路を構成するN型トランジスタが、前記第2のN型トランジスタ領域に形成されるようにしてもよい。
このようにすれば、第1、第2の終端抵抗回路の内蔵を起因とする回路規模の増加を最小限に抑えることができる。
また本発明では、前記第1、第2の終端抵抗回路の終端抵抗値を可変に制御する終端抵抗制御回路を含むようにしてもよい。
このようにすれば、終端抵抗値を制御して、出力信号の振幅(出力ハイレベル電圧)を調整できるようになる。
また本発明では、差動対を構成する第1、第2の信号線を介して、前記第2の転送モードよりも高速な第3の転送モードでデータを送信する第3の転送モード用の第3の送信回路を含み、前記第3の送信回路は、第1の電源と所与のノードとの間に設けられた定電流回路と、前記ノードと前記第1の信号線との間に設けられた第1のスイッチ素子と、前記ノードと前記第2の信号線との間に設けられた第2のスイッチ素子とを含むようにしてもよい。
本発明では、第1の送信回路の出力ノードに付加される容量をほとんど増加させることなく第1の転送モード用の送信回路を実現できる。従って、電流駆動タイプの第3の送信回路による高速な第3の転送モードのデータ転送に悪影響が及ぶのを効果的に防止できるようになる。
また本発明では、前記第3の送信回路は、前記定電流回路から流れる電流の値を可変に制御する電流制御回路を含み、前記電流制御回路により可変に制御される前記定電流回路からの電流により、前記第1又は第2のスイッチ素子を介して前記第1又は第2の信号線を駆動するようにしてもよい。
本発明によれば、定電流回路から流れる電流(定電流)の値が、固定値とはならず、電流制御回路により可変に制御される。例えば電流制御回路により第1の設定がなされると、定電流回路からの第1の電流値の電流により第1又は第2の信号線が駆動(電流駆動)され、第2の設定がなされると、定電流回路からの第2の電流値の電流により第1又は第2の信号線が駆動される。このようにすれば、出力信号の振幅(出力ハイレベル電圧等)を調整できるようになり、良好な信号波形の維持や、低消費電力化を可能にするインテリジェントな制御などが可能になる。
また本発明では、前記第1のスイッチ素子を構成する第1のトランジスタのゲートに対して第1の送信制御信号を出力する第1のバッファ回路と、前記第2のスイッチ素子を構成する第2のトランジスタのゲートに対して第2の送信制御信号を出力する第2のバッファ回路とを含み、前記第1、第2の送信制御信号のうちいずれか一方の送信制御信号がアクティブに設定されるときには、他方の送信制御信号が非アクティブに設定され、前記第1、第2のバッファ回路の各々は、第1のインバータと、前記第1のインバータの出力ノードにその入力ノードが接続される第2のインバータと、前記第1のインバータの出力ノードに接続される容量調整回路を含むようにしてもよい。
このようにすれば出力信号のスルーレートの調整等が可能になる。
また本発明では、差動対を構成する前記第1、第2の信号線を介して送信される差動信号は、USB(Universal Serial Bus)規格の信号であり、前記第1、第2、第3の転送モードは、各々、USBのロースピードモード、フルスピードモード、ハイスピードモードであってもよい。
また本発明は、上記に記載の集積回路装置と、前記集積回路装置を制御する処理部とを含む電子機器に関係する。
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
1.集積回路装置の回路構成
図1に本実施形態の集積回路装置により実現されるデータ転送制御装置の回路構成例を示す。なお本実施形態の集積回路装置により実現される装置は図1の構成に限定されない。例えば図1とは異なる構成のデータ転送制御装置を実現してもよい。或いは図1の構成にアプリケーション層デバイスやCPU(広義にはプロセッサ)などの構成を加えて、集積回路装置として1チップ化してもよい。
図1のデータ転送制御装置は、トランシーバ200、転送コントローラ210、バッファコントローラ220、データバッファ230、インターフェース回路240を含む。なおこれらの回路ブロックの一部を省略したり、これらの回路ブロック間の接続形態を変更したり、これらとは異なる回路ブロックを追加してもよい。例えばバッファコントローラ220やデータバッファ230やインターフェース回路240を省略した構成にしてもよい。
トランシーバ200(物理層回路)は、差動対(差動信号線)を構成するDP、DMの信号線(広義には第1、第2の信号線)を用いてデータを送受信するための回路である。このトランシーバ200はLSモード(広義には第1の転送モード)用の送信回路50やFSモード(広義には第2の転送モード)用の送信回路52を含む。またHSモード(広義には第3の転送モード)用の送信回路54を含むことができる。またトランシーバ200は、受信回路(差動レシーバ、シングルエンドレシーバ)、抵抗回路(プルアップ用抵抗回路、プルダウン用抵抗回路)、検出回路(切断検出回路、スケルチ回路)、クロック生成回路(PLL)、サンプリングクロック生成回路(HSDLL)、基準電圧生成回路、パラレル/シリアル変換回路、或いはシリアル/パラレル変換回路(エラスティシティバッファ)などを含むことができる。
転送コントローラ210は、USBを介したデータ転送を制御するためのコントローラであり、いわゆるSIE(Serial Interface Engine)の機能などを実現するためのものである。例えば転送コントローラ210は、パケットハンドル処理、サスペンド&レジューム制御、或いはトランザクション管理などを行う。この転送コントローラ210は、図示しないリンクコントローラやトランザクションコントローラを含むことができる。
バッファコントローラ220は、データバッファ230に記憶領域(エンドポイント領域、パイプ領域等)を確保したり、データバッファ230の記憶領域に対するアクセス制御を行う。より具体的にはバッファコントローラ220は、インターフェース回路240を介したアプリケーション層デバイス側からのアクセスや、インターフェース回路240を介したCPU側からのアクセスや、USB(転送コントローラ210)側からのアクセスを制御したり、これらのアクセスの調停を行ったり、アクセス・アドレスの生成・管理を行う。
データバッファ230(パケットバッファ)は、USBを介して転送されるデータ(送信データ又は受信データ)を一時的に格納(バッファリング)するためバッファ(FIFO)である。このデータバッファ230はRAMなどのメモリにより構成できる。
インターフェース回路240は、アプリケーション層デバイスが接続されるDMA(DirectMemoryAccess)バスや、CPUが接続されるCPUバスを介したインターフェースを実現するための回路である。このインターフェース回路240には、DMA転送のためのDMAハンドラ回路などを含めることができる。
2.送信回路
図2に本実施形態の集積回路装置が含む送信回路、送信制御回路の構成例を示す。図2において、LSモード(第1の転送モード)用の第1の送信回路50は、差動対(差動データ信号線)を構成するDP、DMの信号線(第1、第2の信号線)を介してLS(ロースピード)モードでデータを送信する回路である。この送信回路50は、DPの信号線(第1の信号線)を駆動(電圧駆動)する第1の送信ドライバ71と、DMの信号線(第2の信号線)を駆動する第2の送信ドライバ72を含む。
FSモード(第2の転送モード)用の第2の送信回路52は、DP、DMの信号線を介してLSモードよりも高速なFS(フルスピード)モードでデータを送信する回路である。この送信回路52は、DPの信号線を駆動する第3の送信ドライバ73と、DMの信号線を駆動する第4の送信ドライバ74を含む。
HSモード(広義には第2の転送モード)用の第3の送信回路54は、DP、DMの信号線を介してFSモードよりも高速なHS(ハイスピード)モードでデータを送信する回路である。この送信回路54は、電源AVDD(広義には第1の電源)と所与のノードとの間に設けられた定電流回路と、上記ノードとDPの信号線との間に設けられた第1のスイッチ素子と、上記ノードとDMの信号線との間に設けられた第2のスイッチ素子を含む。
LS用のDP側送信ドライバ71を構成する第1のP型トランジスタPT1は、送信ドライバ71の出力ノードである第1の出力ノードQN1と電源AVDDとの間に設けられると共にそのゲートに第1のP側送信制御信号OP1が入力される。また送信ドライバ71を構成する第1のN型トランジスタNT1は、出力ノードQN1と電源AVSS(広義には第2の電源)との間に設けられると共にそのゲートに第1のN側送信制御信号ON1が入力される。
LS用のDM側送信ドライバ72を構成する第2のP型トランジスタPT2は、送信ドライバ72の出力ノードである第2の出力ノードQN2と電源AVDDとの間に設けられると共にそのゲートに第2のP側送信制御信号OP2が入力される。また送信ドライバ72を構成する第2のN型トランジスタNT2は、出力ノードQN2と電源AVSSとの間に設けられると共にそのゲートに第2のN側送信制御信号ON2が入力される。
FS用のDP側送信ドライバ73を構成する第3のP型トランジスタPT3は、送信ドライバ73の出力ノードである第3の出力ノードQN3と電源AVDDとの間に設けられると共にそのゲートに第3のP側送信制御信号OP3が入力される。また送信ドライバ73を構成する第3のN型トランジスタNT3は、出力ノードQN3と電源AVSSとの間に設けられると共にそのゲートに第3のN側送信制御信号ON3が入力される。
FS用のDM側送信ドライバ74を構成する第4のP型トランジスタPT4は、送信ドライバ74の出力ノードである第4の出力ノードQN4と電源AVDDとの間に設けられると共にそのゲートに第4のP側送信制御信号OP4が入力される。また送信ドライバ74を構成する第4のN型トランジスタNT4は、出力ノードQN4と電源AVSSとの間に設けられると共にそのゲートに第4のN側送信制御信号ON4が入力される。
なお送信ドライバ71、72、73、74は図2の構成に限定されず、その接続関係を変更したり他のトランジスタを追加する構成としてもよい。
LS用の第1の送信制御回路60は、LS用のデータ信号LSDPOUT、LSDMOUTとイネーブル信号LSOUTENBを受け、第1のP側、N側送信制御信号OP1、ON1と第2のP側、N側送信制御信号OP2、ON2を生成して出力する。この送信制御回路60は、信号OP1、ON1を生成する第1の信号生成回路81と信号OP2、ON2を生成する第2の信号生成回路82を含む。
FS用の第2の送信制御回路62は、FS用のデータ信号FSDPOUT、FSDMOUTとイネーブル信号FSOUTENBを受け、第3のP側、N側送信制御信号OP3、ON3と第4のP側、N側送信制御信号OP4、ON4を生成して出力する。この送信制御回路62は、信号OP3、ON3を生成する第3の信号生成回路83と信号OP4、ON4を生成する第4の信号生成回路84を含む。
HS用の送信制御回路64は、HS用のデータ信号HSDPUOT、HSDMOUTとイネーブル信号HSOUTENBを受け、第1〜第3の送信制御信号GC1、GC2、GC3を生成して出力する。
そしてLS用の送信制御回路60は、FS用の送信制御回路62が出力する送信制御信号OP3、ON3、OP4、ON4よりも立ち上がり時間又は立ち下がり時間が長い送信制御信号OP1、ON1、OP2、ON2を出力する。別の言い方をすればスルーレートが低い送信制御信号を出力する。ここで立ち上がり時間は、信号レベルが波高の10パーセントになった時刻から波高の90パーセントになった時刻に至るまでの時間と定義できる。また立ち下がり時間は、信号レベルが波高の90パーセントになった時刻から波高の10パーセントになった時刻に至るまでの時間と定義できる。
また図2に示すように本実施形態の集積回路装置は、送信ドライバ71、73の出力ノードQN1、QN3が接続される第1のノードTN1と、DPの信号線との間に設けられる第1のダンピング抵抗RSP(固定抵抗)を含むことができる。また送信ドライバ72、74の出力ノードQN2、QN4が接続される第2のノードTN2と、DMの信号線との間に設けられる第2のダンピング抵抗RSM(固定抵抗)を含むことができる。
更に図3に示すように本実施形態の集積回路装置は、ノードTN1と電源AVSSとの間に設けられる第1の終端抵抗回路30と、ノードTN2と電源AVSSとの間に設けられる第2の終端抵抗回路32を含んでもよい。これらの終端抵抗回路30、32は、HSのデータ転送時にDP、DMの信号線を終端するための回路であり、その終端抵抗値が例えば可変に制御される。
また図3に示すように集積回路装置は終端抵抗制御回路40を含んでもよい。この終端抵抗制御回路40は、終端抵抗回路30、32の終端抵抗値を可変に制御(設定)するための回路であり、終端抵抗設定情報レジスタ42を含む。具体的には終端抵抗制御回路40は抵抗制御信号CP(CP1〜CP3)、CM(CM1〜CM3)を終端抵抗回路30、32に出力する。抵抗制御信号CP、CMの電圧レベルは、終端抵抗設定情報レジスタ42の設定情報(設定値)に基づき設定される。この終端抵抗設定情報レジスタ42への設定情報の書き込みは、例えばファームウェア(処理部、CPU)により行うことができる。
図3では、LS、FSモード時には、例えば終端抵抗回路30、32の抵抗を構成するトランジスタをオフ状態にすることで、抵抗RSP、RSMを、LS、FS用のダンピング抵抗として用いる。一方、HSモード時には、LS用、FS用の送信回路50、52をディスエーブル状態に設定することで、抵抗RSPと終端抵抗回路30からなる抵抗と、抵抗RSMと終端抵抗回路32からなる抵抗を、HS用の終端抵抗として用いることが可能になる。従って、LS、FSモード時とHSモード時で抵抗RSP、RSMを共用できるようになるため、回路の小規模化を図れる。
3.集積回路装置のレイアウト
図4に本実施形態の集積回路装置のレイアウト例を示す。この集積回路装置は、第1のマクロセルMC1と第2のマクロセルMC2を含む。なお、これらのマクロセルMC1、MC2(メガセル、マクロブロック)は、論理機能を有する中規模又は大規模な回路の単位である。また、本実施形態の集積回路装置は3個以上のマクロセルを含むようにしてもよい。
図4においてマクロセルMC1は、例えば図1のトランシーバ200である物理層回路を含むマクロセルである。なおマクロセルMC1が物理層回路以外の回路(論理層回路等)を含むようにしてもよい。
マクロセルMC1は、例えばその配線及び回路セル配置が固定化されるハードマクロになっている。より具体的には、例えば、配線や回路セル配置が手作業のレイアウトにより行われる。なお配線、配置の一部を自動化してもよい。
一方、マクロセルMC2は、物理層よりも上位層(論理層、リンク層、トランザクション層又はアプリケーション層等)の回路を含むマクロセルである。USBを例にとれば、マクロセルMC2は、SIE(Serial Interface Engine)やユーザロジック(デバイス固有の回路)などの論理層回路(MC1が含む論理層回路の他の部分)を含むことができる。なお図4において、パッド(DP、DM等)はI/O領域内に設けてもよいし、I/O領域の外側に設けてもよい。
マクロセルMC2は、例えばその配線及び回路セル配置が自動配置配線されるソフトマクロになっている。より具体的には、例えば、ゲートアレイの自動配置配線ツールにより基本セル間の配線等が自動的に行われる。なお配置、配線の一部を固定化してもよい。
図5に、マクロセルMC1が含む図2、図3の送信回路50、52などの回路のレイアウト例を示す。図5において第1の領域AR1にはDP側の回路が配置され、第2の領域AR2にはDM側の回路が配置される。これらの領域AR1、AR2は、図5のD2方向(集積回路装置の外側から内側に向かう方向)に沿ったラインを対称軸として例えば線対称に配置される。
DP側の領域AR1は第1のP型トランジスタ領域ARP1、第1のN型トランジスタ領域ARN1を含む。また第1の抵抗領域ARR1を含む。そして領域ARP1とARN1は隣接して形成され、ARN1とARR1も隣接して形成される。
一方、DM側の領域AR2は第2のP型トランジスタ領域ARP2、第2のN型トランジスタ領域ARN2を含む。また第2の抵抗領域ARR2を含む。そして領域ARP2とARN2は隣接して形成され、ARN2とARR2も隣接して形成される。
そして本実施形態では図5に示すように、図2、図3のLS用のDP側送信ドライバ71を構成するP型トランジスタPT1とFS用のDP側送信ドライバ73を構成するP型トランジスタPT3が、P型トランジスタ領域ARP1に形成される。またLS用のDP側送信ドライバ71を構成するN型トランジスタNT1とFS用のDP側送信ドライバ73を構成するN型トランジスタNT3が、N型トランジスタ領域ARN1に形成される。
一方、LS用のDM側送信ドライバ72を構成するP型トランジスタPT2とFS用のDM側送信ドライバ74を構成するP型トランジスタPT4が、P型トランジスタ領域ARP2に形成される。またLS用のDM側送信ドライバ72を構成するN型トランジスタNT2とFS用のDM側送信ドライバ74を構成するN型トランジスタNT4が、N型トランジスタ領域ARN2に形成される。
このように本実施形態では、LS用の送信ドライバを構成するP型トランジスタとFS用の送信ドライバを構成するP型トランジスタが同じP型トランジスタ領域にまとめて形成される。またLS用の送信ドライバを構成するN型トランジスタとFS用の送信ドライバを構成するN型トランジスタが同じN型トランジスタ領域にまとめて形成される。
また図5では、図2、図3のダンピング抵抗RSPが、N型トランジスタ領域ARN1に隣接する抵抗領域ARR1に形成される。またダンピング抵抗RSMが、N型トランジスタ領域ARN2に隣接する抵抗領域ARR2に形成される。これらのダンピング抵抗RSP、RSMは例えばN型拡散層(N+拡散層、アクティブ領域)で形成できる。
また図5では、図3のDP側の終端抵抗回路30を構成するN型トランジスタNTRTPが、DP側のN型トランジスタ領域ARN1に形成される。またDM側の終端抵抗回路32を構成するN型トランジスタNTRTMが、DM側のN型トランジスタ領域ARN2に形成される。
図6に領域AR2の詳細なレイアウト例を示す。なお領域AR1のレイアウトも図6と同様である。図6に示すようにP型トランジスタ領域ARP2には、LS用送信ドライバ72のP型トランジスタPT2とFS用送信ドライバ74のP型トランジスタPT4がD2方向に並んで配置されている。またN型トランジスタ領域ARN2には、LS用送信ドライバ72のN型トランジスタNT2とFS用送信ドライバ74のN型トランジスタNT4がD2方向に並んで配置されている。更にこれらのN型トランジスタNT2、NT4と、図3の終端抵抗回路32を構成するN型トランジスタNTRTMがD2方向に並んで配置されている。また抵抗領域ARR2には、N型拡散領域(N+拡散領域)で形成されるダンピング抵抗RSMが形成されている。
DMのパッドからの信号線86は、抵抗領域ARR2のダンピング抵抗RSMの一端に接続される。そしてダンピング抵抗RSMの他端に接続される信号線88は、トランジスタPT2、PT4、NT2、NT4のドレインに接続される。
図2、図3に示すように、USB2.0では非常に高速なHS用の送信回路54が設けられ、この送信回路54はDP、DMの信号線を電流駆動する。従って、LS用の送信回路として、前述の従来例1のように送信回路の出力ノードに大きな容量が付加される構成の回路を採用すると、HSモード時にこの大きな容量の充放電が必要になってしまい、HSの高速データ転送の実現が困難になる。また前述の従来例1、2では、LS用の送信回路が大規模化したり制御が複雑化するなどの問題も招く。
この点、図2、図3の本実施形態のLS用の送信回路50では、ノードTN1、TN2にはそれほど大きな容量が付加されない。従って、HS用の送信回路54によるHS転送に悪影響が及ぶのを防止できる。またLS用の送信回路50は、FS用の送信回路52と同様の構成により実現できるため、その回路規模を従来例1、2に比べて大幅に小さくできる。そして、このように回路規模が小さければ、マクロセルMC1内の空いたスペースにLS用の送信回路50を配置できるため、集積回路装置のレイアウト面積を小規模化できる。特に本実施形態では図5に示すように、領域AR1、AR2においてLS用の送信回路50を構成するトランジスタとFS用の送信回路52を構成するトランジスタとがまとめて形成される。従って、LS用の送信回路50を設けたことによる回路面積の増加を最小限に抑えることが可能になる。
例えば、HS、FSのみをサポートしておりLSをサポートしてないUSBデバイスのデータ転送制御装置では、LS用の送信回路50は不要になる。ところが、マクロセルMC1にUSBホストの機能を持たせた場合には、マウスなどのLS対応のUSBデバイスがDP、DMの信号線に接続される可能性がある。従って、USBホスト機能を実現できるマクロセルMC1には、LS用の送信回路50を新たに内蔵させる必要がある。
この場合、USBホスト機能の実現のために新たに内蔵するLS用の送信回路50の出力ノードに大きな容量が付加されてしまうと、HSのデータ転送が実現できなる問題が生じる。この点、本実施形態では、このような大きな容量は付加されないため、上記問題の発生を防止できる。
また新たに内蔵するLS用の送信回路50の回路規模が大きいと、集積回路装置が大規模化する問題が生じる。この点、本実施形態では、図5、図6から明らかなように、領域ARP1にPT1、領域ARN1にNT1、領域ARP2にPT2、領域ARN2にNT2という小さなトランジスタを付加するだけで、LS用の送信回路50を実現できる。従って、集積回路装置の規模をほとんど増加させることなく、LS用の送信回路50を実現でき、マクロセルMC1によるUSBホスト機能の実現を容易化できる。
なお図5、図6では集積回路装置にダンピング抵抗RSP、RSMを内蔵させているが、これを内蔵しない構成とする変形実施も可能である。この場合にはダンピング抵抗RSP、RSMを外付けパーツで実現すればよい。
また図3、図5、図6では、集積回路装置に終端抵抗回路30、32や終端抵抗制御回路40を設けているが、これを設けない構成とすることもできる。この場合には、HSモード時にFS用の送信回路52がDP、DMの信号線を「0」でドライブし、ダンピング抵抗RSP、RSMを終端抵抗として機能させればよい。
また図5、図6では、P型トランジスタ領域ARP1とN型トランジスタ領域ARN1が隣接し、P型トランジスタ領域ARP2とN型トランジスタ領域ARN2が隣接しているが、これらを隣接させない変形実施も可能である。例えばP型トランジスタ領域ARP1とN型トランジスタ領域ARN1の間に抵抗領域ARR1を形成したり、P型トランジスタ領域ARP2とN型トランジスタ領域ARN2の間に抵抗領域ARR2を形成する変形実施も可能である。
4.送信制御回路
図7(A)に、送信制御回路60、62の含む信号生成回路81、82、83、84の詳細な構成例を示す。
トランジスタTA1、TA2のゲートには信号IN(LSDPOUT、LSDMOUT、FSDPOUT、FSDMOUT)が入力される。そしてトランジスタTA1のドレインのノードN1は、トランジスタTA3、TA4により構成されるインバータINV1の入力に接続され、INV1の出力ノードN3は、トランジスタTA5、TA6により構成されるインバータINV2の入力に接続される。またトランジスタTA2のドレインのノードN2は、トランジスタTA7、TA8により構成されるインバータINV3の入力に接続され、INV3の出力ノードN4は、トランジスタTA9、TA10により構成されるインバータINV4の入力に接続される。
またトランジスタTA11、TA12のゲートにはイネーブル信号OUTENB(LSOUTENB、FSOUTENB)が入力され、ドレインにはノードN1が接続される。またトランジスタTA13、TA14のゲートにはOUTENBの反転信号XOUTENBが入力され、ドレインにはノードN2が接続される。なおトランジスタTA15はプルダウン抵抗として機能し、トランジスタTA16、TA17、TA18はプルアップ抵抗として機能する。
図7(B)に、図7(A)の信号生成回路の真理値表を示す。信号OUTENBがH(High)レベルである場合には、トランジスタTA12、TA13がオン状態になり、これらのトランジスタTA12、TA13を介してノードN1とN2が接続される。この状態で、信号INがL(Low)レベルであると、トランジスタTA1がオン状態になり、ノードN1及びN2が共にHレベルになる。従ってインバータINV2、INV4の出力である送信制御信号OP、ONは共にHレベルになる。そして信号OP、ONがHレベルになると、図2から明らかなように、信号OP、ONが入力される送信ドライバの出力はLレベルになる。
一方、信号INがHレベルであると、トランジスタTA2がオン状態になり、ノードN1及びN2が共にLレベルになる。従って信号OP、ONは共にLレベルになる。そして信号OP、ONがLレベルになると、図2から明らかなように、信号OP、ONが入力される送信ドライバの出力はHレベルになる。
信号OUTENBがLレベルである場合には、トランジスタTA11、TA14がオン状態になり、ノードN1はHレベルになり、ノードN2はLレベルになる。従って信号OPはHレベルになり、信号ONはLレベルになる。すると、図2から明らかなように、信号OP、ONが入力される送信ドライバの出力はハイインピーダンス状態になる。
図8(A)(B)に、LS用の送信ドライバ71、72に入力される送信制御信号OP1、ON1、OP2、ON2の波形例を示し、図8(C)に、LS用の送信ドライバ71、72の出力信号DP、DMの波形例を示す。
図8(A)(B)に示すように、信号OP1、OP2は立ち下がり時間が長く、立ち上がり時間が短い波形になっている。これは、図7(A)のN型トランジスタTA6のトランジスタサイズ(W/L、電流供給能力)を小さくし、P型トランジスタTA5のトランジスタサイズを大きくすることで実現される。一方、信号ON1、ON2は立ち上がり時間が長く、立ち下がり時間が短い波形になっている。これは、図7(A)のP型トランジスタTA9のトランジスタサイズを小さくし、N型トランジスタTA10のトランジスタサイズを大きくすることで実現される。
図8(A)のD1のように信号OP1の立ち下がり時間を長くすれば、図8(C)のE1のように信号DPの立ち上がり時間を長くできる。また図8(A)のD2のように信号ON1の立ち上がり時間を長くすれば、図8(C)のE2のように信号DPの立ち下がり時間を長くできる。従って、信号DPの立ち上がり時間及び立ち下がり時間の両方を長くできる。
図8(B)のD3のように信号ON2の立ち上がり時間を長くすれば、図8(C)のE3のように信号DMの立ち下がり時間を長くできる。また図8(B)のD4のように信号OP2の立ち下がり時間を長くすれば、図8(C)のE4のように信号DMの立ち上がり時間を長くできる。従って、信号DMの立ち上がり時間及び立ち下がり時間の両方を長くできる。
このように本実施形態では、図7(A)のトランジスタTA5、TA6、TA9、TA10等のトランジスタサイズを変えるだけで、信号DP、DMの立ち上がり時間、立ち下がり時間を制御して長くすることが可能になる。従って、50〜350pfの範囲の負荷容量に対して、DP、DMの立ち上がり時間及び立ち下がり時間を75〜300nsの範囲に容易に収めることが可能になり、LSモードにおけるUSBの規格を遵守できる。またトランジスタTA5、TA6、TA9、TA10のトランジスタサイズを変更しても、送信ドライバ71、72の出力ノードQN1、QN2の負荷容量は変化しないため、送信回路54によるHSモードのデータ転送に悪影響が及ぶのを防止できる。
なお本実施形態では図8(A)(B)に示すようにLS用の送信制御回路60は、FS用の送信制御回路62が出力する信号OP3、ON3、OP4、ON4よりも立ち上がり時間又は立ち下がり時間が長い信号OP1、ON1、OP2、ON2を出力するようになっている。これは、FS用の送信制御回路62に比べて、LS用の送信制御回路60では、図7(A)のトランジスタTA6、TA9等のトランジスタサイズを小さくすることで実現できる。
5.HS用送信回路
図9に図2のHS用の送信回路54(電流ドライバ)の構成例を示す。この送信回路は、定電流回路10、第1〜第3のスイッチ素子SW1、SW2、SW3を含む。
定電流回路10(電流源、電流回路)は電源AVDDとノードNDとの間に設けられる。スイッチ素子SW1は、ノードNDと、差動信号線を構成するプラス側信号線DPとの間に設けられる。スイッチ素子SW2は、ノードNDと、差動信号線を構成するマイナス側信号線DMとの間に設けられる。スイッチ素子SW3はノードNDと電源AVSSとの間に設けられる。これらのスイッチ素子SW1、SW2、SW3はトランジスタ(CMOSトランジスタ、N型トランジスタ)により構成でき、そのオン・オフ制御は送信制御信号GC1、GC2、GC3により行われる。
図9の送信回路は、定電流回路10からの電流により、スイッチ素子SW1又はSW2を介してDP又はDMの信号線(広義には第1又は第2の信号線)を駆動(電流駆動)する。具体的には、図2の送信制御回路64からの送信制御信号GC1、GC2、GC3に基づいてスイッチ素子SW1、SW2、SW3がオン・オフ制御されて、DP、DMの信号線が駆動される。
図10(A)に、送信制御信号GC1、GC2、GC3の信号波形例を示す。信号GC1、GC2は、その一方がアクティブ(例えばハイレベル)の時に他方が非アクティブ(例えばローレベル)になるノンオーバーラップ信号である。また信号GC3は、送信期間で非アクティブになり、送信期間以外の期間でアクティブになる信号である。
信号GC1がアクティブになると、スイッチ素子SW1がオンになり、定電流回路10からの電流(定電流)がSW1を介して信号線DP側に流れる。一方、信号GC2がアクティブになると、スイッチ素子SW2がオンになり、定電流回路10からの電流がSW2を介して信号線DM側に流れる。ここで信号線DP、DMには終端抵抗が接続されている。従って、信号GC1をアクティブにして、信号GC2を非アクティブにすると、DPの電圧が400mVでDMの電圧が0VになるJステートが生成される。また信号GC1を非アクティブにして信号GC2をアクティブにすると、DPの電圧が0VでDMの電圧が400mVになるKステートが生成される。このように信号GC1、GC2を制御してUSBのバスステートをJステート又はKステートにすることで、USBを介したデータ転送(パケット転送)が可能になる。
また図10(A)に示すように、送信(HS送信)期間以外の期間では、信号GC3がアクティブになることで、定電流回路10からの電流がスイッチ素子SW3を介して電源AVSS側に流れる。即ち定電流回路10からの電流が破棄される。このように送信期間以外の期間においても、定電流回路10からの電流をSW3を介してAVSS(GND)側に流し続けることで、ノードNDの電位を安定化できる。そして、送信開始時に直ぐに、定電流回路10からの安定した電流をスイッチ素子SW1、SW2を介して信号線DP、DMに流すことができ、送信回路のレスポンスを向上できる。
なお定電流回路10から流れる電流IHSの電流値はIhs=17.78mAというように大きい。従って送信期間以外の期間においても、定電流回路10からの電流がAVSS側に流れ込むと、送信回路の消費電力が大きくなってしまう。
この点、図10(B)では、USB上でパケットが送信されるC1に示す送信開始タイミングよりも前のC2に示すタイミングで、定電流回路10のイネーブル信号(電流源をイネーブル状態に設定する信号)をアクティブにしている。即ち、パケットの送信開始タイミング(C1)よりも、送信待機期間TSだけ前のタイミング(C2)で、イネーブル信号をアクティブにする。こうすれば、パケットの送信期間においては定電流回路10の電流を用いた適正なパケット送信が可能になると共に、送信期間以外の期間において無駄な電流がAVSSに流れ込んでしまう事態を防止できる。これにより、データ転送制御装置や電子機器の省電力化を図れる。また、送信待機期間TSの長さを、定電流回路10の電流の安定化やノードNDの電位の安定化に十分な長さ(例えば100ns以上)に設定することで、送信開始時に直ぐに、定電流回路10からの安定した電流をSW1、SW2を介してDP、DMに流すことが可能となり、送信回路の高レスポンス性能も維持できる。
この場合、定電流回路10のイネーブル信号の制御(生成、出力)はトランザクション層(トランザクションコントローラ)が行うことが望ましい。例えば比較例として、イネーブル信号の制御を、パケット生成回路などのパケット層(或いはその下の層)の回路が行う手法が考えられる。しかしながら、パケット層の回路は、バスで行われているトランザクションについては全く認識していない。従ってこの比較例の手法では、実行中のトランザクションのタイプに応じてイネーブル信号の信号変化タイミングを変えるなどのインテリジェントな制御を実現できない。
これに対して、トランザクション(トランザクションフェーズの切り替えタイミング)について認識しているトランザクション層の回路(トランザクションコントローラ)がイネーブル信号を制御すれば、バスで行われているトランザクションに応じた制御が可能になり、実行中のトランザクションのタイプに応じてイネーブル信号の信号変化タイミングを変えるなどのインテリジェントな制御を実現できる。具体的には、トランザクションのタイプがINトランザクションである場合には、イネーブル信号を、INトークンパケットの受信完了タイミングとデータパケットの送信開始タイミングの間のタイミングでアクティブにする制御が可能になる。また、トランザクションのタイプがOUTトランザクションである場合には、イネーブル信号を、データパケットの受信完了タイミングとハンドシェークパケットの送信開始タイミングの間のタイミングでアクティブにする制御も可能になる。
6.定電流値の制御
図11に、図9のHS用送信回路の第1の変形例を示す。図11では図9の構成に加えて電流制御回路20が設けられている。この電流制御回路20は、定電流回路10から流れる電流(AVDD、ND間に流れる電流)の値を可変に制御(設定)するための回路であり、電流設定情報レジスタ22を含む。具体的には電流制御回路20は電流制御信号IC1〜ICJを定電流回路10に出力する。電流制御信号IC1〜ICJの電圧レベルは、電流設定情報レジスタ22の設定情報(設定値)に基づき設定される。この電流設定情報レジスタ22への設定情報の書き込みは、例えばファームウェア(処理部、CPU)により行われる。そして定電流回路10からノードNDに対しては、電流制御信号IC1〜ICJの電圧レベルに応じた電流値の定電流が流れる。例えば電流制御信号IC1〜ICJの電圧レベルが第1の設定である場合には、第1の電流値の定電流が流れ、第2の設定である場合には第2の電流値の定電流が流れ・・・・第Kの設定である場合には第Kの電流値の定電流が流れる。
USBでは出力ハイレベル電圧VHSOHが規格化されている。具体的にはVHSOHの最小値(vmin)は360mVであり、最大値(vmax)は440mVである。またUSB2.0では終端抵抗値rtermも規格化されている。具体的にはrtermの最小値(rtl、rrl)は40.5Ωであり、最大値(rth、rrh)は49.5Ωである。
例えば図12にUSBのアイパターン(差動信号特性)の例を示す。図12のA1、A2に示す帯状領域とA3に示す六角形領域は、USBで規定される禁止領域であり、DP、DMの信号波形がこの禁止領域に入らないように送信回路や伝送経路を設計する必要がある。図12から明らかなように、DP、DMの信号線の電圧レベルが440mVより大きくなったり、360mVより小さくなると、DP、DMの信号波形がA1、A2の禁止領域に入り、USB規格を満たせなくなる。
これまでのUSB(USB2.0)の送信回路では、定電流回路から流れる電流の値は固定値になっており、可変には制御されていなかった。即ち定電流回路は、送信側及び受信側の終端抵抗値が45Ωであるとして、ihs=17.78mAの固定値の電流を流していた。このようにすれば、図12のA4に示すように、DP、DMの電圧レベルは400mVになり、DP、DMの信号波形がA1、A2、A3の禁止領域に入らないようになる。
しかしながら送信回路を有するデータ転送制御装置のIC端子から回路基板のUSBレセプタクルまでの距離が長い場合があり、この場合には、IC端子においてはVHSOH=400mVになっていても、レセプタクル端子においてはVHSOH=400mVになっていない場合がある。またデバイスの特性変動や伝送路上の波形劣化(波形減衰)によって、必要十分な信号振幅を得られない場合もある。更に、受信側のデータ転送制御装置がUSB規格を遵守していない場合には、送信側の信号波形(VHSOH)がUSB規格を遵守していたとしても、データ転送が正常に行われないおそれがある。
そこで図11では、定電流回路10から流れる電流IHSの電流値Ihsを可変に設定できるようにしている。即ち電流制御回路20からの電流制御信号IC1〜ICJに基づいて電流値ihsが種々の値に設定される。例えば送信側、受信側の終端抵抗値が共に45Ωであるとする。この時、定電流回路10から流れる電流値をihs=16mAに設定すれば、VHSOH=vmin=360mVになり、ihs=19.56mAに設定すれば、VHSOH=vmax=440mVになる。
例えばデータ転送制御装置のIC端子から回路基板のUSBレセプタクルまでの距離が長く、信号振幅の減衰が大きい場合には、出力ハイレベル電圧VHSOHを大きくすることが望ましい。従ってこの場合には定電流回路10から流れる電流の値ihsを大きくする。こうすれば、DP、DMの信号波形は図12のA5に示すような波形になり、信号振幅が減衰したとしても、USBのレセプタクル端子の位置でのVHSOHを400mV程度に設定できる。また受信側のデータ転送制御装置が、USB規格を遵守していなく、図12のA3の禁止領域が規格よりも大きかったような場合にも、エラーの無いデータ転送を実現できる。
また例えばUSBメモリのように送信側と受信側の間の距離が短い場合には、伝送時の信号振幅の減衰が少ないと考えられる。従ってこの場合には消費電力を優先して、定電流回路10から流れる電流の値ihsを小さくする。このようにすると、DP、DMの信号波形は図12のA6に示すような波形になり、VHSOHは400mVよりも小さくなる。しかしながら、USBメモリのようにUSBの伝送経路が短い場合には、VHSOHが400mVよりも小さくても、受信側においてDP、DMの信号波形がA3の禁止領域に入る可能性はほとんどない。そして、電流値ihsが小さくなれば、送信回路の消費電流を少なくでき、送信回路を含むデータ転送制御装置やデータ転送制御装置を含む電子機器の省電力化を図れる。
このように図11では、通常ならば固定値の電流を流すように設計される定電流回路を、可変値の電流を流せるようにしている。例えば、出力ハイレベル電圧VHSOHを可変にする比較例の手法として、DP、DMに接続される終端抵抗の値だけを可変に制御する手法が考えられる。
しかしながら、この手法によると、送信側の終端抵抗値を変化させた場合に、受信側の終端抵抗値との間のインピーダンスマッチングがとれなくなり、伝送波形が劣化するおそれがある。
この点、図11では、定電流回路10の電流値を可変に制御しているため、終端抵抗値を変化させなくても済む。従って、受信側とのインピーダンスマッチングがとりやすくなり、良好な伝送波形を維持できる。また図11では、定電流回路10の電流値ihsを、ファームウェア等によってエンドユーザが調整可能になる。従って、例えば伝送経路が短い時には電流値ihsを小さくして低消費電力モードに設定する等のインテリジェントな制御が可能になり、従来には無い送信回路を実現できる。
なお、HS用の送信回路の出力ハイレベル電圧の最小値をvmin(=360mV)とし、送信回路の出力ハイレベル電圧の最大値をvmax(=440mV)とし、送信側の終端抵抗値をrtとし、受信側の終端抵抗値をrrとし、定電流回路10から流れる電流の値をihsとしたとする。この場合に、定電流回路10から流れる電流の範囲は、例えば、{(rt+rr)/(rt×rr)}×vmin≦ihs≦{(rt+rr)/(rt×rr)}×vmaxを満たす範囲に設定できる。
このようにすれば、電流値ihsの最小値はihsmin={(rt+rr)/(rt×rr)}×vminとなり、最大値はihsmax={(rt+rr)/(rt×rr)}×vmaxになる。従って、ihs=ihsminの電流が流れた時の出力ハイレベル電圧はVSVOH=vmin=360mVになり、ihs=ihsmaxの電流が流れた時の出力ハイレベル電圧はVSVOH=vmax=440mVになる。従って、USB規格を遵守しながら、定電流回路10からの電流値ihsを可変に制御できるようになる。また受信側の終端抵抗値の最小値をrrl(=40.5Ω)、最大値をrrh(49.5Ω)としたとする。この場合には、定電流回路10から流れる電流の範囲を、{(rt+rrl)/(rt×rrl)}×vmin≦ihs≦{(rt+rrh)/(rt×rrh)}×vmaxを満たす範囲に設定してもよい。
7.終端抵抗値の可変制御
図13に、図3の終端抵抗回路30の構成例を示す。なお終端抵抗回路32、34も図13と同様の構成になる。
終端抵抗回路30は抵抗回路36、37、38を含む。これらの抵抗回路36、37、38の各々は複数のトランジスタにより構成される。具体的には図14(A)(B)(C)に示すように抵抗回路36、37、38は、各々、例えば5個、12個、3個の並列接続されたN型トランジスタにより構成される。これらのN型トランジスタは、図5、図6においてN型トランジスタ領域ARN1、ARN2に形成されるトランジスタNTRTP、NTRTMである。そしてこれらのN型トランジスタのドレインにはノードTN1が接続され、ソースには電源AVSSが接続される。また抵抗回路36、37、38を構成するN型トランジスタのゲートには、各々、終端抵抗制御回路40からの抵抗制御信号CP1、CP2、CP3が入力される。そして抵抗制御信号CP1、CP2、CP3がアクティブになると、抵抗回路36、37、38を構成するN型トランジスタがオンになり、そのオン抵抗値が、抵抗回路36、37、38の抵抗値(終端抵抗値)になる。
例えば抵抗制御信号CP1〜CP3が全てアクティブである場合には、抵抗回路36、37、38を構成する並列接続された20個(=5+12+3)のトランジスタが全てオン状態になり、これらのトランジスタのオン抵抗値により形成される並列抵抗値は例えば2.4Ωになる。そしてRSPの固定抵抗値rsp=39Ωであるため、終端抵抗値は41.4Ωになる。
また抵抗制御信号CP1、CP3がアクティブであり、CP2が非アクティブである場合には、抵抗回路36、38を構成する並列接続された8個(=5+3)のトランジスタがオン状態になり、これらのトランジスタのオン抵抗値により形成される並列抵抗値は例えば6.0Ωになる。従って終端抵抗値は39+6.0=45Ωになる。
また抵抗制御信号CP1がアクティブであり、CP2、CP3が非アクティブである場合には、抵抗回路36を構成する並列接続された5個のトランジスタがオン状態になり、これらのトランジスタのオン抵抗値により形成される並列抵抗値は例えば9.6Ωになる。従って終端抵抗値は39+9.6=48.6Ωになる。
以上のように図3、図13では、DP、DMの終端抵抗値を可変に制御できる。これにより、図12のA4、A5、A6に示すように出力ハイレベル電圧を調整できるようになる。また受信側の終端抵抗値とのインピーダンスマッチングがとれていない場合に、送信側の終端抵抗値を変更することで、インピーダンスマッチングをとることも可能になる。
8.容量調整回路
図15に図9のHS用送信回路の第2の変形例を示す。図15ではバッファ回路510−1、510−2、510−3を更に設けている。なお図15では、図9のスイッチ素子SW1、SW2、SW3がトランジスタTE1、TE2、TE3により構成されている。
バッファ回路510−1、510−2、510−3は、送信制御信号GC1、GC2、GC3を受け、送信制御信号GC1’、GC2’、GC3’をトランジスタTE1、TE2、TE3のゲートに出力する。なお送信制御信号GC1、GC2は、その一方がアクティブの時に他方が非アクティブになるノンオーバーラップ信号である。
バッファ回路510−1、510−2、510−3は、各々、容量調整回路520−1、520−2、520−3を含む。このような容量調整回路520−1、520−2、520−3を設けて容量を調整すれば、HS用の送信回路の出力波形を任意の波形に調整できるようになる。即ち、送信回路のスルーレート調整を行って、アイパターン調整を行うことが可能になる。例えば図12のA7に示すように、DP、DMの信号の立ち上がりのスルーレートを調整したり、A8に示すように、DP、DMの信号の立ち下がりのスルーレートを調整することが可能になる。これにより、伝送路や基板に応じた最適なスルーレート(電位勾配)を選択できるようになる。従って、USBを介して接続される相手側のデータ転送制御装置(電子機器)がUSB規格に厳密に準拠していない場合等にも、差動信号を用いた正確なデータ転送を実現できる。
図16に、バッファ回路510(510−1、510−2、510−3)と容量調整回路520(520−1、520−2、520−3)の構成例を示す。バッファ回路510は、第1のインバータ512と、インバータ512の出力ノードにその入力ノードが接続される第2のインバータ514を含む。そしてインバータ512の出力ノードに、容量調整回路520が接続されている。
容量調整回路520は、容量調整信号SS1、SS2、SS3によりオン・オフ制御されるトランジスタTE4、TE5、TE6(広義には少なくとも1つの容量調整用スイッチ素子)と、容量素子C1、C2、C3(広義には少なくとも1つの容量素子)を含む。容量素子C1、C2、C3の一端は、トランジスタTE4、TE5、TE6(容量調整用スイッチ素子)の他端(ソース)に接続され、C1、C2、C3の他端は、AVSS(第2の電源)に接続される。
容量調整信号SS1、SS2、SS3のレベルを種々の値に設定することで、インバータ512の出力ノード(インバータ514の入力ノード)の配線容量を任意の値に調整できる。これによりHS用の送信回路の出力のスルーレートを任意に調整できる。なお容量素子C1、C2、C3としては、MOSトランジスタのゲート容量を用いてもよいし、第1、第2のポリシリコン配線間に形成される容量を用いてもよい。
図15の第2の変形例によれば、出力ハイレベル電圧VHSOHの調整のみならず、スルーレートの調整も可能になる。従って、DP、DMの信号波形を、伝送経路に応じた種々の波形に設定することが可能になり、図12に示すようなアイパターンに関するUSB規格の遵守を容易化できる。
9.電子機器
図17に本実施形態の電子機器の構成例を示す。この電子機器300は、本実施形態で説明した集積回路装置であるデータ転送制御装置310と、ASICなどで構成されるアプリケーション層デバイス320と、CPU330と、ROM340と、RAM350と、表示部360と、操作部370を含む。なおこれらの機能ブロックの一部を省略する構成としてもよい。
ここでアプリケーション層デバイス320は、例えば、携帯電話のアプリケーションエンジンを実現するデバイスや、情報記憶媒体(ハードディスク、光ディスク)のドライブを制御するデバイスや、プリンタを制御するデバイスや、MPEGエンコーダ、MPEGデコーダ等を含むデバイスなどである。処理部330(CPU)はデータ転送制御装置310や電子機器全体の制御を行う。ROM340は制御プログラムや各種データを記憶する。RAM350は処理部330やデータ転送制御装置310のワーク領域やデータ格納領域として機能する。表示部360は種々の情報をユーザに表示する。操作部370はユーザが電子機器を操作するためのものである。
なお図17ではDMAバスとCPUバスが分離されているが、これらを共通化してもよい。またデータ転送制御装置310を制御する処理部と、電子機器を制御する処理部とを別々に設けてもよい。
また本実施形態の電子機器300としては、携帯電話機、携帯型音楽プレーヤ、携帯型映像プレーヤ、ビデオカメラ、デジタルカメラ、光ディスクドライブ装置、ハードディスクドライブ装置、オーディオ機器、携帯型ゲーム機、電子手帳、電子辞書又は携帯型情報端末等の種々のものが考えられる。
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語(第1の電源、第2の電源、第1の信号線、第2の信号線等)と共に記載された用語(AVDD、AVSS、DP、DM等)は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置、データ転送制御装置、送信回路、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。また、本実施形態では、USB2.0への本発明の適用例について説明したが、本発明は、USB2.0と同様の思想に基づく規格や、USB2.0を発展させた規格等にも適用できる。
本実施形態の集積回路装置により実現されるデータ転送制御装置の構成例。 送信回路、送信制御回路の構成例。 送信回路、送信制御回路の他の構成例。 集積回路装置のレイアウト例。 LS、FS用送信回路等のレイアウト例。 LS、FS用送信回路等の詳細なレイアウト例。 図7(A)(B)は送信制御回路の信号生成回路の構成例及び真理値表。 図8(A)(B)(C)は送信制御信号等の信号波形例。 HS用送信回路の構成例。 図10(A)(B)はHS用の送信制御信号の信号波形例。 HS用送信回路の第1の変形例。 アイパターンの説明図。 終端抵抗回路の構成例。 図14(A)(B)(C)は抵抗回路を構成するN型トランジスタの例。 HS用送信回路の第2の変形例。 バッファ回路の構成例。 電子機器の構成例。
符号の説明
PT1、PT2、PT3、PT4 P型トランジスタ、
NT1、NT2、NT3、NT4 N型トランジスタ、
QN1、QN2、QN3、QN4 出力ノード、
OP1、ON1、OP2、ON2、OP3、ON3、OP4、ON4 送信制御信号、
GC1、GC2、GC3 送信制御信号、
10 定電流回路、20 電流制御回路、22 電流設定情報レジスタ、
30、32、34 終端抵抗回路、40 終端抵抗制御回路、
42 終端抵抗設定情報レジスタ、50 LS用送信回路、52 FS用送信回路、
54 HS用送信回路、60 LS用送信制御回路、62 FS用送信制御回路、
64 HS用送信制御回路、71、72、73、74 送信ドライバ、
81、82、83、84 信号生成回路、
520-1、520-2、520-3 容量調整回路、
510-1、510-2、510-3 バッファ回路

Claims (12)

  1. 差動対を構成する第1、第2の信号線を介して第1の転送モードでデータを送信する回路であって、前記第1の信号線を駆動する第1の送信ドライバと、前記第2の信号線を駆動する第2の送信ドライバとを有する第1の転送モード用の第1の送信回路と、
    差動対を構成する前記第1、第2の信号線を介して前記第1の転送モードよりも高速な第2の転送モードでデータを送信する回路であって、前記第1の信号線を駆動する第3の送信ドライバと、前記第2の信号線を駆動する第4の送信ドライバとを有する第2の転送モード用の第2の送信回路と、
    差動対を構成する第1、第2の信号線を介して、前記第2の転送モードよりも高速な第3の転送モードでデータを送信する第3の転送モード用の第3の送信回路とを含み、
    第1の転送モード用の前記第1の送信ドライバを構成する第1のP型トランジスタと、第2の転送モード用の前記第3の送信ドライバを構成する第3のP型トランジスタが、第1のP型トランジスタ領域に形成され、
    第1の転送モード用の前記第1の送信ドライバを構成する第1のN型トランジスタと、第2の転送モード用の前記第3の送信ドライバを構成する第3のN型トランジスタが、第1のN型トランジスタ領域に形成され、
    第1の転送モード用の前記第2の送信ドライバを構成する第2のP型トランジスタと、第2の転送モード用の前記第4の送信ドライバを構成する第4のP型トランジスタが、第2のP型トランジスタ領域に形成され、
    第1の転送モード用の前記第2の送信ドライバを構成する第2のN型トランジスタと、第2の転送モード用の前記第4の送信ドライバを構成する第4のN型トランジスタが、第2のN型トランジスタ領域に形成され、
    前記第3の送信回路は、
    第1の電源と所与のノードとの間に設けられた定電流回路と、
    前記ノードと前記第1の信号線との間に設けられた第1のスイッチ素子と、
    前記ノードと前記第2の信号線との間に設けられた第2のスイッチ素子とを含むことを特徴とする集積回路装置。
  2. 請求項1において、
    前記第3の送信回路は、
    前記定電流回路から流れる電流の値を可変に制御する電流制御回路を含み、前記電流制御回路により可変に制御される前記定電流回路からの電流により、前記第1又は第2のスイッチ素子を介して前記第1又は第2の信号線を駆動することを特徴とする集積回路装置。
  3. 請求項1又は2において、
    前記第1のスイッチ素子を構成する第1のトランジスタのゲートに対して第1の送信制御信号を出力する第1のバッファ回路と、
    前記第2のスイッチ素子を構成する第2のトランジスタのゲートに対して第2の送信制御信号を出力する第2のバッファ回路とを含み、
    前記第1、第2の送信制御信号のうちいずれか一方の送信制御信号がアクティブに設定されるときには、他方の送信制御信号が非アクティブに設定され、
    前記第1、第2のバッファ回路の各々は、
    第1のインバータと、
    前記第1のインバータの出力ノードにその入力ノードが接続される第2のインバータと、
    前記第1のインバータの出力ノードに接続される容量調整回路を含むことを特徴とする集積回路装置。
  4. 請求項1乃至3のいずれかにおいて、
    前記第1の送信ドライバを構成する前記第1のP型トランジスタは、前記第1の送信ドライバの出力ノードである第1の出力ノードと第1の電源との間に設けられると共にそのゲートに第1のP側送信制御信号が入力され、
    前記第1の送信ドライバを構成する前記第1のN型トランジスタは、前記第1の出力ノードと第2の電源との間に設けられると共にそのゲートに第1のN側送信制御信号が入力され、
    前記第2の送信ドライバを構成する前記第2のP型トランジスタは、前記第2の送信ドライバの出力ノードである第2の出力ノードと第1の電源との間に設けられると共にそのゲートに第2のP側送信制御信号が入力され、
    前記第2の送信ドライバを構成する前記第2のN型トランジスタは、前記第2の出力ノードと第2の電源との間に設けられると共にそのゲートに第2のN側送信制御信号が入力され、
    前記第3の送信ドライバを構成する前記第3のP型トランジスタは、前記第3の送信ドライバの出力ノードである第3の出力ノードと第1の電源との間に設けられると共にそのゲートに第3のP側送信制御信号が入力され、
    前記第3の送信ドライバを構成する前記第3のN型トランジスタは、前記第3の出力ノードと第2の電源との間に設けられると共にそのゲートに第3のN側送信制御信号が入力され、
    前記第4の送信ドライバを構成する前記第4のP型トランジスタは、前記第4の送信ドライバの出力ノードである第4の出力ノードと第1の電源との間に設けられると共にそのゲートに第4のP側送信制御信号が入力され、
    前記第4の送信ドライバを構成する前記第4のN型トランジスタは、前記第4の出力ノードと第2の電源との間に設けられると共にそのゲートに第4のN側送信制御信号が入力されることを特徴とする集積回路装置。
  5. 請求項4において、
    前記第1のP側、N側送信制御信号と前記第2のP側、N側送信制御信号を生成して出力する第1の転送モード用の第1の送信制御回路と、
    前記第3のP側、N側送信制御信号と前記第4のP側、N側送信制御信号を生成して出力する第2の転送モード用の第2の送信制御回路を含むことを特徴とする集積回路装置。
  6. 請求項5において、
    前記第1の送信制御回路は、
    前記第2の送信制御回路が出力する前記第3のP側、N側送信制御信号と前記第4のP側、N側送信制御信号よりも立ち上がり時間又は立ち下がり時間が長い前記第1のP側、N側送信制御信号と前記第2のP側、N側送信制御信号を生成して出力することを特徴とする集積回路装置。
  7. 請求項1乃至6のいずれかにおいて、
    前記第1のP型トランジスタ領域と前記第1のN型トランジスタ領域が隣接して形成され、
    前記第2のP型トランジスタ領域と前記第2のN型トランジスタ領域が隣接して形成されることを特徴とする集積回路装置。
  8. 請求項1乃至7のいずれかにおいて、
    前記第1、第3の送信ドライバの出力ノードが接続される第1のノードと、前記第1の信号線との間に設けられる第1のダンピング抵抗と、
    前記第2、第4の送信ドライバの出力ノードが接続される第2のノードと、前記第2の信号線との間に設けられる第2のダンピング抵抗を含み、
    前記第1のダンピング抵抗が、前記第1のN型トランジスタ領域に隣接する第1の抵抗領域に形成され、
    前記第2のダンピング抵抗が、前記第2のN型トランジスタ領域に隣接する第2の抵抗領域に形成されることを特徴とする集積回路装置。
  9. 請求項8において、
    前記第1、第2のダンピング抵抗はN型拡散層で形成されることを特徴とする集積回路装置。
  10. 請求項1乃至9のいずれかにおいて、
    前記第1、第3の送信ドライバの出力ノードが接続される第1のノードと、第2の電源との間に設けられる第1の終端抵抗回路と、
    前記第2、第4の送信ドライバの出力ノードが接続される第2のノードと、第2の電源との間に設けられる第2の終端抵抗回路とを含み、
    前記第1の終端抵抗回路を構成するN型トランジスタが、前記第1のN型トランジスタ領域に形成され、
    前記第2の終端抵抗回路を構成するN型トランジスタが、前記第2のN型トランジスタ領域に形成されることを特徴とする集積回路装置。
  11. 請求項10において、
    前記第1、第2の終端抵抗回路の終端抵抗値を可変に制御する終端抵抗制御回路を含むことを特徴とする集積回路装置。
  12. 請求項1乃至11のいずれかに記載の集積回路装置と、
    前記集積回路装置を制御する処理部と、
    を含むことを特徴とする電子機器。
JP2007076180A 2005-11-25 2007-03-23 集積回路装置及び電子機器 Expired - Fee Related JP5082527B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007076180A JP5082527B2 (ja) 2005-11-25 2007-03-23 集積回路装置及び電子機器

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2005340764 2005-11-25
JP2005340764 2005-11-25
JP2007076180A JP5082527B2 (ja) 2005-11-25 2007-03-23 集積回路装置及び電子機器

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2006187813A Division JP5082309B2 (ja) 2005-11-25 2006-07-07 集積回路装置及び電子機器

Publications (3)

Publication Number Publication Date
JP2007273980A true JP2007273980A (ja) 2007-10-18
JP2007273980A5 JP2007273980A5 (ja) 2009-08-13
JP5082527B2 JP5082527B2 (ja) 2012-11-28

Family

ID=38676395

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007076180A Expired - Fee Related JP5082527B2 (ja) 2005-11-25 2007-03-23 集積回路装置及び電子機器

Country Status (1)

Country Link
JP (1) JP5082527B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8390338B2 (en) 2009-10-23 2013-03-05 Elpida Memory, Inc. Semiconductor device having signal transfer line
CN113918503A (zh) * 2021-10-28 2022-01-11 联芸科技(杭州)有限公司 发送电路、电子器件、芯片和电子设备

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05175432A (ja) * 1991-06-24 1993-07-13 Hitachi Ltd 半導体装置
JPH05343974A (ja) * 1992-06-09 1993-12-24 Mitsubishi Electric Corp 出力ドライバ回路
JPH07273209A (ja) * 1994-03-29 1995-10-20 Rohm Co Ltd 半導体集積回路装置
JPH09102551A (ja) * 1995-10-04 1997-04-15 Nec Corp 半導体装置
JPH1117516A (ja) * 1997-06-10 1999-01-22 Ind Technol Res Inst 制御されたスルーレートを有する高速及び低速出力バッファー
JPH11326455A (ja) * 1998-05-07 1999-11-26 Mitsubishi Electric Corp 半導体装置及び試験ボード
JP2001068986A (ja) * 1999-08-30 2001-03-16 Nec Ic Microcomput Syst Ltd 半導体装置の出力バッファ回路
JP2001168687A (ja) * 1999-12-06 2001-06-22 Matsushita Electric Ind Co Ltd 半導体集積回路
JP2002343864A (ja) * 2001-05-11 2002-11-29 Seiko Epson Corp 集積回路装置
JP2004015621A (ja) * 2002-06-10 2004-01-15 Anritsu Corp Lvdsドライバ
JP2004241930A (ja) * 2003-02-04 2004-08-26 Fujitsu Ltd 出力回路
JP2005064455A (ja) * 2003-07-30 2005-03-10 Matsushita Electric Ind Co Ltd 半導体集積回路及び信号送受信システム
JP2005183513A (ja) * 2003-12-17 2005-07-07 Seiko Epson Corp マクロセル、集積回路装置、及び電子機器
JP2005191677A (ja) * 2003-12-24 2005-07-14 Ricoh Co Ltd 差動出力バッファ回路及び差動出力バッファ回路を有する半導体装置

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05175432A (ja) * 1991-06-24 1993-07-13 Hitachi Ltd 半導体装置
JPH05343974A (ja) * 1992-06-09 1993-12-24 Mitsubishi Electric Corp 出力ドライバ回路
JPH07273209A (ja) * 1994-03-29 1995-10-20 Rohm Co Ltd 半導体集積回路装置
JPH09102551A (ja) * 1995-10-04 1997-04-15 Nec Corp 半導体装置
JPH1117516A (ja) * 1997-06-10 1999-01-22 Ind Technol Res Inst 制御されたスルーレートを有する高速及び低速出力バッファー
JPH11326455A (ja) * 1998-05-07 1999-11-26 Mitsubishi Electric Corp 半導体装置及び試験ボード
JP2001068986A (ja) * 1999-08-30 2001-03-16 Nec Ic Microcomput Syst Ltd 半導体装置の出力バッファ回路
JP2001168687A (ja) * 1999-12-06 2001-06-22 Matsushita Electric Ind Co Ltd 半導体集積回路
JP2002343864A (ja) * 2001-05-11 2002-11-29 Seiko Epson Corp 集積回路装置
JP2004015621A (ja) * 2002-06-10 2004-01-15 Anritsu Corp Lvdsドライバ
JP2004241930A (ja) * 2003-02-04 2004-08-26 Fujitsu Ltd 出力回路
JP2005064455A (ja) * 2003-07-30 2005-03-10 Matsushita Electric Ind Co Ltd 半導体集積回路及び信号送受信システム
JP2005183513A (ja) * 2003-12-17 2005-07-07 Seiko Epson Corp マクロセル、集積回路装置、及び電子機器
JP2005191677A (ja) * 2003-12-24 2005-07-14 Ricoh Co Ltd 差動出力バッファ回路及び差動出力バッファ回路を有する半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8390338B2 (en) 2009-10-23 2013-03-05 Elpida Memory, Inc. Semiconductor device having signal transfer line
CN113918503A (zh) * 2021-10-28 2022-01-11 联芸科技(杭州)有限公司 发送电路、电子器件、芯片和电子设备
CN113918503B (zh) * 2021-10-28 2024-03-29 联芸科技(杭州)股份有限公司 发送电路、电子器件、芯片和电子设备

Also Published As

Publication number Publication date
JP5082527B2 (ja) 2012-11-28

Similar Documents

Publication Publication Date Title
JP5082309B2 (ja) 集積回路装置及び電子機器
US7627845B2 (en) Macrocell, integrated circuit device, and electronic instrument
KR100272671B1 (ko) 데이터 트랜시버 및 그것을 갖는 버스 인터페이스
JP2007172574A (ja) 集積回路装置及び電子機器
JP4345471B2 (ja) 物理層回路、データ転送制御装置、及び電子機器
JP3778291B2 (ja) 送信回路、データ転送制御装置及び電子機器
JP4957100B2 (ja) 送信回路、データ転送制御装置及び電子機器
JP4934522B2 (ja) 半導体装置
US6232814B1 (en) Method and apparatus for controlling impedance on an input-output node of an integrated circuit
JP5082527B2 (ja) 集積回路装置及び電子機器
KR20170022989A (ko) 송신 장치 및 통신 시스템
JPH09232940A (ja) 可変電圧可変インピーダンスcmosオフチップ・ドライバおよびレシーバ・インタフェースおよび回路
US7268578B2 (en) Transmission circuit, data-transfer control device and electronic equipment
JP3950120B2 (ja) ドライバ回路及びドライバ回路を有するシステム
JP4370913B2 (ja) マクロセル、集積回路装置、及び電子機器
JP2000174610A (ja) レベルシフタ回路およびそれを用いた半導体装置
JP5023754B2 (ja) 集積回路装置及び電子機器
JP4826058B2 (ja) マクロセル、集積回路装置、及び電子機器
JP4469798B2 (ja) 集積回路装置、およびインバータ段の出力で出力信号を駆動するための方法
EP1849084B1 (en) Bus arbitration controller with reduced energy consumption
JP2007180085A (ja) 集積回路装置
JP2011228925A (ja) 半導体集積回路装置
JP2003273225A (ja) 半導体集積回路
JP2002118453A (ja) 半導体集積回路
JP2001014039A (ja) 電源制御回路

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090625

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090625

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120529

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120709

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120807

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120820

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150914

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees