JP2007273980A - 集積回路装置及び電子機器 - Google Patents

Abstract

【課題】第１、第２の転送モードでのデータ送信を小規模な構成の回路で実現する。
【解決手段】集積回路装置は第１、第２の送信ドライバを含む第１の転送モード用の送信回路と、第３、第４の送信ドライバを含む第２の転送モード用の第２の送信回路と、第２の転送モードよりも高速な第３の転送モード用の第３の送信回路を含む。第１の送信ドライバのトランジスタＰＴ１と第３の送信ドライバのトランジスタＰＴ３がＰ型トランジスタ領域ＡＲＰ１に形成され、第１の送信ドライバのトランジスタＮＴ１と第３の送信ドライバのトランジスタＮＴ３がＮ型トランジスタ領域ＡＲＮ１に形成され、第２の送信ドライバのトランジスタＰＴ２と第４の送信ドライバのトランジスタＰＴ４がＰ型トランジスタ領域ＡＲＰ２に形成され、第２の送信ドライバのトランジスタＮＴ２と第４の送信ドライバのトランジスタＮＴ４がＮ型トランジスタ領域ＡＲＮ２に形成される。
【選択図】図５

Description

本発明は、集積回路装置及び電子機器に関する。

ＵＳＢ（Universal Serial Bus)２．０では、ＨＳ（High Speed）、ＦＳ（Full Speed）、ＬＳ（Low Speed）の転送モードが用意され、これらのＨＳ、ＦＳ、ＬＳモードでは、各々、４８０Ｍｂｐｓ、１２Ｍｂｐｓ、１．５Ｍｂｐｓでデータ転送が行われる。そしてＵＳＢでは、ＬＳモード用の送信回路に要求される電気的特性として、５０〜３５０ｐｆの幅広い範囲の負荷容量に対して、出力信号の立ち上がり時間及び立ち下がり時間を７５〜３００ｎｓの範囲に収めることが規定されている。この場合、ＨＳ、ＦＳモードしかサポートしていないＵＳＢデバイスでは、このようなＬＳモード用の送信回路は不要である。しかしながら、ＵＳＢホストや、ＬＳモードをサポートしているＵＳＢデバイスでは、ＬＳモード用の送信回路を設ける必要がある。

このようなＬＳモード用の送信回路を実現する従来例として、スルーレート調整用の容量を送信回路の出力ノードに設ける第１の従来例や、送信回路を構成するトランジスタのゲート制御信号を規格を満足するように複雑に制御する第２の従来例がある。

しかしながら、これらの第１、第２の従来例では、ＵＳＢ２．０のＨＳモードのデータ転送については考慮されていなかった。また第１の従来例のように送信回路の出力ノードにスルーレート調整用の大きな容量を設けると、回路が大規模化すると共にＨＳモードでのデータ転送が困難になるという問題がある。また第２の従来例ではゲート制御信号の制御が複雑化するため、回路が複雑化・大規模化するという問題がある。
特開２０００−４９５８５号公報 特開２００１−１９６９１６号公報

本発明は、以上のような課題に鑑みてなされたものであり、その目的とするところは、第１、第２の転送モードでのデータ送信を小規模な構成の回路で実現できる集積回路装置及びこれを含む電子機器を提供することにある。

本発明は、差動対を構成する第１、第２の信号線を介して第１の転送モードでデータを送信する回路であって、前記第１の信号線を駆動する第１の送信ドライバと、前記第２の信号線を駆動する第２の送信ドライバとを有する第１の転送モード用の第１の送信回路と、差動対を構成する前記第１、第２の信号線を介して前記第１の転送モードよりも高速な第２の転送モードでデータを送信する回路であって、前記第１の信号線を駆動する第３の送信ドライバと、前記第２の信号線を駆動する第４の送信ドライバとを有する第２の転送モード用の第２の送信回路とを含み、第１の転送モード用の前記第１の送信ドライバを構成する第１のＰ型トランジスタと、第２の転送モード用の前記第３の送信ドライバを構成する第３のＰ型トランジスタが、第１のＰ型トランジスタ領域に形成され、第１の転送モード用の前記第１の送信ドライバを構成する第１のＮ型トランジスタと、第２の転送モード用の前記第３の送信ドライバを構成する第３のＮ型トランジスタが、第１のＮ型トランジスタ領域に形成され、第１の転送モード用の前記第２の送信ドライバを構成する第２のＰ型トランジスタと、第２の転送モード用の前記第４の送信ドライバを構成する第４のＰ型トランジスタが、第２のＰ型トランジスタ領域に形成され、第１の転送モード用の前記第２の送信ドライバを構成する第２のＮ型トランジスタと、第２の転送モード用の前記第４の送信ドライバを構成する第４のＮ型トランジスタが、第２のＮ型トランジスタ領域に形成される集積回路装置に関係する。

本発明によれば、第１の転送モード用の送信ドライバを構成するＰ型トランジスタと、第２の転送モード用の送信ドライバを構成するＰ型トランジスタが、同じトランジスタ領域に形成される。また第１の転送モード用の送信ドライバを構成するＮ型トランジスタと、第２の転送モード用の送信ドライバを構成するＮ型トランジスタが、同じトランジスタ領域に形成される。従って、少ない面積のトランジスタ領域で、第１の転送モード用の送信回路と第２の転送モード用の送信回路の両方を実現でき、第１、第２の転送モードでのデータ送信を小規模な構成の回路で実現できる。

また本発明では、前記第１の送信ドライバを構成する前記第１のＰ型トランジスタは、前記第１の送信ドライバの出力ノードである第１の出力ノードと第１の電源との間に設けられると共にそのゲートに第１のＰ側送信制御信号が入力され、前記第１の送信ドライバを構成する前記第１のＮ型トランジスタは、前記第１の出力ノードと第２の電源との間に設けられると共にそのゲートに第１のＮ側送信制御信号が入力され、前記第２の送信ドライバを構成する前記第２のＰ型トランジスタは、前記第２の送信ドライバの出力ノードである第２の出力ノードと第１の電源との間に設けられると共にそのゲートに第２のＰ側送信制御信号が入力され、前記第２の送信ドライバを構成する前記第２のＮ型トランジスタは、前記第２の出力ノードと第２の電源との間に設けられると共にそのゲートに第２のＮ側送信制御信号が入力され、前記第３の送信ドライバを構成する前記第３のＰ型トランジスタは、前記第３の送信ドライバの出力ノードである第３の出力ノードと第１の電源との間に設けられると共にそのゲートに第３のＰ側送信制御信号が入力され、前記第３の送信ドライバを構成する前記第３のＮ型トランジスタは、前記第３の出力ノードと第２の電源との間に設けられると共にそのゲートに第３のＮ側送信制御信号が入力され、前記第４の送信ドライバを構成する前記第４のＰ型トランジスタは、前記第４の送信ドライバの出力ノードである第４の出力ノードと第１の電源との間に設けられると共にそのゲートに第４のＰ側送信制御信号が入力され、前記第４の送信ドライバを構成する前記第４のＮ型トランジスタは、前記第４の出力ノードと第２の電源との間に設けられると共にそのゲートに第４のＮ側送信制御信号が入力されるようにしてもよい。

このようにすれば簡素な構成の回路で、第１の転送モード用の送信回路と第２の転送モード用の送信回路を実現できる。

また本発明では、前記第１のＰ側、Ｎ側送信制御信号と前記第２のＰ側、Ｎ側送信制御信号を生成して出力する第１の転送モード用の第１の送信制御回路と、前記第３のＰ側、Ｎ側送信制御信号と前記第４のＰ側、Ｎ側送信制御信号を生成して出力する第２の転送モード用の第２の送信制御回路を含むようにしてもよい。

このようにすれば、送信制御信号の立ち上がり時間、立ち下がり時間等を調整するだけで、第１、第２の送信回路の出力信号の立ち上がり時間、立ち下がり時間等を調整することが可能になる。

また本発明では、前記第１の送信制御回路は、前記第２の送信制御回路が出力する前記第３のＰ側、Ｎ側送信制御信号と前記第４のＰ側、Ｎ側送信制御信号よりも立ち上がり時間又は立ち下がり時間が長い前記第１のＰ側、Ｎ側送信制御信号と前記第２のＰ側、Ｎ側送信制御信号を生成して出力するようにしてもよい。

このようにすれば、第１の転送モード用の送信回路の立ち上がり時間、立ち下がり時間を、簡素な回路・制御で長くすることが可能になり、規格等の遵守が容易になる。

また本発明では、前記第１のＰ型トランジスタ領域と前記第１のＮ型トランジスタ領域が隣接して形成され、前記第２のＰ型トランジスタ領域と前記第２のＮ型トランジスタ領域が隣接して形成されるようにしてもよい。

このようにすれば、第１の転送モード用の送信回路と第２の転送モード用の送信回路が占める回路面積を更に小規模化できる。

また本発明では、前記第１、第３の送信ドライバの出力ノードが接続される第１のノードと、前記第１の信号線との間に設けられる第１のダンピング抵抗と、前記第２、第４の送信ドライバの出力ノードが接続される第２のノードと、前記第２の信号線との間に設けられる第２のダンピング抵抗を含み、前記第１のダンピング抵抗が、前記第１のＮ型トランジスタ領域に隣接する第１の抵抗領域に形成され、前記第２のダンピング抵抗が、前記第２のＮ型トランジスタ領域に隣接する第２の抵抗領域に形成されるようにしてもよい。

このようにすれば、第１、第２のダンピング抵抗を集積回路装置に内蔵できると共に、第１、第２のダンピング抵抗の内蔵を起因とする回路規模の増加を最小限に抑えることができる。

また本発明では、前記第１、第２のダンピング抵抗はＮ型拡散層で形成されるようにしてもよい。

このようにすれば回路規模の増加を更に抑えることができる。

また本発明では、前記第１、第３の送信ドライバの出力ノードが接続される第１のノードと、第２の電源との間に設けられる第１の終端抵抗回路と、前記第２、第４の送信ドライバの出力ノードが接続される第２のノードと、第２の電源との間に設けられる第２の終端抵抗回路とを含み、前記第１の終端抵抗回路を構成するＮ型トランジスタが、前記第１のＮ型トランジスタ領域に形成され、前記第２の終端抵抗回路を構成するＮ型トランジスタが、前記第２のＮ型トランジスタ領域に形成されるようにしてもよい。

このようにすれば、第１、第２の終端抵抗回路の内蔵を起因とする回路規模の増加を最小限に抑えることができる。

また本発明では、前記第１、第２の終端抵抗回路の終端抵抗値を可変に制御する終端抵抗制御回路を含むようにしてもよい。

このようにすれば、終端抵抗値を制御して、出力信号の振幅（出力ハイレベル電圧）を調整できるようになる。

また本発明では、差動対を構成する第１、第２の信号線を介して、前記第２の転送モードよりも高速な第３の転送モードでデータを送信する第３の転送モード用の第３の送信回路を含み、前記第３の送信回路は、第１の電源と所与のノードとの間に設けられた定電流回路と、前記ノードと前記第１の信号線との間に設けられた第１のスイッチ素子と、前記ノードと前記第２の信号線との間に設けられた第２のスイッチ素子とを含むようにしてもよい。

本発明では、第１の送信回路の出力ノードに付加される容量をほとんど増加させることなく第１の転送モード用の送信回路を実現できる。従って、電流駆動タイプの第３の送信回路による高速な第３の転送モードのデータ転送に悪影響が及ぶのを効果的に防止できるようになる。

また本発明では、前記第３の送信回路は、前記定電流回路から流れる電流の値を可変に制御する電流制御回路を含み、前記電流制御回路により可変に制御される前記定電流回路からの電流により、前記第１又は第２のスイッチ素子を介して前記第１又は第２の信号線を駆動するようにしてもよい。

本発明によれば、定電流回路から流れる電流（定電流）の値が、固定値とはならず、電流制御回路により可変に制御される。例えば電流制御回路により第１の設定がなされると、定電流回路からの第１の電流値の電流により第１又は第２の信号線が駆動（電流駆動）され、第２の設定がなされると、定電流回路からの第２の電流値の電流により第１又は第２の信号線が駆動される。このようにすれば、出力信号の振幅（出力ハイレベル電圧等）を調整できるようになり、良好な信号波形の維持や、低消費電力化を可能にするインテリジェントな制御などが可能になる。

また本発明では、前記第１のスイッチ素子を構成する第１のトランジスタのゲートに対して第１の送信制御信号を出力する第１のバッファ回路と、前記第２のスイッチ素子を構成する第２のトランジスタのゲートに対して第２の送信制御信号を出力する第２のバッファ回路とを含み、前記第１、第２の送信制御信号のうちいずれか一方の送信制御信号がアクティブに設定されるときには、他方の送信制御信号が非アクティブに設定され、前記第１、第２のバッファ回路の各々は、第１のインバータと、前記第１のインバータの出力ノードにその入力ノードが接続される第２のインバータと、前記第１のインバータの出力ノードに接続される容量調整回路を含むようにしてもよい。

このようにすれば出力信号のスルーレートの調整等が可能になる。

また本発明では、差動対を構成する前記第１、第２の信号線を介して送信される差動信号は、ＵＳＢ（Universal Serial Bus）規格の信号であり、前記第１、第２、第３の転送モードは、各々、ＵＳＢのロースピードモード、フルスピードモード、ハイスピードモードであってもよい。

また本発明は、上記に記載の集積回路装置と、前記集積回路装置を制御する処理部とを含む電子機器に関係する。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．集積回路装置の回路構成
図１に本実施形態の集積回路装置により実現されるデータ転送制御装置の回路構成例を示す。なお本実施形態の集積回路装置により実現される装置は図１の構成に限定されない。例えば図１とは異なる構成のデータ転送制御装置を実現してもよい。或いは図１の構成にアプリケーション層デバイスやＣＰＵ（広義にはプロセッサ）などの構成を加えて、集積回路装置として１チップ化してもよい。

図１のデータ転送制御装置は、トランシーバ２００、転送コントローラ２１０、バッファコントローラ２２０、データバッファ２３０、インターフェース回路２４０を含む。なおこれらの回路ブロックの一部を省略したり、これらの回路ブロック間の接続形態を変更したり、これらとは異なる回路ブロックを追加してもよい。例えばバッファコントローラ２２０やデータバッファ２３０やインターフェース回路２４０を省略した構成にしてもよい。

トランシーバ２００（物理層回路）は、差動対（差動信号線）を構成するＤＰ、ＤＭの信号線（広義には第１、第２の信号線）を用いてデータを送受信するための回路である。このトランシーバ２００はＬＳモード（広義には第１の転送モード）用の送信回路５０やＦＳモード（広義には第２の転送モード）用の送信回路５２を含む。またＨＳモード（広義には第３の転送モード）用の送信回路５４を含むことができる。またトランシーバ２００は、受信回路（差動レシーバ、シングルエンドレシーバ）、抵抗回路（プルアップ用抵抗回路、プルダウン用抵抗回路）、検出回路（切断検出回路、スケルチ回路）、クロック生成回路（ＰＬＬ）、サンプリングクロック生成回路（ＨＳＤＬＬ）、基準電圧生成回路、パラレル／シリアル変換回路、或いはシリアル／パラレル変換回路（エラスティシティバッファ）などを含むことができる。

転送コントローラ２１０は、ＵＳＢを介したデータ転送を制御するためのコントローラであり、いわゆるＳＩＥ（Serial Interface Engine）の機能などを実現するためのものである。例えば転送コントローラ２１０は、パケットハンドル処理、サスペンド＆レジューム制御、或いはトランザクション管理などを行う。この転送コントローラ２１０は、図示しないリンクコントローラやトランザクションコントローラを含むことができる。

バッファコントローラ２２０は、データバッファ２３０に記憶領域（エンドポイント領域、パイプ領域等）を確保したり、データバッファ２３０の記憶領域に対するアクセス制御を行う。より具体的にはバッファコントローラ２２０は、インターフェース回路２４０を介したアプリケーション層デバイス側からのアクセスや、インターフェース回路２４０を介したＣＰＵ側からのアクセスや、ＵＳＢ（転送コントローラ２１０）側からのアクセスを制御したり、これらのアクセスの調停を行ったり、アクセス・アドレスの生成・管理を行う。

データバッファ２３０（パケットバッファ）は、ＵＳＢを介して転送されるデータ（送信データ又は受信データ）を一時的に格納（バッファリング）するためバッファ（ＦＩＦＯ）である。このデータバッファ２３０はＲＡＭなどのメモリにより構成できる。

インターフェース回路２４０は、アプリケーション層デバイスが接続されるＤＭＡ（DirectMemoryAccess）バスや、ＣＰＵが接続されるＣＰＵバスを介したインターフェースを実現するための回路である。このインターフェース回路２４０には、ＤＭＡ転送のためのＤＭＡハンドラ回路などを含めることができる。

２．送信回路
図２に本実施形態の集積回路装置が含む送信回路、送信制御回路の構成例を示す。図２において、ＬＳモード（第１の転送モード）用の第１の送信回路５０は、差動対（差動データ信号線）を構成するＤＰ、ＤＭの信号線（第１、第２の信号線）を介してＬＳ（ロースピード）モードでデータを送信する回路である。この送信回路５０は、ＤＰの信号線（第１の信号線）を駆動（電圧駆動）する第１の送信ドライバ７１と、ＤＭの信号線（第２の信号線）を駆動する第２の送信ドライバ７２を含む。

ＦＳモード（第２の転送モード）用の第２の送信回路５２は、ＤＰ、ＤＭの信号線を介してＬＳモードよりも高速なＦＳ（フルスピード）モードでデータを送信する回路である。この送信回路５２は、ＤＰの信号線を駆動する第３の送信ドライバ７３と、ＤＭの信号線を駆動する第４の送信ドライバ７４を含む。

ＨＳモード（広義には第２の転送モード）用の第３の送信回路５４は、ＤＰ、ＤＭの信号線を介してＦＳモードよりも高速なＨＳ（ハイスピード）モードでデータを送信する回路である。この送信回路５４は、電源ＡＶＤＤ（広義には第１の電源）と所与のノードとの間に設けられた定電流回路と、上記ノードとＤＰの信号線との間に設けられた第１のスイッチ素子と、上記ノードとＤＭの信号線との間に設けられた第２のスイッチ素子を含む。

ＬＳ用のＤＰ側送信ドライバ７１を構成する第１のＰ型トランジスタＰＴ１は、送信ドライバ７１の出力ノードである第１の出力ノードＱＮ１と電源ＡＶＤＤとの間に設けられると共にそのゲートに第１のＰ側送信制御信号ＯＰ１が入力される。また送信ドライバ７１を構成する第１のＮ型トランジスタＮＴ１は、出力ノードＱＮ１と電源ＡＶＳＳ（広義には第２の電源）との間に設けられると共にそのゲートに第１のＮ側送信制御信号ＯＮ１が入力される。

ＬＳ用のＤＭ側送信ドライバ７２を構成する第２のＰ型トランジスタＰＴ２は、送信ドライバ７２の出力ノードである第２の出力ノードＱＮ２と電源ＡＶＤＤとの間に設けられると共にそのゲートに第２のＰ側送信制御信号ＯＰ２が入力される。また送信ドライバ７２を構成する第２のＮ型トランジスタＮＴ２は、出力ノードＱＮ２と電源ＡＶＳＳとの間に設けられると共にそのゲートに第２のＮ側送信制御信号ＯＮ２が入力される。

ＦＳ用のＤＰ側送信ドライバ７３を構成する第３のＰ型トランジスタＰＴ３は、送信ドライバ７３の出力ノードである第３の出力ノードＱＮ３と電源ＡＶＤＤとの間に設けられると共にそのゲートに第３のＰ側送信制御信号ＯＰ３が入力される。また送信ドライバ７３を構成する第３のＮ型トランジスタＮＴ３は、出力ノードＱＮ３と電源ＡＶＳＳとの間に設けられると共にそのゲートに第３のＮ側送信制御信号ＯＮ３が入力される。

ＦＳ用のＤＭ側送信ドライバ７４を構成する第４のＰ型トランジスタＰＴ４は、送信ドライバ７４の出力ノードである第４の出力ノードＱＮ４と電源ＡＶＤＤとの間に設けられると共にそのゲートに第４のＰ側送信制御信号ＯＰ４が入力される。また送信ドライバ７４を構成する第４のＮ型トランジスタＮＴ４は、出力ノードＱＮ４と電源ＡＶＳＳとの間に設けられると共にそのゲートに第４のＮ側送信制御信号ＯＮ４が入力される。

なお送信ドライバ７１、７２、７３、７４は図２の構成に限定されず、その接続関係を変更したり他のトランジスタを追加する構成としてもよい。

ＬＳ用の第１の送信制御回路６０は、ＬＳ用のデータ信号ＬＳＤＰＯＵＴ、ＬＳＤＭＯＵＴとイネーブル信号ＬＳＯＵＴＥＮＢを受け、第１のＰ側、Ｎ側送信制御信号ＯＰ１、ＯＮ１と第２のＰ側、Ｎ側送信制御信号ＯＰ２、ＯＮ２を生成して出力する。この送信制御回路６０は、信号ＯＰ１、ＯＮ１を生成する第１の信号生成回路８１と信号ＯＰ２、ＯＮ２を生成する第２の信号生成回路８２を含む。

ＦＳ用の第２の送信制御回路６２は、ＦＳ用のデータ信号ＦＳＤＰＯＵＴ、ＦＳＤＭＯＵＴとイネーブル信号ＦＳＯＵＴＥＮＢを受け、第３のＰ側、Ｎ側送信制御信号ＯＰ３、ＯＮ３と第４のＰ側、Ｎ側送信制御信号ＯＰ４、ＯＮ４を生成して出力する。この送信制御回路６２は、信号ＯＰ３、ＯＮ３を生成する第３の信号生成回路８３と信号ＯＰ４、ＯＮ４を生成する第４の信号生成回路８４を含む。

ＨＳ用の送信制御回路６４は、ＨＳ用のデータ信号ＨＳＤＰＵＯＴ、ＨＳＤＭＯＵＴとイネーブル信号ＨＳＯＵＴＥＮＢを受け、第１〜第３の送信制御信号ＧＣ１、ＧＣ２、ＧＣ３を生成して出力する。

そしてＬＳ用の送信制御回路６０は、ＦＳ用の送信制御回路６２が出力する送信制御信号ＯＰ３、ＯＮ３、ＯＰ４、ＯＮ４よりも立ち上がり時間又は立ち下がり時間が長い送信制御信号ＯＰ１、ＯＮ１、ＯＰ２、ＯＮ２を出力する。別の言い方をすればスルーレートが低い送信制御信号を出力する。ここで立ち上がり時間は、信号レベルが波高の１０パーセントになった時刻から波高の９０パーセントになった時刻に至るまでの時間と定義できる。また立ち下がり時間は、信号レベルが波高の９０パーセントになった時刻から波高の１０パーセントになった時刻に至るまでの時間と定義できる。

また図２に示すように本実施形態の集積回路装置は、送信ドライバ７１、７３の出力ノードＱＮ１、ＱＮ３が接続される第１のノードＴＮ１と、ＤＰの信号線との間に設けられる第１のダンピング抵抗ＲＳＰ（固定抵抗）を含むことができる。また送信ドライバ７２、７４の出力ノードＱＮ２、ＱＮ４が接続される第２のノードＴＮ２と、ＤＭの信号線との間に設けられる第２のダンピング抵抗ＲＳＭ（固定抵抗）を含むことができる。

更に図３に示すように本実施形態の集積回路装置は、ノードＴＮ１と電源ＡＶＳＳとの間に設けられる第１の終端抵抗回路３０と、ノードＴＮ２と電源ＡＶＳＳとの間に設けられる第２の終端抵抗回路３２を含んでもよい。これらの終端抵抗回路３０、３２は、ＨＳのデータ転送時にＤＰ、ＤＭの信号線を終端するための回路であり、その終端抵抗値が例えば可変に制御される。

また図３に示すように集積回路装置は終端抵抗制御回路４０を含んでもよい。この終端抵抗制御回路４０は、終端抵抗回路３０、３２の終端抵抗値を可変に制御（設定）するための回路であり、終端抵抗設定情報レジスタ４２を含む。具体的には終端抵抗制御回路４０は抵抗制御信号ＣＰ（ＣＰ１〜ＣＰ３）、ＣＭ（ＣＭ１〜ＣＭ３）を終端抵抗回路３０、３２に出力する。抵抗制御信号ＣＰ、ＣＭの電圧レベルは、終端抵抗設定情報レジスタ４２の設定情報（設定値）に基づき設定される。この終端抵抗設定情報レジスタ４２への設定情報の書き込みは、例えばファームウェア（処理部、ＣＰＵ）により行うことができる。

図３では、ＬＳ、ＦＳモード時には、例えば終端抵抗回路３０、３２の抵抗を構成するトランジスタをオフ状態にすることで、抵抗ＲＳＰ、ＲＳＭを、ＬＳ、ＦＳ用のダンピング抵抗として用いる。一方、ＨＳモード時には、ＬＳ用、ＦＳ用の送信回路５０、５２をディスエーブル状態に設定することで、抵抗ＲＳＰと終端抵抗回路３０からなる抵抗と、抵抗ＲＳＭと終端抵抗回路３２からなる抵抗を、ＨＳ用の終端抵抗として用いることが可能になる。従って、ＬＳ、ＦＳモード時とＨＳモード時で抵抗ＲＳＰ、ＲＳＭを共用できるようになるため、回路の小規模化を図れる。

３．集積回路装置のレイアウト
図４に本実施形態の集積回路装置のレイアウト例を示す。この集積回路装置は、第１のマクロセルＭＣ１と第２のマクロセルＭＣ２を含む。なお、これらのマクロセルＭＣ１、ＭＣ２（メガセル、マクロブロック）は、論理機能を有する中規模又は大規模な回路の単位である。また、本実施形態の集積回路装置は３個以上のマクロセルを含むようにしてもよい。

図４においてマクロセルＭＣ１は、例えば図１のトランシーバ２００である物理層回路を含むマクロセルである。なおマクロセルＭＣ１が物理層回路以外の回路（論理層回路等）を含むようにしてもよい。

マクロセルＭＣ１は、例えばその配線及び回路セル配置が固定化されるハードマクロになっている。より具体的には、例えば、配線や回路セル配置が手作業のレイアウトにより行われる。なお配線、配置の一部を自動化してもよい。

一方、マクロセルＭＣ２は、物理層よりも上位層（論理層、リンク層、トランザクション層又はアプリケーション層等）の回路を含むマクロセルである。ＵＳＢを例にとれば、マクロセルＭＣ２は、ＳＩＥ（Serial Interface Engine）やユーザロジック（デバイス固有の回路）などの論理層回路（ＭＣ１が含む論理層回路の他の部分）を含むことができる。なお図４において、パッド（ＤＰ、ＤＭ等）はＩ／Ｏ領域内に設けてもよいし、Ｉ／Ｏ領域の外側に設けてもよい。

マクロセルＭＣ２は、例えばその配線及び回路セル配置が自動配置配線されるソフトマクロになっている。より具体的には、例えば、ゲートアレイの自動配置配線ツールにより基本セル間の配線等が自動的に行われる。なお配置、配線の一部を固定化してもよい。

図５に、マクロセルＭＣ１が含む図２、図３の送信回路５０、５２などの回路のレイアウト例を示す。図５において第１の領域ＡＲ１にはＤＰ側の回路が配置され、第２の領域ＡＲ２にはＤＭ側の回路が配置される。これらの領域ＡＲ１、ＡＲ２は、図５のＤ２方向（集積回路装置の外側から内側に向かう方向）に沿ったラインを対称軸として例えば線対称に配置される。

ＤＰ側の領域ＡＲ１は第１のＰ型トランジスタ領域ＡＲＰ１、第１のＮ型トランジスタ領域ＡＲＮ１を含む。また第１の抵抗領域ＡＲＲ１を含む。そして領域ＡＲＰ１とＡＲＮ１は隣接して形成され、ＡＲＮ１とＡＲＲ１も隣接して形成される。

一方、ＤＭ側の領域ＡＲ２は第２のＰ型トランジスタ領域ＡＲＰ２、第２のＮ型トランジスタ領域ＡＲＮ２を含む。また第２の抵抗領域ＡＲＲ２を含む。そして領域ＡＲＰ２とＡＲＮ２は隣接して形成され、ＡＲＮ２とＡＲＲ２も隣接して形成される。

そして本実施形態では図５に示すように、図２、図３のＬＳ用のＤＰ側送信ドライバ７１を構成するＰ型トランジスタＰＴ１とＦＳ用のＤＰ側送信ドライバ７３を構成するＰ型トランジスタＰＴ３が、Ｐ型トランジスタ領域ＡＲＰ１に形成される。またＬＳ用のＤＰ側送信ドライバ７１を構成するＮ型トランジスタＮＴ１とＦＳ用のＤＰ側送信ドライバ７３を構成するＮ型トランジスタＮＴ３が、Ｎ型トランジスタ領域ＡＲＮ１に形成される。

一方、ＬＳ用のＤＭ側送信ドライバ７２を構成するＰ型トランジスタＰＴ２とＦＳ用のＤＭ側送信ドライバ７４を構成するＰ型トランジスタＰＴ４が、Ｐ型トランジスタ領域ＡＲＰ２に形成される。またＬＳ用のＤＭ側送信ドライバ７２を構成するＮ型トランジスタＮＴ２とＦＳ用のＤＭ側送信ドライバ７４を構成するＮ型トランジスタＮＴ４が、Ｎ型トランジスタ領域ＡＲＮ２に形成される。

このように本実施形態では、ＬＳ用の送信ドライバを構成するＰ型トランジスタとＦＳ用の送信ドライバを構成するＰ型トランジスタが同じＰ型トランジスタ領域にまとめて形成される。またＬＳ用の送信ドライバを構成するＮ型トランジスタとＦＳ用の送信ドライバを構成するＮ型トランジスタが同じＮ型トランジスタ領域にまとめて形成される。

また図５では、図２、図３のダンピング抵抗ＲＳＰが、Ｎ型トランジスタ領域ＡＲＮ１に隣接する抵抗領域ＡＲＲ１に形成される。またダンピング抵抗ＲＳＭが、Ｎ型トランジスタ領域ＡＲＮ２に隣接する抵抗領域ＡＲＲ２に形成される。これらのダンピング抵抗ＲＳＰ、ＲＳＭは例えばＮ型拡散層（Ｎ＋拡散層、アクティブ領域）で形成できる。

また図５では、図３のＤＰ側の終端抵抗回路３０を構成するＮ型トランジスタＮＴＲＴＰが、ＤＰ側のＮ型トランジスタ領域ＡＲＮ１に形成される。またＤＭ側の終端抵抗回路３２を構成するＮ型トランジスタＮＴＲＴＭが、ＤＭ側のＮ型トランジスタ領域ＡＲＮ２に形成される。

図６に領域ＡＲ２の詳細なレイアウト例を示す。なお領域ＡＲ１のレイアウトも図６と同様である。図６に示すようにＰ型トランジスタ領域ＡＲＰ２には、ＬＳ用送信ドライバ７２のＰ型トランジスタＰＴ２とＦＳ用送信ドライバ７４のＰ型トランジスタＰＴ４がＤ２方向に並んで配置されている。またＮ型トランジスタ領域ＡＲＮ２には、ＬＳ用送信ドライバ７２のＮ型トランジスタＮＴ２とＦＳ用送信ドライバ７４のＮ型トランジスタＮＴ４がＤ２方向に並んで配置されている。更にこれらのＮ型トランジスタＮＴ２、ＮＴ４と、図３の終端抵抗回路３２を構成するＮ型トランジスタＮＴＲＴＭがＤ２方向に並んで配置されている。また抵抗領域ＡＲＲ２には、Ｎ型拡散領域（Ｎ＋拡散領域）で形成されるダンピング抵抗ＲＳＭが形成されている。

ＤＭのパッドからの信号線８６は、抵抗領域ＡＲＲ２のダンピング抵抗ＲＳＭの一端に接続される。そしてダンピング抵抗ＲＳＭの他端に接続される信号線８８は、トランジスタＰＴ２、ＰＴ４、ＮＴ２、ＮＴ４のドレインに接続される。

図２、図３に示すように、ＵＳＢ２．０では非常に高速なＨＳ用の送信回路５４が設けられ、この送信回路５４はＤＰ、ＤＭの信号線を電流駆動する。従って、ＬＳ用の送信回路として、前述の従来例１のように送信回路の出力ノードに大きな容量が付加される構成の回路を採用すると、ＨＳモード時にこの大きな容量の充放電が必要になってしまい、ＨＳの高速データ転送の実現が困難になる。また前述の従来例１、２では、ＬＳ用の送信回路が大規模化したり制御が複雑化するなどの問題も招く。

この点、図２、図３の本実施形態のＬＳ用の送信回路５０では、ノードＴＮ１、ＴＮ２にはそれほど大きな容量が付加されない。従って、ＨＳ用の送信回路５４によるＨＳ転送に悪影響が及ぶのを防止できる。またＬＳ用の送信回路５０は、ＦＳ用の送信回路５２と同様の構成により実現できるため、その回路規模を従来例１、２に比べて大幅に小さくできる。そして、このように回路規模が小さければ、マクロセルＭＣ１内の空いたスペースにＬＳ用の送信回路５０を配置できるため、集積回路装置のレイアウト面積を小規模化できる。特に本実施形態では図５に示すように、領域ＡＲ１、ＡＲ２においてＬＳ用の送信回路５０を構成するトランジスタとＦＳ用の送信回路５２を構成するトランジスタとがまとめて形成される。従って、ＬＳ用の送信回路５０を設けたことによる回路面積の増加を最小限に抑えることが可能になる。

例えば、ＨＳ、ＦＳのみをサポートしておりＬＳをサポートしてないＵＳＢデバイスのデータ転送制御装置では、ＬＳ用の送信回路５０は不要になる。ところが、マクロセルＭＣ１にＵＳＢホストの機能を持たせた場合には、マウスなどのＬＳ対応のＵＳＢデバイスがＤＰ、ＤＭの信号線に接続される可能性がある。従って、ＵＳＢホスト機能を実現できるマクロセルＭＣ１には、ＬＳ用の送信回路５０を新たに内蔵させる必要がある。

この場合、ＵＳＢホスト機能の実現のために新たに内蔵するＬＳ用の送信回路５０の出力ノードに大きな容量が付加されてしまうと、ＨＳのデータ転送が実現できなる問題が生じる。この点、本実施形態では、このような大きな容量は付加されないため、上記問題の発生を防止できる。

また新たに内蔵するＬＳ用の送信回路５０の回路規模が大きいと、集積回路装置が大規模化する問題が生じる。この点、本実施形態では、図５、図６から明らかなように、領域ＡＲＰ１にＰＴ１、領域ＡＲＮ１にＮＴ１、領域ＡＲＰ２にＰＴ２、領域ＡＲＮ２にＮＴ２という小さなトランジスタを付加するだけで、ＬＳ用の送信回路５０を実現できる。従って、集積回路装置の規模をほとんど増加させることなく、ＬＳ用の送信回路５０を実現でき、マクロセルＭＣ１によるＵＳＢホスト機能の実現を容易化できる。

なお図５、図６では集積回路装置にダンピング抵抗ＲＳＰ、ＲＳＭを内蔵させているが、これを内蔵しない構成とする変形実施も可能である。この場合にはダンピング抵抗ＲＳＰ、ＲＳＭを外付けパーツで実現すればよい。

また図３、図５、図６では、集積回路装置に終端抵抗回路３０、３２や終端抵抗制御回路４０を設けているが、これを設けない構成とすることもできる。この場合には、ＨＳモード時にＦＳ用の送信回路５２がＤＰ、ＤＭの信号線を「０」でドライブし、ダンピング抵抗ＲＳＰ、ＲＳＭを終端抵抗として機能させればよい。

また図５、図６では、Ｐ型トランジスタ領域ＡＲＰ１とＮ型トランジスタ領域ＡＲＮ１が隣接し、Ｐ型トランジスタ領域ＡＲＰ２とＮ型トランジスタ領域ＡＲＮ２が隣接しているが、これらを隣接させない変形実施も可能である。例えばＰ型トランジスタ領域ＡＲＰ１とＮ型トランジスタ領域ＡＲＮ１の間に抵抗領域ＡＲＲ１を形成したり、Ｐ型トランジスタ領域ＡＲＰ２とＮ型トランジスタ領域ＡＲＮ２の間に抵抗領域ＡＲＲ２を形成する変形実施も可能である。

４．送信制御回路
図７（Ａ）に、送信制御回路６０、６２の含む信号生成回路８１、８２、８３、８４の詳細な構成例を示す。

トランジスタＴＡ１、ＴＡ２のゲートには信号ＩＮ（ＬＳＤＰＯＵＴ、ＬＳＤＭＯＵＴ、ＦＳＤＰＯＵＴ、ＦＳＤＭＯＵＴ）が入力される。そしてトランジスタＴＡ１のドレインのノードＮ１は、トランジスタＴＡ３、ＴＡ４により構成されるインバータＩＮＶ１の入力に接続され、ＩＮＶ１の出力ノードＮ３は、トランジスタＴＡ５、ＴＡ６により構成されるインバータＩＮＶ２の入力に接続される。またトランジスタＴＡ２のドレインのノードＮ２は、トランジスタＴＡ７、ＴＡ８により構成されるインバータＩＮＶ３の入力に接続され、ＩＮＶ３の出力ノードＮ４は、トランジスタＴＡ９、ＴＡ１０により構成されるインバータＩＮＶ４の入力に接続される。

またトランジスタＴＡ１１、ＴＡ１２のゲートにはイネーブル信号ＯＵＴＥＮＢ（ＬＳＯＵＴＥＮＢ、ＦＳＯＵＴＥＮＢ）が入力され、ドレインにはノードＮ１が接続される。またトランジスタＴＡ１３、ＴＡ１４のゲートにはＯＵＴＥＮＢの反転信号ＸＯＵＴＥＮＢが入力され、ドレインにはノードＮ２が接続される。なおトランジスタＴＡ１５はプルダウン抵抗として機能し、トランジスタＴＡ１６、ＴＡ１７、ＴＡ１８はプルアップ抵抗として機能する。

図７（Ｂ）に、図７（Ａ）の信号生成回路の真理値表を示す。信号ＯＵＴＥＮＢがＨ（Ｈｉｇｈ）レベルである場合には、トランジスタＴＡ１２、ＴＡ１３がオン状態になり、これらのトランジスタＴＡ１２、ＴＡ１３を介してノードＮ１とＮ２が接続される。この状態で、信号ＩＮがＬ（Ｌｏｗ）レベルであると、トランジスタＴＡ１がオン状態になり、ノードＮ１及びＮ２が共にＨレベルになる。従ってインバータＩＮＶ２、ＩＮＶ４の出力である送信制御信号ＯＰ、ＯＮは共にＨレベルになる。そして信号ＯＰ、ＯＮがＨレベルになると、図２から明らかなように、信号ＯＰ、ＯＮが入力される送信ドライバの出力はＬレベルになる。

一方、信号ＩＮがＨレベルであると、トランジスタＴＡ２がオン状態になり、ノードＮ１及びＮ２が共にＬレベルになる。従って信号ＯＰ、ＯＮは共にＬレベルになる。そして信号ＯＰ、ＯＮがＬレベルになると、図２から明らかなように、信号ＯＰ、ＯＮが入力される送信ドライバの出力はＨレベルになる。

信号ＯＵＴＥＮＢがＬレベルである場合には、トランジスタＴＡ１１、ＴＡ１４がオン状態になり、ノードＮ１はＨレベルになり、ノードＮ２はＬレベルになる。従って信号ＯＰはＨレベルになり、信号ＯＮはＬレベルになる。すると、図２から明らかなように、信号ＯＰ、ＯＮが入力される送信ドライバの出力はハイインピーダンス状態になる。

図８（Ａ）（Ｂ）に、ＬＳ用の送信ドライバ７１、７２に入力される送信制御信号ＯＰ１、ＯＮ１、ＯＰ２、ＯＮ２の波形例を示し、図８（Ｃ）に、ＬＳ用の送信ドライバ７１、７２の出力信号ＤＰ、ＤＭの波形例を示す。

図８（Ａ）（Ｂ）に示すように、信号ＯＰ１、ＯＰ２は立ち下がり時間が長く、立ち上がり時間が短い波形になっている。これは、図７（Ａ）のＮ型トランジスタＴＡ６のトランジスタサイズ（Ｗ／Ｌ、電流供給能力）を小さくし、Ｐ型トランジスタＴＡ５のトランジスタサイズを大きくすることで実現される。一方、信号ＯＮ１、ＯＮ２は立ち上がり時間が長く、立ち下がり時間が短い波形になっている。これは、図７（Ａ）のＰ型トランジスタＴＡ９のトランジスタサイズを小さくし、Ｎ型トランジスタＴＡ１０のトランジスタサイズを大きくすることで実現される。

図８（Ａ）のＤ１のように信号ＯＰ１の立ち下がり時間を長くすれば、図８（Ｃ）のＥ１のように信号ＤＰの立ち上がり時間を長くできる。また図８（Ａ）のＤ２のように信号ＯＮ１の立ち上がり時間を長くすれば、図８（Ｃ）のＥ２のように信号ＤＰの立ち下がり時間を長くできる。従って、信号ＤＰの立ち上がり時間及び立ち下がり時間の両方を長くできる。

図８（Ｂ）のＤ３のように信号ＯＮ２の立ち上がり時間を長くすれば、図８（Ｃ）のＥ３のように信号ＤＭの立ち下がり時間を長くできる。また図８（Ｂ）のＤ４のように信号ＯＰ２の立ち下がり時間を長くすれば、図８（Ｃ）のＥ４のように信号ＤＭの立ち上がり時間を長くできる。従って、信号ＤＭの立ち上がり時間及び立ち下がり時間の両方を長くできる。

このように本実施形態では、図７（Ａ）のトランジスタＴＡ５、ＴＡ６、ＴＡ９、ＴＡ１０等のトランジスタサイズを変えるだけで、信号ＤＰ、ＤＭの立ち上がり時間、立ち下がり時間を制御して長くすることが可能になる。従って、５０〜３５０ｐｆの範囲の負荷容量に対して、ＤＰ、ＤＭの立ち上がり時間及び立ち下がり時間を７５〜３００ｎｓの範囲に容易に収めることが可能になり、ＬＳモードにおけるＵＳＢの規格を遵守できる。またトランジスタＴＡ５、ＴＡ６、ＴＡ９、ＴＡ１０のトランジスタサイズを変更しても、送信ドライバ７１、７２の出力ノードＱＮ１、ＱＮ２の負荷容量は変化しないため、送信回路５４によるＨＳモードのデータ転送に悪影響が及ぶのを防止できる。

なお本実施形態では図８（Ａ）（Ｂ）に示すようにＬＳ用の送信制御回路６０は、ＦＳ用の送信制御回路６２が出力する信号ＯＰ３、ＯＮ３、ＯＰ４、ＯＮ４よりも立ち上がり時間又は立ち下がり時間が長い信号ＯＰ１、ＯＮ１、ＯＰ２、ＯＮ２を出力するようになっている。これは、ＦＳ用の送信制御回路６２に比べて、ＬＳ用の送信制御回路６０では、図７（Ａ）のトランジスタＴＡ６、ＴＡ９等のトランジスタサイズを小さくすることで実現できる。

５．ＨＳ用送信回路
図９に図２のＨＳ用の送信回路５４（電流ドライバ）の構成例を示す。この送信回路は、定電流回路１０、第１〜第３のスイッチ素子ＳＷ１、ＳＷ２、ＳＷ３を含む。

定電流回路１０（電流源、電流回路）は電源ＡＶＤＤとノードＮＤとの間に設けられる。スイッチ素子ＳＷ１は、ノードＮＤと、差動信号線を構成するプラス側信号線ＤＰとの間に設けられる。スイッチ素子ＳＷ２は、ノードＮＤと、差動信号線を構成するマイナス側信号線ＤＭとの間に設けられる。スイッチ素子ＳＷ３はノードＮＤと電源ＡＶＳＳとの間に設けられる。これらのスイッチ素子ＳＷ１、ＳＷ２、ＳＷ３はトランジスタ（ＣＭＯＳトランジスタ、Ｎ型トランジスタ）により構成でき、そのオン・オフ制御は送信制御信号ＧＣ１、ＧＣ２、ＧＣ３により行われる。

図９の送信回路は、定電流回路１０からの電流により、スイッチ素子ＳＷ１又はＳＷ２を介してＤＰ又はＤＭの信号線（広義には第１又は第２の信号線）を駆動（電流駆動）する。具体的には、図２の送信制御回路６４からの送信制御信号ＧＣ１、ＧＣ２、ＧＣ３に基づいてスイッチ素子ＳＷ１、ＳＷ２、ＳＷ３がオン・オフ制御されて、ＤＰ、ＤＭの信号線が駆動される。

図１０（Ａ）に、送信制御信号ＧＣ１、ＧＣ２、ＧＣ３の信号波形例を示す。信号ＧＣ１、ＧＣ２は、その一方がアクティブ（例えばハイレベル）の時に他方が非アクティブ（例えばローレベル）になるノンオーバーラップ信号である。また信号ＧＣ３は、送信期間で非アクティブになり、送信期間以外の期間でアクティブになる信号である。

信号ＧＣ１がアクティブになると、スイッチ素子ＳＷ１がオンになり、定電流回路１０からの電流（定電流）がＳＷ１を介して信号線ＤＰ側に流れる。一方、信号ＧＣ２がアクティブになると、スイッチ素子ＳＷ２がオンになり、定電流回路１０からの電流がＳＷ２を介して信号線ＤＭ側に流れる。ここで信号線ＤＰ、ＤＭには終端抵抗が接続されている。従って、信号ＧＣ１をアクティブにして、信号ＧＣ２を非アクティブにすると、ＤＰの電圧が４００ｍＶでＤＭの電圧が０ＶになるＪステートが生成される。また信号ＧＣ１を非アクティブにして信号ＧＣ２をアクティブにすると、ＤＰの電圧が０ＶでＤＭの電圧が４００ｍＶになるＫステートが生成される。このように信号ＧＣ１、ＧＣ２を制御してＵＳＢのバスステートをＪステート又はＫステートにすることで、ＵＳＢを介したデータ転送（パケット転送）が可能になる。

また図１０（Ａ）に示すように、送信（ＨＳ送信）期間以外の期間では、信号ＧＣ３がアクティブになることで、定電流回路１０からの電流がスイッチ素子ＳＷ３を介して電源ＡＶＳＳ側に流れる。即ち定電流回路１０からの電流が破棄される。このように送信期間以外の期間においても、定電流回路１０からの電流をＳＷ３を介してＡＶＳＳ（ＧＮＤ）側に流し続けることで、ノードＮＤの電位を安定化できる。そして、送信開始時に直ぐに、定電流回路１０からの安定した電流をスイッチ素子ＳＷ１、ＳＷ２を介して信号線ＤＰ、ＤＭに流すことができ、送信回路のレスポンスを向上できる。

なお定電流回路１０から流れる電流ＩＨＳの電流値はＩｈｓ＝１７．７８ｍＡというように大きい。従って送信期間以外の期間においても、定電流回路１０からの電流がＡＶＳＳ側に流れ込むと、送信回路の消費電力が大きくなってしまう。

この点、図１０（Ｂ）では、ＵＳＢ上でパケットが送信されるＣ１に示す送信開始タイミングよりも前のＣ２に示すタイミングで、定電流回路１０のイネーブル信号（電流源をイネーブル状態に設定する信号）をアクティブにしている。即ち、パケットの送信開始タイミング（Ｃ１）よりも、送信待機期間ＴＳだけ前のタイミング（Ｃ２）で、イネーブル信号をアクティブにする。こうすれば、パケットの送信期間においては定電流回路１０の電流を用いた適正なパケット送信が可能になると共に、送信期間以外の期間において無駄な電流がＡＶＳＳに流れ込んでしまう事態を防止できる。これにより、データ転送制御装置や電子機器の省電力化を図れる。また、送信待機期間ＴＳの長さを、定電流回路１０の電流の安定化やノードＮＤの電位の安定化に十分な長さ（例えば１００ｎｓ以上）に設定することで、送信開始時に直ぐに、定電流回路１０からの安定した電流をＳＷ１、ＳＷ２を介してＤＰ、ＤＭに流すことが可能となり、送信回路の高レスポンス性能も維持できる。

この場合、定電流回路１０のイネーブル信号の制御（生成、出力）はトランザクション層（トランザクションコントローラ）が行うことが望ましい。例えば比較例として、イネーブル信号の制御を、パケット生成回路などのパケット層（或いはその下の層）の回路が行う手法が考えられる。しかしながら、パケット層の回路は、バスで行われているトランザクションについては全く認識していない。従ってこの比較例の手法では、実行中のトランザクションのタイプに応じてイネーブル信号の信号変化タイミングを変えるなどのインテリジェントな制御を実現できない。

これに対して、トランザクション（トランザクションフェーズの切り替えタイミング）について認識しているトランザクション層の回路（トランザクションコントローラ）がイネーブル信号を制御すれば、バスで行われているトランザクションに応じた制御が可能になり、実行中のトランザクションのタイプに応じてイネーブル信号の信号変化タイミングを変えるなどのインテリジェントな制御を実現できる。具体的には、トランザクションのタイプがＩＮトランザクションである場合には、イネーブル信号を、ＩＮトークンパケットの受信完了タイミングとデータパケットの送信開始タイミングの間のタイミングでアクティブにする制御が可能になる。また、トランザクションのタイプがＯＵＴトランザクションである場合には、イネーブル信号を、データパケットの受信完了タイミングとハンドシェークパケットの送信開始タイミングの間のタイミングでアクティブにする制御も可能になる。

６．定電流値の制御
図１１に、図９のＨＳ用送信回路の第１の変形例を示す。図１１では図９の構成に加えて電流制御回路２０が設けられている。この電流制御回路２０は、定電流回路１０から流れる電流（ＡＶＤＤ、ＮＤ間に流れる電流）の値を可変に制御（設定）するための回路であり、電流設定情報レジスタ２２を含む。具体的には電流制御回路２０は電流制御信号ＩＣ１〜ＩＣＪを定電流回路１０に出力する。電流制御信号ＩＣ１〜ＩＣＪの電圧レベルは、電流設定情報レジスタ２２の設定情報（設定値）に基づき設定される。この電流設定情報レジスタ２２への設定情報の書き込みは、例えばファームウェア（処理部、ＣＰＵ）により行われる。そして定電流回路１０からノードＮＤに対しては、電流制御信号ＩＣ１〜ＩＣＪの電圧レベルに応じた電流値の定電流が流れる。例えば電流制御信号ＩＣ１〜ＩＣＪの電圧レベルが第１の設定である場合には、第１の電流値の定電流が流れ、第２の設定である場合には第２の電流値の定電流が流れ・・・・第Ｋの設定である場合には第Ｋの電流値の定電流が流れる。

ＵＳＢでは出力ハイレベル電圧ＶＨＳＯＨが規格化されている。具体的にはＶＨＳＯＨの最小値（ｖｍｉｎ）は３６０ｍＶであり、最大値（ｖｍａｘ）は４４０ｍＶである。またＵＳＢ２．０では終端抵抗値ｒｔｅｒｍも規格化されている。具体的にはｒｔｅｒｍの最小値（ｒｔｌ、ｒｒｌ）は４０．５Ωであり、最大値（ｒｔｈ、ｒｒｈ）は４９．５Ωである。

例えば図１２にＵＳＢのアイパターン（差動信号特性）の例を示す。図１２のＡ１、Ａ２に示す帯状領域とＡ３に示す六角形領域は、ＵＳＢで規定される禁止領域であり、ＤＰ、ＤＭの信号波形がこの禁止領域に入らないように送信回路や伝送経路を設計する必要がある。図１２から明らかなように、ＤＰ、ＤＭの信号線の電圧レベルが４４０ｍＶより大きくなったり、３６０ｍＶより小さくなると、ＤＰ、ＤＭの信号波形がＡ１、Ａ２の禁止領域に入り、ＵＳＢ規格を満たせなくなる。

これまでのＵＳＢ（ＵＳＢ２．０）の送信回路では、定電流回路から流れる電流の値は固定値になっており、可変には制御されていなかった。即ち定電流回路は、送信側及び受信側の終端抵抗値が４５Ωであるとして、ｉｈｓ＝１７．７８ｍＡの固定値の電流を流していた。このようにすれば、図１２のＡ４に示すように、ＤＰ、ＤＭの電圧レベルは４００ｍＶになり、ＤＰ、ＤＭの信号波形がＡ１、Ａ２、Ａ３の禁止領域に入らないようになる。

しかしながら送信回路を有するデータ転送制御装置のＩＣ端子から回路基板のＵＳＢレセプタクルまでの距離が長い場合があり、この場合には、ＩＣ端子においてはＶＨＳＯＨ＝４００ｍＶになっていても、レセプタクル端子においてはＶＨＳＯＨ＝４００ｍＶになっていない場合がある。またデバイスの特性変動や伝送路上の波形劣化（波形減衰）によって、必要十分な信号振幅を得られない場合もある。更に、受信側のデータ転送制御装置がＵＳＢ規格を遵守していない場合には、送信側の信号波形（ＶＨＳＯＨ）がＵＳＢ規格を遵守していたとしても、データ転送が正常に行われないおそれがある。

そこで図１１では、定電流回路１０から流れる電流ＩＨＳの電流値Ｉｈｓを可変に設定できるようにしている。即ち電流制御回路２０からの電流制御信号ＩＣ１〜ＩＣＪに基づいて電流値ｉｈｓが種々の値に設定される。例えば送信側、受信側の終端抵抗値が共に４５Ωであるとする。この時、定電流回路１０から流れる電流値をｉｈｓ＝１６ｍＡに設定すれば、ＶＨＳＯＨ＝ｖｍｉｎ＝３６０ｍＶになり、ｉｈｓ＝１９．５６ｍＡに設定すれば、ＶＨＳＯＨ＝ｖｍａｘ＝４４０ｍＶになる。

例えばデータ転送制御装置のＩＣ端子から回路基板のＵＳＢレセプタクルまでの距離が長く、信号振幅の減衰が大きい場合には、出力ハイレベル電圧ＶＨＳＯＨを大きくすることが望ましい。従ってこの場合には定電流回路１０から流れる電流の値ｉｈｓを大きくする。こうすれば、ＤＰ、ＤＭの信号波形は図１２のＡ５に示すような波形になり、信号振幅が減衰したとしても、ＵＳＢのレセプタクル端子の位置でのＶＨＳＯＨを４００ｍＶ程度に設定できる。また受信側のデータ転送制御装置が、ＵＳＢ規格を遵守していなく、図１２のＡ３の禁止領域が規格よりも大きかったような場合にも、エラーの無いデータ転送を実現できる。

また例えばＵＳＢメモリのように送信側と受信側の間の距離が短い場合には、伝送時の信号振幅の減衰が少ないと考えられる。従ってこの場合には消費電力を優先して、定電流回路１０から流れる電流の値ｉｈｓを小さくする。このようにすると、ＤＰ、ＤＭの信号波形は図１２のＡ６に示すような波形になり、ＶＨＳＯＨは４００ｍＶよりも小さくなる。しかしながら、ＵＳＢメモリのようにＵＳＢの伝送経路が短い場合には、ＶＨＳＯＨが４００ｍＶよりも小さくても、受信側においてＤＰ、ＤＭの信号波形がＡ３の禁止領域に入る可能性はほとんどない。そして、電流値ｉｈｓが小さくなれば、送信回路の消費電流を少なくでき、送信回路を含むデータ転送制御装置やデータ転送制御装置を含む電子機器の省電力化を図れる。

このように図１１では、通常ならば固定値の電流を流すように設計される定電流回路を、可変値の電流を流せるようにしている。例えば、出力ハイレベル電圧ＶＨＳＯＨを可変にする比較例の手法として、ＤＰ、ＤＭに接続される終端抵抗の値だけを可変に制御する手法が考えられる。

しかしながら、この手法によると、送信側の終端抵抗値を変化させた場合に、受信側の終端抵抗値との間のインピーダンスマッチングがとれなくなり、伝送波形が劣化するおそれがある。

この点、図１１では、定電流回路１０の電流値を可変に制御しているため、終端抵抗値を変化させなくても済む。従って、受信側とのインピーダンスマッチングがとりやすくなり、良好な伝送波形を維持できる。また図１１では、定電流回路１０の電流値ｉｈｓを、ファームウェア等によってエンドユーザが調整可能になる。従って、例えば伝送経路が短い時には電流値ｉｈｓを小さくして低消費電力モードに設定する等のインテリジェントな制御が可能になり、従来には無い送信回路を実現できる。

なお、ＨＳ用の送信回路の出力ハイレベル電圧の最小値をｖｍｉｎ（＝３６０ｍＶ）とし、送信回路の出力ハイレベル電圧の最大値をｖｍａｘ（＝４４０ｍＶ）とし、送信側の終端抵抗値をｒｔとし、受信側の終端抵抗値をｒｒとし、定電流回路１０から流れる電流の値をｉｈｓとしたとする。この場合に、定電流回路１０から流れる電流の範囲は、例えば、｛（ｒｔ＋ｒｒ）／（ｒｔ×ｒｒ）｝×ｖｍｉｎ≦ｉｈｓ≦｛（ｒｔ＋ｒｒ）／（ｒｔ×ｒｒ）｝×ｖｍａｘを満たす範囲に設定できる。

このようにすれば、電流値ｉｈｓの最小値はｉｈｓｍｉｎ＝｛（ｒｔ＋ｒｒ）／（ｒｔ×ｒｒ）｝×ｖｍｉｎとなり、最大値はｉｈｓｍａｘ＝｛（ｒｔ＋ｒｒ）／（ｒｔ×ｒｒ）｝×ｖｍａｘになる。従って、ｉｈｓ＝ｉｈｓｍｉｎの電流が流れた時の出力ハイレベル電圧はＶＳＶＯＨ＝ｖｍｉｎ＝３６０ｍＶになり、ｉｈｓ＝ｉｈｓｍａｘの電流が流れた時の出力ハイレベル電圧はＶＳＶＯＨ＝ｖｍａｘ＝４４０ｍＶになる。従って、ＵＳＢ規格を遵守しながら、定電流回路１０からの電流値ｉｈｓを可変に制御できるようになる。また受信側の終端抵抗値の最小値をｒｒｌ（＝４０．５Ω）、最大値をｒｒｈ（４９．５Ω）としたとする。この場合には、定電流回路１０から流れる電流の範囲を、｛（ｒｔ＋ｒｒｌ）／（ｒｔ×ｒｒｌ）｝×ｖｍｉｎ≦ｉｈｓ≦｛（ｒｔ＋ｒｒｈ）／（ｒｔ×ｒｒｈ）｝×ｖｍａｘを満たす範囲に設定してもよい。

７．終端抵抗値の可変制御
図１３に、図３の終端抵抗回路３０の構成例を示す。なお終端抵抗回路３２、３４も図１３と同様の構成になる。

終端抵抗回路３０は抵抗回路３６、３７、３８を含む。これらの抵抗回路３６、３７、３８の各々は複数のトランジスタにより構成される。具体的には図１４（Ａ）（Ｂ）（Ｃ）に示すように抵抗回路３６、３７、３８は、各々、例えば５個、１２個、３個の並列接続されたＮ型トランジスタにより構成される。これらのＮ型トランジスタは、図５、図６においてＮ型トランジスタ領域ＡＲＮ１、ＡＲＮ２に形成されるトランジスタＮＴＲＴＰ、ＮＴＲＴＭである。そしてこれらのＮ型トランジスタのドレインにはノードＴＮ１が接続され、ソースには電源ＡＶＳＳが接続される。また抵抗回路３６、３７、３８を構成するＮ型トランジスタのゲートには、各々、終端抵抗制御回路４０からの抵抗制御信号ＣＰ１、ＣＰ２、ＣＰ３が入力される。そして抵抗制御信号ＣＰ１、ＣＰ２、ＣＰ３がアクティブになると、抵抗回路３６、３７、３８を構成するＮ型トランジスタがオンになり、そのオン抵抗値が、抵抗回路３６、３７、３８の抵抗値（終端抵抗値）になる。

例えば抵抗制御信号ＣＰ１〜ＣＰ３が全てアクティブである場合には、抵抗回路３６、３７、３８を構成する並列接続された２０個（＝５＋１２＋３）のトランジスタが全てオン状態になり、これらのトランジスタのオン抵抗値により形成される並列抵抗値は例えば２．４Ωになる。そしてＲＳＰの固定抵抗値ｒｓｐ＝３９Ωであるため、終端抵抗値は４１．４Ωになる。

また抵抗制御信号ＣＰ１、ＣＰ３がアクティブであり、ＣＰ２が非アクティブである場合には、抵抗回路３６、３８を構成する並列接続された８個（＝５＋３）のトランジスタがオン状態になり、これらのトランジスタのオン抵抗値により形成される並列抵抗値は例えば６．０Ωになる。従って終端抵抗値は３９＋６．０＝４５Ωになる。

また抵抗制御信号ＣＰ１がアクティブであり、ＣＰ２、ＣＰ３が非アクティブである場合には、抵抗回路３６を構成する並列接続された５個のトランジスタがオン状態になり、これらのトランジスタのオン抵抗値により形成される並列抵抗値は例えば９．６Ωになる。従って終端抵抗値は３９＋９．６＝４８．６Ωになる。

以上のように図３、図１３では、ＤＰ、ＤＭの終端抵抗値を可変に制御できる。これにより、図１２のＡ４、Ａ５、Ａ６に示すように出力ハイレベル電圧を調整できるようになる。また受信側の終端抵抗値とのインピーダンスマッチングがとれていない場合に、送信側の終端抵抗値を変更することで、インピーダンスマッチングをとることも可能になる。

８．容量調整回路
図１５に図９のＨＳ用送信回路の第２の変形例を示す。図１５ではバッファ回路５１０−１、５１０−２、５１０−３を更に設けている。なお図１５では、図９のスイッチ素子ＳＷ１、ＳＷ２、ＳＷ３がトランジスタＴＥ１、ＴＥ２、ＴＥ３により構成されている。

バッファ回路５１０−１、５１０−２、５１０−３は、送信制御信号ＧＣ１、ＧＣ２、ＧＣ３を受け、送信制御信号ＧＣ１’、ＧＣ２’、ＧＣ３’をトランジスタＴＥ１、ＴＥ２、ＴＥ３のゲートに出力する。なお送信制御信号ＧＣ１、ＧＣ２は、その一方がアクティブの時に他方が非アクティブになるノンオーバーラップ信号である。

バッファ回路５１０−１、５１０−２、５１０−３は、各々、容量調整回路５２０−１、５２０−２、５２０−３を含む。このような容量調整回路５２０−１、５２０−２、５２０−３を設けて容量を調整すれば、ＨＳ用の送信回路の出力波形を任意の波形に調整できるようになる。即ち、送信回路のスルーレート調整を行って、アイパターン調整を行うことが可能になる。例えば図１２のＡ７に示すように、ＤＰ、ＤＭの信号の立ち上がりのスルーレートを調整したり、Ａ８に示すように、ＤＰ、ＤＭの信号の立ち下がりのスルーレートを調整することが可能になる。これにより、伝送路や基板に応じた最適なスルーレート（電位勾配）を選択できるようになる。従って、ＵＳＢを介して接続される相手側のデータ転送制御装置（電子機器）がＵＳＢ規格に厳密に準拠していない場合等にも、差動信号を用いた正確なデータ転送を実現できる。

図１６に、バッファ回路５１０（５１０−１、５１０−２、５１０−３）と容量調整回路５２０（５２０−１、５２０−２、５２０−３）の構成例を示す。バッファ回路５１０は、第１のインバータ５１２と、インバータ５１２の出力ノードにその入力ノードが接続される第２のインバータ５１４を含む。そしてインバータ５１２の出力ノードに、容量調整回路５２０が接続されている。

容量調整回路５２０は、容量調整信号ＳＳ１、ＳＳ２、ＳＳ３によりオン・オフ制御されるトランジスタＴＥ４、ＴＥ５、ＴＥ６（広義には少なくとも１つの容量調整用スイッチ素子）と、容量素子Ｃ１、Ｃ２、Ｃ３（広義には少なくとも１つの容量素子）を含む。容量素子Ｃ１、Ｃ２、Ｃ３の一端は、トランジスタＴＥ４、ＴＥ５、ＴＥ６（容量調整用スイッチ素子）の他端（ソース）に接続され、Ｃ１、Ｃ２、Ｃ３の他端は、ＡＶＳＳ（第２の電源）に接続される。

容量調整信号ＳＳ１、ＳＳ２、ＳＳ３のレベルを種々の値に設定することで、インバータ５１２の出力ノード（インバータ５１４の入力ノード）の配線容量を任意の値に調整できる。これによりＨＳ用の送信回路の出力のスルーレートを任意に調整できる。なお容量素子Ｃ１、Ｃ２、Ｃ３としては、ＭＯＳトランジスタのゲート容量を用いてもよいし、第１、第２のポリシリコン配線間に形成される容量を用いてもよい。

図１５の第２の変形例によれば、出力ハイレベル電圧ＶＨＳＯＨの調整のみならず、スルーレートの調整も可能になる。従って、ＤＰ、ＤＭの信号波形を、伝送経路に応じた種々の波形に設定することが可能になり、図１２に示すようなアイパターンに関するＵＳＢ規格の遵守を容易化できる。

９．電子機器
図１７に本実施形態の電子機器の構成例を示す。この電子機器３００は、本実施形態で説明した集積回路装置であるデータ転送制御装置３１０と、ＡＳＩＣなどで構成されるアプリケーション層デバイス３２０と、ＣＰＵ３３０と、ＲＯＭ３４０と、ＲＡＭ３５０と、表示部３６０と、操作部３７０を含む。なおこれらの機能ブロックの一部を省略する構成としてもよい。

ここでアプリケーション層デバイス３２０は、例えば、携帯電話のアプリケーションエンジンを実現するデバイスや、情報記憶媒体（ハードディスク、光ディスク）のドライブを制御するデバイスや、プリンタを制御するデバイスや、ＭＰＥＧエンコーダ、ＭＰＥＧデコーダ等を含むデバイスなどである。処理部３３０（ＣＰＵ）はデータ転送制御装置３１０や電子機器全体の制御を行う。ＲＯＭ３４０は制御プログラムや各種データを記憶する。ＲＡＭ３５０は処理部３３０やデータ転送制御装置３１０のワーク領域やデータ格納領域として機能する。表示部３６０は種々の情報をユーザに表示する。操作部３７０はユーザが電子機器を操作するためのものである。

なお図１７ではＤＭＡバスとＣＰＵバスが分離されているが、これらを共通化してもよい。またデータ転送制御装置３１０を制御する処理部と、電子機器を制御する処理部とを別々に設けてもよい。

また本実施形態の電子機器３００としては、携帯電話機、携帯型音楽プレーヤ、携帯型映像プレーヤ、ビデオカメラ、デジタルカメラ、光ディスクドライブ装置、ハードディスクドライブ装置、オーディオ機器、携帯型ゲーム機、電子手帳、電子辞書又は携帯型情報端末等の種々のものが考えられる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１の電源、第２の電源、第１の信号線、第２の信号線等）と共に記載された用語（ＡＶＤＤ、ＡＶＳＳ、ＤＰ、ＤＭ等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置、データ転送制御装置、送信回路、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。また、本実施形態では、ＵＳＢ２．０への本発明の適用例について説明したが、本発明は、ＵＳＢ２．０と同様の思想に基づく規格や、ＵＳＢ２．０を発展させた規格等にも適用できる。

本実施形態の集積回路装置により実現されるデータ転送制御装置の構成例。 送信回路、送信制御回路の構成例。 送信回路、送信制御回路の他の構成例。 集積回路装置のレイアウト例。 ＬＳ、ＦＳ用送信回路等のレイアウト例。 ＬＳ、ＦＳ用送信回路等の詳細なレイアウト例。 図７（Ａ）（Ｂ）は送信制御回路の信号生成回路の構成例及び真理値表。 図８（Ａ）（Ｂ）（Ｃ）は送信制御信号等の信号波形例。 ＨＳ用送信回路の構成例。 図１０（Ａ）（Ｂ）はＨＳ用の送信制御信号の信号波形例。 ＨＳ用送信回路の第１の変形例。 アイパターンの説明図。 終端抵抗回路の構成例。 図１４（Ａ）（Ｂ）（Ｃ）は抵抗回路を構成するＮ型トランジスタの例。 ＨＳ用送信回路の第２の変形例。 バッファ回路の構成例。 電子機器の構成例。

符号の説明

ＰＴ１、ＰＴ２、ＰＴ３、ＰＴ４ Ｐ型トランジスタ、
ＮＴ１、ＮＴ２、ＮＴ３、ＮＴ４ Ｎ型トランジスタ、
ＱＮ１、ＱＮ２、ＱＮ３、ＱＮ４ 出力ノード、
ＯＰ１、ＯＮ１、ＯＰ２、ＯＮ２、ＯＰ３、ＯＮ３、ＯＰ４、ＯＮ４ 送信制御信号、
ＧＣ１、ＧＣ２、ＧＣ３ 送信制御信号、
１０ 定電流回路、２０ 電流制御回路、２２ 電流設定情報レジスタ、
３０、３２、３４ 終端抵抗回路、４０ 終端抵抗制御回路、
４２ 終端抵抗設定情報レジスタ、５０ ＬＳ用送信回路、５２ ＦＳ用送信回路、
５４ ＨＳ用送信回路、６０ ＬＳ用送信制御回路、６２ ＦＳ用送信制御回路、
６４ ＨＳ用送信制御回路、７１、７２、７３、７４ 送信ドライバ、
８１、８２、８３、８４ 信号生成回路、
５２０-1、５２０-2、５２０-3 容量調整回路、
５１０-1、５１０-2、５１０-3 バッファ回路

Claims (12)

1. 差動対を構成する第１、第２の信号線を介して第１の転送モードでデータを送信する回路であって、前記第１の信号線を駆動する第１の送信ドライバと、前記第２の信号線を駆動する第２の送信ドライバとを有する第１の転送モード用の第１の送信回路と、
   差動対を構成する前記第１、第２の信号線を介して前記第１の転送モードよりも高速な第２の転送モードでデータを送信する回路であって、前記第１の信号線を駆動する第３の送信ドライバと、前記第２の信号線を駆動する第４の送信ドライバとを有する第２の転送モード用の第２の送信回路と、
   差動対を構成する第１、第２の信号線を介して、前記第２の転送モードよりも高速な第３の転送モードでデータを送信する第３の転送モード用の第３の送信回路とを含み、
   第１の転送モード用の前記第１の送信ドライバを構成する第１のＰ型トランジスタと、第２の転送モード用の前記第３の送信ドライバを構成する第３のＰ型トランジスタが、第１のＰ型トランジスタ領域に形成され、
   第１の転送モード用の前記第１の送信ドライバを構成する第１のＮ型トランジスタと、第２の転送モード用の前記第３の送信ドライバを構成する第３のＮ型トランジスタが、第１のＮ型トランジスタ領域に形成され、
   第１の転送モード用の前記第２の送信ドライバを構成する第２のＰ型トランジスタと、第２の転送モード用の前記第４の送信ドライバを構成する第４のＰ型トランジスタが、第２のＰ型トランジスタ領域に形成され、
   第１の転送モード用の前記第２の送信ドライバを構成する第２のＮ型トランジスタと、第２の転送モード用の前記第４の送信ドライバを構成する第４のＮ型トランジスタが、第２のＮ型トランジスタ領域に形成され、
   前記第３の送信回路は、
   第１の電源と所与のノードとの間に設けられた定電流回路と、
   前記ノードと前記第１の信号線との間に設けられた第１のスイッチ素子と、
   前記ノードと前記第２の信号線との間に設けられた第２のスイッチ素子とを含むことを特徴とする集積回路装置。
2. 請求項１において、
   前記第３の送信回路は、
   前記定電流回路から流れる電流の値を可変に制御する電流制御回路を含み、前記電流制御回路により可変に制御される前記定電流回路からの電流により、前記第１又は第２のスイッチ素子を介して前記第１又は第２の信号線を駆動することを特徴とする集積回路装置。
3. 請求項１又は２において、
   前記第１のスイッチ素子を構成する第１のトランジスタのゲートに対して第１の送信制御信号を出力する第１のバッファ回路と、
   前記第２のスイッチ素子を構成する第２のトランジスタのゲートに対して第２の送信制御信号を出力する第２のバッファ回路とを含み、
   前記第１、第２の送信制御信号のうちいずれか一方の送信制御信号がアクティブに設定されるときには、他方の送信制御信号が非アクティブに設定され、
   前記第１、第２のバッファ回路の各々は、
   第１のインバータと、
   前記第１のインバータの出力ノードにその入力ノードが接続される第２のインバータと、
   前記第１のインバータの出力ノードに接続される容量調整回路を含むことを特徴とする集積回路装置。
4. 請求項１乃至３のいずれかにおいて、
   前記第１の送信ドライバを構成する前記第１のＰ型トランジスタは、前記第１の送信ドライバの出力ノードである第１の出力ノードと第１の電源との間に設けられると共にそのゲートに第１のＰ側送信制御信号が入力され、
   前記第１の送信ドライバを構成する前記第１のＮ型トランジスタは、前記第１の出力ノードと第２の電源との間に設けられると共にそのゲートに第１のＮ側送信制御信号が入力され、
   前記第２の送信ドライバを構成する前記第２のＰ型トランジスタは、前記第２の送信ドライバの出力ノードである第２の出力ノードと第１の電源との間に設けられると共にそのゲートに第２のＰ側送信制御信号が入力され、
   前記第２の送信ドライバを構成する前記第２のＮ型トランジスタは、前記第２の出力ノードと第２の電源との間に設けられると共にそのゲートに第２のＮ側送信制御信号が入力され、
   前記第３の送信ドライバを構成する前記第３のＰ型トランジスタは、前記第３の送信ドライバの出力ノードである第３の出力ノードと第１の電源との間に設けられると共にそのゲートに第３のＰ側送信制御信号が入力され、
   前記第３の送信ドライバを構成する前記第３のＮ型トランジスタは、前記第３の出力ノードと第２の電源との間に設けられると共にそのゲートに第３のＮ側送信制御信号が入力され、
   前記第４の送信ドライバを構成する前記第４のＰ型トランジスタは、前記第４の送信ドライバの出力ノードである第４の出力ノードと第１の電源との間に設けられると共にそのゲートに第４のＰ側送信制御信号が入力され、
   前記第４の送信ドライバを構成する前記第４のＮ型トランジスタは、前記第４の出力ノードと第２の電源との間に設けられると共にそのゲートに第４のＮ側送信制御信号が入力されることを特徴とする集積回路装置。
5. 請求項４において、
   前記第１のＰ側、Ｎ側送信制御信号と前記第２のＰ側、Ｎ側送信制御信号を生成して出力する第１の転送モード用の第１の送信制御回路と、
   前記第３のＰ側、Ｎ側送信制御信号と前記第４のＰ側、Ｎ側送信制御信号を生成して出力する第２の転送モード用の第２の送信制御回路を含むことを特徴とする集積回路装置。
6. 請求項５において、
   前記第１の送信制御回路は、
   前記第２の送信制御回路が出力する前記第３のＰ側、Ｎ側送信制御信号と前記第４のＰ側、Ｎ側送信制御信号よりも立ち上がり時間又は立ち下がり時間が長い前記第１のＰ側、Ｎ側送信制御信号と前記第２のＰ側、Ｎ側送信制御信号を生成して出力することを特徴とする集積回路装置。
7. 請求項１乃至６のいずれかにおいて、
   前記第１のＰ型トランジスタ領域と前記第１のＮ型トランジスタ領域が隣接して形成され、
   前記第２のＰ型トランジスタ領域と前記第２のＮ型トランジスタ領域が隣接して形成されることを特徴とする集積回路装置。
8. 請求項１乃至７のいずれかにおいて、
   前記第１、第３の送信ドライバの出力ノードが接続される第１のノードと、前記第１の信号線との間に設けられる第１のダンピング抵抗と、
   前記第２、第４の送信ドライバの出力ノードが接続される第２のノードと、前記第２の信号線との間に設けられる第２のダンピング抵抗を含み、
   前記第１のダンピング抵抗が、前記第１のＮ型トランジスタ領域に隣接する第１の抵抗領域に形成され、
   前記第２のダンピング抵抗が、前記第２のＮ型トランジスタ領域に隣接する第２の抵抗領域に形成されることを特徴とする集積回路装置。
9. 請求項８において、
   前記第１、第２のダンピング抵抗はＮ型拡散層で形成されることを特徴とする集積回路装置。
10. 請求項１乃至９のいずれかにおいて、
    前記第１、第３の送信ドライバの出力ノードが接続される第１のノードと、第２の電源との間に設けられる第１の終端抵抗回路と、
    前記第２、第４の送信ドライバの出力ノードが接続される第２のノードと、第２の電源との間に設けられる第２の終端抵抗回路とを含み、
    前記第１の終端抵抗回路を構成するＮ型トランジスタが、前記第１のＮ型トランジスタ領域に形成され、
    前記第２の終端抵抗回路を構成するＮ型トランジスタが、前記第２のＮ型トランジスタ領域に形成されることを特徴とする集積回路装置。
11. 請求項１０において、
    前記第１、第２の終端抵抗回路の終端抵抗値を可変に制御する終端抵抗制御回路を含むことを特徴とする集積回路装置。
12. 請求項１乃至１１のいずれかに記載の集積回路装置と、
    前記集積回路装置を制御する処理部と、
    を含むことを特徴とする電子機器。