JPH05175432A

JPH05175432A - 半導体装置

Info

Publication number: JPH05175432A
Application number: JP13587592A
Authority: JP
Inventors: Toshiro Takahashi; 敏郎高橋
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-06-24
Filing date: 1992-04-27
Publication date: 1993-07-13

Abstract

(57)【要約】【目的】多数の外部端子及び出力バッファを備える論
理集積回路装置等のチップ面積を削減するとともに、論
理集積回路装置等の多ピン化及び大規模化を推進する。【構成】多数の外部端子及び出力バッファを備える論
理集積回路装置等において、隣接する２個の出力バッフ
ァ又はそれを構成する出力ＭＯＳＦＥＴを対称的に配置
し、出力ＭＯＳＦＥＴのソース又はドレインとなりかつ
回路の電源電圧又は接地電位に結合される拡散層をこれ
らの出力バッファ或いは出力ＭＯＳＦＥＴによって共有
する。【効果】上記のような出力ＭＯＳＦＥＴのレイアウト
手法を採ることにより、出力ＭＯＳＦＥＴの出力ノード
のサイズを小さくすることなく、言い換えるならば出力
ＭＯＳＦＥＴの静電破壊耐圧を確保し、ラッチアップを
防止しつつ、出力バッファの所要レイアウト面積を削減
することができる。この結果、多数の外部端子及び出力
バッファを備える論理集積回路装置等のチップ面積を削
減し論理集積回路装置等の多ピン化及び大規模化を推進
することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置に関し、例
えば、多数の外部端子及び出力バッファを備える論理集
積回路装置等に利用して特に有効な技術に関するもので
ある。

【０００２】

【従来の技術】多数の外部端子と、これらの外部端子の
うち出力端子として用いられるものに対応して設けられ
る多数の出力バッファとを備えるゲートアレイ集積回路
等の論理集積回路装置がある。出力バッファは、例えば
回路の電源電圧と出力端子との間に設けられ出力信号が
ハイレベルとされるとき選択的にオン状態とされる出力
ＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジス
タ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型
電界効果トランジスタの総称とする）と、出力端子と回
路の接地電位との間に設けられ対応する出力信号がロウ
レベルとされるとき選択的にオン状態とされるもう１個
の出力ＭＯＳＦＥＴとを含む。

【０００３】相補的にオン状態とされる一対の出力ＭＯ
ＳＦＥＴを含む出力バッファについては、例えば、特開
昭５５−１４６９６５号公報等に記載されている。ま
た、多数の外部端子と出力バッファを備えるゲートアレ
イ集積回路について、例えば、１９８８年２月１７日付
『アイ・エス・エス・シー・シー（ＩＳＳＣＣ：Ｉｎｔ
ｅｒｎａｔｉｏｎａｌＳｏｌｉｄ−ＳｔａｔｅＣｉ
ｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ）ダイジェスト
オブテクニカルペーパーズ（ＤｉｇｅｓｔＯｆＴ
ｅｃｈｎｉｃａｌＰａｐｅｒｓ）』第７４頁〜第７５
頁ならびに第３０８頁に記載されている。

【０００４】

【発明が解決しようとする課題】従来の論理集積回路装
置等では、出力バッファを構成する出力ＭＯＳＦＥＴＱ
１及びＱ２ならびにＱ３及びＱ４等は、そのソース又は
ドレインが対応する外部端子つまりはボンディングパッ
ドＰＡＤ０１及びＰＡＤ０２等に結合されるものであ
り、ワイヤーボンダの性能によってボンディングパッド
ＰＡＤ０１，ＰＡＤＰ２等のピッチが約１６０μｍのよ
うに素子サイズに比べて大きな間隔を以て形成されるも
のであるため、図６に例示されるように、個別のウェル
領域内に形成される。この構成では、出力ＭＯＳＦＥＴ
の拡散層面積を大きくすることにより静電耐圧を確保す
ることができる。また、隣接した出力バッファどうしで
電源を分離して、一方にノイズがのってもラッチアップ
が起こりにくいという特長がある。

【０００５】しかしながら、半導体技術及びその組み立
て技術の進展により、論理集積回路装置等の大規模化が
進められおり、それに伴って外部端子数つまり出力バッ
ファの数も増大させる必要がある。この場合、ボンディ
ングパッドのピッチも狭くなり、それに伴う出力バッフ
ァを形成することができるエリアも必然的に小さくな
る。このため、上記のような論理集積回路装置等の大規
模化は、出力バッファをいかに効率よく配置するかが大
きな課題となるものである。

【０００６】この発明の目的は、静電破壊耐圧を確保し
ラッチアップを防止しつつその所要レイアウト面積の縮
小化を図った出力バッファを提供することにある。この
発明の他の目的は、多数の外部端子及び出力バッファを
備える論理集積回路装置等のチップ面積を削減しその低
コスト化を図るとともに、論理集積回路装置の多ピン化
及び大規模化を推進することにある。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、多数の外部端子及び出力バッ
ファを備える論理集積回路装置等において、隣接する２
個の出力バッファ又はそれを構成する出力ＭＯＳＦＥＴ
を対称的に配置し、出力ＭＯＳＦＥＴのソース又はドレ
インとなりかつ回路の電源電圧又は接地電位に結合され
る拡散層をこれらの出力バッファ或いは出力ＭＯＳＦＥ
Ｔによって共用する。また、複数の出力ＭＯＳＦＥＴを
グループ化して共通のウェル領域に構成する。

【０００８】

【作用】上記手段によれば、出力ＭＯＳＦＥＴのサイズ
を小さくすることなく、言い換えるならば出力ＭＯＳＦ
ＥＴの静電破壊耐圧を確保し、ラッチアップを防止しつ
つ、出力バッファの所要レイアウト面積を削減すること
ができる。電源分離は共通のウェル領域に構成された出
力ＭＯＳＦＥＴ群ごとに行うことによりラッチアップも
防止できる。その結果、多数の外部端子及び出力バッフ
ァを備える論理集積回路装置等のチップ面積を削減しそ
の低コスト化を図ることができるとともに、論理集積回
路装置等の多ピン化及び大規模化を推進することができ
る。

【０００９】

【実施例】図１には、この発明が適用された論理集積回
路装置の一実施例の基板配置図が示されている。また、
図２には、図１の論理集積回路装置に含まれる入出力部
の一実施例の部分的な配置図が示され、図３には、その
一実施例の部分的な拡大配置図が示されている。さら
に、図４には、図３の入出力部の一実施例のＡ−Ｂ断面
構造図が示され、図５には、その一実施例の部分的な回
路図が示されている。これらの図をもとに、この実施例
の論理集積回路装置及び出力バッファの構成とレイアウ
トの概要ならびにその特徴について説明する。なお、以
下の説明では、各配置図の位置関係をもって半導体基板
面上の位置関係が表される。

【００１０】図１において、この実施例の論理集積回路
装置は、特に制限されないが、Ｎ型半導体基板ＮＳＵＢ
上に形成される算術論理演算ユニットＡＬＵ及び乗算ユ
ニットＭＵＬＴをその基本構成とする。算術論理演算ユ
ニットＡＬＵの上部には、レジスタファイルＲＦが配置
され、その右側には、リードオンリーメモリＲＯＭ及び
ランダムロジック部ＲＬＣが配置される。また、乗算ユ
ニットＭＵＬＴ及びランダムロジック部ＲＬＣの下部に
は、３個のランダムアクセスメモリＲＡＭ１〜ＲＡＭ３
が配置される。これにより、論理集積回路装置は、いわ
ゆるストアドプログラム方式のディジタル処理装置とし
て機能する。

【００１１】論理集積回路装置は、さらに、Ｎ型半導体
基板ＮＳＵＢの４辺にそって配置される入出力部ＩＯ１
〜ＩＯ４を備える。これらの入出力部は、図２に例示さ
れるように、論理集積回路装置の各外部端子に対応して
設けられる多数のボンディングパッドＰＡＤと、その出
力端子が対応するボンディングパッドＰＡＤに結合され
る多数の出力バッファとを備える。

【００１２】入出力部ＩＯ１〜ＩＯ４を構成する出力バ
ッファのそれぞれは、図５に例示されるように、回路の
電源電圧（第１の電源電圧）と対応するボンディングパ
ッド（回路の出力端子）ＰＡＤ０１〜ＰＡＤ０４との間
に設けられるＮチャンネル型の出力ＭＯＳＦＥＴＱ１，
Ｑ３，Ｑ５及びＱ７（第１の出力ＭＯＳＦＥＴ）と、上
記ボンディングパッドＰＡＤ０１〜ＰＡＤ０４と回路の
接地電位（第２の電源電圧）との間に設けられるＮチャ
ンネル型の出力ＭＯＳＦＥＴＱ２，Ｑ４，Ｑ６及びＱ８
（第２の出力ＭＯＳＦＥＴ）とをそれぞれ含む。この実
施例において、回路の電源電圧ＶＤＤは、特に制限され
ないが、＋５Ｖのような正の電源電圧とされる。

【００１３】論理集積回路装置の入出力部ＩＯ１〜ＩＯ
４を構成する出力バッファのそれぞれは、さらに、その
一方の入力端子に対応する内部出力信号ｄｏ１〜ｄｏ４
を受けるノアゲートＮＯ２，ＮＯ４，ＮＯ６又はＮＯ８
と、その一方の入力端子に、対応する上記内部出力信号
ｄｏ１〜ｄｏ４のインバータＮ１〜Ｎ４による反転信号
を受けるノアゲートＮＯ１，ＮＯ３，ＮＯ５又はＮＯ７
とを含む。これらのノアゲートの他方の入力端子には、
論理集積回路装置の図示されない制御回路から内部制御
信号ＤＯＣが共通に供給される。また、ノアゲートＮＯ
１，ＮＯ３，ＮＯ５及びＮＯ７の出力信号は、対応する
出力ＭＯＳＦＥＴＱ１，Ｑ３，Ｑ５又はＱ７のゲートに
それぞれ供給され、ノアゲートＮＯ２，ＮＯ４，ＮＯ６
及びＮＯ８の出力信号は、対応する出力ＭＯＳＦＥＴＱ
２，Ｑ４，Ｑ６又はＱ８のゲートにそれぞれ供給され
る。

【００１４】内部制御信号ＤＯＣは、通常回路の電源電
圧のようなハイレベルとされ、論理集積回路装置の出力
信号が確立される時点において回路の接地電位のような
ロウレベルとされる。内部制御信号ＤＯＣがハイレベル
とされるとき、ノアゲートＮＯ１〜ＮＯ８の出力信号
は、対応する内部出力信号ｄｏ１〜ｄｏ４等の論理レベ
ルに関係なくともにロウレベルとされる。このため、出
力ＭＯＳＦＥＴＱ１〜Ｑ８はすべてオフ状態とされ、ボ
ンディングパッドＰＡＤ０１〜ＰＡＤ０４ならびに対応
する外部端子はすべていわゆるハイインピーダンス状態
とされる。

【００１５】内部制御信号ＤＯＣがロウレベルとされる
と、ノアゲートＮＯ１，ＮＯ３，ＮＯ５及びＮＯ７の出
力信号は、対応する内部出力信号ｄｏ１〜ｄｏ４等がハ
イレベルであることを条件に選択的にハイレベルとさ
れ、ノアゲートＮＯ２，ＮＯ４，ＮＯ６及びＮＯ８の出
力信号は、対応する内部出力信号ｄｏ１〜ｄｏ４がロウ
レベルであることを条件に選択的にハイレベルとされ
る。

【００１６】ノアゲートＮＯ１，ＮＯ３，ＮＯ５及びＮ
Ｏ７の出力信号がハイレベルとされるとき、対をなすノ
アゲートＮＯ２，ＮＯ４，ＮＯ６及びＮＯ８の出力信号
はともにロウレベルとされる。したがって、各出力バッ
ファでは、回路の電源電圧側に設けられる出力ＭＯＳＦ
ＥＴＱ１，Ｑ３，Ｑ５及びＱ７がオン状態となり、回路
の接地電位側に設けられる出力ＭＯＳＦＥＴＱ２，Ｑ
４，Ｑ６及びＱ８はオフ状態となる。その結果、ボンデ
ィングパッドＰＡＤ０１〜ＰＡＤ０４ならびに対応する
外部端子には、回路の電源電圧よりＭＯＳＦＥＴＱ１，
Ｑ３，Ｑ５又はＱ７のしきい値電圧Ｖｔｈ分だけ低いハ
イレベルが出力される。

【００１７】ノアゲートＮＯ２，ＮＯ４，ＮＯ６及びＮ
Ｏ８の出力信号がハイレベルとされるとき、対をなすノ
アゲートＮＯ１，ＮＯ３，ＮＯ５及びＮＯ７の出力信号
はロウレベルとされる。したがって、各出力バッファで
は、回路の接地電位側に設けられる出力ＭＯＳＦＥＴＱ
２，Ｑ４，Ｑ６及びＱ８がオン状態となり、回路の電源
電圧側に設けられる出力ＭＯＳＦＥＴＱ１，Ｑ３，Ｑ５
及びＱ７はオフ状態となる。その結果、ボンディングパ
ッドＰＡＤ０１〜ＰＡＤ０４ならびに対応する外部端子
には、回路の接地電位のようなロウレベルが出力され
る。

【００１８】この実施例において、入出力部ＩＯ１〜Ｉ
Ｏ４を構成する出力バッファは、４個を単位として出力
バッファ群を構成すべく群分割される。そして、各出力
バッファ群の４個の出力バッファを構成する出力ＭＯＳ
ＦＥＴは、図２に例示されるように、４対つまりは８個
を単位として出力ＭＯＳＦＥＴ群ＭＧ０１〜ＭＧ０２等
に群分割され、上記ノアゲートＮＯ１〜ＮＯ８等を含む
その他の回路素子は、プリバッファＰＢ０１〜ＰＢ０２
等を構成すべく分割される。

【００１９】ここで、各出力ＭＯＳＦＥＴ群を構成する
８個の出力ＭＯＳＦＥＴＱ１〜Ｑ８等は、図３及び図４
に示されるように、Ｎ型半導体基板ＳＵＢ面上に形成さ
れたＰウェル領域ＰＷ０１等内に形成される。このＰウ
ェル領域ＰＷ０１等は、対応する８個の出力ＭＯＳＦＥ
ＴＱ１〜Ｑ８等によって共用され、プリバッファＰＢ０
１等の出力バッファの他の回路素子が形成されるウェル
領域ならびに他の出力ＭＯＳＦＥＴ群の出力ＭＯＳＦＥ
Ｔが形成されるＰウェル領域とは分離される。

【００２０】Ｐウェル領域ＰＷ０１等には、基板電位と
して回路の電源電圧ＶＳＳを供給するための拡散層Ｌ０
１，Ｌ０３及びＬ０５が形成され、さらに出力ＭＯＳＦ
ＥＴＱ１〜Ｑ８等のソース又はドレインとなる拡散層Ｌ
０２及びＬ０４が形成される。拡散層Ｌ０２及びＬ０４
の上層には、所定厚の絶縁層をはさんで、出力ＭＯＳＦ
ＥＴＱ１〜Ｑ８のゲートとなるポリシリコン層ＦＧ０１
〜ＦＧ０４ならびにＦＧ０５〜ＦＧ０８等が形成され、
これらのポリシリコン層が、上記拡散層Ｌ０２及びＬ０
４のＮ⁺層を形成するためのフォトマスクとしても機能
する。

【００２１】拡散層Ｌ０１は、対応する複数のコンタク
トを介して第１層のアルミニウム配線層ＡＬ１５に結合
され、このアルミニウム配線層ＡＬ１５を介して、ポリ
シリコン層ＦＧ０２の上側に形成される拡散層Ｌ０２の
Ｎ⁺層すなわち出力ＭＯＳＦＥＴＱ２のソースに結合さ
れる。また、拡散層Ｌ０３は、対応する複数のコンタク
トを介して第１層のアルミニウム配線層ＡＬ１７に結合
され、このアルミニウム配線層ＡＬ１７を介して、ポリ
シリコン層ＦＧ０４の下側に形成される拡散層Ｌ０２の
Ｎ⁺層すなわち出力ＭＯＳＦＥＴＱ４のソースと、ポリ
シリコン層ＦＧ０６の上側に形成される拡散層Ｌ０４の
Ｎ⁺層すなわち出力ＭＯＳＦＥＴＱ６のソースとに結合
される。

【００２２】同様に、拡散層Ｌ０５は、対応する複数の
コンタクトを介して第１層のアルミニウム配線層ＡＬ１
９に結合され、このアルミニウム配線層ＡＬ１９を介し
て、ポリシリコン層ＦＧ０８の下側に形成される拡散層
Ｌ０４のＮ⁺層すなわち出力ＭＯＳＦＥＴＱ８のソース
に結合される。上記アルミニウム配線層ＡＬ１５及びＡ
Ｌ１７ならびにＡＬ１９は、さらに図示されない複数の
スルーホールを介して、接地電位供給線ＶＳＳ１及びＶ
ＳＳ２となる第２層のアルミニウム配線層ＡＬ２１及び
ＡＬ２３に結合される。

【００２３】ポリシリコン層ＦＧ０１の下側つまりはポ
リシリコン層ＦＧ０３の上側に形成される拡散層Ｌ０２
のＮ⁺層すなわち出力ＭＯＳＦＥＴＱ１及びＱ３のドレ
インは、複数のコンタクトを介して第１層のアルミニウ
ム配線層ＡＬ１６に結合される。ポリシリコン層ＦＧ０
５の下側つまりはポリシリコン層ＦＧ０７の上側に形成
される拡散層Ｌ０４のＮ⁺層すなわち出力ＭＯＳＦＥＴ
Ｑ５及びＱ７のドレインは、複数のコンタクトを介して
第１層のアルミニウム配線層ＡＬ１８に結合される。上
記アルミニウム配線層ＡＬ１６及びＡＬ１８は、さらに
図示されない複数のスルーホールを介して、電源電圧供
給線ＶＤＤ１及びＶＤＤ２となる第２層のアルミニウム
配線層ＡＬ２２及びＡＬ２４に結合される。

【００２４】上記電源電圧供給線ＶＤＤ１及びＶＤＤ２
ならびに接地電位供給線ＶＳＳ１及びＶＳＳ２となる第
２層のアルミニウム配線層ＡＬ２１〜ＡＬ２４は、Ｎ型
半導体基板ＮＳＵＢの４辺にそって周回してレイアウト
される。また、この実施例の論理集積回路装置では、上
記のように電源電圧供給線及び接地電位供給線がそれぞ
れ２本の供給線からなり、２個所おいてアルミニウム配
線層ＡＬ１５〜ＡＬ１９と結合されることで、各拡散層
に対する電流分布が分散され、これによって出力バッフ
ァの動作が高速化されるものとなる。

【００２５】一方、ポリシリコン層ＦＧ０２の下側つま
りポリシリコン層ＦＧ０１の上側に形成される拡散層Ｌ
０２のＮ⁺層すなわち出力ＭＯＳＦＥＴＱ２のドレイン
ならびに出力ＭＯＳＦＥＴＱ１のソースは、対応する複
数のコンタクトを介して第１層のアルミニウム配線層Ａ
Ｌ１１に結合され、このアルミニウム配線層ＡＬ１１を
介してボンディングパッドＰＡＤ０１に結合される。ま
た、ポリシリコン層ＦＧ０３の下側つまりポリシリコン
層ＦＧ０４の上側に形成される拡散層Ｌ０２のＮ⁺層す
なわち出力ＭＯＳＦＥＴＱ３のソースならびに出力ＭＯ
ＳＦＥＴＱ４のドレインは、対応する複数のコンタクト
を介して第１層のアルミニウム配線層ＡＬ１２に結合さ
れ、このアルミニウム配線層ＡＬ１２を介してボンディ
ングパッドＰＡＤ０２に結合される。

【００２６】同様に、ポリシリコン層ＦＧ０６の下側つ
まりポリシリコン層ＦＧ０５の上側に形成される拡散層
Ｌ０４のＮ⁺層すなわち出力ＭＯＳＦＥＴＱ６のドレイ
ンならびに出力ＭＯＳＦＥＴＱ５のソースは、対応する
複数のコンタクトを介して第１層のアルミニウム配線層
ＡＬ１３に結合され、このアルミニウム配線層ＡＬ１３
を介してボンディングパッドＰＡＤ０３に結合される。
また、ポリシリコン層ＦＧ０７の下側つまりポリシリコ
ン層ＦＧ０８の上側に形成される拡散層Ｌ０４のＮ⁺層
すなわち出力ＭＯＳＦＥＴＱ７のソースならびに出力Ｍ
ＯＳＦＥＴＱ８のドレインは、対応する複数のコンタク
トを介して第１層のアルミニウム配線層ＡＬ１４に結合
され、このアルミニウム配線層ＡＬ１４を介してボンデ
ィングパッドＰＡＤ０４に結合される。

【００２７】つまり、この実施例の論理集積回路装置で
は、出力バッファが４個を単位として出力バッファ群に
群分割され、各出力バッファ群を構成する４個の出力バ
ッファの出力ＭＯＳＦＥＴが、４対つまりは８個を単位
として出力ＭＯＳＦＥＴ群に群分割される。そして、各
出力ＭＯＳＦＥＴ群を構成する８個の出力ＭＯＳＦＥＴ
は、Ｐウェル領域を共用するとともに、隣接する２個の
出力バッファはいわゆる対称的に配置され、出力ＭＯＳ
ＦＥＴＱ１及びＱ３等のドレインとなる拡散層Ｌ０２の
Ｎ⁺層が隣接する２個の出力バッファによって共用され
る。

【００２８】この実施例において、出力ＭＯＳＦＥＴＱ
１〜Ｑ８のソース又はドレインとなる拡散層Ｌ０２及び
Ｌ０４のＮ⁺層は、従来の論理集積回路装置の出力バッ
ファを構成する出力ＭＯＳＦＥＴの場合と同様に、比較
的大きな面積をもって形成される。また、各出力ＭＯＳ
ＦＥＴのゲートとなるポリシリコン層ＦＧ０１〜ＦＧ０
８等は、やはり従来の論理集積回路装置の出力バッファ
を構成する出力ＭＯＳＦＥＴの場合と同様に、比較的大
きなゲート幅をもって言い換えるならば比較的小さなゲ
ート長をもって形成され、これらのポリシリコン層と対
応する金属配線層とを結合するためのコンタクトはその
一端にのみ形成される。

【００２９】したがって、ボンディングパッドＰＡＤ０
１〜ＰＡＤ０４等から見た場合、対応する出力ＭＯＳＦ
ＥＴＱ１〜Ｑ８等に寄生する比較的大きな拡散容量と拡
散抵抗とが等価的に結合される。このうち、拡散容量
は、外部から回路の電源電圧又は接地電位に対して印加
される比較的大きなサージ電圧を吸収する効果を持ち、
拡散抵抗は、これらのサージ電圧にともなうサージ電流
の部分集中を防ぐ効果を持つ。これらの結果、この実施
例の論理集積回路装置では、そのソース又はドレインが
外部端子に直接結合される出力ＭＯＳＦＥＴＱ１〜Ｑ８
等の静電破壊耐圧を確保し、ラッチアップを防止するこ
とができるものとなる。

【００３０】出力バッファ回路の同時切り換えによって
生じる電源ノイズが、他の静止している入力バッファに
伝達することを防止するために、入出力バッファを複数
のグループに分割し、電源系も分割して独立にもつこと
が有効である。この時、異なる入出力バッファ間でウェ
ル領域が共通であると、電源ノイズ発生時にウェル領域
を通じて瞬間的に電流が流れてラッチアップを生じる。
したがって、電源分割は、８個の出力ＭＯＳＦＥＴＱ１
〜Ｑ８単位でウェル領域を分割して行うことによりラッ
チアップを防止する。

【００３１】前述のように、この実施例の論理集積回路
装置では、ポリシリコン層ＦＧ０１及びＦＧ０３間に形
成される拡散層Ｌ０２のＮ⁺層とポリシリコン層ＦＧ０
５及びＦＧ０７間に形成される拡散層Ｌ０４のＮ⁺層と
が、隣接する２個の出力バッファの出力ＭＯＳＦＥＴＱ
１及びＱ３ならびにＱ５及びＱ７によって共用され、Ｐ
ウェルＰＷ０１が、出力ＭＯＳＦＥＴ群ＭＧ０１を構成
する８個の出力ＭＯＳＦＥＴＱ１〜Ｑ８等によって共用
される。

【００３２】このため、各出力ＭＯＳＦＥＴ群を形成す
るために必要なレイアウト面積は、図６に示される従来
の論理集積回路装置に比較して１／１．５ないし１／２
に削減される。その結果、出力ＭＯＳＦＥＴの静電破壊
耐圧を確保しラッチアップを防止しつつ、論理集積回路
装置のチップ面積を削減し、その低コスト化を推進でき
るものである。言い換えるならば、ボンディングパッド
のピッチを従来の約半分に狭くすることができ、その分
半導体装置の多ピン化が可能になる。

【００３３】この実施例の論理集積回路装置において、
出力ＭＯＳＦＥＴＱ１〜Ｑ８等は、共通のレイアウトパ
ターンをもって形成され、そのゲートとなるポリシリコ
ン層ＦＧ０１〜ＦＧ０８のコンタクトは、マスターチッ
プにおいて開放状態とされる。しかるに、この実施例の
論理集積回路装置では、これらのポリシリコン層のコン
タクト間あるいは前段のプリバッファを結合するための
金属配線層を選択的に形成することで、以下に説明する
ように例えば各出力ＭＯＳＦＥＴを並列形態に接続する
等してその駆動能力を高めるなど、種々の組み合わせを
実現できるものとされる。

【００３４】図７には、この発明に係る出力ＭＯＳＦＥ
Ｔの他の一実施例のレイアウト図が示されている。同図
には、３つのボンディングパッドとそれに接続される３
個の出力バッファが代表として例示的に示されている。
同図において、ＡＬ１は１層目のアルミニュウム層であ
り、ＣＯＮＴはコンタクトホールであり、ＴＨはスルー
ホールでありＦＧはＭＯＳＦＥＴのゲート電極を構成す
る１層目ポリシリコン層である。また、横方向に２層目
のアルミュウム層からなる電源線ＶＤＤ２とＶＳＳ２が
配置されている。この実施例では、太い電源電圧線ＶＤ
Ｄを挟んで細い接地線ＶＳＳ２が２本設けられている。

【００３５】この実施例では、出力用のボンディングパ
ッドに対応して、図５のような一対の出力ＭＯＳＦＥＴ
が設けられ、同図に一点鎖線で示したよう部分をセルと
して扱うようにするものである。すなわち、各ボンディ
ングパッドに一対一に対応してセル化された２つのＭＯ
ＳＦＥＴが配置される。

【００３６】上記一点鎖線で囲まれた出力バッファを例
にして説明すると、ボンディングパッドを構成するアル
ミニュウム層ＡＬ１は、そのまま延びて一対の出力ＭＯ
ＳＦＥＴの出力点であるソースとドレインを構成する拡
散層にコンコクトＣＯＮＴにより接続される。このアル
ミニュウム層ＡＬ１を中心として左側に設けられるゲー
ト電極ＦＧを挟んでドレインを構成する拡散層が設けら
れる。この拡散層には、スルーホールＴＨを介して横方
向に延長される電源電圧線ＶＤＤ２に接続される。上記
アルミニュウム層ＡＬ１を中心として右側に設けられる
ゲート電極ＦＧを挟んでソースを構成する拡散層が設け
られる。この拡散層には、スルーホールＴＨを介して横
方向に延長される電源電圧線ＶＳＳ２に接続される。

【００３７】この実施例では、前記のように左側に配置
される出力ＭＯＳＦＥＴのドレインが、左隣の出力バッ
ファの出力ＭＯＳＦＥＴのドレインと共用される。それ
故、左隣の出力バッファは、ボンディングパッドからそ
のまま延びるアルミニュウム層ＡＬ１を中心にして右側
に電源電圧ＶＤＤ２側の出力ＭＯＳＦＥＴが配置され、
左側に回路の接地電位ＶＳＳ２側の出力ＭＯＳＦＥＴが
配置される。

【００３８】同図において、下側にセルの向きとして白
抜きのＦ字が示されている。すわなち、上記中央のセル
を基準にすると、左隣の出力バッファの向きは、上記ド
レイン拡散層の共用化によって上記出力ＭＯＳＦＥＴの
配置が左右に入れ代わっているため、上記２つの出力バ
ッファの境界線に対して対称的に配置される。

【００３９】このことは、右隣の出力バッファにおいて
も同様である。すなわち、右隣の出力バッファの出力Ｍ
ＯＳＦＥＴのソースが共用される。それ故、右隣の出力
バッファは、ボンディングパッドからそのまま延びるア
ルミニュウム層ＡＬ１を中心にして左側に回路の接地電
位ＶＳＳ側の出力ＭＯＳＦＥＴが配置され、右側に電源
電圧ＶＤＤ２側の出力ＭＯＳＦＥＴが配置される。この
ようなソース拡散層の共用化によって上記出力ＭＯＳＦ
ＥＴの配置が左右に入れ代わるため、右隣の出力バッフ
ァにおいても、その境界線に対して対称的に配置され
る。

【００４０】上記のようなレイアウトパターンの繰り返
しにより、出力用のボンディングパッドに対応して出力
バッファを構成する出力ＭＯＳＦＥＴが配置される。こ
の構成では、隣接する出力バッファ間で電源電圧ＶＤＤ
２を与えるドレイン拡散層の共用化、回路の接地電位Ｖ
ＳＳ２を与えるソース拡散層の共用化によって狭いピッ
チで出力ＭＯＳＦＥＴを配置することができる。そし
て、このような高集積化に伴い、出力バッファを構成す
る一対のＭＯＳＦＥＴの出力点を構成するソースとドレ
インの共用化された拡散層を大きく形成でき、その寄生
容量等を大きく形成することにより、静電破壊防止やラ
ッチアップの防止を図ることができる。

【００４１】図８には、この発明に係る出力ＭＯＳＦＥ
Ｔの他の一実施例のレイアウト図が示されている。同図
には、８つのボンディングパッドとそれに接続される８
個の出力バッファが代表として例示的に示されている。
以下の図８〜図１０の説明において、ボンディングパッ
ドの配列方向を左右とし、それと直角方向を上下として
説明する。

【００４２】同図における最小Ｉ／Ｏセル単位は、前記
図７に示したようなセルであり、１つのボンディングパ
ッドに対して３個のセル、言い換えるならば、３対の出
力ＭＯＳＦＥＴが割り当てられ、これをＤＡ（コンピュ
ータによる自動設計）で扱うＩ／Ｏセルとし、それを論
理設定で扱う単位と同一化してその境界線に対して相互
に対称的に配置させるものである。すなわち、同図の右
端の出力バッファにおいては、最小Ｉ／Ｏセル単位で図
７と同様に左−右−左のセルが配置される。この右端の
３個の最小Ｉ／Ｏセル単位からなる出力バッファ全体の
向きを白抜き文字Ｆにより左向と定義すると、それに対
して左隣に設けられる出力バッファがその境界線に対し
て対称的な右向にされる。このことは、最小Ｉ／Ｏセル
単位でみても、上記境界線に対して鏡像となるような左
右が逆にされるものである。以下、同様なパターンの繰
り返しによって複数の出力バッファが対応するボンディ
ングパッドに設けられる。

【００４３】同図においては、以下、同様の繰り返しパ
ターンにより８個の出力バッファが配置されている。こ
の実施例では、４個の出力バッファを単位してウェル領
域が設けられる。すなわち、８個の出力バッファの中央
部にＷＥＬＬ（ウェル）分離領域が設けられる。これに
より、４個の出力バッファがそれぞれ１個の共通化され
たウェル領域に形成される。同図では、ウェル領域その
ものは明示されていないが、ＷＥＬＬ分離領域を境にし
て左右に４個ずつ設けられる出力バッファがそれぞれ１
つのウェル領域内に形成される。上記３対の出力バッフ
ァと１つのボンディングパッドは一対一に固定パターン
によって接続される。

【００４４】図９には、この発明に係る出力ＭＯＳＦＥ
Ｔの他の一実施例のレイアウト図が示されている。同図
には、１２個のボンディングパッドとそれに接続される
１２個の出力バッファが代表として例示的に示されてい
る。

【００４５】同図における最小Ｉ／Ｏセル単位は、前記
図７に示したようなセルであり、１つのボンディングパ
ッドに対して２個のセル、言い換えるならば、２対の出
力ＭＯＳＦＥＴが割り当てられ、これをＤＡ（コンピュ
ータによる自動設計）で扱うＩ／Ｏセルとし、それを論
理設定で扱う単位と同一化してその境界線に対して相互
に対称的に配置させるものである。すなわち、同図の右
端の出力バッファにおいては、最小Ｉ／Ｏセル単位で図
７の右側２つに対応した右−左のセルが配置される。こ
の右端の２個の最小Ｉ／Ｏセル単位からなる出力バッフ
ァ全体の向きを白抜き文字Ｆにより左向と定義する。こ
の構成では、左隣に設けられる出力バッファを構成する
最小Ｉ／Ｏセル単位が境界線に対して対称的に右−左に
される。このことは、右端の出力バッファと同一とな
り、ＤＡで扱うＩ／Ｏセル単位としては同じ右向きにさ
れる。以下、同様なパターンの繰り返しによって複数の
出力バッファが対応するボンディングパッドに設けられ
る。

【００４６】上記２つの最小Ｉ／Ｏセル単位で１つの出
力バッファを構成するとき、中央の拡散層を回路の接地
電位が与えられるソースとし、それを基準にして左右に
出力点を構成する２対の拡散層及び電源電圧ＶＤＤ２が
与えられるドレイン拡散層が対称的に配置される。それ
故、図９では便宜的に右向きに示されているが、左向き
にしても同じパターンとなって図８の実施例のような規
則性が要求されない。このように、任意の数の最小単位
とボンディングパッドとを組み合わせることができるた
め、ゲートアレイではマスタチップは一定でも、配線セ
ルを置き換えて並列数を小さくすることにより、ピン数
を増加させることができる。

【００４７】図１０には、この発明に係る出力ＭＯＳＦ
ＥＴの他の一実施例のレイアウト図が示されている。同
図には、８個のボンディングパッドとそれに接続させる
ことができる２４の最小Ｉ／Ｏセル単位が代表として例
示的に示されている。

【００４８】この実施例では、最小Ｉ／Ｏセル単位をＤ
Ａで扱う単位とするとともに、ボンディングパッドとの
接続部もＤＡで扱うようにするものである。すなわち、
この実施例では、ボンディングパッドに一対一に対応し
て固定的に最小Ｉ／Ｏセル単位を接続するのではなく、
ＤＡ及び論理設計により任意の１ないし複数の最小Ｉ／
Ｏセル単位を接続して出力バッファを構成するものであ
る。

【００４９】例えば、右端のボンディングパッドに接続
される出力バッファは、２個の最小Ｉ／Ｏセル単位を用
いて構成される。これに対して、その左隣のボンディン
グパッドに接続される出力バッファは、４個の最小Ｉ／
Ｏセル単位を用いて構成される。以下、ボンディングパ
ッドの配列順にいうと、３個、２個となり、ＷＥＬＬ分
離領域を挟んで２個、３個、４個及び２個からなる出力
バッファが設けられる。使用しない最小Ｉ／Ｏセル単位
は、ダミーとしてボンディングパッドに接続されないま
まとされる。

【００５０】この構成では、ボンディングパッドを介し
て接続される外部回路の負荷条件等に応じて、出力バッ
ファの駆動能力をきめ細かく設定することができる。す
なわち、比較的大きな駆動能力を必要とする出力バッフ
ァにおいては、上記最小Ｉ／Ｏセル単位の数を４個のよ
うに多くして、比較的小さな駆動能力で十分な出力バッ
ファにおいては上記最小Ｉ／Ｏセル単位を１個ないし２
個のように少なくするものである。この場合には、上記
のようにＩ／Ｏセル機能単位に応じてボンディングパッ
ドと最小Ｉ／Ｏセル単位との間の接続部の配線パターン
を最小Ｉ／Ｏセル単位の数に応じて自動生成することが
必要である。

【００５１】図１１には、この発明に係る出力ＭＯＳＦ
ＥＴの更に他の一実施例のレイアウト図が示されてい
る。この実施例は、出力バッファがＣＭＯＳ回路により
構成されるものであり、そのうち同図には１個のボンデ
ィングパッドとそれに接続される１つのＰチャンネル型
ＭＯＳＦＥＴが例示的に示されている。

【００５２】この実施例では、ボンディングパッドから
３つに分岐して下方向に延びる出力配線パターンが形成
される。すなわち、ボンディングパッドの配列を左右の
横方向とすると、それと直角方向の下方向に上記配線パ
ターンが延びて、それの下側に平行に設けられるＰチャ
ンネル型ＭＯＳＦＥＴの出力点であるドレインにコンタ
クトホールによって接続される。

【００５３】上記のように３本に分岐した配線にそれぞ
れ対応して設けられるドレインを基準にして左右対称的
にゲートＦＧが設けられる。例えば、３本のドレインの
うち、左側２本のドレインに対してそれぞれ設けられた
内側ゲートＦＧに挟まれて電源電圧ＶＤＤが供給される
共用化されたソースが設けられる。３本のドレインのう
ち、右側２本のドレインに対してそれぞれ設けられたゲ
ートＦＧに対しては、ソース領域が独立して設けられ
る。この一対のソース領域に挟まれてウェル領域に電源
電圧ＶＤＤを与えるＮ型の拡散層が形成される。左端の
ゲートＦＧに隣接して上記ウェル領域に電源電圧ＶＤＤ
を与えるＮ型の拡散層が形成される。この構成では、１
つのボンディングパッドに対して合計６個のＰチャンネ
ル型ＭＯＳＦＥＴが並列に接続されるものである。

【００５４】Ｐチャンネル型ＭＯＳＦＥＴのソース，ド
レインを構成するＰ⁺拡散層に着目するならば、上記一
対のソース領域に挟まれてウェル領域に電源電圧ＶＤＤ
を与えるＮ型の拡散層を基準にして左右対称的に形成さ
れる。そのうちの右側のＰ⁺拡散層により、出力点とし
ての３つのドレインのうらちの２つと、それに対応した
合計３本のソースが形成され、そのうちの中央のソース
は２つのＭＯＳＦＥＴに共用される。

【００５５】ＶＤＤを与えるＮ型の拡散層を基準にして
左右対称的に形成され左側のＰ⁺拡散層は、出力点とし
ての３つのドレインのうちの残り１つと、右隣のボンデ
ィングパッドに接続され、同様に３つに分岐されるうち
の１本の配線パターンに対応した出力点としてのドレイ
ン及びゲートＦＧを挟んで設けられるソースとして用い
られる。このＰチャンネル型ＭＯＳＦＥＴのソース，ド
レイン及びゲートと一直線上にソース，ドレイン及びゲ
ートが構成されるようにＮチャンネル型ＭＯＳＦＥＴが
設けられる。すなわち、同図の下側にＮチャンネル型Ｍ
ＯＳＦＥＴが類似のパターンにより形成される。

【００５６】図１２には、上記ＣＭＯＳ構成の出力バッ
ファの一実施例の全体のレイアウト図が示されている。
同図には、３つのボンディングパッドと、それに接続さ
れる３つのＣＭＯＳ出力バッファが例示的に示されてい
る。図１１は、図１２の上半分のＰチャンネル型ＭＯＳ
ＦＥＴの部分が拡大して描かれているものである。

【００５７】図１２のように、ホンディングパッドの配
列方向を左右とすると、それと直角方向の下方向にＰチ
ャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴ
とが並んで構成される。しかも、これらのＭＯＳＦＥＴ
のドレイン−ゲート−ソースが、ボンディングパッドの
配列方向に沿って形成される。それ故、１つのＭＯＳＦ
ＥＴを縦長に形成することができ、ボンディングバッド
の配列ピッチの高密度化を妨げないようにできる。

【００５８】図１２から理解されるように、Ｐチャンネ
ル型ＭＯＳＦＥＴを構成するＰ⁺拡散層でいうとウェル
領域にバイアス電圧を与えるＮ⁺拡散層を基準にして左
右対称的に４個分のＭＯＳＦＥＴを形成するよう形成
し、それを隣接するボンディングパッドに対応して設け
られる出力バッファとの境界線を基準にして左右対称的
に配置する。このような対称パターンの組み合わせによ
って高密度に出力バッファを構成するＭＯＳＦＥＴを形
成することができる。

【００５９】上記のような拡散層及びゲート電極を作り
込んでおいて、最終のアルミニュウム等の配線等を用い
たマスタースライスによって上記６個のＭＯＳＦＥＴの
うちの２個を最小Ｉ／Ｏセル単位として選択的に接続す
ること、言い換えるならば、上記ボンディングパッドか
ら分岐して最大３つに延びる配線のうち、１本、２本及
び３本の分岐のうちの１つを選択的に形成することによ
り、駆動能力が１、２、３のように３段階に設定できる
ＣＭＯＳ出力バッファを得ることができる。

【００６０】図１２のような実施例においては、ボンデ
ィングバットのピッチを９０μｍまで出力駆動能力を極
端に落とすことなく簡単に対応させることができる。こ
れにより、出力端子のみでいうならば、半導体集積回路
装置に設けることのできる出力端子の数を従来の半導体
装置の１６０／９０≒１．８に増加させることができ
る。

【００６１】図１２において、下側に設けられるＮチャ
ンネル型ＭＯＳＦＥＴの更に下側にはプリバッファが配
置される。このプリパッファは、そのセルサイズが比較
的小さいこと、及び同様に縦長に配置することによりボ
ンディングパッドのピッチの制約されることなく比較的
自由に形成することができる。しかし、上記のように各
出力バッファが一定の向を以て規則的に配列されている
ことに対応して、プリバッファもセル化し、その向も出
力バッファの規則性に適合するよう規則性をもって形成
される。これにより、プリバッファを含めた出力回路を
効率よく半導体集積回路装置に搭載させることができ
る。

【００６２】この実施例では、図１１の拡大図に示され
ているようにＰチャンネル型ＭＯＳＦＥＴが形成される
Ｎ型のウェル領域ＮＷＥＬＬにＰチャンネル型のプルア
ップＭＯＳＦＥＴが形成される。上記のように最小単位
セルは、３つの分岐された配線に対応した２つのＭＯＳ
ＦＥＴであり、この２つのＭＯＳＦＥＴに対応して１つ
のプルアップＭＯＳＦＥＴが形成される。このプリアッ
プＭＯＳＦＥＴは、出力バッファとしてＮチャンネル型
ＭＯＳＦＥＴによるオープンドレイン構成の出力回路と
したとき、他の半導体装置の出力ＭＯＳＦＥＴとワイヤ
ード論理を採るときの負荷として利用できるようにする
ものである。

【００６３】図１２において、Ｎチャンネル型ＭＯＳＦ
ＥＴが形成されるＰ型のウェル領域ＰＷＥＬＬにも、上
記同様なＮチャンネル型のプルダウンＭＯＳＦＥＴが形
成される。これは、Ｐチャンネル型ＭＯＳＦＥＴのみを
用いてオープンドレイン構成の出力回路を構成したとき
の負荷として使用できるようにするものである。

【００６４】特に制限されないが、上記Ｎチャンネル型
ＭＯＳＦＥＴが形成されるＰＷＥＬＬは、その外側の点
線で示すように深いＮＷＥＥＬ内に形成される。この深
いＮＷＥＬＬによりＰＷＥＬＬがＰ型基板から分離さ
れ、内部回路との間、又は入力バッファ若しくは出力バ
ッファ間での電源ノイズを分離することができる。

【００６５】図１３には、この発明に係る出力バッファ
を用いた半導体装置の設計手順の一実施例を示すフロー
チャート図が示されている。図７〜図１２のようにＤＡ
により扱える最小単位はセルパターンとしてセルライブ
ラリに登録されている。このＤＡで扱える最小単位は論
理機能と一対一対応ではなくてもよく、図１０や図１１
のように複数の最小単位で１つの論理セルを構成しても
よい。この実施例のセルは、図９の実施例を除き、出力
ＭＯＳＦＥＴのソース又はドレインの共用化のために向
きに規則性が求められる。それ故、上記最小セル単位
は、別のセル配置規則で許可される全ての配置、方向を
任意に配置できることが必要条件であり、拡散層パター
ンが予めマスタチップに構成されているゲートアレイ方
式でも上記配置条件で配線層パターンの最小単位と拡散
パターンが常に細部にわたって対応がとられている。

【００６６】半導体装置の回路機能に応じて論理データ
が作成される。この論理データに基づいてコンピュータ
を用いた自動設計（ＤＡ）システムでセルライブラリ及
びセル配置規則からセル自動配置し、アルミニュウム配
線等によるボンディングバッドとの接続、電源電圧ＶＤ
Ｄ、回路の接地電位ＶＳＳ等の自動配線を行ってレイウ
ウトデータを作成する。このレイアウトデータに基づい
て半導体装置の製造に必要な複数からなるマスクを作成
し、所望の回路機能を持った論理集積回路等の半導体装
置ＬＳＩを製造するものである。

【００６７】以上の本実施例に示されるように、この発
明を多数の外部端子及び出力バッファを備える論理集積
回路装置等の半導体装置に適用することで、次のような
作用効果が得られる。すなわち、

【００６８】（１）多数の外部端子及び出力バッファ
を備える論理集積回路装置等において、隣接する出力バ
ッファを面対称に配置して、出力ＭＯＳＦＥＴのソース
又はドレインとなりかつ回路の電源電圧又は接地電位に
結合される拡散層をこれらの出力バッファによって共用
するとともに、出力ＭＯＳＦＥＴを所定数を単位として
出力ＭＯＳＦＥＴ群とし、出力ＭＯＳＦＥＴが形成され
るウェル領域を各出力ＭＯＳＦＥＴ群を構成する複数の
出力ＭＯＳＦＥＴによって共用することで、出力ＭＯＳ
ＦＥＴのサイズを小さくすることなく、言い換えるなら
ば出力ＭＯＳＦＥＴの静電破壊耐圧を確保しラッチアッ
プを防止しつつ、出力バッファの所要レイアウト面積を
削減できるという効果が得られる。

【００６９】（２）上記（１）項において、出力ＭＯ
ＳＦＥＴを共通のレイアウトパターンで形成しそのゲー
ト層をマスターチップにおいて開放状態として、対応す
る金属配線層を選択的に形成することで、これらの出力
ＭＯＳＦＥＴを任意に組み合わせて、種々の形態の出力
バッファを構成できるという効果が得られる。

【００７０】（３）上記（１）項及び（２）項によ
り、多数の外部端子及び出力バッファを備える論理集積
回路装置等のチップ面積を削減し、その低コスト化を図
ることができるという効果が得られる。

【００７１】（４）上記（１）項〜（３）項により、
論理集積回路装置等の多ピン化及び大規模化を推進でき
るという効果が得られる。

【００７２】（５）出力用のボンディングパッドの配
列方向と同じ方向にソース、ゲート及びドレインを配列
し、かつ隣接するＭＯＳＦＥＴとソース及びドレインを
共通にする。この構成では、大きな駆動電流を得るため
にチャンネル幅を広くする出力ＭＯＳＦＥＴをボンディ
ングパッドの配列方向に対して直角方向の縦長にでき、
しかも隣接するＭＯＳＦＥＴの間でドレインやソースが
共通化されるのでボンディングパッドの配列方向の幅を
小さくできるからボンディングパッドの間隔をワイヤー
ボンダ等の性能に応じて極限まで小さくできるという効
果が得られる。

【００７３】（６）１つのボンディングパッドに対し
て設けられる複数の出力ＭＯＳＦＥＴを、１つのＭＯＳ
ＦＥＴの単位又は複数のＭＯＳＦＥＴの単位で繰り返し
パターンとなるように標準化させることにより、出力バ
ッファを効率よく半導体基板上に形成することができる
という効果が得られる。

【００７４】（７）ＣＭＯＳ出力回路を構成するＰチ
ャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴ
とを出力用のボンディングパッドの配列方向と同じ方向
にソース、ゲート及びドレインを配列し、しかもソー
ス、ゲート及びドレインがそれぞれ１つの直線上に並ぶ
ようにボンディングパッドの配列方向に対して縦長に配
置させることにより、ＣＭＯＳ回路も効率よく半導体装
置に形成できるという効果が得られる。

【００７５】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、この発明は、上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることは言うまでもない。例え
ば、図１において、論理集積回路装置の入出力部は、必
ずしも半導体基板ＮＳＵＢの４辺にそって配置される必
要はないし、例えばその中央部に配置することもでき
る。また、論理集積回路装置は、任意数のリードオンリ
ーメモリ及びランダムアクセスメモリを搭載することが
できるし、そのブロック構成及びレイアウト方法は種々
の実施形態を採りうる。

【００７６】図２において、出力ＭＯＳＦＥＴが形成さ
れるＰウェル領域は、２個の出力バッファによって共用
してもよいし、５個以上の出力バッファによって共用す
ることもできる。また、出力ＭＯＳＦＥＴに回路の電源
電圧又は接地電位を供給するための電源電圧供給線及び
接地電位供給線は、特に４本設けられることを必要条件
としない。

【００７７】図３及び図４において、論理集積回路装置
は、アルミニウム配線層以外の金属配線層を用いること
ができるし、出力ＭＯＳＦＥＴのゲート層として、ポリ
シリコン以外の材料を用いることができる。Ｐウェル領
域ＰＷ０１等に拡散層Ｌ０３を設ける必要がない場合、
例えば拡散層Ｌ０２及びＬ０４を一体化し、ＭＯＳＦＥ
ＴＱ４及びＱ６等のソースとなるＮ⁺層をさらに共用こ
とが可能となる。各拡散層及びボンディングパッド等の
形状や具体的なレイアウト方法は、これらの実施例によ
る制約を受けない。

【００７８】図５において、各出力バッファを構成する
出力ＭＯＳＦＥＴＱ１及びＱ２ないしＱ７及びＱ８等
は、それぞれが並列形態とされる複数の出力ＭＯＳＦＥ
Ｔからなるものであってよいし、例えばＰチャンネルＭ
ＯＳＦＥＴによって構成することもできる。プリバッフ
ァＰＢ０１等の具体的な回路構成は、種々の実施形態を
採りうる。また、図１２のＣＭＯＳ構成の出力バッファ
において、Ｎチャンネル型ＭＯＳＦＥＴとＰチャンネル
型ＭＯＳＦＥＴの配置を入れ換えてボンディングパッド
に隣接してＮチャンネル型ＭＯＳＦＥＴを形成するもの
であってもよい。出力バッファは、オープンドレイン形
式を採るものであってもよい。

【００７９】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である論理
集積回路装置に適用した場合について説明したが、それ
に限定されるものではなく、例えば、汎用のゲートアレ
イ集積回路や出力バッファのみを搭載する専用集積回路
ならびに多数の出力バッファを備えるダイナミック型Ｒ
ＡＭ等の半導体記憶装置にも適用できる。この発明は、
少なくとも複数の出力バッファを備える半導体装置に広
く適用できる。

【００８０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果は、下記の通りである。
すなわち、多数の外部端子及び出力バッファを備える論
理集積回路装置等において、隣接する２個の出力バッフ
ァを面対称に配置し、出力ＭＯＳＦＥＴのソース又はド
レインとなりかつ回路の電源電圧又は接地電位に結合さ
れる拡散層をこれらの出力バッファによって共用すると
ともに、出力ＭＯＳＦＥＴを、所定数を単位として出力
ＭＯＳＦＥＴ群とし、各出力ＭＯＳＦＥＴ群によって出
力ＭＯＳＦＥＴが形成されるウェル領域を共用する。こ
れにより、出力ＭＯＳＦＥＴのサイズを小さくすること
なく、言い換えるならば出力ＭＯＳＦＥＴの静電破壊耐
圧を確保しラッチアップを防止しつつ、出力バッファの
所要レイアウト面積を削減できる。その結果、多数の外
部端子及び出力バッファを備える論理集積回路装置等の
チップ面積を削減し、その低コスト化を図ることができ
るとともに、論理集積回路装置等の多ピン化及び大規模
化を推進することができる。

【図面の簡単な説明】

【図１】この発明が適用された論理集積回路装置の一実
施例を示す基板配置図である。

【図２】図１の論理集積回路装置に含まれる入出力部の
一実施例を示す部分的な配置図である。

【図３】図２の入出力部の一実施例を示す部分的な拡大
配置図である。

【図４】図３の入出力部の一実施例を示すＡ−Ｂ断面構
造図である。

【図５】図３の入出力部の一実施例を示す部分的な回路
図である。

【図６】従来の論理集積回路装置に含まれる入出力部の
一実施例を示す部分的な配置図である。

【図７】この発明に係る出力ＭＯＳＦＥＴの他の一実施
例を示すレイアウト図である。

【図８】この発明に係る出力ＭＯＳＦＥＴの他の一実施
例を示すレイアウト図である。

【図９】この発明に係る出力ＭＯＳＦＥＴの他の一実施
例を示すレイアウト図である。

【図１０】この発明に係る出力ＭＯＳＦＥＴの他の一実
施例を示すレイアウト図である。

【図１１】この発明に係る出力ＭＯＳＦＥＴの更に他の
一実施例を示すレイアウト図である。

【図１２】図１２には、図１１のＣＭＯＳ構成の出力バ
ッファの一実施例を示す全体のレイアウト図である。

【図１３】この発明に係る出力バッファを用いた半導体
装置の設計手順の一実施例を示すフローチャート図であ
る。

【符号の説明】

ＮＳＵＢ・・Ｎ型半導体基板、ＡＬＵ・・・算術論理演
算ユニット、ＭＵＬＴ・・・乗算ユニット、ＲＦ・・・
レジスタファイル、ＲＬＣ・・・ランダムロジック回
路、ＲＯＭ・・・リードオンリーメモリ、ＲＡＭ１〜Ｒ
ＡＭ３・・・ランダムアクセスメモリ、ＩＯ１〜ＩＯ４
・・・入出力部。ＰＷ０１〜ＰＷ０２，ＰＷ４１・・・
Ｐウェル領域、ＭＧ０１〜ＭＧ０２，ＭＧ４１・・・出
力ＭＯＳＦＥＴ群、ＰＢ０１〜ＰＢ０４，ＰＢ４１〜Ｐ
Ｂ４２・・・プリバッファ、ＰＡＤ・・・ボンディング
パッド、ＶＤＤ１〜ＶＤＤ２・・・電源電圧供給線、Ｖ
ＳＳ１〜ＶＳＳ２・・・接地電位供給線。ＡＬ１１〜Ａ
Ｌ１９，ＡＬ１Ａ〜ＡＬ１Ｆ，ＡＬ２１〜ＡＬ２４，Ａ
Ｌ２Ａ〜ＡＬ２Ｂ・・・アルミニウム配線層、Ｌ０１〜
Ｌ０５，Ｌ０Ａ〜Ｌ０Ｄ・・・拡散層、ＦＧ０１〜ＦＧ
０８・・・ポリシリコン層、ＰＡＤ０１〜ＰＡＤ０４・
・・ボンディングパッド。Ｑ１〜Ｑ８・・・Ｎチャンネ
ルＭＯＳＦＥＴ、ＮＯ１〜ＮＯ８・・・ノアゲート、Ｎ
１〜Ｎ４・・・インバータ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/092

Claims

【特許請求の範囲】

【請求項１】出力ＭＯＳＦＥＴを含む複数の出力バッ
ファを具備し、かつ上記出力ＭＯＳＦＥＴのソース又は
ドレインとなる拡散層が隣接する出力バッファによって
共用されることを特徴とする半導体装置。
【請求項２】上記出力バッファのそれぞれは、第１の
電源電圧と回路の出力端子との間に設けられる第１の出
力ＭＯＳＦＥＴと、回路の出力端子と第２の電源電圧と
の間に設けられる第２の出力ＭＯＳＦＥＴとを含むもの
であって、隣接する出力バッファによって共用される上
記拡散層は、上記第１又は第２の出力ＭＯＳＦＥＴの第
１又は第２の電源電圧に結合されるソース又はドレイン
となる拡散層であることを特徴とする請求項１の半導体
装置。
【請求項３】上記拡散層を共用する一対の出力バッフ
ァは、対称的に配置されるものであることを特徴とする
請求項１又は請求項２の半導体装置。
【請求項４】上記出力ＭＯＳＦＥＴは、対応する出力
バッファに含まれる他の回路素子とは別個のウェル領域
内に形成され、かつ所定数を単位として出力ＭＯＳＦＥ
Ｔ群を構成すべく分割されるものであって、上記ウェル
領域は、上記出力ＭＯＳＦＥＴ群を構成する複数の出力
ＭＯＳＦＥＴによって共用されかつ各出力ＭＯＳＦＥＴ
群ごとに分離されるものであることを特徴とする請求項
１，請求項２又は請求項３の半導体装置。
【請求項５】上記第１及び第２の出力ＭＯＳＦＥＴの
それぞれは、共通のレイアウトパターンをもって形成さ
れ、かつ対応する金属配線層が選択的に形成されること
で選択的に組み合わせされるものであることを特徴とす
る請求項１，請求項２，請求項３又は請求項４の半導体
装置。
【請求項６】上記第１及び第２の出力ＭＯＳＦＥＴ
は、ＮチャンネルＭＯＳＦＥＴからなるものであること
を特徴とする請求項１，請求項２，請求項３，請求項４
又は請求項５の半導体装置。
【請求項７】出力用のボンディングパッドの配列方向
と同じ方向にソース、ゲート及びドレインを配列し、か
つ隣接するＭＯＳＦＥＴとソース及びドレインを共通に
した複数の出力ＭＯＳＦＥＴを備えてなることを特徴と
する半導体装置。
【請求項８】上記１つのボンディングパッドに対して
複数の出力ＭＯＳＦＥＴを構成する拡散層及びゲート電
極を作り込んでおいて、設計仕様に応じて上記ボンディ
ングパッドに接続されるＭＯＳＦＥＴの数が任意に選択
できるようにしてなることを特徴とする請求項７の半導
体装置。
【請求項９】上記１つのボンディングパッドに対して
設けられる複数の出力ＭＯＳＦＥＴは、隣接するボンデ
ィングパッドにおいて相互に利用可能にされるものであ
ることを特徴とする請求項８の半導体装置。
【請求項１０】上記１つのボンディングパッドに対し
て設けられる複数の出力ＭＯＳＦＥＴは、１つのＭＯＳ
ＦＥＴの単位又は複数のＭＯＳＦＥＴの単位で繰り返し
パターンとなるように標準化されるものであることを特
徴とする請求項７，請求項８又は請求項９の半導体装
置。
【請求項１１】上記出力ＭＯＳＦＥＴは、Ｐチャンネ
ル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴからな
り、ソース、ゲート及びドレインがそれぞれ１つの直線
上に並ぶように配置されるものであることを特徴とする
請求項７の半導体装置。