KR920006750B1 - 반도체장치 - Google Patents

반도체장치 Download PDF

Info

Publication number
KR920006750B1
KR920006750B1 KR1019890001923A KR890001923A KR920006750B1 KR 920006750 B1 KR920006750 B1 KR 920006750B1 KR 1019890001923 A KR1019890001923 A KR 1019890001923A KR 890001923 A KR890001923 A KR 890001923A KR 920006750 B1 KR920006750 B1 KR 920006750B1
Authority
KR
South Korea
Prior art keywords
gate
bicmos
resistor
transistor
gate array
Prior art date
Application number
KR1019890001923A
Other languages
English (en)
Other versions
KR890013771A (ko
Inventor
히로유키 하라
야스히로 스기모토
데츠 나가마츠
Original Assignee
가부시키가이샤 도시바
아오이 죠이치
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 도시바, 아오이 죠이치 filed Critical 가부시키가이샤 도시바
Publication of KR890013771A publication Critical patent/KR890013771A/ko
Application granted granted Critical
Publication of KR920006750B1 publication Critical patent/KR920006750B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11896—Masterslice integrated circuits using combined field effect/bipolar technology
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

내용 없음.

Description

반도체장치
제1도는 본 발명의 1실시예에 따른 반도체장치의 전체적인 패턴평면도.
제2도와 제3도는 제1도에 도시된 반도체장치의 일부 패턴평면도.
제4도는 낸드 게이트의 회로도.
제5도는 제4도에 도시된 낸드 게이트회로에 본 발명을 적용시킨 패턴평면도.
제6도는 노아 게이트의 회로도.
제7도는 제6도에 도시된 노아 게이트회로에 본 발명을 적용시킨 패턴평면도.
제8도와 제9도는 종래의 반도체장치의 패턴평면도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 게이트 어레이 칩 11 : 기본셀
12 : 기본셀 열 14 : 입출력회로 및 패드
21, 22 : 바이폴라 트랜지스터 23 : PMOS 트랜지스터
24 : NMOS 트랜지스터 25, 26 : 저항
27 : 웰접촉부 28 : 기판접촉부
40 : 전원 41 : 접지
42∼45 : 입력 46 : 출력
110 : BiCMOS 논리게이트 120 : CMOS 논리게이트
[산업상의 이용분야]
본 발명은 게이트 어레이(gate array)를 구성하는 반도체장치에 관한 것으로, 특히 동일 칩내에 CMOS트랜지스터와 바이폴라 트랜지스터를 규칙적으로 전면배치[시 오프 게이트(Sea of Gate) ; 이것은 평면을 간격없이 덮도록 소자를 배치하는 것을 의미하는 것으로, 이하에서는 전면배치(全面配置)라 칭한다]시킨 게이트 어레이(이하, 시 오브 게이트 어레이나 전면배치형 게이트 어레이라 칭한다)에 사용되는 반도체장치에 관한 것이다.
[종래의 기술 및 그 문제점]
종래의 바이폴라 트랜지스터와 CMOS 트랜지스터를 갖춘 게이트 어레이(BiCMOS 게이트 어레이)의 기본셀(cell)과 레이아웃이 제8도와 제9도에 도시되어 있는 바(일본국 공개특허공보 소 60-165751호), 제8도는 BiCMOS게이트 어레이를 평면적으로 본 전체적인 레이아웃도이고, 제9도는 그 게이트 어레이로부터 1개의 기본셀을 발췌해서 나타낸 패턴평면도이다. 이 제8도와 제9도에 있어서, 도면의 참조부호 10은 게이트 어레이 칩, 11은 기본셀, 12는 기본셀 열(列), 13은 배선영역, 14는 입출력회로 및 패드, 21, 22는 바이폴라 트랜지스터, 23은 PMOS 트랜지스터, 24는 NMOS 트랜지스터, 25, 26은 저항을 나타낸다. 여기서는, 2개의 PMOS 트랜지스터(23)와 2개의 NMOS 트랜지스터(24)에 대해 2개의 바이폴라 트랜지스터와 2개의 저항이 배치되어 있고, 레이아웃은 BiCMOS 게이트영역[각 기본셀 열(12)]과 배선영역(13)이 구별되어 있으며, 저항(25,26)은 확산저항으로서 그 저항치는 고정된 값이다.
상술한 바와 같이 2개의 바이폴라 트랜지스터를 기본셀(11)에 배치하는 종래의 방법은, 게이트 어레이 칩(10)의 크기를 증대시키게 되고, 배선길이가 길어짐에 따라 부하용량이 증가하여 BiCMOS 게이트로 구성하는 목적의 하나인 고속화를 손상시키게 된다. 또, 부하용량이 작은 경우에는 CMOS 게이트가 BiCMOS게이트에 비해 고속이기 때문에, BiCMOS 게이트에 의해 고속파가 달성되는 것은 어느 정도 부하용량이큰 것이다. 이 경우, 칩 사이즈가 커짐에 따라 부하용량도 커지게 되지만, BiCMOS 게이트로 할 필요가 있는 것은 약 30%정도 뿐이다. 따라서, 모든 게이트를 BiCMOS 게이트로 할 필요는 없지만, 종래예에서는 바이폴라 트랜지스터의 수가 너무 많았다.
또, 제4도에 도시된 바와 같은 BiCMOS 2입력 낸드 게이트라던지 제6도에 도시된 바와 같은 BiCMOS 4입력 노아 게이트를 게이트 어레이상에 구성하는 경우, 저항(25) 또는 저항(26)의 값을 논리게이트에 관계없이 고정시켜 놓게 되면, 어느 쪽인가 한쪽 게이트에서는 동작속도가 늦어지게 되거나 소비전력이 커지게되는 등의 문제가 발생하게 된다. 즉, 제4도와 제6도에 있어서 도면의 참조부호 42∼45는 입력, 46은 출력, 40은 전원[이 경우, 정(+)전원이라고 생각해도 좋다], 41은 접지[따라서, 이 회로는 의사(擬似) ECL논리게이트]를 나타낸다. 그리고, 제6도에서는 트랜지스터(23)에 의한 직렬저항이 제4도의 경우보다도 크므로, 저항(25)의 값을 제4도와 제6도의 경우에서 동일하게 해 놓으면 트랜지스터(21)의 베이스전류는 제6도에 도시된 회로쪽이 보다 작아지게 되어 제4도에 도시된 회로의 경우보다 트랜지스터(21)의 동작속도가 늦어지게 된다. 따라서, 제6도에 도시된 회로의 동작속도를 향상시키기 위해서는 제6도의 저항(25)의 값을 제4도의 저항(25)의 값보다 크게 할 필요가 있다. 또, 저항(25,26)의 값이 적당하지 않으면 각 논리게이트의 소비전류도 적당한 값으로 유지할 수 없게 된다.
[발명의 목적]
본 발명은 상기한 바와 같은 종래예의 결점을 개선하기 위해 이루어진 것으로, 1개의 바이폴라 트랜지스터를 기본셀로 하는 전면배차(Sea of Gate)형 BiCMOS 게이트 어레이를 제공함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위해 본 발명의 반도체장치는, 바이폴라 트랜지스터와 제1도전형 MOS트랜지스터, 제2도전형 MOS트랜지스터 및 저항을 갖춘 복수개의 기본셀을 반도체기판상에 전면배치시킨 BiCMOS 케이트 어레이 반도체장치에 있어서, 상기 1개의 기본셀에 상기 바이폴라 트랜지스터가 1개만 구비되어 있는 것을 특징으로 한다.
[작용]
즉 본 발명은, 바이폴라 트랜지스터의 수를 최소화하고, 기본셀을 전면배치형으로 하여 필요한 경우 인접하는 기본셀의 바이폴라 트랜지스터를 이용할 수 있도록 함으로써, 기본셀에 포함되는 바이폴라 트랜지스터가 1개로, 즉 종래의 절반으로 되므로 칩사이즈의 증대를 억제할 수 있게 되고, 또 부하용량이 큰 것에 대해서는 BiCMOS 게이트를 구성할 수 있기 때문에, CMOS의 시 오브 게이트 어레이에 비해서는 고속성의 우위를 확보할 수 있게 된다. 그리고, 논리게이트의 종류에 따라 저항치를 변화시킴으로써 동작속도나 소비전력의 열화를 억제할 수도 있게 된다.
[실시예]
이하, 예시도면을 참조해서 본 발명의 반도체장치에 대해 상세히 설명한다.
제1도는 본 발명의 1실시예에 따른 게이트 어레이의 전체적인 패턴평면도이고, 제2도는 제1도에서 1개의 기본셀(11)을 발췌해서 나타낸 일부 패턴평면도인데, 이 제1도와 제2도는 상기 종래예의 것과 대응시킨 경우의 예이기 때문에, 대응되는 부분에는 동일한 참조부호를 붙이되 그에 대한 설명은 생략하고, 특징으로 하는 점에 대해서만 설명하기로 한다.
제2도에 있어서, 도면의 참조부호 231, 241는 각각 게이트, 232, 242는 각각 공통의 소오스 또는 드레인을 나타낸다. 즉, 제2도에 도시된 기본셀(11)은 4개의 PMOS 트랜지스터(23)와 4개의 NMOS 트랜지스터(24), 1개의 바이폴라 트랜지스터(21) 및 1개의 저항소자(26)를 갖추고 있다. 이 기본셀(11)은 게이트 어레이 칩(10)상에 제1도와 같이 전면배치되고 그 주변을 입력회로 및 패드(14)가 에워싼다.
제3도는 BiCMOS 논리게이트를 구성하는 경우의 개념을 나타낸 패턴평면도로, 제1도에서 1개의 기본셀 열(12)의 일부만을 발췌해서 나타낸 것이다. 이 BiCMOS 논리게이트를 구성하는 경우, 임의의 기본셀이 갖추고 있는 1개의 바이폴라 트랜지스터(21) 및 저항(26)과, 그 기본셀에 인접하는 기본셀의 바이폴라 트랜지스터(21) 및 저항(26)을 이용해서 BiCMOS 논리게이트(110)를 구성한다. 이때, 1개의 기번셀로서 BiCMOS 4입력 낸드 게이트, 또는 BiCMOS 4입력 오아 게이트까지가 구성가능하다. 여기서, 구성된 BiCMOS 논리게이트(110)의 양 옆(상·하의 기본셀 열상에서도 가능)에 위치하는 CMOS 트랜지스터(120)의 상부는 배선영역으로서 취급되고, 또 논리게이트(110)가 CMOS 논리게이트로서 사용되는 반면 BiCMOS 논리게이트로서는 사용되지 않는 경우 그 논리게이트의 바이폴라 트랜지스터의 상부도 배선영역으로서 취급될 수 있게 된다, 더욱이, 메모리 등과 같이 대규모로 통합된 회로를 탑재시키는 경우에는 상기한 배선영역 [BiCMOS 논리게이트(110)의 양옆에 위치하는 CMOS 트랜지스터(120)의 상부]도 논리게이트로서 사용함으로써, 레이아웃의 배선이 짧아져 집적도가 높은 회로를 구성할 수 있는 BiCMOS 게이트 어레이로 할 수 있게 된다.
제4도는 BiCMOS 2입력 낸드 게이트의 회로도이고, 제5도는 이 제4도의 낸드 게이트회로에 대응하는 본 발명의 실시예의 IC패턴평면도로서, 이 제5도에서 도면의 참조부호 27은 웰(well)접촉부, 28은 기판접촉부를 나타낸다. 이 BiCMOS 2입력 낸드 게이트에 있어서, 저항(25)은 그 저항치가 낮은 쪽이 동작속도가 거의 동일하여 소비전력을 줄일 수 있는 반면, 저항(26)은 그 저항치가 높은 쪽이 동작속도가 향상되게되는 바, 소비전력이 변화하지 않는다면 상측과 하측의 저항치를 각각 역할에 따라 적절한 값으로 설정할수 있게 된다. 제5도에서 저항(25)은 역 L자형으로 되어 있고, 그 종단측의 저항부는 A1배선(29)에 의해 단락(短絡)되어 있다. 이 때문에, 여기서는 저항(25)은 가로측으로 연정되는 부분만이 저항으로서 사용되게되는 바, 이와 같이 해서 저항치가 조정되어 있다.
제6도와 제7도에는 BiCMOS 4입력 노아 게이트의 회로도와 패턴평면도가 도시되어 있다. 이 제6도와 제7도에 있어서, 저항(25)은 그 저항치가 낮으면 동작속도가 대단히 늦어지게 되기 때문에, 상기한 2입력낸드 게이트와 동일한 저항치로는 적절한 값으로 되지 않는다. 따라서, 이 경우에는 논리게이트에 의해서도 저항치를 변화시킴으로써, 적절한 동작속도와 소비전력의 BiCMOS 논리게이트로 할 수 있게 된다.
즉, 제7도에서 저항(25)은 세로측으로 연장되는 부분과 가로측으로 연장되는 부분의 양쪽이 저항으로서 용되게 되는 바, 제5도의 경우보다 높은 저항치의 저항으로 사용되게 된다. 더욱이, BiCMOS 2입력 낸드 게이트에 있어서는, 사용되고 있는 MOS 트랜지스터의 게이트폭을 배(倍)로 하기 위해서 사용되지 않는 2개의 P형 MOS 및 N형 MOS 트랜지스터를 사용함으로써, 동작속도가 향상된 BiCMOS 2입력 낸드 게이트로 할 수 있게 된다. 또, 사용되지 않는 MOS트랜지스터를 CMOS 논리게이트로서 BiCMOS 2입력 낸드게이트와 조합시킬 수도 있게 된다.
또한, 본 발명은 상기한 실시예에만 한정되지 않고, 여러가지로 응용할 수가 있다. 즉, 본 발명에서는 기본셀내의 저항치조정은 여러가지를 고려해 볼 수가 있는 바, 예컨대 기본셀내에 저항을 복수개 형성해 놓고서 이들을 연결시키는 방법에 의해 저항치를 조정하도록 해도 좋다. 또, 본 발명에서는 바이폴라 트랜지스터, 저항소자, PMOS 트랜지스터를 각각 별도의 웰내의 형성해도 좋으며, 2개(예컨대 저항과 PMOS 트랜지스터), 3개(예컨대 저항과 PMOS 트랜지스터 및 바이폴라 트랜지스터)를 동일한 웰내에 형성해도 좋다.
[발명의 효과]
상기한 바와 같이 본 발명에 의하면, 기본셀로 BiCMOS 논리게이트를 구성할 수 있는데다가 필요한 바이폴라 트랜지스터를 인접하는 기본셀과 공용할 수 있는 전면배치형의 게이트 어레이로 함으로써, BiCMOS 게이트 어레이에서의 바이폴라 트랜지스터의 수를 최적화하여 칩 사이즈의 증대를 종래의 절반으로 할 수 있게 된다. 또, 전면배치형의 기본셀이므로 대용량의 게이트 어레이를 제공할 수 있게 되어 메모리라던지 시프트 레지스터 등과 같이 기능이 정해진 대규모 셀을 효율좋게 탑재시킬 수 있게 된다. 또한, BiCMOS 논리게이트에 대해서는 논리게이트마다 저항치를 적절하게 설정해 줌으로써 동작속도의 열화라던지 소비전력의 증가를 억제시킬 수 있다.

Claims (2)

  1. 바이폴라 트랜지스터(21)와 제1도전형 MOS트랜지스터(23), 제2도전형 MOS트랜지스터(24) 및 저항(26)을 갖춘 복수개의 기본셀(11)을 반도체기판(10)상에 전면배치시킨 BiCMOS 게이트 어레이 반도체장치에 있어서, 상기 1개의 기본셀에 상기 바이폴라 트랜지스터가 1개만 구비되어 있는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서, 상기 게이트 어레이로 BiCMOS 논리게이트를 구성한 후에 저항치를 변화시키는 저항소자구성으로 한 것을 특징으로 하는 반도체장치.
KR1019890001923A 1988-02-19 1989-02-18 반도체장치 KR920006750B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP63-35171 1988-02-19
JP63-035171 1988-02-19
JP63035171A JPH0831581B2 (ja) 1988-02-19 1988-02-19 半導体装置

Publications (2)

Publication Number Publication Date
KR890013771A KR890013771A (ko) 1989-09-26
KR920006750B1 true KR920006750B1 (ko) 1992-08-17

Family

ID=12434410

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890001923A KR920006750B1 (ko) 1988-02-19 1989-02-18 반도체장치

Country Status (5)

Country Link
US (1) US5066996A (ko)
EP (1) EP0329152B1 (ko)
JP (1) JPH0831581B2 (ko)
KR (1) KR920006750B1 (ko)
DE (1) DE68927192T2 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4002780C2 (de) * 1990-01-31 1995-01-19 Fraunhofer Ges Forschung Basiszelle für eine kanallose Gate-Array-Anordnung
EP0457150A3 (en) * 1990-05-14 1992-06-17 Lsi Logic Corporation Bicmos compacted logic array
US5055716A (en) * 1990-05-15 1991-10-08 Siarc Basic cell for bicmos gate array
JP2505910B2 (ja) * 1990-05-24 1996-06-12 株式会社東芝 半導体集積回路用セルライブラリ
JP2714996B2 (ja) * 1990-08-08 1998-02-16 三菱電機株式会社 半導体集積回路装置
JPH04103161A (ja) * 1990-08-22 1992-04-06 Toshiba Corp バイポーラトランジスタ・絶縁ゲート型トランジスタ混載半導体装置
US5764085A (en) * 1996-02-28 1998-06-09 Hewlett-Packard Company Method and apparatus for sharing a fet between a plurality of operationally exclusive logic gates
CN104094403B (zh) * 2011-12-23 2017-03-22 英特尔公司 具有使用者可选值的工艺可调式电阻器

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58112343A (ja) * 1981-12-26 1983-07-04 Olympus Optical Co Ltd 半導体装置およびその製造方法
JPS59177944A (ja) * 1983-03-28 1984-10-08 Hitachi Ltd 半導体集積回路装置
JPS6035532A (ja) * 1983-07-29 1985-02-23 Fujitsu Ltd マスタスライス集積回路装置
JPS60179042U (ja) * 1984-05-09 1985-11-28 シャープ株式会社 ゲ−トアレイ半導体装置
JPS61100947A (ja) * 1984-10-22 1986-05-19 Toshiba Corp 半導体集積回路装置
CN1003549B (zh) * 1985-01-25 1989-03-08 株式会社日立制作所 半导体集成电路器件
JPH0815209B2 (ja) * 1985-01-25 1996-02-14 株式会社日立製作所 半導体集積回路装置

Also Published As

Publication number Publication date
EP0329152A3 (en) 1991-01-02
EP0329152A2 (en) 1989-08-23
KR890013771A (ko) 1989-09-26
JPH0831581B2 (ja) 1996-03-27
DE68927192T2 (de) 1997-03-06
JPH01211945A (ja) 1989-08-25
US5066996A (en) 1991-11-19
EP0329152B1 (en) 1996-09-18
DE68927192D1 (de) 1996-10-24

Similar Documents

Publication Publication Date Title
EP0098163B1 (en) Gate-array chip
KR900008648B1 (ko) 반도체집적회로장치
US4412237A (en) Semiconductor device
US6359472B2 (en) Semiconductor integrated circuit and its fabrication method
US4827368A (en) Semiconductor integrated circuit device
KR100433025B1 (ko) 반도체장치,반도체집적회로장치,플립플롭회로,배타적논리합회로,멀티플렉서및가산기
US20150048425A1 (en) Gate array architecture with multiple programmable regions
EP0093003B1 (en) Gate array large scale integrated circuit devices
US8788984B2 (en) Gate array architecture with multiple programmable regions
US5378941A (en) Bipolar transistor MOS transistor hybrid semiconductor integrated circuit device
US4524377A (en) Integrated circuit
KR920006750B1 (ko) 반도체장치
JPH0434309B2 (ko)
KR950010202B1 (ko) 반도체집적회로
EP0092176B1 (en) Basic cell for integrated-circuit gate arrays
US5986961A (en) Semiconductor integrated circuit of low power consumption type
KR100233285B1 (ko) Cmos 로직 게이트 어레이
JPH06101551B2 (ja) Ｃｍｏｓ集積回路装置
KR920005798B1 (ko) 보더레스 마스터 슬라이스 반도체장치
JPH073863B2 (ja) 半導体集積回路
JPS61107741A (ja) 半導体集積回路装置
JPS62169445A (ja) 半導体装置
JPH02102571A (ja) セミカスタム半導体集積回路
JPH0193144A (ja) Ｃｍｏｓ集積回路装置
JPH1012849A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030801

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee