JPH01211945A - 半導体装置 - Google Patents

半導体装置

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JPH01211945A JP63035171A JP3517188A JPH01211945A JP H01211945 A JPH01211945 A JP H01211945A JP 63035171 A JP63035171 A JP 63035171A JP 3517188 A JP3517188 A JP 3517188A JP H01211945 A JPH01211945 A JP H01211945A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ゲートアレーを構成する半導体装置に関する
もので、特に同一チップ内にＣＭ　ＯＳトランジスタと
バイポーラトランジスタを規則的にしきつめるゲートア
レー（シー・オブ・ゲートアレーとか全面素子しきつめ
型ゲートアレーとか云う）に使用されるものである。
（従来の技術） 従来のバイポーラトランジスタとＣＭＯＳトランジスタ
をそなえたゲートアレー（ＢｉＣＨＯＳゲートアレー）
の基本セルとレイアウトを第８図、第９図に示す（特開
昭６０−１６５７５１号）。
第８図はＢ１ＣＭＯＳゲートアレーを平面的に見た全体
的レイアウト図、第９図はそのゲートアレーから１個の
基本セルを取り出して示したパターン平面図である。こ
れら図において１０はゲートアレーチップ、１１は基本
セル、１２は基本セル列、１３は配線領域、１４は入出
力回路及びパッド、２１．２２はバイポーラトランジス
タ、２３はＰＭＯ３）ランジスタ、２４はＮＭＯＳトラ
ンジスタ、２５．２６は抵抗である。ここでは、ＰＭＯ
Ｓトランジスタ２３が２個、ＮＭＯＳトランジスタ２４
か２個に対してバイポーラトランジスタか２個と抵抗が
２個配置されている。レイアウトはＢ１ＣＭＯＳゲート
領域（各セル列１２）と配線領域１３とが区別されてい
る。抵抗２５゜２６は拡散抵抗で、抵抗値としては固定
の値である。
（発明が解決しようとする課題） 上述した如く、従来のバイポーラトランジスタを基本セ
ル１１に２個配置するやり方は、チップ１０のサイズを
増大させ、配線長が伸びることによる負荷容量の増加で
、Ｂ１ＣＭＯＳゲートとした目的の１つである高速化を
そこなうものとなってしまう。また、負荷容量か軽いと
ころでは、ＣＭＯＳゲートがＢ１ＣＭＯＳグーに比べ高
速であるため、Ｂ　ｉ　ＣＭＯＳゲートにより高速化が
成されるのは、ある程度負荷容量が重いところである。
チップサイズが大きくなるにつれ負荷容量も大きくなる
が、Ｂ　１０ＭＯＳゲートにする必要があるのは約３０
％である。したがって、すべてのゲートがＢ１ＣＭＯＳ
ゲートになる必要はなく、従来例ではバイポーラトラン
ジスタの数が多過ぎる。
又第４図に示すようなりｉＣＭＯ３２人力ＮＡＮＤ論理
ゲートや、第６図に示すようなり　ｉ　ＣＭＯ３４人力
ＮＯＲ論理ゲートを、ゲートアレー上に構成する際、抵
抗２５または２６の値を論理ゲートによらず、固定して
しまうと、どちらかのゲートではスピードが遅くなった
り、消費電力が大きくなったりの不具合が生じた。即ち
第４図、第６図において４２〜４５は入力、４６は出力
、４０は電源（この場合圧と考えてよい）、４１は接地
（従ってこの回路は擬似ＥＣＬ論理ゲート）である。し
かして第６図では、トランジスタ２３によるシリース抵
抗が第４図の場合よりも大になるので、抵抗２５の値を
第４図と第６図の場合で同じにしておくと、トランジス
タ２１のベース電流が第６図の場合の方がより小となり
、第４図の場合よりトランジスタ２１の動作スピードが
遅れる。従って第６図の動作スピードを上げるには第６
図の抵抗２５の値を第４図のそれより大にする必要があ
る。また抵抗２５．２６の値が適当でないと、各論理ゲ
ートの消費電流ら適当な値に保持できない。
本発明の目的は、バイポーラトランジスタを基本セルに
１個とする、しきつめ型のＢ　ｉ　ＣＭＯＳゲートアレ
ーを提供し、従来の欠点を改善しようとするものである
。
［発明の構成］ （課題を解決するための手段と作用） 本発明は、複数個のＭＯＳトランジスタに対して、１個
のバイポーラトランジスタと少なくとも１個の抵抗素子
を持つ基本セルを、同一半導体基板上にしきつめて配置
したＢ　ＩＣＭＯＳゲートアレーとして構成したことを
特徴とする半導体装置である。
即ち本発明は、バイポーラトランジスタ数を最少化し、
基本セルをしきつめ型とすることにより、必要とする場
合は、隣接する基本セルのバイポーラトランジスタを利
用することで、基本セルに入れるバイポーラトランジス
タが１個と、従来の半分となり、チップサイズの増大を
抑えることができ、なおかつ、負荷容量の重い所に対し
てはＢ　１０ＭＯＳゲートが構成できるので、０ＭＯ３
のシー・オブ・ゲートアレーに比べては、高速性の優位
は保たれる。
又論理ゲートの種類により抵抗値を変えることでスピー
ドや消費電力の劣化を押えることができるものである。
（実施例） 以下図面を参照して本発明の詳細な説明する。第１図は
同実施例のゲートアレーの全体的パターン図、第２図は
第１図の中の基本セル１１の１個を取り出して示すパタ
ーン平面図であるが、これらは前記従来例のものと対応
させた場合の例であるから、対応個所には同一符号を付
して説明を省略し、特徴とする点の説明を行なう、第２
図において２３はそれぞれゲート、２４もそれぞれゲー
ト、２３．２４□はそれぞれ共通のソースまたはドレイ
ンである。即ち第２図の基本セル１１は４つのＰＭＯＳ
トランジスタ２３と４つのＮＭＯＳトランジスタ２４と
１つのバイポーラトランジスタ２１と１つの抵抗素子２
６を持つ。この基本セル１１をチップ１０上に第１図の
如くしきつめて配置し、これに入出力回路とパッド１４
が周辺を囲む、第３図は、ＢｉＣＭＯＳ論理ゲートを構
成する時の概念を示すパターン平面図で、第１図のセル
列１２の１つである。ＢｉＣＭＯＳ論理ゲートを構成す
る場合、ある基本セルが持つ１つのバイポーラトランジ
スタ２１及び抵抗２６と、その基本セルに隣接する基本
セルのバイポーラトランジスタ２１及び抵抗２６に用い
てＢ１ＣＯＨ３論理ゲート１１０を構成する。この時、
１つの基本セルでＢｉＣＭＯＳ４人力ＮＡＮＤ論理ゲー
ト、あるいはＢｉＣＭＯＳ４人力論理ゲートまでが構成
可能である。ここで構成されたＢｉＣＭＯＳ論理ゲート
１１０の両脇（上下の基本セル列上でも可）のＣＭＯＳ
トランジスタ１２０上は配線領域として扱われる。また
、ゲート１１０が０ＭＯ３論理ゲートとして使われＢｉ
ＣＭＯ８論理ゲートとしては使われない場合、そのゲー
トのバイポーラトランジスタ上も配線領域として汲うこ
とか可能である。さらにメモリ等の大規模なまとまった
回路を搭載する場合、上記した配線領域１２０も論理ゲ
ートとして使用することにより、レイアウトの配線が短
かく、集積度の高い回路を構成できるＢ１ＣＭＯＳゲー
トアレーとなる。
第４図はＢｉＣＭＯＳの２人力ＮＡＮＤ論理ゲート回路
図、第５図はこれに対応する本発明実施例のＩＣパター
ン平面図である。この図で２７はウェルコンタクト、２
８はサブコンタクトである。
このＢｉＣＭＯＳ２人力論理ゲートでは、抵抗２５は抵
抗値が低い方がスピードはほぼ同じで消費電力を減らす
ことができ、抵抗２６は抵抗値が高い方がスピードが上
げられ、消費電力はかわらないと、上側と下側の抵抗値
をそれぞれ役目によって適切な値とできる。第５図で抵
抗２５は逆り字型となっており〜その縦側め抵抗部はＡ
ｊｉｌｉ２線２９で短絡されている。このためここでは
、抵抗２５は横側にのびる部分のみが抵抗として使われ
、このようにして抵抗値が調整されている。
第６図、第７図にはＢｉＣＭＯＳ４人力ＮＯＲ論理ゲー
トの回路とパターン図を示す。これにおいては抵抗２５
は、抵抗値が低いとスピードが極めて遅くなってしまう
ため、前記した２人力ＮＡＮＤ論理ゲートと同じ抵抗値
では適切な値でなく、論理ゲートによっても、抵抗値を
変えることで適切なスピードと消費電力のＢｉＣＭＯ８
論理ゲートとできる。第７図では抵抗２５はｌｔＩ側に
のびる部分と横側にのびる部分の両方が抵抗として使わ
れ、第５図の場合より高い抵抗と使われている。さらに
ＢｉＣＭＯ８２人力ＮＡＮＤ論理ゲートにおいて使用し
ていない２つのＰ型ＭＯ８とＮ型ＭＯＳトランジスタを
、使用しているＭＯＳトランジスタのゲート幅を倍にす
るために使えばスピードがアップされたＢｉＣＭＯ８２
人力ＮＡＮＤ論理ゲートとなる４′！した一使用してい
ないＭＯＳトランジスタを０ＭＯ３論理ゲートとして８
ｉＣＨ（Ｉｓ２人力ＮＡＮＤ論理ゲートと組み合わせる
ことも可能である。
なお本発明は実施例のみに限られず、種々の応用が可能
である１例えば本発明では基本セル内のめ抵抗値調整は
種々考えられ、例えば基本セル内に抵抗を複数本形成し
ておき、これらのつなぎ方の工夫で抵抗値をｍｍするよ
うにしてもよい、また本発明においては−バイポーラト
ランジスタ、抵抗素子、ＰＭＯＳトランジスタをそれぞ
れ別のウェル内に形成してもよいし、２つ（例えば抵抗
とＰＭＯＳトランジスタ）、３つ（例えば抵抗とＰＭＯ
Ｓとバイポーラトランジスタ）を同一のウェル内に形成
してもよい。
［発明の効果］ 以上のように本発明によれば、基本セルでＢｉＣＭＯＳ
論理ゲートを構成するうえで必要なバイポーラトランジ
スタを、隣接する基本セルと共用できるしきつめ型のシ
ー・オブ・ゲートアレーとすることにより、Ｂ　ｉ　Ｃ
ＭＯＳゲートアレーにおけるバイポーラトランジスタの
数を！に適化し、チク１サイズの増大を従来の半分にす
ることができる。また、しきつめ型の基本セルなので大
容量のゲートアレーを提供でき、メモリーやシフトレジ
スタなどのファンクションの定まった大規模なセルを効
率よく搭載できる。スＢ　ｉ　０ＭＯ３論理ゲートにつ
いては論理ゲートごとに抵抗値を適切なものとすること
によってスピードの劣化や消費電力の増加を押えること
ができる。
【図面の簡単な説明】
第１図は本発明の一実施例の全体的パターン平面図、第
２図、第３図はその一部パターン平面図、第４図はナン
トゲート回路図、第５図は同回路に本発明を適用したパ
ターン平面図、第６図はノアゲート回路図、第７図は同
回路に本発明を適用したパターン平面図、第８図、第９
図は従来装置のパターン平面図である。 １０・・・ゲートアレーチップ全体、１１・・・基本セ
ル、１２・・・基本セレ列、１４・・・入出力回路及び
パッド、２１．２２・・・バイポーラトランジスタ、２
３・・・ＰＭＯＳトランジスタ、２４・・・ＮＭＯＳト
ランジスタ、２５．２６・・・抵抗、２７・・・ウェル
コンタクト、２８・・・サブコンタクト、４０・・・電
源、４１・・・グランド、４２〜４５・・・入力、４６
・・・出力、１１０・・・Ｂ　ｉＣＭＯ３論理ゲート、
１２０・・・配線領域あるいはＣＭＯ３論理ゲート。 第８図 箔９図

Claims (2)

    【特許請求の範囲】
  1. （１）複数個のＭＯＳトランジスタに対して、１個のバ
    イポーラトランジスタと少なくとも１個の抵抗素子を持
    つ基本セルを、同一半導体基板上にしきつめて配置した
    ＢｉＣＭＯＳゲートアレーとして構成したことを特徴と
    する半導体装置。
  2. （２）前記ゲートアレーでＢｉＣＭＯＳ論理ゲートを構
    成するうえで、抵抗値を変えられる抵抗素子構成とした
    ことを特徴とする請求項１に記載の半導体装置。
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