JPS61264737A - ゲ−トアレイ - Google Patents
ゲ−トアレイInfo
- Publication number
- JPS61264737A JPS61264737A JP60106541A JP10654185A JPS61264737A JP S61264737 A JPS61264737 A JP S61264737A JP 60106541 A JP60106541 A JP 60106541A JP 10654185 A JP10654185 A JP 10654185A JP S61264737 A JPS61264737 A JP S61264737A
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- JP
- Japan
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- cells
- cell
- output
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000003491 array Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はセミカスタム方式のＬＳＩ（大規模集積回路）
として知られているゲートアレイの改良に関し、更に詳
述すれば出力用セルのスイッチング時における入力用セ
ルのスレッショールド電圧の変動を防止できるゲートア
レイを提案するものである。
として知られているゲートアレイの改良に関し、更に詳
述すれば出力用セルのスイッチング時における入力用セ
ルのスレッショールド電圧の変動を防止できるゲートア
レイを提案するものである。
所定数のトランジスタにて構成した基本セルを一方向に
多数連設してなる基本セル列を前記方向と直交する方向
に複数列配設してあり、これらの側方に多数の入出力セ
ルが規則正しく並設゛された未結線のマスタチップを予
め用意しておき、需要家からの仕様に応じてロジックを
実現するための配線パターン、コンタクトパターンを作
成し、その需要家専用のＬＳＩを実現するＬＳＩの設計
、製造方法があり、このようにして製造さ姓るものをゲ
ートアレイと言う。
多数連設してなる基本セル列を前記方向と直交する方向
に複数列配設してあり、これらの側方に多数の入出力セ
ルが規則正しく並設゛された未結線のマスタチップを予
め用意しておき、需要家からの仕様に応じてロジックを
実現するための配線パターン、コンタクトパターンを作
成し、その需要家専用のＬＳＩを実現するＬＳＩの設計
、製造方法があり、このようにして製造さ姓るものをゲ
ートアレイと言う。
第３図は従来のゲートアレイのチップの構造を略示して
いる０図において２０は例えば数十個の基本セル２１を
水平方向に連設してなる基本セル列であり、垂直方向に
複数列形成されている。基本セルは例えば第４図のよう
にＰ型２個、Ｎ型２個の合計４個のＭＯＳ ）ランジ
スタ２１ｐ、 ２１ｐ、 ２Ｉｎ、 ２１ｎにて構成さ
れ、Ｐ型とＮ型とが対をなしてＣＭＯＳロジックを形成
するように接続される。これらの基本セル列２０．２０
・・・の周囲には所定数のトランジスタからなる入出力
セル２２．２２・・・がチップの周辺部に沿って垂直方
向、水平方向に密接配置されている。
いる０図において２０は例えば数十個の基本セル２１を
水平方向に連設してなる基本セル列であり、垂直方向に
複数列形成されている。基本セルは例えば第４図のよう
にＰ型２個、Ｎ型２個の合計４個のＭＯＳ ）ランジ
スタ２１ｐ、 ２１ｐ、 ２Ｉｎ、 ２１ｎにて構成さ
れ、Ｐ型とＮ型とが対をなしてＣＭＯＳロジックを形成
するように接続される。これらの基本セル列２０．２０
・・・の周囲には所定数のトランジスタからなる入出力
セル２２．２２・・・がチップの周辺部に沿って垂直方
向、水平方向に密接配置されている。
基本セル列２０．２０・・・の周囲には入出力セル２２
．２２・・・間を亘るようにしてアース母線２３及び電
源母線２４が平行に形成されている。これらアース母線
２３及び電源母線２４は基本セル２１．２１・・・とア
ース線２７及び電源線２６の夫々と接続されており、こ
れらを介して給電できるようになっている。
．２２・・・間を亘るようにしてアース母線２３及び電
源母線２４が平行に形成されている。これらアース母線
２３及び電源母線２４は基本セル２１．２１・・・とア
ース線２７及び電源線２６の夫々と接続されており、こ
れらを介して給電できるようになっている。
第５図は１つの入出力セルを略示しており２５は配線用
のパッドである。
のパッドである。
さて入出力セル２２は入力用のものと出力用のものとが
あるが、出力用セルは一般に大きな駆動能力を得るため
にトランジスタサイズを入力用セルのそれに比して大き
くしである。従って出力用セルのスイッチング時に電源
配線（アース母線２３゜電源母線２４等）に流れる瞬時
電流は大きい。
あるが、出力用セルは一般に大きな駆動能力を得るため
にトランジスタサイズを入力用セルのそれに比して大き
くしである。従って出力用セルのスイッチング時に電源
配線（アース母線２３゜電源母線２４等）に流れる瞬時
電流は大きい。
そして論理ゲート数が大きい場合はチップサイズが大き
く、従ってその周辺部に配されるアース母線２３及び電
源母線２４の配線長が長く、このために配線抵抗が大き
い。従って上述の如き瞬時電流が流れると電源パッドか
ら離れた位置にある入出力セル２２に供給される電圧は
ＩＲ降下により電源母線２４側が低下し、逆にアース母
線２３側は上昇する。
く、従ってその周辺部に配されるアース母線２３及び電
源母線２４の配線長が長く、このために配線抵抗が大き
い。従って上述の如き瞬時電流が流れると電源パッドか
ら離れた位置にある入出力セル２２に供給される電圧は
ＩＲ降下により電源母線２４側が低下し、逆にアース母
線２３側は上昇する。
第６図は出力用セルにて構成される出カバソファ３１．
３１・・−が複数個同時に動作する場合の電流の流れる
様子を示している。３ステートの出カバソファ３１．３
１・・・の全出力がハイインピーダンスの状態にあり、
この状態から全出力を低レベルにするようにそのコント
ロール端子ＣＴＲが動いた場合、ハイインピーダンス時
の電位が高レベル状態にあったとすると負荷容量Ｃ，Ｃ
・・・の瞬時電流はすべてアース母線２３に流れ込むこ
とになる。この電流を１１アース母線２３のインダクタ
ンスをし、同抵抗をＲとするとチップ上のアース母線２
３の電位変動ΔＶは ｉ ΔＶ日Ｌ・□＋ｉ−Ｒ ｔ で示される。第７図は瞬時電流ｉの変化を示している。
３１・・−が複数個同時に動作する場合の電流の流れる
様子を示している。３ステートの出カバソファ３１．３
１・・・の全出力がハイインピーダンスの状態にあり、
この状態から全出力を低レベルにするようにそのコント
ロール端子ＣＴＲが動いた場合、ハイインピーダンス時
の電位が高レベル状態にあったとすると負荷容量Ｃ，Ｃ
・・・の瞬時電流はすべてアース母線２３に流れ込むこ
とになる。この電流を１１アース母線２３のインダクタ
ンスをし、同抵抗をＲとするとチップ上のアース母線２
３の電位変動ΔＶは ｉ ΔＶ日Ｌ・□＋ｉ−Ｒ ｔ で示される。第７図は瞬時電流ｉの変化を示している。
また第６図の３２はアース側の電源パッドを示している
。
。
さてこのようなΔＶが存在すると出力用セル同様に電源
母線２４．アース母線２３に接続された入力用セルのス
レッショールド電圧が変動して、誤動作の原因となる。
母線２４．アース母線２３に接続された入力用セルのス
レッショールド電圧が変動して、誤動作の原因となる。
ΔＶによる入力用セルのスレッショールド電圧の変動へ
の影１を回避する方法の一つとしてＲを小さくすること
が考えられる。ところがＲを〃にしたとしても、当然に
２の分と上式の右辺の第１項の誘導成分とが残り、十分
とは言えない上、Ｒを２にする為に電源配線を２倍にす
る都合上、電源配線は２倍の太さとなりチップサイズの
増大が避けられないという問題点がある。
の影１を回避する方法の一つとしてＲを小さくすること
が考えられる。ところがＲを〃にしたとしても、当然に
２の分と上式の右辺の第１項の誘導成分とが残り、十分
とは言えない上、Ｒを２にする為に電源配線を２倍にす
る都合上、電源配線は２倍の太さとなりチップサイズの
増大が避けられないという問題点がある。
本発明はこのような問題点を解決するためになされたも
のであって、電源配線を入力用セルと出力用セルと各別
に設けることにより前記Δ■による影響を入力用セルに
及ぼさないようにしたゲートアレイを提供することを目
的とする。
のであって、電源配線を入力用セルと出力用セルと各別
に設けることにより前記Δ■による影響を入力用セルに
及ぼさないようにしたゲートアレイを提供することを目
的とする。
本発明に係るゲートアレイは、基本セルを一方向に連設
してなる基本セル列を、前記方向と直交する方向に複数
列配設してあり、これら複数の基本セル列の側方に複数
の入出力セルを配してなるゲートアレイにおいて、入出
力セルの電源配線として入力用セルの電源配線と出力用
セルの電源配線とを各別に備えていることを特徴とする
。
してなる基本セル列を、前記方向と直交する方向に複数
列配設してあり、これら複数の基本セル列の側方に複数
の入出力セルを配してなるゲートアレイにおいて、入出
力セルの電源配線として入力用セルの電源配線と出力用
セルの電源配線とを各別に備えていることを特徴とする
。
以下本発明をその実施例を示す図面に基づいて詳述する
。
。
第１図は本発明のゲートアレイのチップ構造図、第２図
は１つの入出力セルの略示拡大図である。
は１つの入出力セルの略示拡大図である。
図において２０は例えば数十個の基本セル２１を水平方
向に連設してなる基本セル列であり、垂直方向に複数列
形成されている。基本セル２１は例えば前述の第４図の
ように４個のＭＯＳ ）ランジスタにて構成されている
。これらの基本セル列２０．２０・・・の周囲には所定
数のトランジスタからなる入出力セル１２．１２・・・
がチップの周辺部に沿って垂直方向。
向に連設してなる基本セル列であり、垂直方向に複数列
形成されている。基本セル２１は例えば前述の第４図の
ように４個のＭＯＳ ）ランジスタにて構成されている
。これらの基本セル列２０．２０・・・の周囲には所定
数のトランジスタからなる入出力セル１２．１２・・・
がチップの周辺部に沿って垂直方向。
水平方向に密接配置されている。基本セル列２０゜２０
・・・の周囲には入出力セル１２．１２・・・間を亘る
ようにして、入力用セルのための電源母線１３及びアー
ス母線１４と、出力用セルのための電源母線■５及びア
ース母線１６とが平行に形成してあり、入力用セルのた
めの電源母線１３及び母線１４が基本セル２１゜２１・
・・と電源線１７及びアース線１８を介して接続されて
いる。
・・・の周囲には入出力セル１２．１２・・・間を亘る
ようにして、入力用セルのための電源母線１３及びアー
ス母線１４と、出力用セルのための電源母線■５及びア
ース母線１６とが平行に形成してあり、入力用セルのた
めの電源母線１３及び母線１４が基本セル２１゜２１・
・・と電源線１７及びアース線１８を介して接続されて
いる。
その他１９は配線用のパッドである。
本発明のゲートアレイは以上のように電源配線を出力用
セルと入力用セルとで分離して設けたものであるからΔ
Ｖにより入力用セルのスレッショールド電圧が変動する
ことは皆無となる。
セルと入力用セルとで分離して設けたものであるからΔ
Ｖにより入力用セルのスレッショールド電圧が変動する
ことは皆無となる。
而して出力セル用の電源配線、つまり電源母線１５及び
アース母線１６は出力用セルに電流を供給するだけであ
るので、従来のものに比して通電電流が小さくて済む。
アース母線１６は出力用セルに電流を供給するだけであ
るので、従来のものに比して通電電流が小さくて済む。
従ってその線幅を従来の電源母線２４．アース母線２３
に比して細くしておいてもよく、また出力用セルにのみ
接続するので負荷容量Ｃが小さくなり、結局出力用セル
のスイッチング時の瞬時電流ｉは小さくなる。従って線
幅を小さくしたことによって配線抵抗Ｒが増してもｉが
減少したことによってΔＶは従来と同程度であり、ΔＶ
による他の影響は従来のものと同程度である。
に比して細くしておいてもよく、また出力用セルにのみ
接続するので負荷容量Ｃが小さくなり、結局出力用セル
のスイッチング時の瞬時電流ｉは小さくなる。従って線
幅を小さくしたことによって配線抵抗Ｒが増してもｉが
減少したことによってΔＶは従来と同程度であり、ΔＶ
による他の影響は従来のものと同程度である。
出力用セルの母線１５．１６について上述したところは
入力用セルについても同様であり、従来装置に比して母
線１３．１４の線幅を狭くできる。
入力用セルについても同様であり、従来装置に比して母
線１３．１４の線幅を狭くできる。
従って電源配線の本数が従来装置に比して増加したとし
てもそれらの線幅を狭くでき、チップサイズは増大しな
い。
てもそれらの線幅を狭くでき、チップサイズは増大しな
い。
更に上述の実施例では基本セル列２０への給電も入力用
セルの電源母線１３及びアース母線１４によって行って
いるのでΔＶの影響は基本セル２１に及ばない等、本発
明は優れた効果を奏する。
セルの電源母線１３及びアース母線１４によって行って
いるのでΔＶの影響は基本セル２１に及ばない等、本発
明は優れた効果を奏する。
第１図は本発明のゲートアレイのチップの構造図、第２
図は入出力セルの略示拡大図、第３図は従来のゲートア
レイのチップの構造図、第４図は基本セルの１例を示す
等価回路図、第５図は入出力セルの略示拡大図、第６図
は電圧降下の説明図、第７図は瞬時電流の変化を示すグ
ラフである。 １２・・・入出力チップ １３．１５・・・電源母線１
４、１６・・・アース母線 ２０・・・基本セル列２１
・・・基本セル 特 許 出願人 三洋電機株式会社 代理人 弁理士 河 野 登 夫 第１図 第２図 第 ４ 図 ｖｌ ５ 図 第 ６ 図 □を 時間 晩７図
図は入出力セルの略示拡大図、第３図は従来のゲートア
レイのチップの構造図、第４図は基本セルの１例を示す
等価回路図、第５図は入出力セルの略示拡大図、第６図
は電圧降下の説明図、第７図は瞬時電流の変化を示すグ
ラフである。 １２・・・入出力チップ １３．１５・・・電源母線１
４、１６・・・アース母線 ２０・・・基本セル列２１
・・・基本セル 特 許 出願人 三洋電機株式会社 代理人 弁理士 河 野 登 夫 第１図 第２図 第 ４ 図 ｖｌ ５ 図 第 ６ 図 □を 時間 晩７図
Claims (1)
- １、基本セルを一方向に連設してなる基本セル列を、前
記方向と直交する方向に複数列配設してあり、これら複
数の基本セル列の側方に複数の入出力セルを配してなる
ゲートアレイにおいて、入出力セルの電源配線として入
力用セルの電源配線と出力用セルの電源配線とを各別に
備えていることを特徴とするゲートアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60106541A JPS61264737A (ja) | 1985-05-17 | 1985-05-17 | ゲ−トアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60106541A JPS61264737A (ja) | 1985-05-17 | 1985-05-17 | ゲ−トアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61264737A true JPS61264737A (ja) | 1986-11-22 |
Family
ID=14436233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60106541A Pending JPS61264737A (ja) | 1985-05-17 | 1985-05-17 | ゲ−トアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61264737A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0532305A2 (en) * | 1991-09-13 | 1993-03-17 | Nec Corporation | Power supply system for semiconductor chip |
| US5274280A (en) * | 1990-09-21 | 1993-12-28 | Hitachi, Ltd. | Semiconductor integrated circuit device having separate supply voltages for the logic stage and output stage |
-
1985
- 1985-05-17 JP JP60106541A patent/JPS61264737A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5274280A (en) * | 1990-09-21 | 1993-12-28 | Hitachi, Ltd. | Semiconductor integrated circuit device having separate supply voltages for the logic stage and output stage |
| EP0532305A2 (en) * | 1991-09-13 | 1993-03-17 | Nec Corporation | Power supply system for semiconductor chip |
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