JPH03120743A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置に関し、特に多層配線領域を有する
ゲートアレイ型回路の信号配線間カップリング容量を低
減させ、カップリングノイズによる動作マージンの低下
を防ぎ高速論理動作が可能となる半導体装置に関するも
のである。

（従来の技術） ＧａＡｓ半導体はＳｉに比べ、電子の移動度が数倍速く
、更に半絶縁性基板を容易に得ることができるために、
集積化を図る際に回路の寄生容量を低減でき、高速論理
動作が可能との考えから各所で精力的な研究開発が行な
われてきている。ＧａＡｓ半導体は一部市販が開始され
ているが、その品種は主としてＳＫＩからＭＳＩクラス
であり、次期開発品種としてＩＫビットから４にビット
のメモリや数千ゲート規模のゲートアレイ型集積回路に
期待が集まっている。特にゲートアレイはエンジニアリ
ングサンプルが完成されるまでの期間を短くできること
からユーザ側からの要望が高い。ＧａＡｓ素子において
もゲートアレイの構成は８ｉと同様に第４図に示すよう
に周辺に人出力バッファ２が配置され、チップの中央部
にはセル１が規則正しく配置され配線チャネル３が格子
状に走っている。

セルはゲートアレイの機能を作るための基本領域であり
トランジスタまたはＦＥＴ、抵抗などの基本素子から構
成され、セル単独またはセルの集合によって有用な機能
を持つブロックから形成される。通常、機能ブロック５
は単純なゲートからマルチプレクサ、デコーダ、フリッ
プフロップ、ＡＬＵの一部等複雑な機能のものまで各種
用意されている。第５図には従来の基本セルを示す。デ
イブレジョン型ＦＥＴ１７のゲート電極とソース電極は
短絡されエンハンスメント型ＦＥＴ１８．１９のドレイ
ン電極に接続され、デイブレーション型ＦＥＴ１７のド
レイン電極及びエンハンスメント型ＦＥＴ１８．１９の
ソース電極はそれぞれ電源に接続されて２人力ＮＯＲ回
路を構成している。配線領域は電源配線の間にレイアウ
トされ平行に配線が走っている。電源配線１２及び信号
配線１３は下層メタル、電源配線１１及び信号配線１４
は上層メタルでレイアウトされている。

（発明が解決しようとする課題） 上述した従来のゲートアレイにおいては格子状に走る配
線チャネルだけに配線が限定されるためにゲート規模の
増大に伴い、セル間を接続する配線長が長くなる。この
場合、隣接信号線とのカップリング容量が増加するため
にカップリングノイズによる動作マージンの低下を防ぐ
目的で回路の論理振幅を増加させる必要がある。さらに
ＧａＡｓ半導体では半絶縁性基板をもちいることで配線
対地容量が小さい代わりに信号配線からの電気力線の殆
どが隣接平行配線に向い、カップリング容量がＳｉ半導
体に比べ大きくなる欠点がある。

ＧａＡｓ半導体の製造技術はＳｉ半導体に比べ完成され
ていないために製造バラツキによる特性変動を見込んで
論理振幅をＳｉ半導体集積回路の約２倍程度に設定して
おり、このため配線駆動能力が低下している。これらの
現状を考えると、カップリングノイズの低減がＧａＡｓ
　ＬＳＩの高速化を図る際に最も重要な課題の一つであ
ると考えられる。

本発明の目的は、数千〜致方ゲートを有するＧａＡｓゲ
ートアレイにおいてもカップリングノイズを低減させた
高速な集積回路を提供することにある。

（課題を解決するための手段） 本発明の半導体装置は、配線チャネル領域を有づ−るゲ
ートアレイ型半導体装置において、給電を複数の配線で
行い、各電源配線を信号配線間に配置することを特徴と
する。

また、配線チャネル領域を有するゲートアレイ型半導体
装置において、配線チャネル領域を最上層に配置するこ
とを特徴とする。

（作用） 複数本の電源配線を信号配線間に配置することにより、
信号配線の電気力線の殆どは隣接して配置された電源配
線へ向かうことで、電気力線がシールドされ、信号配線
間のカンプリング容量は減少する。一方、信号配線の全
体の容量は分割した電源配線を信号配線と同一の配線ル
ールでレイアウトする限り殆ど変化しない。従って、配
線遅延を劣化させることなくカンプリングノイズを減少
させることができる。

また、配線チャネル領域を最上層に配置し、最」二層配
線保護用の絶縁膜堆積を行わないことにより、信号配線
間は比誘電率が１である空気となる。

このため絶縁膜として通常用いられる５ｉ０２（比誘電
率３．９）を用いたに比較し信号配線間のカップリング
容量は約１／２に減少する。さらに、配線対地容量を含
めた全体の容量も半絶縁性基板（比誘電率１３．１）上
に堆積した５ｉ０２の効果で減少することになる。

従って、配線駆動能力を向」ニさせ、さらにカンプリン
グノイズを減少させることができる。

（実施例） 第１図に請求項１記載のゲートアレイ型半導体装置のセ
ルの実施例を示す。多層配線技術としては２層配線を例
としている。デイブレーション型ＦＥＴ１７のゲート電
極とソース電極は短絡されエンハンスメント型ＦＥＴ１
８．１９のドレイン電極に接Ｍ、され、デイブレーショ
ン型ＦＥＴ１７のドレイン電極及びエンハンスメント型
ＦＥＴ１８．１９のソース電極はそれぞれ電源に接続さ
れて２人力ＮＯＲ回路を構成している。電源配線１１．
１２は分割され信号配線１３．’Ｌ４の間に交互にレイ
アウトされている。電源線の幅は以下の条件を満たずよ
うに設計する。−個のセルに流れる電流をｉ、Ｘ及びＹ
方向にレイアラＩ・するセルの総数をそれぞれＮｘ、Ｎ
ｙ、給電をチップの両方向から行なうとすると、電源パ
ッドから最遠端での電位降下ΔＶは ΔＶｘ＝Ｎｘ（Ｎｘ＋１）ｉＲｘ／４　、、、、、、、
、、、、、、、、、、、　（１）ΔＶｙ　＝Ｎｙ（Ｎｙ
＋１）ｉＲｙ／４　、、、、、、、、、、、、、、、、
、、　　（２）ここで、Ｒは１セルのＸ及びＹ方向長分
の電源線の抵抗値で電源配線のシート抵抗なｒ、セルの
長さをそれぞれＬｘ、Ｌｙとすると Ｒｘ　＝ｒ（Ｌｘ／Ｗｘ）　、、、−、、、−、、−０
−０−０，−−−−−、、（３）Ｒｙ　＝　ｒ（Ｌｙ／
Ｗｙ）・・・・・・・・・・・・・・・・・・・・・・
・・・・　（４）（１）〜（４）式から予想される電位
降下が回路動作に許容される最大値ΔＶｍａｘを越えな
い範囲で電源線幅を決定すべきである。

上記条件を満たす電源線幅を配線チャネル数ｎｘ。

ｎｙで割り、チャネル数分の配線を並列にレイアウトす
ることで電源給電に関しては一本の電源線と同等の効果
が期待できる。

Ｗｎｘ＝Ｗｘ／ｎｘ　　、、、、、、、、、、、、、、
、、、、、、、、、、、、　　（５）Ｗｎｙ＝Ｗｙ／ｎ
ｙ　　、、、、、、、、、、、、、、、、、、、、、、
、、、、　　（６）給電を複数本の配線で行い、各電源
配線を信号配線間にレイアウトすれば信号配線の電気力
線の殆どを隣接した電源配線に終端させることになる。

第２図に二次元容量解析プログラムでシミュレーション
した結果を示したが、電源配線によるシールドで信号配
線間のカップリング容量は約１／３に減少していること
がわかる。シミュレーションにおける条件はＧａＡｓ基
板厚３５０１１ｍ（ｅｓ　＝１３．１）上に厚さ１．２
ｐｍの５ｉ０２（ｅｓ＝３．９）を堆積させた上に０．
７￥１ｍの厚さの配線を作成しさらに５ｉ０２を堆積さ
せ平坦化技術により基板上２．４ｐｍの５ｉ０２厚にし
た構造を仮定した。第２図における配線ルールは配線幅
２ｐｍ、配線間隔３ｐｍである。同様の構造を仮定した
シミュレーションで配線間隔を変化させた場合の結果を
第３図に示す。配線間隔を広くレイアウトしても隣接平
行信号線とのカップリング容量はあまり変化していない
ことがわかる。従って、電源配線を電気力線シールドと
してもちいることで信号配線間のカップリング容量を低
減させることが可能となり、しかも信号配線全体の容量
としては隣接して信号線がある場合とほぼ同じであるた
めに、高速性を犠牲にすることなく動作マージンを向上
させることかできる。このシールド効果は配線ルールが
小さい程効果的である。

第６図に請求項２記載のゲートアレイ型半導体装置のセ
ルの実施例を示す。デイブレーション型ＦＥＴ１７のゲ
ート電極とソース電極は短絡されエンハンスメント型Ｆ
ＥＴ１８．１９のドレイン電極に接続され、デイブレー
ション型ＦＥＴ１７のドレイン電極及びエンハンスメン
ト型ＦＥＴ１８．１９のソース電極はそれぞれ電源に接
続されて２人力ＮＯＲ回路を構成している。多層配線技
術としては２層配線を例にしている。配線領域は電源配
線の間にレイアウトされ平行に配線が走っている。電源
配線６１は下層メタルでレイアウトされ電源配線６２、
信号配線６３及び６４は上層のメタルを用いている。信
号配線６３及び６４が交差する領域のみは下層メタル２
０を用いてレイアウトされている。

第７図に二次元容量解析プログラムでシミュレーション
した結果を示したが、最上層配線をもちいることで信号
配線間のカップリング容量は配線ルールとして配線幅２
ｐｍ、配線間隔２ｐｍの時、約１／２に減少し、配線対
地容量を含めた全体の容量も４０％減少することがわか
る。シミュレーションにおける条件はＧａＡｓ基板厚３
５０ｐｍ（ｅｓ　＝　１３．１）上に厚さ１．２１１ｍ
の８ｉ０２（ｅｓ＝３．９）を堆積させた上に０．７ｐ
ｍの厚さの第−層配線を作成しさらに５ｉ０２を堆積さ
せ平坦化技術により基板上２．４ｐｍの５ｉ０２厚にし
、次に、第二層配線を０．７￥１ｍ厚で堆積させた構造
を仮定した。このように最上層配線で信号配線をレイア
ウトし、さらに保護用の絶縁膜を堆積しないことで信号
配線間のカップリング容量を低減させることが可能とな
り、しかも配線対地容量が配線容量全体に占める割合が
小さいことからカップリング容量の低減化は駆動能力の
向上につながり、高速論理動作が可能となる。しかもカ
ップリングノイズを低減できることで歩留りの向上が期
待出来る。

この効果は配線ルールが小さい程効果的である。

尚、上記実施例ではＤＣＦＬ回路を例にとり述べたが他
の回路についても同様の手段を用いることが可能である
。

（発明の効果） （９） （１０） 以上述べたように電源配線を電気力線シールドとしても
ちいることで信号配線間のカップリング容量を低減させ
ることが可能となり、また信号配線全体の容量としては
隣接して信号線がある場合とほぼ同じであるために、高
速性を犠牲にすることなく動作マージンを向」ニさせる
ことができる。

動作マージンを一定とするならば論理振幅を小さく設計
することが可能となり、結果的に高速論理動作が可能と
なる。しかも、電気力線のシールドとしてもちいるもの
は電源配線であるためにチップ上における無駄なスペー
スをそれほど必要としない。実施例でも述べたが電源配
線によるシールドと同等の効果を得るためには配線間隔
を非常に大きく設定する必要があり、チップサイズを考
えた場合、本発明が有効である。

また、信号配線を最上層でレイアウトし、保護用の絶縁
膜を堆積しないことで信号配線間のカップリング容量を
低減させることが可能となり、また信号配線全体の容量
としても低減化が可能であることから、高速論理動作が
可能となり、しかもカップリングノイズを減少させるこ
とで動作マージンを向上させ、高い歩留りが期待出来る
。しかも動作マージンを一定とするならば論理振幅を小
さく設計することが可能となり、結果的に高速論理動作
が可能となる。しかも、カップリング容量低減のために
無駄なスペースをそれほど必要とせず、チップサイズを
考えた場合、本発明が有効である。

【図面の簡単な説明】

第１図および第６図は本発明の詳細な説明する図。第２
図および第７図は隣接平行配線間のカップリング容量の
計算結果を示す図。第３図は隣接平行配線間のカップリ
ング容量の配線間隔依存性の計算結果を示す図。第４図
は従来例を示す図である。 第５図は従来例の基本セルを説明する図である。 １・・・基本セル、２・・・人出力バツファ、３・・・
配線チャネル、４・・・ポンディングパッド、５、・・
機能ブロワ外１１．１２．６１．６２・・・電源配線、
１３、１４．６３．６４・・・信号配線、１５．１６・
・・スルーホール、１７・・・デイブレーション型ＦＥ
Ｔ、（１１） （１２）

Claims (2)

【特許請求の範囲】
1. （１）配線チャネル領域を有するゲートアレイ型半導体
   装置において、給電を複数本の配線で行い、各電源配線
   を信号配線間に配置することを特徴とする半導体装置。
2. （２）配線チャネル領域を有するゲートアレイ型半導体
   装置において、配線チャネル領域を最上層に配置するこ
   とを特徴とする半導体装置。