JPH0322549A - ゲート・アレイ集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は集積回路技術に開し、特にゲート・アレイ集
積回路装置に関する。

〔従来技術〕

この発明はゲート・アレイ・チップの入力／出力（Ｉ／
Ｏ）セグメントのためのアーキテクチャを裁定する。他
のクラスの応用特定集積回路（ＡＳＩＣ）装置に対する
この発明のゲート・アレイ形集積回路チップの利点は、
機能的電子回路設計が形式化されたときと半導体チップ
製品が顧客／ユーザ評価のために使用しうるようになっ
たときとの間のサイクル・タイムが短いということであ
る。この利点はゲート・アレイ製品に使用される独特な
製造技術によって得られるものである。すなわち、実行
するに重要な時間を要求するこれら製造行為は多くの接
続されていない半導体トランジスタを合同する全体的チ
ップ・レイアウト（べ−ス・セット）を製造することに
よって優先的に達成される。そのような部分的に完成し
たチップは客先指定の機能設計を予想して半導体ウエハ
としてストツクされる。客が指定した機能仕様により１
組の個人化パターンを通し一般的チップに統合される。

その個人化パターンは、少くとも１つの金属化パターン
層と、ほとんどの場合他の誘電体層を通す金属対金属パ
ターン接続の少くともｌつのパターンを介し、及び第２
の金属化層に通すパターンなど全体的誘電体層を通して
すでに存在する半導体装置にコンタクトを規定するもの
である。最近の設計は３金属化層に接続を拡張している
。

各種金属化層バタ・−ンの説明において、設計者はゲー
ト・アレイ内部のロジック回路を規定するのみでな《、
チップ・ボンディング・パッドを作り、適当に可能性の
あるパッド入力出力ドライブ回路を形成するにちがいな
い。しかし、パッド寸法、パッド数及びパッド・ドライ
ブなどの要求は大きく異なり、ストックするウェハの種
類には限界がある。

ゲート・アレイ製造業者の共通な問題は客のパッド数と
入力／出力ドライブの要求とが最も良く合致したベース
・セットを規定することである。

例えば、ストックされているゲート・アレイ製品が８ミ
リアンペア（代表的値）まで供給することができる出力
パッド・ドライブ要素を基本とし、客の仕様が１出力パ
ッドでさえ最大電流以上ドライブすることを要求する場
合、ゲート・アレイ内の機能容量のすべては少いことに
なる。又、出力パッド・ドライブ回路の能力が大き過ぎ
てチップ面積が大き過ぎたり、パッドの数又は位置を不
当に制限したりするのも同様に問題である。又、設計者
が何をストック・しておくかの考え方も複雑であり、例
えば客は高い電流性能を持ち、それに関連して多くの入
力を必要とするか、低い出力パッドを持つようなｌつ又
は少いパッド数を要求するかもれない。従って、ゲート
・アレイ製品の概念が金属化の速度を上げているにも拘
わらず、更にゲート・アレイ・ベース・セットの設計に
おいてそのパッド数及びパッド・ドライブ能力に大きな
多様性を表わす必要性がいまだ存在する。

〔発明が解決しようとする問題点〕

ゲート・アレイ型集積回路に組込まれている機能数が増
加すると、客指定の動作電圧は公称５ｖＶＯＯを越える
ことが予想される。より高い電圧レベルがゲート・アレ
イ・チップ内部に流れることは予想されないが、ゲート
・アレイ・ベース・セットが入力／出力パッド・ドライ
バ段においてそのようなより高い電圧を調整するよう構
成することができれば、それは大きな利点となる。高電
圧への傾向は、アナログ信号をインタフェースし、又は
処理する集積回路設計の数が増加していることによって
特に証明することができる。

〔問題点を解決するための手段〕

この発明はゲート・アレイ集積回路チップの周囲に沿っ
て延びる入力／出力要素のアーキテクチャの改良である
。このアーキテクチャは金属化パターンを通して行われ
る機能個人化中例外的自由度はあるが、ベース・セット
設計に統合される。

そのような客先指定の仕様はパッドの出力ドライブ回路
の選択性を可能にするだけでなく、実際のパッド数と、
高い電圧を処理するために特別なドライブ回路構造とを
含むように拡張することができる。

改良したアーキテクチャはパッドの形成に適した領域で
分離されたチップの周囲に沿い、夫々相反する並列の２
行の電界効果トランジスタ・セルの存在によって特徴付
けられる。典型的なパッド寸法は周囲４〜２０トランジ
スタ・セルの距離まで延びる。セル・トランジスタそれ
ら自体、環状チャンネルによって・分離され、ソース電
極領域から同延のゲート電極によって規定される中央ド
レイン領域から成る。ソース領域はセルの反対端に沿っ
て横たわり、直近セルのソースと共通である。

各セルのソース領域はセル・チャンネル及び共通ゲート
電極によって２分されて、従来方式でゲート分離される
。ゲート分離は複合構造の電圧取扱能力をあげる適当な
方法でトランジスタのカスケード接続を容易にする。

セル・トランジスタは金属化中接続されて出力パッドの
寸法を電流要求又は電圧予想に合致させるようにする。

〔実施例〕

希望する機能、構造及び製造目標を達成するに適したゲ
ート・アレイ集積回路Ｉ／Ｏアーキテクチャを第１図の
セル及びパッド・レベルの指定によって表わす。第２図
はアーキテクチャのチップ１４レベルを表わす。第１図
においては、公称幅２の個々のセルｌは並列行３．４に
連続隣接するよう構成されること・に注意を要する。パ
ッド１６〜ｌ９は金属化によって規定されるから、パッ
ドに使用されるゲート・アレイ・ベース・セットの１８
の寸法は１６及び１７の相対的寸法及びスペースのパッ
ドを要求する高ピン数軍需製品にも使用することができ
る。パッド１６．１７について、各パッド・ドライブ回
路に使用しつる入力／出力セルの平均数は８に減じられ
る。パッドｌ９の小さい寸法でさえ、テープ自動接続の
ような高度な高ピン数包装技術で相対的パッド寸法を表
わす。

現在のＩ／Ｏアーキテクチャは同じゲート・アレイ・ベ
ース・セットを使用して客の特別なニズに合致させる必
要性があるかもしれないので各種パッド・サイズの混合
が必要である。例えば、特別なドライブ機能用に大きな
パッドを使用するか、又は任意な場所で電源又は接地線
接続を行い又は加えることができることが望ましい。

行３，４でセルｌ及び９内部のゲート分離アーキテクチ
ャの使用はセル・トランジスタの高度に特定化した分割
及び機能配置を容易にする。例えば、パッド１６．１・
７は相互に１セル●スペース内に置くことができるが、
Ｉ／Ｏ回路構造のため少くとも８セル・トランジスタの
等しい配列に対して十分なアクセスをすることができる
。このセル使用の強調した効率は各セルのゲート分離の
利用性に寄与することができる。行３にあるようなｎ−
チャンネル●トランジスタのソース電極が接地バスに接
続されると、その後のＩ／Ｏ回路セルは隣接するかもし
れない。それに反映して、そのように接近するパッド及
びそれらのＩ／Ｏ回路を配置する能力は、比例した寸法
の十分に集積化した回路のセル機能を保持しながら、速
い製造周期のゲート・アレイ半導体チップ製品の概念内
でパッド及びＩ／Ｏ回路の希望するフレキシビリテイに
合致させることができる。

微少なレベルにおける独特な入力／出力アーキテクチャ
に加えて、この発明はセルｌ内部に適した構造、すなわ
ちそのＩ／Ｏに適した構造を企図し、作ることができる
。第３図はドライブ及び分離機能を提供するよう接続し
た代表的セル１の３つの内部アーキテク・チヤを表わす
。図のセルは第１図の行３にあるｎ−チャンネル電界効
果トランジスタ装置である。第３図拡大図はソース／ド
レイン領域、ゲ：ト電極、カッド・リング領域、種々の
コンタクト及びバイアス及び代表的な第１及び第２の金
属化層パターンの構造の詳細を示す。

第３図のセルは重くドープしたｎ形ソース領域２２（“
Ｘ′”パターンと呼ぶ）を有する。同様に、重くドープ
したｎ形ドレイン領域２３　（“Ｘ”で示す）は半導体
ゲート・アレイ・チップのシリコン基板のその下にある
大体同一広さのチャンネル領域を持つポリシリコン・ゲ
ート電極２４の環状リング・パターン内に置かれる。ゲ
ート電極の周囲により厚い線で区別される。第３図の上
及び下に沿って行３の突起と並列に延びる重くドープし
たｐ型カット・リング拡散２６．２７を示す。重いｎ形
ドーピングの第２のカッド・リング拡散２８はパッド領
域６の境界に沿って存在する。

第３図のセル・トランジスタのソース２２及びドレイン
２３電極は複数のコンタクト３８（全部は図に示してい
ない）を通して第１の金属化層２９，３１，３２，３３
，３４．３６のパターンに接続される。第１の金属化層
のパターンは選ばれたＩ／Ｏ回路機能を行うためにセル
・トランジスタを接続するということはすでに延べた。

例えば、中央及び右セル・トランジスタのゲート電極２
４は金属化パターン３２．３４に接続され、ゲート電極
２４、カッド・リング２６．２７及びソース領域２２（
金属化領域３２．３４の下にある）は電気的に共通であ
る。そのような構造で対応するセル・トランジスタは上
記のゲート分離機能の一形態を提供する。それに反し、
第１レベルの金属化３７に接続されているトランジスタ
・ゲート電極は金属化の信号に応答して左セルの電界効
果トランジスタを通して導通する電流を変調する。

ｌ１ 第３図は金属化３９の第２レベルを示す。第１レベルの
金属化パターン２９と第２レベルの金属化パターン３９
との間の接続はｌ組のバイアス４ｌを介して行われる。

又、他の例では、カット・リング拡散２８がその後に続
くコンタクト３８及びバイアス４ｌを使用し，中間の第
１の金属化層パターン４０を通して第２の金属化層３９
に接続されるようにする。

セル及びそこに使用するトランジスタの構造は多数の独
特且つ望ましい特徴を表わす。例えば、ゲート電極の環
状配列は集積回路電界効果トランジスタ構造の典型的に
急な角に現われる電圧ストレス・レベルを減少する。環
状ゲート及びチャンネル構造は、又各ドレイン電極のた
めの完全分離電位を与える。ソース拡散領域２２を越え
る第３図の上下のゲート電極の延長は独立した接続及び
電位のゲート分離のための２つの電気分離されたソース
電極を与える。ゲート分離はこの複数及び連続的セル・
アーキテクチャを有するゲート・アレイ・チップの入力
／出力回路を構成するに特にｌ２ 有益である。単一セルのゲート分離は電流ドライブの要
求、パッド面積の要求及びこの形状の高電圧ドライブの
要求に基づくセルを機能群に選択的に分離することを可
能にする。

Ｉ／Ｏ構造のｌ行の隣接するセルから１又はそれ以上の
セルを分離する能力は非常に高い電圧を処理するに適し
たカスケート構造を容易にする。

セル・トランジスタは電圧ストレスを分配するよう直列
に接続される。それよって、従来のゲート・アレイ集積
回路チップによって調整されなかった電圧はゲート・ア
レイ・アーキテクチャの入力／出力・ドライバ段内で制
御することができる。

第４図は、入力パッドを介してｌＯＶが供給され、Ｖｏ
ｏ５Ｖで動作するよう設計された集積回路ゲート・アレ
イを使用して出力パッドをドライブするよう調整される
回路実施例を示す。Ｖｏｏ５Ｖ以上を調整するゲート・
アレイ集積回路を形成する能力はアナログ・ドライブへ
の応用に特に重要である。第３図のｎチャンネル・トラ
ンジスタ・セルがｐウエルにあって負バイアス電圧を受
ける場合、このゲート・アレイの設計は接地電位を正負
にスイングするＩ／Ｏパッド電圧を調整するよう直接又
はカスケード構造に形成することができる。

チップ基板１４（第２図）がＰ形不純物のものであれば
、行３のｎ・チャンネル・トランジスタはｐ形ウエル内
に形成され、横方向のｎｐｎバイポーラ・トランジスタ
はドレイン拡散２３の１つに第１の金属層３１，３３．
３６を接続することによって作ることができる。そのよ
うなトランジスタは米国特許第４，　７１４，　８７６
号にあるようなテスト機能のようにチップの接地電位以
下の電圧を有する信号を誘起するようゲート・アレイ製
品に使用することができる。第３図の構造では、ｎ＋拡
散２８がバイポーラ・トランジスタ電極として働き、ｐ
ウエルがベース電極であり、ドレイン２３がエミッタ電
極として作用する。バイポーラ・トランジスタのゲイン
が１より相当低いが、それにも拘わらず、そのトランジ
スタはセル・ドレイン（バイポーラ・トランジスタ・エ
ミッタ電極）を接地の負に引っぱることによって、可能
化する一方、ｐウエル（バイポーラ・トランジスタ・ベ
ース電極）を接地電位に保持させる。

この発明の入力／出力アーキテクチャはパッド数、パッ
ド寸法、入力／出力回路機能、出力回路電流ドライブ能
力及・び出力回路電圧処理能力について相当大きなフレ
キシビリテイを与える一方、ゲート・アレイ・タイプの
集積回路の製造周期を短く保持するゲート・アレイ設計
を提供する。これらの特徴は特定化した内部構造の隣接
セルがパッド特定領域を持つ相補形の並列行に配置され
るＣＭＯＳ人力／出力セル・アーキテクチャの使用によ
って得ることができる。

【図面の簡単な説明】

第１図は、典型的なパッドを持つ１行のＩ／Ｏセルのセ
グメントを表わす図、 第２図は、この発明に従って行われるチップＩ／Ｏパッ
ド・アーキテクチャの略図、第３図は、代表的内部構造
を示すＩ／Ｏアーｌ５ キテクチャの行の中から３セルをとった平面図、第４図
は、高電圧カスケード接続Ｉ／Ｏドライバ回路の略図で
ある。 図中、■・・・セル、３．４・・・並列行、１６〜ｌ９
・・・パッド、２　２／２　３・・・ｎ形ソース／ドレ
イン領域、２４・・・ゲート電・極。 １６

Claims (11)

【特許請求の範囲】
1. （１）入出力電気信号を伝送するパッドと半導体領域を
   相互接続する金属層とを使用するゲート・アレイ集積回
   路チップのベース・セットであって、前記チップの第１
   端に沿って置かれた第１ 行の連続隣接する第１の導電形のトランジスタ・セルと
   、 前記チップの第１端に沿い前記第１行に並 列に置かれた第２行の連続隣接する反対の第２の導電形
   のトランジスタ・セルと、 前記第１及び第２行のセル間にあるパッド 規定領域とを含むゲート・アレイ集積回路チップのベー
   ス・セット。
2. （２）前記第１及び第２行は両端に沿い関係行のトラン
   ジスタの導電形と反対の導電形の拡散によって結合され
   る特許請求の範囲第１項記載のベース・セット。
3. （３）類似する行がゲート・アレイ集積回路チップの４
   側全部に存在する特許請求の範囲第２項記載のベース・
   セット。
4. （４）前記パッド規定領域に沿ったパッドの幅は境界行
   の個々のセルの幅の４倍乃至２０倍の間にある特許請求
   の範囲第３項記載のベース・セット。
5. （５）前記セルは２つのセル端においてソース領域を共
   有する電界効果トランジスタから成る特許請求の範囲第
   １項記載のベース・セット。
6. （６）前記２つの端部における共有するソース領域は第
   １のゲート電極に応答するチャンネル領域で分離される
   特許請求の範囲第５項記載のベース・セット。
7. （７）前記電界効果トランジスタ・セルのドレイン領域
   は第２のゲート電極に整列された環状チャンネル領域に
   よって結合される特許請求の範囲第６項記載のベース・
   セット。
8. （８）第１及び第２のゲート電極は共通導電形である特
   許請求の範囲第７項記載のベース・セット。
9. （９）　前記第１及び第２の行は両端に沿い関連する行
   のトランジスタの導電形と反対導電形の拡散によって結
   合された特許請求の範囲第８項記載のベース・セット。
10. （１０）前記ゲート・アレイ集積回路チップの４つの側
    すべてに類似する行が存在する特許請求の範囲第９項記
    載のベース・セット。
11. （１１）前記パッド拡散領域に沿ったパッドの幅は境界
    行の個々のセルの幅の４倍乃至２０倍である特許請求の
    範囲１０項記載のベース・セット。