JP3125996B2 - ゲート・アレイ集積回路 - Google Patents
ゲート・アレイ集積回路Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は集積回路技術に開し、特にゲート・アレイ
集積回路装置に関する。
集積回路装置に関する。
この発明はゲート・アレイ・チップの入力／出力（I/
O）セグメントのためのアーキテクチャ（構造）を規定
する。他のクラスの応用特定集積回路（ASIC）装置に対
するこの発明のゲート・アレイ形集積回路チップの利点
は、機能的電子回路設計が形式化されたときと半導体チ
ップ製品が顧客／ユーザ評価のために使用しうるように
なったときとの間のサイクル・タイムが短いということ
である。この利点はゲート・アレイ製品に使用される独
特な製造技術によって得られるものである。すなわち、
実行するに重要な時間を要求するこれらの製造行為は多
くの接続されていない半導体トランジスタを合同する全
体的チップ・レイアウト（ベース・セット）を製造する
ことによって優先的に達成される。そのような部分的に
完成したチップは客先指定の機能設計を予想して半導体
ウエハとしてストックされる。客が指定した機能仕様に
より１組の個人化パターンを通し一般的チップに統合さ
れる。その個人化パターンは、少くとも１つの金属化パ
ターン層と、ほとんどの場合他の誘電体層を通す金属対
金属パターン接続の少くとも１つのパターンを介し、及
び第２の金属化層に通すパターンなど全体的誘電体僧を
通してすでに存在する半導体装置にコンタクトを規定す
るものである。最近の設計は３金属化層に接続を拡張し
ている。
O）セグメントのためのアーキテクチャ（構造）を規定
する。他のクラスの応用特定集積回路（ASIC）装置に対
するこの発明のゲート・アレイ形集積回路チップの利点
は、機能的電子回路設計が形式化されたときと半導体チ
ップ製品が顧客／ユーザ評価のために使用しうるように
なったときとの間のサイクル・タイムが短いということ
である。この利点はゲート・アレイ製品に使用される独
特な製造技術によって得られるものである。すなわち、
実行するに重要な時間を要求するこれらの製造行為は多
くの接続されていない半導体トランジスタを合同する全
体的チップ・レイアウト（ベース・セット）を製造する
ことによって優先的に達成される。そのような部分的に
完成したチップは客先指定の機能設計を予想して半導体
ウエハとしてストックされる。客が指定した機能仕様に
より１組の個人化パターンを通し一般的チップに統合さ
れる。その個人化パターンは、少くとも１つの金属化パ
ターン層と、ほとんどの場合他の誘電体層を通す金属対
金属パターン接続の少くとも１つのパターンを介し、及
び第２の金属化層に通すパターンなど全体的誘電体僧を
通してすでに存在する半導体装置にコンタクトを規定す
るものである。最近の設計は３金属化層に接続を拡張し
ている。
各種金属化層パターンの説明において、設計者はゲー
ト・アレイ内部のロジック回路を規定するのみでなく、
チップ・ボンディング・パッドを作り、適当に可能性の
あるパッド入力出力ドライブ回路を形成するにちがいな
い。しかし、パッド寸法、パッド数及びパッド・ドライ
ブなどの要求は大きく異なり、ストックするウエハの種
類には限界がある。
ト・アレイ内部のロジック回路を規定するのみでなく、
チップ・ボンディング・パッドを作り、適当に可能性の
あるパッド入力出力ドライブ回路を形成するにちがいな
い。しかし、パッド寸法、パッド数及びパッド・ドライ
ブなどの要求は大きく異なり、ストックするウエハの種
類には限界がある。
ゲート・アレイ製造業者の共通な問題は客のパッド数
と入力／出力ドライブの要求とが最も良く合致したベー
ス・セットを規定することである。例えば、ストックさ
れているゲート・アレイ製品が８ミリアンペア（代表的
値）まで供給することができる出力パッド・ドライブ要
素を基本とし、客の仕様が１出力パッドでさえ最大電流
以上ドライブすることを要求する場合、ゲート・アレイ
内の機能容量のすべては少いことになる。又、出力パッ
ド・ドライブ回路の能力が大き過ぎてチップ面積が大き
過ぎたり、パッドの数又は位置を不当に制限したりする
のも同様に問題である。又、設計者が何をストックして
おくかの考え方も複雑であり、例えば客は高い電流性能
を持ち、それに関連して多くの入力を必要とするか、低
い出力パッドを持つような１つ又は少いパッド数を要求
するかもれない。従って、ゲート・アレイ製品の概念が
金属化の速度を上げているにも拘わらず、更にゲート・
アレイ・ベース・セット（金属層による構成素子間相互
接続前のゲート・アレイ集積回路）の設計においてその
パッド数及びパッド・ドライブ能力に大きな多様性を表
わす必要性がいまだ存在する。
と入力／出力ドライブの要求とが最も良く合致したベー
ス・セットを規定することである。例えば、ストックさ
れているゲート・アレイ製品が８ミリアンペア（代表的
値）まで供給することができる出力パッド・ドライブ要
素を基本とし、客の仕様が１出力パッドでさえ最大電流
以上ドライブすることを要求する場合、ゲート・アレイ
内の機能容量のすべては少いことになる。又、出力パッ
ド・ドライブ回路の能力が大き過ぎてチップ面積が大き
過ぎたり、パッドの数又は位置を不当に制限したりする
のも同様に問題である。又、設計者が何をストックして
おくかの考え方も複雑であり、例えば客は高い電流性能
を持ち、それに関連して多くの入力を必要とするか、低
い出力パッドを持つような１つ又は少いパッド数を要求
するかもれない。従って、ゲート・アレイ製品の概念が
金属化の速度を上げているにも拘わらず、更にゲート・
アレイ・ベース・セット（金属層による構成素子間相互
接続前のゲート・アレイ集積回路）の設計においてその
パッド数及びパッド・ドライブ能力に大きな多様性を表
わす必要性がいまだ存在する。
ゲート・アレイ型集積回路に組込まれている機能数が
増加すると、客指定の動作電圧は公称5VVDDを越えるこ
とが予想される。より高い電圧レベルがゲート・アレイ
・チップ内部に流れることは予想されないが、ゲート・
アレイ・ベース・セットが入力／出力パッド・ドライバ
段においてそのようなより高い電圧を調整するよう構成
することができれば、それは大きな利点となる。高電圧
への傾向は、アナログ信号をインタフェースし、又は処
理する集積回路設計の数が増加していることによって特
に証明することができる。
増加すると、客指定の動作電圧は公称5VVDDを越えるこ
とが予想される。より高い電圧レベルがゲート・アレイ
・チップ内部に流れることは予想されないが、ゲート・
アレイ・ベース・セットが入力／出力パッド・ドライバ
段においてそのようなより高い電圧を調整するよう構成
することができれば、それは大きな利点となる。高電圧
への傾向は、アナログ信号をインタフェースし、又は処
理する集積回路設計の数が増加していることによって特
に証明することができる。
この発明はゲート・アレイ集積回路チップの周囲に沿
って延びる入力／出力要素のアーキテクチャの改良であ
る。このアーキテクチャは金属化パターンを通して行わ
れる機能個人化中例外的自由度はあるが、ベース・セッ
ト設計に統合される。そのような客先指定の仕様はバッ
ドの出力ドライブ回路の選択性を可能にするだけではな
く、実際のパッド数と、高い電圧を処理するために特別
なドライブ回路構造とを含むように拡張することができ
る。
って延びる入力／出力要素のアーキテクチャの改良であ
る。このアーキテクチャは金属化パターンを通して行わ
れる機能個人化中例外的自由度はあるが、ベース・セッ
ト設計に統合される。そのような客先指定の仕様はバッ
ドの出力ドライブ回路の選択性を可能にするだけではな
く、実際のパッド数と、高い電圧を処理するために特別
なドライブ回路構造とを含むように拡張することができ
る。
このため、本願は、入出力電気信号を伝送するパッド
と半導体領域を相互接続する金属層とを使用するゲート
・アレイ集積回路であって、前記チップの第１端に沿っ
て置かれた第１行の連続隣接する第１の導電形のトラン
ジスタ・セルと、前記チップの第１端に沿い前記第１行
に並列に置かれた第２行の連続隣接する反対の第２の導
電形のトランジスタ・セルと、前記第１及び第２のセル
間にあるパッド規定領域とを含み、前記第１及び第２の
導電形のトランジスタのゲート電極を、その内部側をド
レイン領域に対応させた環状電極としたゲート・アレイ
集積回路を提供するものである。
と半導体領域を相互接続する金属層とを使用するゲート
・アレイ集積回路であって、前記チップの第１端に沿っ
て置かれた第１行の連続隣接する第１の導電形のトラン
ジスタ・セルと、前記チップの第１端に沿い前記第１行
に並列に置かれた第２行の連続隣接する反対の第２の導
電形のトランジスタ・セルと、前記第１及び第２のセル
間にあるパッド規定領域とを含み、前記第１及び第２の
導電形のトランジスタのゲート電極を、その内部側をド
レイン領域に対応させた環状電極としたゲート・アレイ
集積回路を提供するものである。
セル・トランジスタは金属化中接続されて出力パッド
の寸法を電流要求又は電圧予想に合致させるようにす
る。
の寸法を電流要求又は電圧予想に合致させるようにす
る。
希望する機能、構造及び製造目的を達成するに適した
ゲート・アレイ集積回路I/Oアーキテクチャを第１図の
セル及びパッド・レベルの指定によって表わす。第２図
はアーキテクチャのチップ14レベルを表わす。第１図に
おいては、公称幅２の個々のセル１は並列行3,4に連続
隣接するよう構成されることに注意を要する。パッド16
〜19は金属化によって規定されるから、パッドに使用さ
れるゲート・アレイ・ベース・セットの18の寸法は16及
び17の相対的寸法及びスペースのパッドを要求する高ピ
ン数軍需製品にも使用することができる。パッド16,17
について、各パッド・ドライブ回路に使用しうる入力／
出力セルの平均数は８に減じられる。パッド19の小さい
寸法でさえ、テープ自動接続のような高度な高ピン数包
装技術で相対的パッド寸法を表わす。
ゲート・アレイ集積回路I/Oアーキテクチャを第１図の
セル及びパッド・レベルの指定によって表わす。第２図
はアーキテクチャのチップ14レベルを表わす。第１図に
おいては、公称幅２の個々のセル１は並列行3,4に連続
隣接するよう構成されることに注意を要する。パッド16
〜19は金属化によって規定されるから、パッドに使用さ
れるゲート・アレイ・ベース・セットの18の寸法は16及
び17の相対的寸法及びスペースのパッドを要求する高ピ
ン数軍需製品にも使用することができる。パッド16,17
について、各パッド・ドライブ回路に使用しうる入力／
出力セルの平均数は８に減じられる。パッド19の小さい
寸法でさえ、テープ自動接続のような高度な高ピン数包
装技術で相対的パッド寸法を表わす。
現在のI/Oアーキテクチャは同じゲート・アレイ・ベ
ース・セットを使用して客の特別なニーズに合致させる
必要性があるかもしれないので各種パッド・サイズの混
合が必要である。例えば、特別なドライブ機能用に大き
なパッドを使用するか、又は任意な場所で電源又は接地
線接続を行い又は加えることができることが望ましい。
ース・セットを使用して客の特別なニーズに合致させる
必要性があるかもしれないので各種パッド・サイズの混
合が必要である。例えば、特別なドライブ機能用に大き
なパッドを使用するか、又は任意な場所で電源又は接地
線接続を行い又は加えることができることが望ましい。
行3,4でセル１及び９内部のゲート分離アーキテクチ
ャの使用はセル・トランジスタの高度に特定化した分割
及び機能配置を容易にする。例えば、パッド16,17は相
互に１セル・スペース内に置くことができるが、I/O回
路構造のため少くとも８セル・トランジスタの等しい配
列に対して十分なアクセスをすることができる。このセ
ル使用の強調した効率は各セルのゲート分離の利用性に
寄与することができる。行３にあるようなｎ−チャンネ
ル・トランジスタのソース電極が接地バスに接続される
と、その後のI/O回路セルは隣接するかもしれない。そ
れに反映して、そのように接近するパッド及びそれらの
I/O回路を配置する能力は、比例した寸法の十分に集積
化した回路のセル機能を保持しながら、速い製造周期の
ゲート・アレイ半導体チップ製品の概念内でパッド及び
I/O回路の希望するフレキシビリティに合致させること
ができる。
ャの使用はセル・トランジスタの高度に特定化した分割
及び機能配置を容易にする。例えば、パッド16,17は相
互に１セル・スペース内に置くことができるが、I/O回
路構造のため少くとも８セル・トランジスタの等しい配
列に対して十分なアクセスをすることができる。このセ
ル使用の強調した効率は各セルのゲート分離の利用性に
寄与することができる。行３にあるようなｎ−チャンネ
ル・トランジスタのソース電極が接地バスに接続される
と、その後のI/O回路セルは隣接するかもしれない。そ
れに反映して、そのように接近するパッド及びそれらの
I/O回路を配置する能力は、比例した寸法の十分に集積
化した回路のセル機能を保持しながら、速い製造周期の
ゲート・アレイ半導体チップ製品の概念内でパッド及び
I/O回路の希望するフレキシビリティに合致させること
ができる。
微少なレベルにおける独特な入力／出力アーキテクチ
ャに加えて、この発明はセル１内部に適した構造、すな
わちそのI/Oに適した構造を企図し、作ることができ
る。第３図はドライブ及び分離機能を提供するよう接続
した代表的セル１の３つの内部アーキテクチャを表わ
す。図のセルは第１図の行３にあるｎ−チャンネル電界
効果トランジスタ装置である。第３図拡大図はソース／
ドレイン領域、ゲート電極、ガード・リング領域、種々
のコンタクト及びバイアス及び代表的な第１及び第２の
金属化層パターンの構造の詳細を示す。
ャに加えて、この発明はセル１内部に適した構造、すな
わちそのI/Oに適した構造を企図し、作ることができ
る。第３図はドライブ及び分離機能を提供するよう接続
した代表的セル１の３つの内部アーキテクチャを表わ
す。図のセルは第１図の行３にあるｎ−チャンネル電界
効果トランジスタ装置である。第３図拡大図はソース／
ドレイン領域、ゲート電極、ガード・リング領域、種々
のコンタクト及びバイアス及び代表的な第１及び第２の
金属化層パターンの構造の詳細を示す。
第３図のセルは重くドープしたｎ形ソース領域22
（“X"パターンと呼ぶ）を有する。同様に、重くドープ
したｎ形ドレイン領域23（“X"で示す）は半導体ゲート
・アレイ・チップのシリコン基板のその下にある大体同
一広さのチャンネル領域を持つポリシリコン・ゲート電
極24の環状リング・パターン内に置かれる。ゲート電極
の周囲により厚い線で区別される。第３図の上及び下に
沿って行３の突起と並列に延びる重くドープしたｐ型ガ
ード・リング拡散26,27を示す。重いｎ形ドーピングの
第２のガード・リング拡散28はパッド領域６の境界に沿
って存在する。
（“X"パターンと呼ぶ）を有する。同様に、重くドープ
したｎ形ドレイン領域23（“X"で示す）は半導体ゲート
・アレイ・チップのシリコン基板のその下にある大体同
一広さのチャンネル領域を持つポリシリコン・ゲート電
極24の環状リング・パターン内に置かれる。ゲート電極
の周囲により厚い線で区別される。第３図の上及び下に
沿って行３の突起と並列に延びる重くドープしたｐ型ガ
ード・リング拡散26,27を示す。重いｎ形ドーピングの
第２のガード・リング拡散28はパッド領域６の境界に沿
って存在する。
第３図のセル・トランジスタのソース22及びドレイン
23電極は複数のコンタクト38（全部は図に示していな
い）を通して第１の金属化層29,31,32,33,34,36のパタ
ーンに接続される。第１の金属化層のパターンは選ばれ
たI/O回路機能を行うためにセル・トランジスタを接続
するということはすでに延べた。例えば、中央及び右セ
ル・トランジスタのゲート電極24は金属化パターン32,3
4に接続され、ゲート電極24、ガード・リング26,27及び
ソース領域22（金属化領域32,34の下にある）は電気的
に共通である。そのような構造で対応するセル・トラン
ジスタは上記のゲート分離機能の一形態を提供する。そ
れに反し、第１レベルの金属化37に接続されているトラ
ンジスタ・ゲート電極は金属化の信号に応答して左セル
の電界効果トランジスタを通して導通する電流を変調す
る。
23電極は複数のコンタクト38（全部は図に示していな
い）を通して第１の金属化層29,31,32,33,34,36のパタ
ーンに接続される。第１の金属化層のパターンは選ばれ
たI/O回路機能を行うためにセル・トランジスタを接続
するということはすでに延べた。例えば、中央及び右セ
ル・トランジスタのゲート電極24は金属化パターン32,3
4に接続され、ゲート電極24、ガード・リング26,27及び
ソース領域22（金属化領域32,34の下にある）は電気的
に共通である。そのような構造で対応するセル・トラン
ジスタは上記のゲート分離機能の一形態を提供する。そ
れに反し、第１レベルの金属化37に接続されているトラ
ンジスタ・ゲート電極は金属化の信号に応答して左セル
の電界効果トランジスタを通して導通する電流を変調す
る。
第３図は金属化39の第２レベルを示す。第１レベルの
金属化パターン29と第２レベルの金属化パターン39との
間の接続は１組のバイアス41を介して行われる。又、他
の例では、ガード・リング拡散28がその後に続くコンタ
クト38及びバイアス41を使用し、中間の第１の金属化層
パターン40を通して第２の金属化層39に接続されるよう
にする。
金属化パターン29と第２レベルの金属化パターン39との
間の接続は１組のバイアス41を介して行われる。又、他
の例では、ガード・リング拡散28がその後に続くコンタ
クト38及びバイアス41を使用し、中間の第１の金属化層
パターン40を通して第２の金属化層39に接続されるよう
にする。
セル及びそこに使用するトランジスタの構造は多数の
独特且つ望ましい特徴を表わす。例えば、ゲート電極の
環状配列は集積回路電界効果トランジスタ構造の典型的
に急な角に現われる電圧ストレス・レベルを減少する。
環状ゲート及びチャンネル構造は、又各ドレイン電極の
ための完全分離電位を与える。ソース拡散領域22を越え
る第３図の上下のゲート電極の延長は独立した接続及び
電位のゲート分離のための２つの電気分離されたソース
電極を与える。ゲート分離はこの複数及び接続的セル・
アーキテクチャを有するゲート・アレイ・チップの入力
／出力回路を構成するに特に有益である。単一セルのゲ
ート分離は電流ドライブの要求、パッド面積の要求及び
この形状の高電圧ドライブの要求に基づくセルを機能群
に選択的に分離することを可能にする。
独特且つ望ましい特徴を表わす。例えば、ゲート電極の
環状配列は集積回路電界効果トランジスタ構造の典型的
に急な角に現われる電圧ストレス・レベルを減少する。
環状ゲート及びチャンネル構造は、又各ドレイン電極の
ための完全分離電位を与える。ソース拡散領域22を越え
る第３図の上下のゲート電極の延長は独立した接続及び
電位のゲート分離のための２つの電気分離されたソース
電極を与える。ゲート分離はこの複数及び接続的セル・
アーキテクチャを有するゲート・アレイ・チップの入力
／出力回路を構成するに特に有益である。単一セルのゲ
ート分離は電流ドライブの要求、パッド面積の要求及び
この形状の高電圧ドライブの要求に基づくセルを機能群
に選択的に分離することを可能にする。
I/O構造の１行の隣接するセルから１又はそれ以上の
セルを分離する能力は非常に高い電圧を処理するに適し
たカスケード構造を容易にする。セル・トランジスタは
電圧ストレスを分配するよう直列に接続される。それよ
って、従来のゲート・アレイ集積回路チップによって調
整されなかった電圧はゲート・アレイ・アーキテクチャ
の入力／出力・ドライバ段内で制御することができる。
セルを分離する能力は非常に高い電圧を処理するに適し
たカスケード構造を容易にする。セル・トランジスタは
電圧ストレスを分配するよう直列に接続される。それよ
って、従来のゲート・アレイ集積回路チップによって調
整されなかった電圧はゲート・アレイ・アーキテクチャ
の入力／出力・ドライバ段内で制御することができる。
第４図は、入力パッドを介して10Vが供給され、VDD5V
で動作するよう設計された集積回路ゲート・アレイを使
用して出力パッドをドライブするよう調整される回路実
施例を示す。VDD5V以上を調整するゲート・アレイ集積
回路を形成する能力はアナログ・ドライブへの応用に特
に重要である。第３図のｎチャンネル・トランジスタ・
セルがｐウエルにあって負バイアス電圧を受ける場合、
このゲート・アレイの設計は接地電位を正負にスイング
するI/Oパッド電圧を調整するよう直接又はカスケード
構造に形成することができる。
で動作するよう設計された集積回路ゲート・アレイを使
用して出力パッドをドライブするよう調整される回路実
施例を示す。VDD5V以上を調整するゲート・アレイ集積
回路を形成する能力はアナログ・ドライブへの応用に特
に重要である。第３図のｎチャンネル・トランジスタ・
セルがｐウエルにあって負バイアス電圧を受ける場合、
このゲート・アレイの設計は接地電位を正負にスイング
するI/Oパッド電圧を調整するよう直接又はカスケード
構造に形成することができる。
チップ基板14（第２図）がＰ形不純物のものであれ
ば、行３のｎ′チャンネル・トランジスタはｐ形ウエル
内に形成され、横方向のnpnバイポーラ・トランジスタ
はドレイン拡散23の１つに第１の金属層31,33,36を接続
することによって作ることができる。そのようなトラン
ジスタは米国特許第4.714,876号にあるようなテスト機
能のようにチップの接地電位以下の電圧を有する信号を
誘起するようゲート・アレイ製品に使用することができ
る。第３図の構造では、n+拡散28がバイポーラ・トラン
ジスタ電極として働き、ｐウエルがベース電極であり、
ドレイン23がエミッタ電極として作用する。バイポーラ
・トランジスタのゲインが１より相当低いが、それにも
拘わらず、そのトランジスタはセル・ドレイン（バイポ
ーラ・トランジスタ・エミッタ電極）を接地の負に引っ
ぱることによって、可能化する一方、ｐウエル（バイポ
ーラ・トランジスタ・ベース電極）を接地電位に保持さ
せる。
ば、行３のｎ′チャンネル・トランジスタはｐ形ウエル
内に形成され、横方向のnpnバイポーラ・トランジスタ
はドレイン拡散23の１つに第１の金属層31,33,36を接続
することによって作ることができる。そのようなトラン
ジスタは米国特許第4.714,876号にあるようなテスト機
能のようにチップの接地電位以下の電圧を有する信号を
誘起するようゲート・アレイ製品に使用することができ
る。第３図の構造では、n+拡散28がバイポーラ・トラン
ジスタ電極として働き、ｐウエルがベース電極であり、
ドレイン23がエミッタ電極として作用する。バイポーラ
・トランジスタのゲインが１より相当低いが、それにも
拘わらず、そのトランジスタはセル・ドレイン（バイポ
ーラ・トランジスタ・エミッタ電極）を接地の負に引っ
ぱることによって、可能化する一方、ｐウエル（バイポ
ーラ・トランジスタ・ベース電極）を接地電位に保持さ
せる。
この発明の入力／出力アーキテクチャはパッド数、パ
ッド寸法、入力／出力回路機能、出力回路電流ドライブ
能力及び出力回路電圧処理能力について相当大きなフレ
キシビリティを与える一方、ゲート・アレイ・タイプの
集積回路の製造周期を短く保持するゲート・アレイ設計
を提供する。これらの特徴は特定化した内部構造の隣接
セルがパッド特定領域を持つ相補形の並列行に配置され
るCMOS入力／出力セル・アーキテクチャの使用によって
得ることができる。
ッド寸法、入力／出力回路機能、出力回路電流ドライブ
能力及び出力回路電圧処理能力について相当大きなフレ
キシビリティを与える一方、ゲート・アレイ・タイプの
集積回路の製造周期を短く保持するゲート・アレイ設計
を提供する。これらの特徴は特定化した内部構造の隣接
セルがパッド特定領域を持つ相補形の並列行に配置され
るCMOS入力／出力セル・アーキテクチャの使用によって
得ることができる。
第１図は、典型的なパッドを持つ１行のI/Oセルのセグ
メントを表わす図、 第２図は、この発明に従って行われるチップI/Oパッド
・アーキテクチャの略図、 第３図は、代表的内部構造を示すI/Oアーキテクチャの
行の中から３セルをとった平面図、 第４図は、高電圧カスケード接続I/Oドライバ回路の略
図である。 図中、１……セル、3,4……並列行、16〜19……パッ
ド、22/23……ｎ形ソース／ドレイン領域、24……ゲー
ト電極。
メントを表わす図、 第２図は、この発明に従って行われるチップI/Oパッド
・アーキテクチャの略図、 第３図は、代表的内部構造を示すI/Oアーキテクチャの
行の中から３セルをとった平面図、 第４図は、高電圧カスケード接続I/Oドライバ回路の略
図である。 図中、１……セル、3,4……並列行、16〜19……パッ
ド、22/23……ｎ形ソース／ドレイン領域、24……ゲー
ト電極。
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 999999999 シンバイオス・ロジック・インコーポレ イテッド アメリカ合衆国 コロラド州 80525 フォート コリンズ ダンフィールド コート 2001 (72)発明者 ハロルド エス．クラーフツ アメリカ合衆国80525 コロラド フォ ート コリンズ，ネルソン レイン 3243 (56)参考文献 実開 平１−140835（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 H01L 27/118
Claims (10)
- 【請求項１】入出力電気信号を伝送するパッドと半導体
領域を相互接続する金属層とを使用するゲート・アレイ
集積回路であって、前記チップの第１端に沿って置かれ
た第１行の連続隣接する第１の導電形のトランジスタ・
セルと、前記チップの第１端に沿い前記第１行に並列に
置かれた第２行の連続隣接する反対の第２の導電形のト
ランジスタ・セルと、前記第１及び第２のセル間にある
パッド規定領域とを含み、前記第１及び第２の導電形の
トランジスタのゲート電極を、その内部側をドレイン領
域に対応させた環状電極としたゲート・アレイ集積回
路。 - 【請求項２】前記第１及び第２行は、その両端に沿っ
て、関係する行のトランジスタの導電形と反対の導電形
の拡散層の境界が設けられている特許請求の範囲第１項
記載のゲート・アレイ集積回路。 - 【請求項３】前記第１及び第２行が、ゲート・アレイ集
積回路のチップの周囲に沿って存在する特許請求の範囲
第２項記載のゲート・アレイ集積回路。 - 【請求項４】前記パッド規定領域に沿ったパッドの幅は
境界行の個々のセルの幅の４倍乃至20倍の間にある特許
請求の範囲第３項記載のゲート・アレイ集積回路。 - 【請求項５】前記セルは２つのセル端においてソース領
域を共有する電解効果トランジスタから成る特許請求の
範囲第１項記載のゲート・アレイ集積回路。 - 【請求項６】前記２つの端部における共通するソース領
域は第１のゲート電極に応答するチャンネル領域で分離
される特許請求の範囲第５項記載のゲート・アレイ集積
回路。 - 【請求項７】前記電界効果トランジスタ・セルのドレイ
ン領域は第２のゲート電極に対して整列された環状チャ
ンネル領域がその境界となっている特許請求の範囲第６
項記載のゲート・アレイ集積回路。 - 【請求項８】前記第１及び第２の行は両端に沿い関連す
る行のトランジスタの導電形と反対導電形の拡散層の境
界が設けられている特許請求の範囲第７項記載のゲート
・アレイ集積回路。 - 【請求項９】前記ゲート・アレイ集積回路のチップの周
囲に沿って前記第１及び第２の行が存在する特許請求の
範囲第８項記載のゲート・アレイ集積回路。 - 【請求項１０】前記パッド拡散領域に沿ったパッドの幅
は境界行の個々のセル幅の４倍乃至20倍である特許請求
の範囲第９項記載のゲート・アレイ集積回路。
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|---|---|---|---|
| US360,691 | 1989-06-02 | ||
| US07/360,691 US4975758A (en) | 1989-06-02 | 1989-06-02 | Gate isolated I.O cell architecture for diverse pad and drive configurations |
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| JP (1) | JP3125996B2 (ja) |
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| JP3374912B2 (ja) * | 1999-11-19 | 2003-02-10 | 日本電気株式会社 | 半導体集積回路及びその製造方法 |
| JP4942973B2 (ja) * | 2005-09-28 | 2012-05-30 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| US20120241972A1 (en) * | 2011-03-24 | 2012-09-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Layout scheme for an input output cell |
| KR20140023706A (ko) | 2012-08-17 | 2014-02-27 | 에스케이하이닉스 주식회사 | 반도체 장치의 파워 ｔｓｖ |
| US8975919B1 (en) * | 2012-09-21 | 2015-03-10 | Cadence Design Systems, Inc. | Dual row I/O with logic embedded between rows |
| CN109390304B (zh) * | 2018-10-11 | 2024-02-09 | 长鑫存储技术有限公司 | 半导体结构、存储装置、半导体器件及其制造方法 |
| WO2020073901A1 (en) * | 2018-10-11 | 2020-04-16 | Changxin Memory Technologies, Inc. | Semiconductor structure, memory device, semiconductor device and method of manufacturing the same |
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| US3967305A (en) * | 1969-03-27 | 1976-06-29 | Mcdonnell Douglas Corporation | Multichannel junction field-effect transistor and process |
| US4462041A (en) * | 1981-03-20 | 1984-07-24 | Harris Corporation | High speed and current gain insulated gate field effect transistors |
| JPS593950A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | ゲ−トアレイチツプ |
| US4602270A (en) * | 1985-05-17 | 1986-07-22 | United Technologies Corporation | Gate array with reduced isolation |
| JPH06105757B2 (ja) * | 1987-02-13 | 1994-12-21 | 富士通株式会社 | マスタ・スライス型半導体集積回路 |
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1989
- 1989-06-02 US US07/360,691 patent/US4975758A/en not_active Expired - Lifetime
-
1990
- 1990-05-31 JP JP02140173A patent/JP3125996B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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