JPS63179544A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS63179544A JPS63179544A JP1209387A JP1209387A JPS63179544A JP S63179544 A JPS63179544 A JP S63179544A JP 1209387 A JP1209387 A JP 1209387A JP 1209387 A JP1209387 A JP 1209387A JP S63179544 A JPS63179544 A JP S63179544A
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- JP
- Japan
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- buffer
- transistor
- substrate
- buffer transistor
- potential
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 238000009792 diffusion process Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 description 7
- 239000002184 metal Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
Landscapes
- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特にゲートアレイ
方式で設計される半導体集積回路装置に関する。
方式で設計される半導体集積回路装置に関する。
従来のゲートアレイ方式による半導体集積回路装置では
、ゲートアレイの下地に標準化されたトランジスタが予
め設計されて配置されている。例えば、第２図に示す様
に、バッファトランジスタ１１及びバッファ以外のトラ
ンジスタ１２は同一のＰ型半導体基板１３の上に構成さ
れており、バッファトランジスタ１１の基板電位とバッ
ファ以外のトランジスタ１２の基板電位とは同電位にな
り、バッファトランジスタ用グランド（ＧＮＤ）線１７
とバッファ以外のトランジスタ用グランド（ＧＮＤ）線
１６とを金属配線工程で分離して供゛給してもＰ型半導
体基板１３で接続されるように構成されている。なお、
同図において、１４はＮ型半導体領域、１５はＰ型半導
体領域、１８は電源（ＶＤＤ）線、１９はゲート金属層
、２０は配線層、２１は絶縁層、及び２４は酸化膜であ
る。
、ゲートアレイの下地に標準化されたトランジスタが予
め設計されて配置されている。例えば、第２図に示す様
に、バッファトランジスタ１１及びバッファ以外のトラ
ンジスタ１２は同一のＰ型半導体基板１３の上に構成さ
れており、バッファトランジスタ１１の基板電位とバッ
ファ以外のトランジスタ１２の基板電位とは同電位にな
り、バッファトランジスタ用グランド（ＧＮＤ）線１７
とバッファ以外のトランジスタ用グランド（ＧＮＤ）線
１６とを金属配線工程で分離して供゛給してもＰ型半導
体基板１３で接続されるように構成されている。なお、
同図において、１４はＮ型半導体領域、１５はＰ型半導
体領域、１８は電源（ＶＤＤ）線、１９はゲート金属層
、２０は配線層、２１は絶縁層、及び２４は酸化膜であ
る。
上述した従来のゲートアレイ方式の半導体集積回路装置
では、バッファトランジスタのＧＮＤ線とバッファ以外
のトランジスタのＧＮＤ線とがＰ型半導体基板を通して
つながって構成されている。
では、バッファトランジスタのＧＮＤ線とバッファ以外
のトランジスタのＧＮＤ線とがＰ型半導体基板を通して
つながって構成されている。
また、バッファトランジスタはバッファ以外のトランジ
スタに比べて駆動能力を高くするために、トランジスタ
のチャネル幅が大きく設計されている。このため、バッ
ファトランジスタのスイッチング時に於いてはバッファ
トランジスタのＧＮＤ線に電流が流れ、このＧＮＤ線の
保有抵抗によりＧＮＤ線の電位が上昇する。それにより
、バッファトランジスタの基板と共有しているバッファ
以外のトランジスタに於いては、ＧＮＤ線の電位の上昇
によりその論理閾値電圧が高くなり、プロセス変動等に
よってウェハー１枚当りの良品歩留りが低下する。また
、設計によっては従来の下地構成では設計値の論理閾値
電圧の範囲からずれてゲートアレイで設計したい回路を
設計できなくなってしまう問題がある。
スタに比べて駆動能力を高くするために、トランジスタ
のチャネル幅が大きく設計されている。このため、バッ
ファトランジスタのスイッチング時に於いてはバッファ
トランジスタのＧＮＤ線に電流が流れ、このＧＮＤ線の
保有抵抗によりＧＮＤ線の電位が上昇する。それにより
、バッファトランジスタの基板と共有しているバッファ
以外のトランジスタに於いては、ＧＮＤ線の電位の上昇
によりその論理閾値電圧が高くなり、プロセス変動等に
よってウェハー１枚当りの良品歩留りが低下する。また
、設計によっては従来の下地構成では設計値の論理閾値
電圧の範囲からずれてゲートアレイで設計したい回路を
設計できなくなってしまう問題がある。
本発明はゲートアレイ方式の半導体集積回路装置におい
て、バッファトランジスタの基板電位とバッファ以外の
トランジスタの基板電位とを分離する拡散層を設けた構
成である。
て、バッファトランジスタの基板電位とバッファ以外の
トランジスタの基板電位とを分離する拡散層を設けた構
成である。
次に、本発明の実施例について図面を参照して説明する
。
。
本発明の一実施例を示す第１図を参照すると、半導体集
積回路装置はバッファトランジスタ１１とバッファ以外
のトランジスタ１２とを有しており、バッファトランジ
スタ１１にバッファトランジスタ用基板２２が設けられ
ており、さらにバッファ以外のトランジスタ１２のＰ型
半導体基板１３とバッファトランジスタ用基板２２とを
分離する拡散層２３がバッファトランジスタ用基板２２
を囲む形で構成される。なお、同図中、第２図と同一構
成要素は同一参照数字により示す。
積回路装置はバッファトランジスタ１１とバッファ以外
のトランジスタ１２とを有しており、バッファトランジ
スタ１１にバッファトランジスタ用基板２２が設けられ
ており、さらにバッファ以外のトランジスタ１２のＰ型
半導体基板１３とバッファトランジスタ用基板２２とを
分離する拡散層２３がバッファトランジスタ用基板２２
を囲む形で構成される。なお、同図中、第２図と同一構
成要素は同一参照数字により示す。
この構成によれば、従来のゲートアレイ方式の半導体集
積回路装置のチップサイズを変えることなく、バッファ
トランジスタ用基板２２が用意されたことにより、バッ
ファトランジスタ１１の基板電位とバッファ以外のトラ
ンジスタ１２の基板電位とを分離し、それによりバッフ
ァトランジスタ１１のスイッチング時に多くの電流が流
れてバッファトランジスタ用ＧＮＤ線１７の保有抵抗に
より、バッファトランジスタ用ＧＮＤ線１７の電位が上
昇したとしてもバッファ以外のトランジスタ１２の論理
閾値電圧は設計値通りの論理閾値電圧と同一にすること
ができる。
積回路装置のチップサイズを変えることなく、バッファ
トランジスタ用基板２２が用意されたことにより、バッ
ファトランジスタ１１の基板電位とバッファ以外のトラ
ンジスタ１２の基板電位とを分離し、それによりバッフ
ァトランジスタ１１のスイッチング時に多くの電流が流
れてバッファトランジスタ用ＧＮＤ線１７の保有抵抗に
より、バッファトランジスタ用ＧＮＤ線１７の電位が上
昇したとしてもバッファ以外のトランジスタ１２の論理
閾値電圧は設計値通りの論理閾値電圧と同一にすること
ができる。
以上説明したように本発明によれば、バッファトランジ
スタの基板電位とバッファ以外のトランジスタの基板電
位とを分離する拡散層をバッファトランジスタ用基板を
囲む形で設けることにより、バッファトランジスタの基
板電位とバッファ以外のトランジスタの基板電位とを別
々にすることが可能であり、さらにバッファトランジス
タのＧＮＤ線とバッファ以外のトランジスタのＧＮＤ線
とを金属配線工程で別々に供給すれば、トランジスタの
設計変更なしに一定の論理閾値電圧が得られる。特に、
ゲートアレイ方式による設計の場合は、金属配線工程だ
けの変更で論理閾値電圧が一定となるため、設計が容易
になり設計工数の削減を図ることができる。
スタの基板電位とバッファ以外のトランジスタの基板電
位とを分離する拡散層をバッファトランジスタ用基板を
囲む形で設けることにより、バッファトランジスタの基
板電位とバッファ以外のトランジスタの基板電位とを別
々にすることが可能であり、さらにバッファトランジス
タのＧＮＤ線とバッファ以外のトランジスタのＧＮＤ線
とを金属配線工程で別々に供給すれば、トランジスタの
設計変更なしに一定の論理閾値電圧が得られる。特に、
ゲートアレイ方式による設計の場合は、金属配線工程だ
けの変更で論理閾値電圧が一定となるため、設計が容易
になり設計工数の削減を図ることができる。
第１図は本発明の一実施例を示す断面図、第２図は従来
例を示す断面図である。 １１・・・バッファトランジスタ、１２川バツフア以外
のトランジスタ、１３・・・Ｐ型半導体基板、１６・・
・バッファ以外のトランジスタ用ＧＮＤｉ、１７・・・
バッファトランジスタ用ＧＮＤ線、２２・・・バッファ
トランジスタ用基板、２３・・・拡散層。
例を示す断面図である。 １１・・・バッファトランジスタ、１２川バツフア以外
のトランジスタ、１３・・・Ｐ型半導体基板、１６・・
・バッファ以外のトランジスタ用ＧＮＤｉ、１７・・・
バッファトランジスタ用ＧＮＤ線、２２・・・バッファ
トランジスタ用基板、２３・・・拡散層。
Claims (1)
- ゲートアレイ方式の半導体集積回路装置において、バッ
ファトランジスタの基板電位とバッファ以外のトランジ
スタの基板電位とを分離する拡散層を設けたことを特徴
とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1209387A JPS63179544A (ja) | 1987-01-20 | 1987-01-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1209387A JPS63179544A (ja) | 1987-01-20 | 1987-01-20 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63179544A true JPS63179544A (ja) | 1988-07-23 |
Family
ID=11795957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1209387A Pending JPS63179544A (ja) | 1987-01-20 | 1987-01-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63179544A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5311048A (en) * | 1990-08-21 | 1994-05-10 | Hitachi, Ltd. | Semiconductor integrated circuit device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60130138A (ja) * | 1983-12-16 | 1985-07-11 | Toshiba Corp | 半導体集積回路装置 |
-
1987
- 1987-01-20 JP JP1209387A patent/JPS63179544A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60130138A (ja) * | 1983-12-16 | 1985-07-11 | Toshiba Corp | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5311048A (en) * | 1990-08-21 | 1994-05-10 | Hitachi, Ltd. | Semiconductor integrated circuit device |
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