JPH041509B2 - - Google Patents
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- JPH041509B2 JPH041509B2 JP6719983A JP6719983A JPH041509B2 JP H041509 B2 JPH041509 B2 JP H041509B2 JP 6719983 A JP6719983 A JP 6719983A JP 6719983 A JP6719983 A JP 6719983A JP H041509 B2 JPH041509 B2 JP H041509B2
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- electrode
- substrate
- gate electrode
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- 239000000758 substrate Substances 0.000 claims description 16
- 239000012535 impurity Substances 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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- Microelectronics & Electronic Packaging (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
この発明はトランジスタ装置に関するものであ
る。
る。
MOSトランジスタは、動作を安定させるため、
基板の電位を一定（通常は接地電位）にしておく
必要がある。このため、単一のMOSトランジス
タで精度よく交流電源を制御するのは困難であ
る。交流電源を精度よく制御するためには、複数
のトランジスタを用いて回路を構成する必要があ
るが、このようにすると装置が大形化するという
問題を生じる。
基板の電位を一定（通常は接地電位）にしておく
必要がある。このため、単一のMOSトランジス
タで精度よく交流電源を制御するのは困難であ
る。交流電源を精度よく制御するためには、複数
のトランジスタを用いて回路を構成する必要があ
るが、このようにすると装置が大形化するという
問題を生じる。
この発明は、装置を大形化することなく交流電
源の制御をしうるトランジスタ装置の提供をその
目的とする。
源の制御をしうるトランジスタ装置の提供をその
目的とする。
この発明は、Ｎ形およびＰ形のいずれかの基板
内に他方の形のウエルが複数個形成され、それぞ
れのウエル内に基板と同じ形の第１の不純物領域
が形成され、さらにこの第１の不純物領域内にそ
のウエルと同じ形の第２の不純物領域が形成され
ており、各ウエルの上の基板面部分において、そ
のウエルと接続する第１の電極が形成されている
とともに、この第１の電極に隣接する部分に、そ
のウエルおよびそのウエル内の第１、第２の不純
物領域にまたがるようにゲート酸化膜を介してゲ
ート電極が形成されており、さらにこのゲート電
極に隣接する部分に、一端が他のウエルの第１お
よび第２の不純物領域にまたがつて接続され中間
部が基板に接続されている共通電極の他端がその
ウエルの第１および第２の不純物領域にまたがつ
て接続された状態で形成されており、そのウエル
のゲート電極と他のウエルのゲート電極とが共通
ゲート電極化されていることを特徴とするトラン
ジスタ装置をその要旨とするものである。
内に他方の形のウエルが複数個形成され、それぞ
れのウエル内に基板と同じ形の第１の不純物領域
が形成され、さらにこの第１の不純物領域内にそ
のウエルと同じ形の第２の不純物領域が形成され
ており、各ウエルの上の基板面部分において、そ
のウエルと接続する第１の電極が形成されている
とともに、この第１の電極に隣接する部分に、そ
のウエルおよびそのウエル内の第１、第２の不純
物領域にまたがるようにゲート酸化膜を介してゲ
ート電極が形成されており、さらにこのゲート電
極に隣接する部分に、一端が他のウエルの第１お
よび第２の不純物領域にまたがつて接続され中間
部が基板に接続されている共通電極の他端がその
ウエルの第１および第２の不純物領域にまたがつ
て接続された状態で形成されており、そのウエル
のゲート電極と他のウエルのゲート電極とが共通
ゲート電極化されていることを特徴とするトラン
ジスタ装置をその要旨とするものである。
すなわち、このようにすることにより、装置を
大形化することなく交流電源の制御をしうるよう
になる。
大形化することなく交流電源の制御をしうるよう
になる。
つぎに、この発明を実施例にもとづいて詳しく
説明する。
説明する。
第１図はこの発明の一実施例のＮチヤネル
MOSトランジスタ装置の構成図である。図にお
いて、１はＰ形基板、２，２′はN-ウエル、３，
３′はそれらのウエル２，２′内に形成されたＰ領
域、４，４′はそのＰ領域３，３′内に形成された
N+領域である。これらのウエル２，２′上の基板
面部分には、そのウエル２，２′と接続する電極
５，５′が形成され、またそのウエル２，２′のＰ
領域３，３′およびN+領域４，４′ならびにその
ウエル２，２′にまたがるゲート電極６，６′がゲ
ート酸化膜を介して形成され、さらに共通電極７
の端部が次のように取付けられている。すなわ
ち、共通電極７は、一端が他方のウエル２′（２）
のＰ領域３′（３）およびN+領域４′（４）にま
たがつて接続され、中間部が基板１に接続されて
おり、他端がそのウエル２（２′）のＰ領域３
（３′）およびN+領域４（４′）にまたがつて接続
されている。上記ゲート電極６，６′は、リード
線８によつて共通電極化されている。６０はその
共通端子である。
MOSトランジスタ装置の構成図である。図にお
いて、１はＰ形基板、２，２′はN-ウエル、３，
３′はそれらのウエル２，２′内に形成されたＰ領
域、４，４′はそのＰ領域３，３′内に形成された
N+領域である。これらのウエル２，２′上の基板
面部分には、そのウエル２，２′と接続する電極
５，５′が形成され、またそのウエル２，２′のＰ
領域３，３′およびN+領域４，４′ならびにその
ウエル２，２′にまたがるゲート電極６，６′がゲ
ート酸化膜を介して形成され、さらに共通電極７
の端部が次のように取付けられている。すなわ
ち、共通電極７は、一端が他方のウエル２′（２）
のＰ領域３′（３）およびN+領域４′（４）にま
たがつて接続され、中間部が基板１に接続されて
おり、他端がそのウエル２（２′）のＰ領域３
（３′）およびN+領域４（４′）にまたがつて接続
されている。上記ゲート電極６，６′は、リード
線８によつて共通電極化されている。６０はその
共通端子である。
この発明にかかるトランジスタ装置では、鎖線
で囲まれた部分Ａ，Ｂがそれぞれ独立したMOS
トランジスタとなつており、それぞれのトランジ
スタＡ，Ｂは、図にみるように絶縁分離されてい
る。なお、電極５，５′の下側のウエル２，２′の
部分には、その電極５，５′とシリコンとの抵抗
を抵下させるためのN+拡散層１０，１０′が形成
されている。上記のN-ウエル２，２′は、それぞ
れMOSトランジスタＡ，Ｂのドレイン部分とな
つている。上記MOSトランジスタＡ，Ｂにおい
て、１１，１１′がチヤネル形成部分となり、４，
４′がソース部分となる。この部分４，４′は、Ｐ
領域（拡散層）３，３′に埋め込んで形成するこ
とにより、ドレイン部分２，２′からの分離がな
されている。なお、上記共通電極７は、その中間
部において基板１と接続されているが、これはド
レイン２，２′のN-層との逆バイアス状態をつく
るためである。
で囲まれた部分Ａ，Ｂがそれぞれ独立したMOS
トランジスタとなつており、それぞれのトランジ
スタＡ，Ｂは、図にみるように絶縁分離されてい
る。なお、電極５，５′の下側のウエル２，２′の
部分には、その電極５，５′とシリコンとの抵抗
を抵下させるためのN+拡散層１０，１０′が形成
されている。上記のN-ウエル２，２′は、それぞ
れMOSトランジスタＡ，Ｂのドレイン部分とな
つている。上記MOSトランジスタＡ，Ｂにおい
て、１１，１１′がチヤネル形成部分となり、４，
４′がソース部分となる。この部分４，４′は、Ｐ
領域（拡散層）３，３′に埋め込んで形成するこ
とにより、ドレイン部分２，２′からの分離がな
されている。なお、上記共通電極７は、その中間
部において基板１と接続されているが、これはド
レイン２，２′のN-層との逆バイアス状態をつく
るためである。
このように、このＮチヤネルMOSトランジス
タ装置は、分離されたN-ウエル２，２′中に独立
してつくられたMOSトランジスタＡ，Ｂを集積
して構成されている。この回路図を第２図に示
す。図において、６０は共通ゲート電極端子、５
０はトランジスタＡにおける電極５の端子、５
０′はトランジスタＢにおける電極５′の端子であ
る。なお、ＰチヤネルMOSトランジスタの構成
では、第１図のＰとＮとが入れ換わることとな
る。
タ装置は、分離されたN-ウエル２，２′中に独立
してつくられたMOSトランジスタＡ，Ｂを集積
して構成されている。この回路図を第２図に示
す。図において、６０は共通ゲート電極端子、５
０はトランジスタＡにおける電極５の端子、５
０′はトランジスタＢにおける電極５′の端子であ
る。なお、ＰチヤネルMOSトランジスタの構成
では、第１図のＰとＮとが入れ換わることとな
る。
このＮチヤネルMOSトランジスタ装置の動作
について説明する。オフ状態（ゲート電極６，
６′に印加される電圧がトランジスタのしきい値
以下の場合）であつて、電極５に電圧が印加さ
れ、電極５′が接地状態の場合には、トランジス
タＡ，Ｂはオフとなつている。共通電極７はほぼ
接地レベルであるから、トランジスタＡと基板１
（Ｐ形部分）とは逆バイアスされ電流は流れない。
この回路は左右対称であるから電極５と電極５′
とが逆転しても同様である。このオフ状態から、
ゲート電極６，６′にしきい値以上の電圧が印加
されると、オン状態となり電流が、電極５→トラ
ンジスタＡ→共通電極７→トランジスタＢの経路
で流れるようになる。この場合、接地側のトラン
ジスタＢは、PN接合が順バイアスの状態になる
ため、チヤネル部分１１′だけでなく、PN接合
からも電流が流れ、抵抗成分が低下する。
について説明する。オフ状態（ゲート電極６，
６′に印加される電圧がトランジスタのしきい値
以下の場合）であつて、電極５に電圧が印加さ
れ、電極５′が接地状態の場合には、トランジス
タＡ，Ｂはオフとなつている。共通電極７はほぼ
接地レベルであるから、トランジスタＡと基板１
（Ｐ形部分）とは逆バイアスされ電流は流れない。
この回路は左右対称であるから電極５と電極５′
とが逆転しても同様である。このオフ状態から、
ゲート電極６，６′にしきい値以上の電圧が印加
されると、オン状態となり電流が、電極５→トラ
ンジスタＡ→共通電極７→トランジスタＢの経路
で流れるようになる。この場合、接地側のトラン
ジスタＢは、PN接合が順バイアスの状態になる
ため、チヤネル部分１１′だけでなく、PN接合
からも電流が流れ、抵抗成分が低下する。
つぎに、上記ＮチヤネルMOSトランジスタ装
置の製造の一例について説明する。すなわち、第
３図に示すように、N-／P+シリコンエピタキシ
ヤルウエハ１にＰ形分離拡散層１ａを形成する。
１ｂはSiO2膜である。ついで、第４図に示すよ
うに、チヤネルおよびベースとなるＰ層３，３′
を形成し、さらに第５図に示すように、ソースお
よびコンタクト部分のN+層４，４′，１０，１
０′を形成する。そして、ゲート酸化膜、コンタ
クト窓を形成して電極５，５′，６，６′，７を形
成することにより第６図に示すようなＮチヤネル
MOSトランジスタ装置が得られる。
置の製造の一例について説明する。すなわち、第
３図に示すように、N-／P+シリコンエピタキシ
ヤルウエハ１にＰ形分離拡散層１ａを形成する。
１ｂはSiO2膜である。ついで、第４図に示すよ
うに、チヤネルおよびベースとなるＰ層３，３′
を形成し、さらに第５図に示すように、ソースお
よびコンタクト部分のN+層４，４′，１０，１
０′を形成する。そして、ゲート酸化膜、コンタ
クト窓を形成して電極５，５′，６，６′，７を形
成することにより第６図に示すようなＮチヤネル
MOSトランジスタ装置が得られる。
この発明のトランジスタ装置は、以上のように
構成されるため、１チツプ上にそれぞれが分離さ
れた複数のMOSトランジスタが形成でき、それ
らの接続によつて安定した交流制御が可能にな
る。この場合、装置の大形化の問題は生じない。
構成されるため、１チツプ上にそれぞれが分離さ
れた複数のMOSトランジスタが形成でき、それ
らの接続によつて安定した交流制御が可能にな
る。この場合、装置の大形化の問題は生じない。
第１図はこの発明の一実施例の構成図、第２図
はその回路図、第３図ないしは第６図は同じくそ
の製造説明図である。 １…基板、２，２′…ウエル、３，３′…Ｐ領
域、４，４′…N+領域、５，５′…電極、６，
６′…ゲート電極、７…共通電極、９…共通ゲー
ト電極、１０，１０′…N+領域、Ａ，Ｂ…トラン
ジスタ部分。
はその回路図、第３図ないしは第６図は同じくそ
の製造説明図である。 １…基板、２，２′…ウエル、３，３′…Ｐ領
域、４，４′…N+領域、５，５′…電極、６，
６′…ゲート電極、７…共通電極、９…共通ゲー
ト電極、１０，１０′…N+領域、Ａ，Ｂ…トラン
ジスタ部分。
Claims (1)
- １ Ｎ形およびＰ形のいずれかの基板内に他方の
形のウエルが複数個形成され、それぞれのウエル
内に基板と同じ形の第１の不純物領域が形成さ
れ、さらのこの第１の不純物領域内にそのウエル
と同じ形の第２の不純物領域が形成されており、
各ウエルの上の基板面部分において、そのウエル
と接続する第１の電極が形成されているととも
に、この第１の電極に隣接する部分に、そのウエ
ルおよびそのウエル内の第１、第２の不純物領域
にまたがるようにゲート酸化膜を介してゲート電
極が形成されており、さらにこのゲート電極に隣
接する部分に、一端が他のウエルの第１および第
２の不純物領域にまたがつて接続され中間部が基
板に接続されている共通電極の他端がそのウエル
の第１および第２の不純物領域にまたがつて接続
された状態で形成されており、そのウエルのゲー
ト電極と他のウエルのゲート電極とが共通ゲート
電極化されていることを特徴とするトランジスタ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6719983A JPS59193065A (ja) | 1983-04-15 | 1983-04-15 | トランジスタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6719983A JPS59193065A (ja) | 1983-04-15 | 1983-04-15 | トランジスタ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59193065A JPS59193065A (ja) | 1984-11-01 |
| JPH041509B2 true JPH041509B2 (ja) | 1992-01-13 |
Family
ID=13337992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6719983A Granted JPS59193065A (ja) | 1983-04-15 | 1983-04-15 | トランジスタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59193065A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115280514A (zh) * | 2020-03-13 | 2022-11-01 | 罗姆股份有限公司 | 半导体器件及其制造方法 |
-
1983
- 1983-04-15 JP JP6719983A patent/JPS59193065A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59193065A (ja) | 1984-11-01 |
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