JPH0255953B2 - - Google Patents

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JPH0255953B2
JPH0255953B2 JP60234817A JP23481785A JPH0255953B2 JP H0255953 B2 JPH0255953 B2 JP H0255953B2 JP 60234817 A JP60234817 A JP 60234817A JP 23481785 A JP23481785 A JP 23481785A JP H0255953 B2 JPH0255953 B2 JP H0255953B2
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Tokyo Shibaura Electric Co Ltd
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Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置に係り、特にいわゆるくし
形構造の絶縁ゲート電界効果トランジスタを有す
る半導体装置に関する。
〔発明の技術的背景とその問題点〕
従来のCMOS半導体装置における電極取り出
し部におけるＰチヤンネルの出力バツフアトラン
ジスタを第３図、第４図に示す。半導体基板２上
にはゲート絶縁膜４を介してゲート電極配線層６
が形成されている。ゲート電極配線層６の平面形
状は第３図に示すように垂直ライン状であり、か
つジグザグ形状をしている。ゲート電極配線層６
はコンタクト８を介して配線層１０に接続されて
いる。ゲート絶縁膜４をマスクとした不純物領域
１２，１４が半導体基板２表面に形成され、不純
物領域１２，１４下の半導体基板２表面はチヤネ
ル領域となつている。
半導体基板２上のフイールド絶縁膜１６を介し
てソース電極配線層１８およびドレイン電極配線
層２０が形成されている。ソース電極配線層１８
およびドレイン電極配線層２０は共にくし形形状
をしており、そのくし形形状部分が互いに噛み合
うように対置されている。ソース電極配線層１８
は電極パツド（図示せず）に接続されており、ド
レイン電極配線層２０は出力パツド（図示せず）
に接続されている。ソース電極配線層１８はコン
タクト２２を介して不純物領域１２に接続されて
いる。ドレイン電極配線層２０はコンタクト２４
を介して不純物領域１４に接続されている。
かかる従来の半導体装置においては、電流は電
源パツドからソース電極配線層１８に流れ込み、
ソース電極配線層１８のくし形の凸形状部１８ａ
の各コンタクト２２に流れ込む。コンタクト２２
に流れ込んだ電流は不純物領域１２から、ゲート
電極配線層６下のチヤネルを通つて周囲の不純物
領域１４に流れ込み、コンタクト２４からドレイ
ン電極配線層２０のくし形の凸形状部２０ａに流
れ出す。流れ出した電流は凸形状部２０ａを流
れ、ドレイン電極配線層２０から出力パツドに流
れ出す。
従来の半導体装置では電流がこのように流れる
ため、ソース電極配線層１８の電源パツドに近い
領域のコンタクト２２およびドレイン電極配線層
２０の出力パツドに近い領域のコンタクト２４に
は大きな電流が集中し、エレクトロマイグレーシ
ヨン現象が発生するという問題があつた。電極配
線層１８，２０の厚さは配線部分よりコンタクト
部分の段差部分が特に薄くなつているため、大き
な電界が集中すると、その薄い部分でアルミニウ
ムのマイグレーシヨン現象（電子の移動）が起こ
りコンタクト部２２，２４と電極配線層１８，２
０とが電気的に分離された断線状態となる。ひと
つのコンタクトの抵抗が大きくなつたり、断線し
たりすると、その分の電流が他のコンタクトに流
れ、そのコンタクトも不良状態となる。そして時
間とともに出力電流が減少し最終的には完全断線
状態になつてしまう。
このように配線層のアルミニウムのエレクトロ
マイグレーシヨン現象は大電流が流れる電極取り
出し部において信頼性上大きな問題となつてい
た。
かかるアルミニウムのエレクトロマイグレーシ
ヨン現象を防止するためには、ソース電極配線層
１８およびドレイン電極配線層２０の凸形状部１
８ａ，２０ａを十分な電流を流すことができるよ
うに幅広にしなくてはならない。幅広にすればそ
れだけ出力バツフアの両トランジスタのエリア面
積が増大し、チツプサイズが大きくなり、コスト
アツプになるという問題があつた。
〔発明の目的〕
本発明は上記事情を考慮してなされたもので、
チツプサイズを大きくすることなく特定部分に電
流が集中せずアルミニウムのエレクトロマイグレ
ーシヨンを抑制し、寿命の長い信頼性ある半導体
装置を提供することを目的とする。
〔発明の概要〕
上記目的を達成するために本発明による半導体
装置は、ソース電極配線層およびドレイン電極配
線層の凸形状部の基部を拡大し、噛み合わすこと
により、全体のチツプサイズを大きくすることな
く、大きな電流が流れる部分の電極配線層を幅広
にしたことを特徴とする。
またゲート電極配線層により分離された不純物
領域の各島状領域は、ソース電極配線層およびド
レイン電極配線層が接続されたコンタクト近傍の
部分が幅広であることが望ましい。
またコンタクトはソース電極配線層およびドレ
イン電極配線層の凸形状部の基部に近くなるほど
大きく形成されることが望ましい。
さらに、ゲート電極配線層はジグザグ形状をし
ており、このジグザグ形状は、ゲート電極配線層
下のチヤネル領域により分離された島状領域の面
積がソースおよびドレイン電極配線層の凸形状部
の基部に近くなる程大きくするように変化するピ
ツチで形成されていることが望ましい。
〔発明の実施例〕
本発明の一実施例によるCMOS半導体装置の
Ｐチヤンネル出力バツフアトランジスタを第１
図、第２図に示す。なお、ｎチヤンネルの出力バ
ツフアトランジスタは第１図、第２図と対称的な
構成であるため図示を省略した。例えばＮ型の半
導体基板５２上には、例えば窒化膜からなるゲー
ト絶縁膜５４を介して例えばポリシリコンからな
るゲート電極配線層５６が形成されている。ゲー
ト電極配線層５６の平面形状は第１図に示すよう
に従来と同様に垂直ライン状であり、ジグザグ形
状をし曲がり角が鈍角になつているため、ゲート
電極配線層５６が同一面積において長くでき、電
流をより多く取る事ができる。複数のゲート電極
配線層５６はコンタクト５８を介して配線層６０
に接続されている。
また半導体基板５２表面にはｐ型の不純物領域
６２，６４が形成されている。この不純物領域６
２，６４はゲート絶縁膜５４のパターンマスクと
して自己整合的に形成されており、ゲート絶縁膜
５４下の半導体基板５２の表面はｐチヤネル領域
となつている。すなわちゲート絶縁膜５４下のｐ
チヤネル領域により島状の不純物領域６２，６４
に分離されたことになる。不純物領域６２はドレ
イン領域となり、不純物領域６４はソース領域と
なる。
半導体基板５２上のフイールド絶縁膜６６を介
してソース電極配線層６８およびドレイン電極配
線層７０が形成されている。ソース電極配線層６
８およびドレイン電極配線層７０は共に基部が拡
大した複数の凸形状部６８ａ，７０ａを有してお
り、これら凸形状部６８ａと凸形状部７０ａが互
いに噛み合うように対置されている。従来と異な
り凸形状部６８ａ，７０ａが基部に近くなるほど
幅広になつている点に特徴がある。
従来と同様、ソース電極配線層６８は電源パツ
ド（図示せず）に接続されており、ドレイン電極
配線層７０は出力パツド（図示せず）に接続され
ている。
ソース電極配線層６８はコンタクト７２を介し
てソース領域６２に接続されている。またドレイ
ン電極配線層７０はコンタクト７４を介してドレ
イン領域７４に接続されている。コンタクト７２
はソース電極配線層６８の凸形状部６８ａの基部
に近くなるほどその平面形状が大きくなつてい
る。またコンタクト７４もドレイン電極配線層７
０の凸形状部７０ａの基部に近くなるほどその平
面形状が大きくなつている。
本実施例によれば、電流は電源パツドからソー
ス電極配線層６８に流れ込み、基部が幅広の凸形
状部６８ａに流れ、各コンタクト７２に流れ込
む。このとき凸形状部６８ａの基部付近は先端よ
りも多くの電流が流れる。これは基部付近ほど多
くのコンタクトに流れ込む電流流れ、先端付近に
なればほとんどの電流はすでにその前にあるコン
タクトに流れ込んでいるからである。本実施例で
はより多くの電流が流れる凸形状部６８ａの基部
が幅広になつているので、従来のように電流が集
中することなく、アルミニウムのエレクトロマイ
グレーシヨン現象の発生を防止できる。
コンタクト７２に流れ込んだ電流はソース領域
６２から、ゲート電極配線層５６下のｐチヤネル
領域を通つて周囲のドレイン領域６４に流れ込
む。
ドレイン領域６４に流れ込んだ電流はコンタク
トを介してドレイン電極配線層７０の凸形状部７
０ａに流れ出す。流れ出した電流は凸形状部７０
ａを流れ、ドレイン電極配線層７０から出力パツ
ドに流れ出す。このとき凸形状部７０ａの基部付
近は先端よりも多くの電流が流れる。これは基部
付近ほど多くのコンタクトから流れ出した電流が
流れるからである。本実施例ではより多くの電流
が流れる凸形状部７０ａの基部が幅広になつてい
るので、従来のように基部付近のコンタクトに電
流が集中することなく、アルミニウムのエレクト
ロマイグレーシヨン現象の発生を防止できる。
このように本実施例では凸形状部の基部のコン
タクトに電流が集中することがないのでアルミニ
ウムのエレクトロマイグレーシヨン現象の発生を
防止できる。また、ドレイン電極配線層およびソ
ース電極配線層の凸形状部が噛み合うような形状
になつているので、凸形状部の基部を幅広にして
も全体的なチツプ面積を増大させることがない。
またコンタクトの平面形状も凸形状部の基部に行
くほど大きくなつているので、基部を幅広にして
もソース領域とドレイン領域のコンタクト間の距
離が長くならず、これらコンタクト間を流れる電
流の抵抗を大きくすることがない。
本発明は上記実施例に限定されず種々の変形が
可能である。例えば上記実施例では凸形状部の幅
が連続的に変化するように形成されているが、幅
が断続的に変化するように階段状の平面形状にし
てもよい。さらにコンタクトの平面形状を上記実
施例のように変えることなく、同一の大きさとし
てもよい。さらにゲート電極配線層は従来のよう
に直角のジグザグ形状でもよく、またジグザグ形
状にすることなく直線形状でもよい。
またゲート絶縁膜は窒化膜に限らず酸化膜でも
よい。さらに上記実施例はCMOSであつたが、
NMOSにもPMOSにも本発明を適用できること
はいうまでもない。
〔発明の効果〕
以上の通り本発明によればチツプサイズを大き
くすることなく、特定部分に電流が集中しないよ
うに構成することができる。したがつてアルミニ
ウムのエレクトロマイグレーシヨン現象等により
配線層が劣化して断線状態に至ることなく、信頼
性が向上できる。
【図面の簡単な説明】
第１図は本発明の一実施例による半導体装置の
平面図、第２図は同半導体装置のＡ−Ａ線断面
図、第３図は従来の半導体装置の平面図、第４図
は同半導体装置のＢ−Ｂ線断面図である。 ２，５２……半導体基板、４，５４……ゲート
絶縁膜、６，５６……ゲート電極配線層、８，５
８……コンタクト、１０，６０……配線層、１
２，６２……ソース領域、１４，６４……ドレイ
ン領域、１６，６６……フイールド絶縁膜、１
８，６８……ソース電極配線層、１８ａ，６８ａ
……凸形状部、２０，７０……ドレイン電極配線
層、２０ａ，７０ａ……凸形状部、２２，７２…
…コンタクト、２４，７４……コンタクト。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体基板と、 この半導体基板上にフイールド絶縁膜を介して
    形成され、基部が拡大した複数の凸形状部を有す
    る第１の電極配線層と、 前記半導体基板上に前記フイールド絶縁膜を介
    して形成され、前記第１の電極配線層の凸形状部
    間の凹部にかみ合う、基部が拡大した複数の凸形
    状部を有する第２の電極配線層と、 前記半導体基板上に薄いゲート絶縁膜を介して
    形成され、前記第１の電極配線層および前記第２
    の電極配線層の凸形状部を横切る複数条のゲート
    電極配線層と、 前記第１の電極配線層および前記第２の電極配
    線層の凸形状部下を含む前記半導体基板表面に形
    成され、前記ゲート電極配線層下の前記半導体基
    板表面に形成されたチヤネル領域により複数の島
    状領域に分離された不純物領域とを備え、 前記第１の電極配線層に前記不純物領域の島状
    領域がひとつおきに第１のコンタクトを介してそ
    れぞれ接続され、前記第２の電極配線層に前記不
    純物領域の残りの島状領域が第２のコンタクトを
    介してそれぞれ接続されたことを特徴とする半導
    体装置。 ２ 特許請求の範囲第１項記載の装置において、
    前記不純物領域の各島状領域は、前記第１の電極
    配線層および前記第２の電極配線層が接続された
    前記第１のコンタクトおよび前記第２のコンタク
    ト近傍の部分が幅広であることを特徴とする半導
    体装置。 ３ 特許請求の範囲第１項又は第２項記載の装置
    において、前記第１のコンタクトは前記第１の電
    極配線層の凸形状部の基部に近くなるほど大きく
    形成され、前記第２のコンタクトは前記第２の電
    極配線層の凸形状部の基部に近くなるほど大きく
    形成されていることを特徴とする半導体装置。 ４ 特許請求の範囲第１項乃至第３項のいずれか
    に記載の装置において、前記ゲート電極配線層は
    ジグザグ形状をしており、このジグザグ形状は、
    前記チヤネル領域により分離された島状領域の面
    積が前記第１及び第２の電極配線層の凸形状部の
    基部に近くなる程大きくなるように変化するピツ
    チで形成されていることを特徴とする半導体装
    置。
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JP2009016686A (ja) * 2007-07-06 2009-01-22 Toshiba Corp 高周波用トランジスタ
JP2009044085A (ja) * 2007-08-10 2009-02-26 Mitsumi Electric Co Ltd Ｍｏｓトランジスタ及びこれを用いた半導体集積回路装置
JP5656644B2 (ja) * 2008-12-19 2015-01-21 株式会社アドバンテスト 半導体装置、半導体装置の製造方法およびスイッチ回路

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