JPH09307103A - 複合型半導体装置とその製造方法 - Google Patents

複合型半導体装置とその製造方法

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JPH09307103A
JPH09307103A JP8120211A JP12021196A JPH09307103A JP H09307103 A JPH09307103 A JP H09307103A JP 8120211 A JP8120211 A JP 8120211A JP 12021196 A JP12021196 A JP 12021196A JP H09307103 A JPH09307103 A JP H09307103A
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terminal
semiconductor device
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electrical contact
composite
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Mitsuzo Sakamoto
光造 坂本
Tomio Yamada
富男 山田
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Hitachi Ltd
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Abstract

(57)【要約】 【課題】負電圧がドレインに印加されても負方向ドレイ
ン電流を抑制して素子の破壊を防止する負電圧保護回路
内蔵の複合型パワーＭＯＳＦＥＴにおいて、低オン抵抗
化を図ることと単体パワーＭＯＳＦＥＴとのピン互換性
を保つこと。 【解決手段】縦型パワーＭＯＳＦＥＴ２４と縦型パワー
ＭＯＳＦＥＴ２５を直列に逆方向接続し、パワーＭＯＳ
ＦＥＴ２４上にソースパッド１９を設け、パワーＭＯＳ
ＦＥＴ２５上にドレインパッド２０を設け、さらに半導
体チップ１８の裏面にはドレイン端子１３、ソース端子
１４、ゲート端子１１と独立で厚さが５０μｍ以上の導
電板２９を設けた。また、ボンディング工程を容易に行
なうため、前記導電板２９と接続されているダミー端子
１２をドレイン端子、ソース端子、ゲート端子と接続し
た状態でモールド３０により封じを行ない、ダミー端子
とドレイン端子、ソース端子、ゲート端子との分離を行
なう製造方法を用いた。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はパワーＭＯＳＦＥＴ
を内蔵した複合型半導体装置とその製造方法に係り、特
に、パワーＭＯＳＦＥＴのドレインに印加される電圧が
負になったときの逆方向ドレイン電流を抑制し、素子破
壊を防止することができるバッテリ逆接続保護回路を内
蔵した複合型半導体装置とその製造方法に関する。
【０００２】
【従来の技術】従来の縦型パワーＭＯＳＦＥＴは、例え
ば１９８９年、ジョン・ウイリ・アンド・サン社出版の
ダンカン・Ａ・グラントとジョーン・ゴワラ著の「パワ
ーモスフェッツ」(DUNCAN A. GRANT and JOHN GOWAR, "P
OWER MOSFETS", John Wiley &Sons, Inc., 1989)の第１
４頁〜１６頁および第７４頁に記載されている。縦型パ
ワーＭＯＳＦＥＴのチャネル領域は、ソース拡散層とボ
ディ拡散層を、ゲート酸化膜上の多結晶シリコンゲート
層をマスクにして不純物拡散することにより形成する。
ドレイン電極を半導体チップの裏面に設けると共に、ソ
ース電極を半導体表面にボディと短絡して設けることに
より、ドレイン電流は半導体チップの裏面から半導体チ
ップの表面に向かって縦方向に流れる。このように構成
される縦型パワーＭＯＳＦＥＴは、低損失かつ高耐圧で
二次降伏による破壊がないという特徴を有していること
から、パワースイッチ素子として広く使用されている。
【０００３】
【発明が解決しようとする課題】しかしながら、前述し
た従来の縦型パワーＭＯＳＦＥＴには、構造上ドレイン
とボディとの間に寄生ダイオードが存在する。このた
め、負の電圧がドレインに印加されると、ボディと接続
してあるソース端子からドレイン端子へ過電流が流れ、
素子が破壊するという問題がある。従って、縦型パワー
ＭＯＳＦＥＴをバッテリの逆接続保護が必要とされる車
載用パワースイッチとしては、そのままでは使用できな
いという難点がある。
【０００４】そこで、本発明の目的は、縦型パワーＭＯ
ＳＦＥＴと、負の電圧がドレイン端子に印加されても逆
方向ドレイン電流を抑制して素子の破壊防止を行なうこ
とができる逆接続保護回路とを内蔵し、低オン抵抗化な
らびに小型実装化を図った複合型半導体装置とその製造
方法を提供することにある。
【０００５】また、本発明の他の目的は、従来の単体の
縦型パワーＭＯＳＦＥＴとピン互換性を持たせて使い勝
手の向上を図った複合型半導体装置を提供することにあ
る。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明に係る複合型半導体装置は、少なくとも５
０μｍの厚さを有する導電板上に設けられると共に直列
接続された第１半導体素子および第２半導体素子、例え
ば図１に示した構成で云えば、導電板２９上に直列接続
された第１半導体素子２４および第２半導体素子２５
と、前記第１半導体素子のアクティブ領域２２上に設け
た第１電気的接触面すなわちパッド１９と、前記第２半
導体素子のアクティブ領域２３上に設けた第２電気的接
触面すなわちパッド２０と、前記第１電気的接触面と電
気的に接続された第１端子１４と、前記第２電気的接触
面と電気的に接続された第２端子１３と、前記第１端子
と前記第２端子間の導通状態を制御する第３端子１１と
を少なくとも有することを特徴とするものである。
【０００７】前記複合型半導体装置において、前記第１
半導体素子および第２半導体素子がそれぞれパワーＭＯ
ＳＦＥＴからなる場合、例えば図３に示したように、パ
ワーＭＯＳＦＥＴ２４およびパワーＭＯＳＦＥＴ２５か
らなる場合、前記第１電気的接触面すなわちパッド１９
を第１パワーＭＯＳＦＥＴのソースおよび前記第２電気
的接触面すなわちパッド２０を前記第２パワーＭＯＳＦ
ＥＴのソースとすれば好適である。
【０００８】また、前記第１半導体素子がパワーＭＯＳ
ＦＥＴ、前記第２半導体素子がダイオードからなる場
合、例えば図８に示したように、パワーＭＯＳＦＥＴ２
４とダイオード７０からなる場合、前記第１電気的接触
面すなわちパッド１９を前記パワーＭＯＳＦＥＴのソー
ス、前記第２電気的接触面すなわちパッド２０を前記ダ
イオードのアノードとすればよい。
【０００９】また、前記第１半導体素子がバイポーラト
ランジスタからなる場合、前記第１電気的接触面を前記
バイポーラトランジスタのエミッタとし、前記第２半導
体素子がバイポーラトランジスタ、パワーＭＯＳＦＥ
Ｔ、およびダイオードのいずれか１つとすれば好適であ
る。
【００１０】更に、前記導電板と接触すると共に、前記
第１端子、前記第２端子および前記第３端子とは電位が
独立したダミー端子すなわち図１で云えば、第１端子１
４、第２端子１３、第３端子１１とは電位が独立したダ
ミー端子１２を設けることができる。この場合、前記ダ
ミー端子をオープン状態にすれば好適である。
【００１１】更に、前記ダミー端子が前記第１端子と前
記第２端子と前記第３端子の各リード線より短く構成す
れば好適である。
【００１２】また、前記第１端子と前記第１電気的接触
面との接続を行うために前記第１電気的接触面上に少な
くとも一つ設けた第１バンプ、例えば図６に示すように
第１端子１４とパッド１９との接続を行うためにパッド
１９上に少なくとも一つ設けたバンプ１１６ａと、前記
第２端子と前記第２電気的接触面との接続を行うために
前記第２電気的接触面上に少なくとも一つ設けた第２バ
ンプ、すなわち第２端子１３とパッド２０との接続を行
うためにパッド２０上に少なくとも一つ設けたバンプ１
１６ｂとから構成してもよい。
【００１３】また、前記複合型半導体装置において、前
記第１端子と前記第１電気的接触面との接続のために前
記第１電気的接触面上に少なくとも一つの第１バンプ、
例えば図６に示すように第１端子１４とパッド１９との
接続のためにパッド１９上に少なくとも一つのバンプ１
１６ａを設け、前記第２端子と前記第２電気的接触面と
の接続のために前記第２電気的接触面上に少なくとも一
つの第２バンプ、すなわち第２端子１３とパッド２０と
の接続を行うためにパッド２０上に少なくとも一つのバ
ンプ１１６ｂを設けてもよい。
【００１４】さらに、前記第１半導体素子と前記第２半
導体素子が同一半導体チップ上に形成されていれば好適
である。
【００１５】また更に、前記ダミー端子を絶縁体により
被覆すれば好適である。
【００１６】本発明に係る複合型半導体装置の製造方法
は、同一もしくは別々の半導体チップに形成された第１
半導体素子と第２半導体素子とが直列接続されて構成さ
れ、これら半導体素子が形成された半導体チップを１つ
のパッケージ内に封じする複合型半導体装置の製造方法
であって、前記第１半導体素子のアクティブ領域上に設
けられた第１電気的接触面と電気的に接続された第１端
子、例えば図５で云えば、第１半導体素子であるパワー
ＭＯＳＦＥＴ２４のアクティブ領域２２上に設けられた
パッド１９に電気的に接続された第１端子１４と、前記
第２半導体素子すなわちパワーＭＯＳＦＥＴ２５のアク
ティブ領域２３上に設けられたパッド２０と電気的に接
続された第２端子１３と、前記第１端子と第２端子間の
導通状態を制御する第３端子１１と、これらの端子と電
位的に独立して使用するダミー端子１２とが同一フレー
ムに接続された状態でボンディングワイヤ１５〜１７の
接続を行なう工程と、ボンディングワイヤの接続を行っ
た前記半導体チップをパッケージ内に封じする工程と、
半導体チップをパッケージに封じ後、前記各端子間を接
続している部分の切断を行なう工程と、を少なくとも有
することを特徴とするものである。
【００１７】上記複合型半導体装置の製造方法におい
て、前記各端子間を接続している部分の切断を行なった
後に、例えば図１１に示すように前記ダミー端子１２を
絶縁体３１で被覆する工程を更に追加すれば好適であ
る。
【００１８】また、本発明に係る複合型半導体装置の製
造方法は、同一もしくは別々の半導体チップに形成され
た第１半導体素子と第２半導体素子とが直列接続されて
構成され、これら半導体素子が形成された半導体チップ
を１つのパッケージ内に封じする複合型半導体装置の製
造方法であって、例えば、図６に示すように前記第１半
導体素子２４のアクティブ領域２２上に設けられた第１
電気的接触面１９と電気的に接続する予定の第１端子１
４と、前記第２半導体素子２５のアクティブ領域２３上
に設けられた第２電気的接触面２０と電気的に接続する
予定の第２端子１３と、前記第１端子と第２端子間の導
通状態を制御する制御ゲートに接続する予定の第３端子
１１とが同一フレームに接続された状態で第１および第
２電気的接触面ならびに制御ゲートにそれぞれ少なくと
も一つ設けたバンプ１１６ａ〜１１６ｃにより接続を行
なう工程と、バンプにより接続した前記半導体チップを
パッケージ内に封じする工程と、半導体チップをパッケ
ージに封じ後、前記各端子間を接続している部分の切断
を行なう工程と、を少なくとも有することを特徴とす
る。
【００１９】
【発明の実施の形態】本発明に係る複合型半導体装置の
好適な実施の形態は、少なくとも５０μｍの厚さを有す
る導電板上に設けられ、かつ、直列接続された第１半導
体素子すなわち縦型パワーＭＯＳＦＥＴおよび第２半導
体素子と、縦型パワーＭＯＳＦＥＴのアクティブ領域上
に設けた第１電気的接触面となるパッドと、第２半導体
素子のアクティブ領域上に設けた第２電気的接触面とな
るパッドと、第１電気的接触面と電気的に接続された第
１端子と、第２電気的接触面と電気的に接続された第２
端子と、第１端子と第２端子間の導通状態を制御する第
３端子とを少なくとも有することを特徴とする。すなわ
ち、第１半導体素子の縦型パワーＭＯＳＦＥＴのソース
を複合型半導体装置のソース端子（第１端子）、第２半
導体素子のアクティブ領域上、例えば、縦型パワーＭＯ
ＳＦＥＴのソース或いはダイオードのアノードを複合型
半導体装置のドレイン端子（第２端子）、第１端子と第
２端子間の電流を制御する第３端子を複合型半導体装置
のゲート端子とするこれらの端子を半導体素子の表面に
設けたパッドから取り出した構造であって、単体縦型パ
ワーＭＯＳＦＥＴとピン互換性のある複合型半導体装置
である。このように構成することにより、バッテリ逆接
続保護が可能になると共に、ソース電流が半導体チップ
上のアルミ電極内を横方向に流れることにより生じる電
圧降下を低減でき、オン抵抗の低減が図れる。また、単
体パワーＭＯＳＦＥＴとピン互換性があるので使い勝手
がよい。
【００２０】また、本発明に係る複合型半導体装置の製
造方法の好適な実施の形態は、同一もしくは別々の半導
体チップに形成された第１半導体素子すなわち縦型パワ
ーＭＯＳＦＥＴと第２半導体素子とが直列接続されて構
成され、これら半導体素子が形成された半導体チップを
１つのパッケージ内に封じする複合型半導体装置の製造
方法であって、縦型パワーＭＯＳＦＥＴのアクティブ領
域すなわちソース上に設けられた第１電気的接触面すな
わちパッドと電気的に接続された第１端子と、第２半導
体素子のアクティブ領域上、例えば別の縦型パワーＭＯ
ＳＦＥＴのソースまたはダイオードのアノード上に設け
られた第２電気的接触面すなわちパッドと電気的に接続
された第２端子と、第１端子と第２端子間の導通状態を
制御する第３端子と、これらの端子と電位的に独立して
使用するダミー端子とが同一フレームに接続された状態
でボンディングワイヤの接続を行なう工程と、ボンディ
ングワイヤの接続を行った前記半導体チップをパッケー
ジ内に封じする工程と、半導体チップをパッケージに封
じ後、前記各端子間を接続している部分の切断を行なう
工程と、を少なくとも有することを特徴とする。このよ
うな製造方法とすることにより、各端子の位置関係を固
定した状態でボンディングワイヤの接続を正確かつ容易
に行うことができる。
【００２１】
【実施例】次に、本発明に係る複合型半導体装置及びそ
の製造方法の更に具体的な実施例につき、添付図面を参
照しながら以下詳細に説明する。
【００２２】＜実施例１＞図１は本発明に係る複合型半
導体装置の第１の実施例を示し、（ａ）は平面図、
（ｂ）は同図（ａ）中にＩ−Ｉ線で示した部分の断面図
である。なお、図１は、説明の都合上、モールド３０を
透視した状態で示してある。
【００２３】従来の縦型パワーＭＯＳＦＥＴでは、前述
したように半導体チップの表面にソースパッドとゲート
パッドを設け、半導体チップの裏面にドレイン電極を設
け、半導体裏面のドレイン電極から半導体表面のソース
電極へ縦方向にドレイン電流を流していた。
【００２４】これに対し、本実施例の複合型半導体装置
は、厚さが約１ｍｍの導電板２９上に半導体チップ１８
を配置し、半導体チップ１８中には縦型パワーＭＯＳＦ
ＥＴ２４と縦型パワーＭＯＳＦＥＴ２５が形成してあ
り、パワーＭＯＳＦＥＴ２４のアクティブ領域２２上に
はソースパッド１９、パワーＭＯＳＦＥＴ２５のアクテ
ィブ領域２３上にはドレインパッド２０をそれぞれ形成
し、ドレイン端子とソース端子間のドレイン電流を、ゲ
ート端子１１に印加する電圧により通常の単体パワーＭ
ＯＳＦＥＴと同様に制御することができるように構成さ
れている。
【００２５】この複合型半導体装置の回路構成例を、図
２に示す。なお、この回路に関しては、先に本発明者ら
が出願した特願平６-３１０１５２号に詳しく説明して
ある。図２に示した回路は、パワーＭＯＳＦＥＴ２４と
パワーＭＯＳＦＥＴ２５のドレイン同士を接続して直列
接続し、参照符号５２をゲート端子、５１をソース端
子、５３をドレイン端子としたバッテリ逆接続保護回路
を内蔵したパワーＭＯＳＦＥＴである。ダイオード列６
２と６３はそれぞれパワーＭＯＳＦＥＴ２５と２４のゲ
ート保護ダイオードであり、ダイオード列５９はＭＯＳ
ＦＥＴ５６のゲート保護ダイオードである。本実施例の
複合型半導体装置では、ドレイン端子５３がソース端子
５１より低い電圧になるとＭＯＳＦＥＴ５６がオン状態
となり、パワーＭＯＳＦＥＴ２５を遮断する。このた
め、パワーＭＯＳＦＥＴ２４のドレイン・ソース間に存
在する寄生ダイオードによりドレイン電圧が負になった
ときに過大の負方向ドレイン電流が流れることを抑制で
きる。すなわち、本実施例の複合型半導体装置を用いる
ことにより、車載用パワースイッチに要求されるバッテ
リの逆接続保護が達成できる。なお、本実施例の回路は
ドレイン耐圧をパワーＭＯＳＦＥＴ２４と２５のゲート
耐圧より高い６０Ｖ程度以上にするため、使用する素子
数が多くなっているが、要求されるドレイン耐圧がパワ
ーＭＯＳＦＥＴ２４のゲート・ソース間耐圧と同じで構
わない用途の場合には、パワーＭＯＳＦＥＴ２４とパワ
ーＭＯＳＦＥＴ２５のゲートを直接接続するだけの構成
により、バッテリの逆接続保護を達成可能な複合型半導
体装置が実現できる。この場合、図２における抵抗５
８，６０，６１と、高耐圧ダイオード５７と、ＭＯＳＦ
ＥＴ５６と、ダイオード列５９とが不要となる。
【００２６】図３と図４は、それぞれ図１（ａ）中に示
した平面図のII−II線部分の断面図と、III−III線部分
の断面図である。図３はパワーＭＯＳＦＥＴ２４と２５
の境界の断面図、図４は半導体チップ１８の終端部の断
面図であって、ＭＯＳＦＥＴ５６の断面も示してある。
【００２７】次に、本実施例の複合型半導体装置の製造
方法について、図３および図４を参照して説明する。本
複合型半導体装置は、従来の縦型パワーＭＯＳＦＥＴと
同様のプロセスで形成できる。すなわち、アンチモン又
は砒素を不純物とした抵抗率０．０２Ω・ｃｍ〜０．０
０２Ω・ｃｍ程度の高濃度ｎ型半導体基板１０１上に、
抵抗率１〜２Ω・ｃｍ程度のｎ型エピタキシャル層１０
２を１０μｍ程度形成し、パワーＭＯＳＦＥＴのドレイ
ン耐圧向上のためにドーズ量１×１０15ｃｍ-2程度のｐ
型ウエル拡散層１０３ａと、ＭＯＳＦＥＴ５６のウエル
用にドーズ量１×１０13ｃｍ-2程度のｐ型ウエル拡散層
１０４を形成する。
【００２８】次に、約１μｍ厚のフィールド酸化膜１０
５と約５０ｎｍのゲート酸化膜１０６を形成し、パワー
ＭＯＳＦＥＴ２４と２５用の多結晶シリコンゲート電極
１０７ａとＭＯＳＦＥＴ５６用の多結晶シリコンゲート
電極１０７ｂとを形成する。
【００２９】次に、パワーＭＯＳＦＥＴのゲートとなる
多結晶シリコンゲート層１０７ａをマスクにして深さ２
μｍ、ドーズ量５×１０13ｃｍ-2程度のボディ用ｐ型拡
散層１０８を形成後、ＭＯＳＦＥＴ５６のドレイン耐圧
向上のためにドーズ量５×１０12ｃｍ-2程度の低濃度ｎ
型拡散層１０９を形成する。
【００３０】さらに、多結晶シリコンゲート層１０７ａ
をマスクにして深さ０．４μｍ、ドーズ量１×１０16ｃ
ｍ-2程度のパワーＭＯＳＦＥＴのソース用ｎ型拡散層１
１０ａとＭＯＳＦＥＴ５６のソース・ドレイン用ｎ型拡
散層１１０ｂを形成する。これにより、パワーＭＯＳＦ
ＥＴ部の多結晶シリコンゲート電極１０７ａとｐ型拡散
層１０８とｎ型拡散層１１０ａを自己整合的に形成す
る。
【００３１】次に、ｐ型拡散層１０８とパワーＭＯＳＦ
ＥＴ２４と２５のソース用アルミ電極１１３ａ、１１３
ｂの間をオーミックなコンタクトを取るために、深さ
０．５μｍ、ドーズ量１×１０15ｃｍ-2程度の高濃度ｐ
型拡散層１１１を設ける。絶縁層１１２を形成した後に
絶縁層１１２にコンタクト孔を形成し、パワーＭＯＳＦ
ＥＴ２４のソース電極１１３ａ（本実施例の複合型半導
体装置のソース電極となる）、パワーＭＯＳＦＥＴ２５
のソース電極１１３ｂ（本実施例の複合型半導体装置の
ドレイン電極となる）、ＭＯＳＦＥＴ５６のソース電極
１１３ｄ、ドレイン電極１１３ｅおよびアニュラーリン
グ用電極１１３ｃを形成する。
【００３２】その後、保護膜１１４を形成し、ホトエッ
チングにより本実施例の複合型半導体装置のソースパッ
ド１９とドレインパッド２０を形成する。
【００３３】最後に、２〜３μｍ程度の裏面電極層１１
５を形成して図１に示した半導体チップ１８が形成でき
る。この半導体チップ１８を導電板２９上に、圧着ある
いは半田や導電ペーストなどにより接着する。
【００３４】このようにして形成される本実施例の複合
型半導体装置では、パワーＭＯＳＦＥＴ２４と２５のド
レイン間抵抗を小さくするために、裏面電極層１１５よ
り一桁以上厚い少なくとも５０μｍの厚さの導電板２９
上に半導体チップ１８を配置している。導電板２９の電
圧は図１に示したように、ゲート端子１１、ドレイン端
子１３、ソース端子１４と電圧が独立に印加できるダミ
ー端子１２に接続されている。また、この導電板２９は
半導体チップで発生した熱を放出するためのヒートシン
クとしても働く。
【００３５】なお、アニュラーリング用電極１１３ｃと
アニュラーリング用ｎ型拡散層１１０ｃは本来パワーＭ
ＯＳＦＥＴの周辺部でのボディ・ドレイン間空乏層の伸
びを抑えるために設けるが、本実施例の複合型半導体装
置では更にパワーＭＯＳＦＥＴ２４のソースとパワーＭ
ＯＳＦＥＴ２５のソースとの間の耐圧を確保するために
設けてある。また、このアニュラーリング用電極１１３
ｃとアニュラーリング用ｎ型拡散層１１０ｃは、図２に
示した回路図において、抵抗６０とパワーＭＯＳＦＥＴ
２４，２５のドレインとを接続するための電極としても
使用できる。
【００３６】図５は、本実施例の複合型半導体装置の製
造方法を説明するために、半導体チップ１８にボンディ
ングワイヤ１５，１６，１７をそれぞれ配線した直後を
示す平面図である。この複合型半導体装置の特徴は、ダ
ミー端子（ゲート端子１１、ドレイン端子１３、ソース
端子１４のいずれとも電圧が独立で、通常はオープン状
態にしておく端子）１２を新たに設けた点にある。
【００３７】また、本実施例の複合型半導体装置の製造
方法の特徴は、最初に半導体チップ１８を搭載する導電
板２９と接続しているダミー端子１２と、ゲート端子１
１、ドレイン端子１３、ソース端子１４とを、図５に示
すようにモールド３０で覆われる領域より外側のリード
フレーム領域２８で各端子１１〜１４が接続された状態
で、ボンディングワイヤ１５〜１７の配線を行い、次に
モールド３０で半導体チップ１８を封じし、その後、モ
ールド３０から外側に露出しているリードフレーム２８
の各端子間接続部分を切断し、図１に示した構造にする
点にある。
【００３８】このような製造方法とすることにより、ド
レイン端子と半導体チップを載せる導電板とが接続して
いる従来のパワーＭＯＳＦＥＴと同じ実装技術を用い
て、ゲート端子１１、ドレイン端子１３およびソース端
子１４と、半導体チップ１８との位置関係が固定した状
態で、ボンディングワイヤ１５，１６，１７の接続を正
確かつ容易に行うことができるという効果がある。上記
ダミー端子１２はゲート端子１１、ドレイン端子１３お
よびソース端子１４と同じ長さにして４ピン以上を有す
る素子としても構わないが、さらに、このダミー端子１
２が邪魔にならないようにモールド３０から２ｍｍ以下
の所で切断し、ゲート端子１１、ドレイン端子１３、ソ
ース端子１４を通常の単体パワーＭＯＳＦＥＴの端子と
同じ配置、すなわち、図１に示したように左からゲート
端子１１、ドレイン端子１３およびソース端子１４の順
に、同じ端子間隔で配置してもよい。このように配置し
た場合には、バッテリの逆接続保護を有する本実施例の
複合型パワーＭＯＳＦＥＴを従来の単体の縦型パワーＭ
ＯＳＦＥＴとピン配置に互換性のある３端子素子で実現
することが可能となる。
【００３９】従って、本実施例の複合型半導体装置の第
１の特徴は、図２で述べたように二つの縦型パワーＭＯ
ＳＦＥＴを逆方向に直列接続した逆接続保護回路内蔵パ
ワーＭＯＳＦＥＴを実現するために、ソースパッドとド
レインパッドを各々縦型パワーＭＯＳＦＥＴのアクティ
ブ領域上に形成している点にある。このため、半導体チ
ップ１８の面積を低減できるという効果がある。また、
ソース電流がアルミ電極１１３ａ、１１３ｂ内を横方向
に流れることによるアルミ電極での電圧降下を低減でき
るため、本実施例の複合型半導体装置のオン抵抗を低減
できるという効果がある。
【００４０】また、本実施例の複合型半導体装置の第２
の特徴は、ゲート端子１１、ドレイン端子１３、ソース
端子１４のいずれの電圧とも独立な電圧を有する導電板
２９を半導体チップ１８の裏面に接続している点にあ
る。このため、縦型パワーＭＯＳＦＥＴ２４と２５のド
レイン間抵抗を低減でき、さらに、ドレイン電流は半導
体チップ１８内をほぼ垂直かつ均一に流すこともできる
ため、さらなるオン抵抗の低減が図れるという効果があ
る。また、導電板２９は半導体チップ１８における発熱
を放熱するヒートシンク効果もある。
【００４１】さらに、本実施例の複合型半導体装置の第
３の特徴は、図５で説明したように半導体チップ１８を
封じするために必要なダミー端子（ゲート端子１１、ド
レイン端子１３、ソース端子１４のいずれとも電圧が独
立で通常はオープン状態にしておく端子）を新たに設け
た点にある。このダミー端子をゲート端子１１、ドレイ
ン端子１３、ソース端子１４より短くすることにより、
通常の単体パワーＭＯＳＦＥＴの端子と同じ配置、すな
わち図１の左からゲート端子１１、ドレイン端子１３、
ソース端子１４の順に、同じ端子間隔で配置することが
できる。これにより、バッテリの逆接続保護を有する複
合型パワーＭＯＳＦＥＴを従来の単体パワーＭＯＳＦＥ
Ｔとピン配置に互換性のある３端子素子で実現すること
が可能となる。また、バッテリの逆接続保護を行なうた
めの外付け素子または回路が不要となるため、実装面積
の低減も図れるという効果がある。
【００４２】＜実施例２＞図６は本発明に係る複合型半
導体装置の第２の実施例を示す平面図であり、図７は図
６中にＩＶ−ＩＶ線で示した部分の断面図である。本実
施例は、本発明に係る複合型半導体装置にマルチチップ
・モジュール技術を適用した場合である。すなわち、各
端子の配線をボンディングワイヤではなく、パワーＭＯ
ＳＦＥＴのゲートパッドとアクティブ領域上のソースパ
ッドおよびドレインパッドと、各端子との間をそれぞれ
のパッド上に設けたバンプにより接続した実施例であ
る。
【００４３】図６は、図７に示してある裏面電極１１５
を形成後、パワーＭＯＳＦＥＴ２４のアクティブ領域２
２上のパッド１９とソース端子１４とはソース用バンプ
１１６ａにより、パワーＭＯＳＦＥＴ２５のアクティブ
領域２３上のパッド２０とドレイン端子１３とはドレイ
ン用バンプ１１６ｂにより、ゲートのパッド２１とゲー
ト端子１１とはゲート用バンプ１１６ｃによりそれぞれ
接続し、その次に０．５ｍｍ以上の厚さを有する導電板
２９を半導体チップ１８と接触させた直後の平面図を示
してある。本工程の後、モールド３０による封じを行な
い、リードフレーム２８の各端子間の分離を行なえばよ
い。尚、図６は説明の都合上、パッドと接続する部分の
バンプが見えるようにリードフレーム２８を透過した図
で示してある。
【００４４】本実施例のようにパッドと端子との接続に
バンプを用いた場合には、バンプの数を増加させること
によりパワーＭＯＳＦＥＴ２４，２５のアクティブ領域
とソース端子１４ならびにドレイン端子１３との接触面
積を増加できるため、アルミ電極１１３ａ，１１３ｂ内
をソース電流が横方向に流れることにより生じる抵抗を
低減できる。このため、さらなるオン抵抗の低減を図れ
るという効果がある。
【００４５】ここで、導電板２９と半導体チップ１８と
の接着方法には半田によっても、或いは圧着法によって
も実現できる。また、０．５ｍｍ厚さの導電板２９の代
わりにメッキ層を形成したり導電性材料を塗布したシリ
コン基板を用いても、或いはテープキャリア法で使用す
る比較的薄い導電板を用いても構わない。ここで重要な
ことは、従来のパワーＭＯＳＦＥＴで使用される３μｍ
以下の厚さの裏面電極１１５だけを用いた場合に比べ
て、縦型パワーＭＯＳＦＥＴ２４と２５のドレイン間抵
抗を一桁低減するために、５０μｍ以上の厚さを有する
導電板または導電層を用いることである。これにより、
本実施例の複合型半導体装置のオン抵抗低減が可能とな
る。
【００４６】＜実施例３＞図８は、本発明に係る複合型
半導体装置の第３の実施例を示す断面構造図である。な
お、図８において第１の実施例の図３で示した構成部分
と同一の構成部分には、同一の参照符号を付してある。
また、図９は、本実施例の回路構成図である。図９に示
すように、本実施例の複合型半導体装置は、第１および
第２の実施例におけるパワーＭＯＳＦＥＴ２５の代わり
にダイオードを設けることにより、負のドレイン電圧保
護を達成する場合である。このように、図２の回路構成
におけるパワーＭＯＳＦＥＴ２５の代わりにバッテリ逆
接続保護のためのダイオード７０を使用すると、ドレイ
ン端子５３とソース端子５１の間のオン抵抗はダイオー
ド７０の電圧降下分で制限されるけれども、回路構成は
簡素になるという利点がある。
【００４７】本実施例の複合型半導体装置では、図８に
示したように、パワーＭＯＳＦＥＴ２４のドレイン領域
とダイオード７０のカソード領域として働くｎ型エピタ
キシャル層１０２および高濃度ｎ型基板１０１を共有さ
せている点が、図３で示した構造と異なる。このため、
本実施例では、ドレインパッド２０がダイオード７０の
アクティブ領域上、ソースパッド１９をパワーＭＯＳＦ
ＥＴ２４のアクティブ領域上に形成してある。このた
め、半導体チップ１８の面積を有効利用できると共に、
アルミ電極１１３ａ、１１３ｆ内を横方向に流れるソー
ス電流により生じるアルミ電極層での抵抗を低減でき
る。従って、本実施例の複合型半導体装置のオン抵抗を
低減できるという効果がある。その他の半導体チップ実
装構造と実装方法とその効果は、第１の実施例と同じで
あるためここでは説明を省略する。
【００４８】＜実施例４＞図１０は本発明に係る複合型
半導体装置の第４の実施例を示し、（ａ）は複合型半導
体装置の平面図、（ｂ）は同図（ａ）中にＩ−Ｉ線で示
した部分の断面図である。なお、図１０では、第１の実
施例における図１と同様に、説明の都合上、モールド３
０を透視した状態で示してある。また、図１に示した構
成部分と同一の構成部分には、説明の便宜上、同一の参
照符号を付してその詳細な説明は省略する。すなわち、
本実施例では、モールド３０によりダミー端子１２の突
起部以外のすべての導電板２９を覆っている点が第１の
実施例と相違する。このように構成することにより、導
電板２９によるヒートシンク効果は低下するが、導電板
２９と人体または他の回路との接触による事故を防止で
きるため安全性が向上するという効果がある。その他の
半導体チップの製造方法および図１０（ａ）中にII−II
線で示した部分およびIII−III線で示した部分の断面構
造、更に実装構造および実装方法と、その効果は、第１
の実施例と同じであるためここでは説明を省略する。
【００４９】＜実施例５＞図１１は本発明に係る複合型
半導体装置の第５の実施例を示し、（ａ）は複合型半導
体装置の平面図、（ｂ）は同図（ａ）中にＩ−Ｉ線で示
した部分の断面図である。なお、図１１では、第４の実
施例における図１０と同様に、説明の都合上、モールド
３０を透視した状態で示してある。また、図１０に示し
た構成部分と同一の構成部分には、説明の便宜上、同一
の参照符号を付してその詳細な説明は省略する。すなわ
ち、本実施例では、第４の実施例の図１０に示した状態
からダミー端子１２を絶縁体３１により被覆する工程を
追加している点が第４の実施例と相違する。このように
構成することにより、ダミー端子１２と隣接端子との短
絡防止も図れるため、さらに安全性が向上するという効
果がある。その他の半導体チップの製造方法および図１
１（ａ）中にII−II線で示した部分およびIII−III線で
示した部分の断面構造、更に実装構造および実装方法
と、その効果は、第４の実施例と同じであるためここで
は説明を省略する。
【００５０】以上、本発明の好適な実施例について説明
したが、本発明は前記実施例に限定されることなく、本
発明の精神を逸脱しない範囲内において種々の設計変更
をなし得ることは勿論である。例えば、上記実施例では
導電板２９上に置く半導体チップ１８はワンチップとし
て説明してきたが、従来の単体パワーＭＯＳＦＥＴチッ
プを利用して、２チップないし２チップ以上の半導体チ
ップを導電板２９上に配置して本発明の複合型半導体装
置と同じ構造を達成することも可能である。
【００５１】また、図３或いは図８において、第１半導
体素子としてパワーＭＯＳＦＥＴ２４の代わりに、ｎ型
拡散層１１０ａをエミッタ、ｐ型拡散層１０８をベー
ス、ｎ型エピタキシャル層１０２ならびに高濃度ｎ型基
板１０１をコレクタとするｎｐｎトランジスタにしても
同様の効果が得られる。すなわち、ｎｐｎトランジスタ
の場合はエミッタ電圧がコレクタ電圧より低くなると逆
方向ｎｐｎトランジスタが動作したり、通常のｎｐｎト
ランジスタでは負方向のコレクタ耐圧は順方向のコレク
タ耐圧より低いためバッテリの逆方向接続時には素子破
壊しやすいという問題がある。しかし、上記実施例で述
べたように、第２の半導体素子として図３に示したパワ
ーＭＯＳＦＥＴ２５または図８に示したダイオード７０
を第１の半導体素子と直列接続した構造ならびに導電板
２９の使用により、バッテリの逆方向接続保護を実現可
能な保護回路内蔵のパワーバイポーラトランジスタを実
現できる。さらに、本発明の他の実施例でにおいて実施
している半導体チップ実装構造と実装方法によりオン抵
抗の低減、従来の単体パワーバイポーラトランジスタと
のピン配置の互換性や実装面積の低減に関しても、同様
の効果が得られることは言うまでもない。
【００５２】また、上記実施例ではパワーＭＯＳＦＥＴ
を含む全てのＭＯＳＦＥＴはｎチャネル型ＭＯＳＦＥＴ
として説明したが、全ての素子をｐチャネル型ＭＯＳＦ
ＥＴとしても同様の効果が得られることは勿論である。
【００５３】
【発明の効果】前述した実施例から明らかなように、本
発明によれば負のドレイン電圧が印加されて過電流が流
れることにより素子破壊することを防止できる。更に、
複合型半導体装置の低オン抵抗化ならびに実装面積低減
が可能となる。また、本発明によれば、本複合型半導体
装置を通常の３端子型パワーＭＯＳＦＥＴとピン配置に
互換性を有するパッケージに実装できるため使い勝手が
良好になるという効果がある。
【図面の簡単な説明】
【図１】本発明に係る複合型半導体装置の第１の実施例
を示し、（ａ）は複合型半導体装置のモールドを透視し
た状態の平面図、（ｂ）は（ａ）中にＩ−Ｉ線で示した
部分の断面図である。
【図２】図１に示した複合型半導体装置の回路図であ
る。
【図３】図１に示した複合型半導体装置の平面図中にII
−II線で示した部分の断面図である。
【図４】図１に示した複合型半導体装置の平面図中にII
I−III線で示した部分の断面図である。
【図５】図１に示した複合型半導体装置の製造途中の平
面図である。
【図６】本発明に係る複合型半導体装置の第２の実施例
を示す製造途中の図であり、説明の都合上リードを透視
した状態で示した平面図である。
【図７】図６中にIＶ−IＶ線で示した部分の断面図であ
る。
【図８】本発明に係る複合型半導体装置の第３の実施例
を示す断面図である。
【図９】図８に示した複合型半導体装置の回路図であ
る。
【図１０】本発明に係る複合型半導体装置の第４の実施
例を示し、（ａ）は複合型半導体装置のモールドを透視
した状態の平面図、（ｂ）は（ａ）中にＩ−Ｉ線で示し
た部分の断面図である。
【図１１】本発明に係る複合型半導体装置の第５の実施
例を示し、（ａ）は複合型半導体装置のモールドを透視
した状態の平面図、（ｂ）は（ａ）中にＩ−Ｉ線で示し
た部分の断面図である。
【符号の説明】
１１…ゲートリード端子、１２…ダミーリード端子、１
３…ドレインリード端子、１４…ソースリード端子、１
５…ゲートワイヤ、１６…ドレインワイヤ、１７…ソー
スリード、１８…半導体チップ、１９…ソースパッド、
２０…ドレインパッド、２１…ゲートパッド、２２…パ
ワーＭＯＳＦＥＴのアクティブ領域、２３…パワーＭＯ
ＳＦＥＴのアクティブ領域、２４…パワーＭＯＳＦＥ
Ｔ、２５…パワーＭＯＳＦＥＴ、２６…逆接続保護回路
領域、２７…アニュラーリング、２８…リードフレー
ム、２９…導電体、３０…モールド、３１…絶縁体、５
１…ソース端子、５２…ゲート端子、５３…ドレイン端
子、５６…保護回路用ＭＯＳＦＥＴ、５７…高耐圧多結
晶シリコンダイオード、５８，６０，６１…多結晶シリ
コン抵抗、５９，６２，６３…ダイオード列、７０…ダ
イオード、１０１…高濃度ｎ型基板、１０２…ｎ型エピ
タキシャル層、１０３ａ、１０３ｂ…高濃度ｐ型ウエル
拡散層、１０４…低濃度ｐ型ウエル拡散層、１０５…フ
ィールド酸化膜、１０６…ゲート酸化膜、１０７ａ、１
０７ｂ…多結晶シリコン層、１０８…ｐ型拡散層、１０
９…低濃度ｎ型拡散層、１１０…高濃度ｎ型拡散層、１
１１…高濃度ｐ型拡散層、１１２…絶縁層、１１３ａ〜
１１３ｅ…アルミ電極、１１４…保護膜、１１５…裏面
電極、１１６ａ〜１１６ｃ…バンプ。

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】少なくとも５０μｍの厚さを有する導電板
    上に設けられると共に直列接続された第１半導体素子お
    よび第２半導体素子と、 前記第１半導体素子のアクティブ領域上に設けた第１電
    気的接触面と、 前記第２半導体素子のアクティブ領域上に設けた第２電
    気的接触面と、 前記第１電気的接触面と電気的に接続された第１端子
    と、 前記第２電気的接触面と電気的に接続された第２端子
    と、 前記第１端子と前記第２端子間の導通状態を制御する第
    ３端子とを少なくとも有することを特徴とする複合型半
    導体装置。
  2. 【請求項２】前記第１半導体素子および第２半導体素子
    はそれぞれパワーＭＯＳＦＥＴからなり、前記第１電気
    的接触面が第１パワーＭＯＳＦＥＴのソースおよび前記
    第２電気的接触面が前記第２パワーＭＯＳＦＥＴのソー
    スである請求項１記載の複合型半導体装置。
  3. 【請求項３】前記第１半導体素子はパワーＭＯＳＦＥ
    Ｔ、前記第２半導体素子はダイオードからなり、前記第
    １電気的接触面が前記パワーＭＯＳＦＥＴのソース、前
    記第２電気的接触面が前記ダイオードのアノードである
    請求項１記載の複合型半導体装置。
  4. 【請求項４】前記第１半導体素子がバイポーラトランジ
    スタからなり、前記第１電気的接触面は前記バイポーラ
    トランジスタのエミッタであり、前記第２半導体素子が
    バイポーラトランジスタ、パワーＭＯＳＦＥＴ、および
    ダイオードのいずれか１つからなる請求項１記載の複合
    型半導体装置。
  5. 【請求項５】前記導電板と接触すると共に、前記第１端
    子、前記第２端子および前記第３端子とは電位が独立し
    たダミー端子を更に設けてなる請求項１記載の複合型半
    導体装置。
  6. 【請求項６】前記ダミー端子をオープン状態にしてなる
    請求項５記載の複合型半導体装置。
  7. 【請求項７】前記ダミー端子が前記第１端子と前記第２
    端子と前記第３端子の各リード線より短く構成された請
    求項５または請求項６に記載の複合型半導体装置。
  8. 【請求項８】前記第１端子と前記第１電気的接触面との
    接続を行うために前記第１電気的接触面上に少なくとも
    一つの第１バンプを設け、前記第２端子と前記第２電気
    的接触面との接続を行うために前記第２電気的接触面上
    に少なくとも一つの第２バンプを設けてなる請求項１〜
    ７のいずれか１項に記載の複合型半導体装置。
  9. 【請求項９】前記第１半導体素子と前記第２半導体素子
    を同一半導体チップ上に形成してなる請求項１〜８のい
    ずれか１項に記載の複合型半導体装置。
  10. 【請求項１０】前記ダミー端子が絶縁体により被覆され
    た請求項５〜９のいずれか１項に記載の複合型半導体装
    置。
  11. 【請求項１１】同一もしくは別々の半導体チップに形成
    された第１半導体素子と第２半導体素子とが直列接続さ
    れて構成され、これら半導体素子が形成された半導体チ
    ップを１つのパッケージ内に封じする複合型半導体装置
    の製造方法であって、 前記第１半導体素子のアクティブ領域上に設けられた第
    １電気的接触面と電気的に接続された第１端子と、前記
    第２半導体素子のアクティブ領域上に設けられた第２電
    気的接触面と電気的に接続された第２端子と、前記第１
    端子と第２端子間の導通状態を制御する第３端子と、こ
    れらの端子と電位的に独立して使用するダミー端子とが
    同一フレームに接続された状態でボンディングワイヤの
    接続を行なう工程と、 ボンディングワイヤの接続を行った前記半導体チップを
    パッケージ内に封じする工程と、 半導体チップをパッケージに封じ後、前記各端子間を接
    続している部分の切断を行なう工程と、を少なくとも有
    することを特徴とする複合型半導体装置の製造方法。
  12. 【請求項１２】前記各端子を接続している部分の切断を
    行なった後に前記ダミー端子を絶縁体により被覆する工
    程を更に追加してなる請求項１１記載の複合型半導体装
    置の製造方法。
  13. 【請求項１３】同一もしくは別々の半導体チップに形成
    された第１半導体素子と第２半導体素子とが直列接続さ
    れて構成され、これら半導体素子が形成された半導体チ
    ップを１つのパッケージ内に封じする複合型半導体装置
    の製造方法であって、 前記第１半導体素子のアクティブ領域上に設けられた第
    １電気的接触面と電気的に接続する第１端子と、前記第
    ２半導体素子のアクティブ領域上に設けられた第２電気
    的接触面と電気的に接続する第２端子と、前記第１端子
    と第２端子間の導通状態を制御する制御ゲートに接続す
    る第３端子とが同一フレームに接続された状態で第１お
    よび第２電気的接触面ならびに制御ゲートにそれぞれ少
    なくとも一つ設けたバンプにより接続を行なう工程と、 バンプにより接続した前記半導体チップをパッケージ内
    に封じする工程と、 半導体チップをパッケージに封じ後、前記各端子間を接
    続している部分の切断を行なう工程と、を少なくとも有
    することを特徴とする複合型半導体装置の製造方法。
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