JP2002334993A - 半導体装置およびその実装方法 - Google Patents

半導体装置およびその実装方法

Info

Publication number
JP2002334993A
JP2002334993A JP2001138059A JP2001138059A JP2002334993A JP 2002334993 A JP2002334993 A JP 2002334993A JP 2001138059 A JP2001138059 A JP 2001138059A JP 2001138059 A JP2001138059 A JP 2001138059A JP 2002334993 A JP2002334993 A JP 2002334993A
Authority
JP
Japan
Prior art keywords
semiconductor device
electrode
eqr
film
collector electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001138059A
Other languages
English (en)
Other versions
JP4030273B2 (ja
Inventor
Hisaki Matsubara
寿樹 松原
Masahiro Kuriyama
昌弘 栗山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shindengen Electric Manufacturing Co Ltd
Original Assignee
Shindengen Electric Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shindengen Electric Manufacturing Co Ltd filed Critical Shindengen Electric Manufacturing Co Ltd
Priority to JP2001138059A priority Critical patent/JP4030273B2/ja
Publication of JP2002334993A publication Critical patent/JP2002334993A/ja
Application granted granted Critical
Publication of JP4030273B2 publication Critical patent/JP4030273B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48464—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area also being a ball bond, i.e. ball-to-ball
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48475—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
    • H01L2224/48476—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48477—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding)
    • H01L2224/48484—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) being a plurality of pre-balls disposed side-to-side
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7817—Lateral DMOS transistors, i.e. LDMOS transistors structurally associated with at least one other device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 ターンオフ時のスイッチング特性がＭＯＳＦ
ＥＴに近いＩＧＢＴ型の半導体装置およびその製造方法
を提供すること。 【解決手段】 半導体装置１０のコレクタ電極３０とＥ
ＱＲ電極３４とを接続する導電性テープ１１を設ける。
この構成において、エミッタ電極膜２９とコレクタ電極
３０とに電圧を印加すると、Ｐ＋型層２１、Ｎ−型層２
２、Ｐウェル層２３、Ｎ＋型拡散領域２４を介して流れ
る電流と、ＥＱＲ電極３４、チャネルストッパ領域３
１、Ｎ−型層２２、Ｐウェル層２３、Ｎ＋型拡散領域２
４とを流れる電流が発生し、ＭＯＳＦＥＴに近いＩＧＢ
Ｔ型の半導体装置となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する分野】本発明は、半導体装置およびその
製造法に係り、特に電源回路等に利用されるＩＧＢＴ型
の半導体装置およびその実装方法に関するものである。
【０００２】
【従来の技術】ＩＧＢＴは、近年、バイポーラパワート
ランジスタとパワーＭＯＳＦＥＴとの双方の長所を併せ
持つトランジスタとして、その利用が広がっている。図
８は、従来技術に係るＩＧＢＴ型の半導体装置を示す断
面図である。図中、１１０は半導体装置、１２０はシリ
コン基板、１２１はＰ＋型層、１２２はＮ−型層、１２
３はＰウェル層、１２４はＮ＋型拡散領域、１２５はゲ
ート絶縁膜、１２６はゲート電極膜、１２７は下地酸化
膜、１２８は層間絶縁膜、１２９はエミッタ電極膜、１
３０はコレクタ電極、１３１はチャネルストッパ領域、
１３２は酸化膜、１３３は層間絶縁膜、１３４はＥＱＲ
電極膜である。
【０００３】半導体装置１１０は、シリコン基板１２０
の内部にＰ＋型層１２１、Ｎ−型層１２２、Ｐウェル層
１２３とを積層して形成し、さらにＰウェル層１２３の
内部にＮ＋型拡散領域１２４を形成している。また、シ
リコン基板１２０の表面には、Ｎ−型層１２３、Ｐウェ
ル層１２３およびＮ＋型拡散領域１２４に跨るようにゲ
ート絶縁膜１２５を形成し、さらにゲート絶縁膜１２５
上には、ゲート電極膜１２６を形成している。
【０００４】くわえて、Ｎ＋型拡散領域１２４の一部
と、ゲート絶縁膜１２５およびゲート電極膜１２６の側
面と、ゲート電極膜１２６との表面にかけて下地酸化膜
１２７を形成しており、さらに下地酸化膜１２７上に層
間絶縁膜１２８を形成している。また、層間絶縁膜１２
８の表面と、層間絶縁膜１２８に覆われていないＰウェ
ル層１２３およびＮ＋型拡散領域１２４との表面にエミ
ッタ電極膜１２９を形成している。また、シリコン基板
１２０の裏面、すなわちＮ−型層１２２の表面には、コ
レクタ電極１３０を形成している。なお、ゲート電極膜
１２６およびエミッタ電極膜１２９は、それぞれ後述す
るゲート電極パッドおよびエミッタ電極パッドに接続さ
れている。
【０００５】また、シリコン基板１２０の端部の表面付
近には、チャネルストッパ領域１３１を形成し、チャネ
ルストッパ領域１３１上には、チャネルストッパ領域１
３１の一部を覆うように酸化膜１３２を形成している。
さらに、酸化膜１３２上には、層間絶縁膜１２７を形成
し、くわえてチャネルストッパ領域１３１と層間絶縁膜
１３３とに跨るように、空乏層の拡がりを抑えるＥＱＲ
（Ｅｑｕｉ−ｐｏｔｅｎｔｉａｌ Ｒｉｎｇ）電極膜１
３４を形成している。
【０００６】したがって、半導体装置１１０において
は、Ｐ＋型層１２１、Ｎ−型層１２２、Ｐウェル層１２
３およびＮ＋型拡散領域１２４の各層を積層することに
よって、ＩＧＢＴとしての構成を有する半導体装置とし
ている。
【０００７】以上の構成において、ゲート電極膜１２６
とエミッタ電極膜１２９との間に所定閾値以上の電圧を
印加すると、Ｐウェル層１２３のゲート絶縁膜１２５と
の境界領域に反転層が形成されてチャネルとなる。そし
て、コレクタ電極１３０とエミッタ電極膜１２９との間
に電圧を印加すると、コレクタ電極１３０からエミッタ
電極膜１２９へこのチャネルを通って電流が流れる。
【０００８】さらに、上述の半導体装置の実装方法の概
略について説明する。図９は、従来技術に係るＩＧＢＴ
型の半導体装置の実装方法の概略を示す断面図である。
これらの図中、１３６はゲート電極パッド、１３７はエ
ミッタ電極パッド、１３８ａ，１３８ｂはワイヤ、１４
０は基板、１４１は絶縁基板材、１４２はランド、１４
３はハンダである。その他の符号は、図８に示したもの
と同じである。
【０００９】まず、絶縁基板材１４１上にランド１４
２、ハンダ１４３を積層して設けた基板１４０に半導体
装置１１０を載置する。そして、半導体装置１１０およ
び基板１４０を図示しないリフロー炉内に搬入し、ハン
ダ１４３を溶融させて、ハンダ１４３と金属膜１３０と
を接続する。さらに、ゲート電極パッド１３６およびエ
ミッタ電極パッド１３７にそれぞれワイヤ１３８ａ，１
３８ｂを接続する。
【００１０】ところで、上述のようなＩＧＢＴ型の半導
体装置は、ゲート電圧を零または負電圧にすることによ
ってターンオフするが、Ｎ−型層１２２内部のキャリア
が排除されるまでＭＯＳＦＥＴ型のものよりもかなりの
時間を要し、ターンオフ時のスイッチング特性はＭＯＳ
ＦＥＴよりも劣っている。
【００１１】
【発明が解決しようとする課題】本発明は、上述の課題
を解決するために、ターンオフ時のスイッチング特性が
ＭＯＳＦＥＴに近いＩＧＢＴ型の半導体装置およびその
実装方法を提供することを目的とするものである。
【００１２】
【課題を解決するための手段】上記課題を解決するため
の手段として、本発明は、一方の面にゲート電極および
エミッタ電極を形成し、他方の面にコレクタ電極を形成
してなる半導体装置において、前記半導体装置の前記一
方の面の縁辺またはその近傍に形成してなるＥＱＲ電極
と、一方の端部を前記コレクタ電極に接続し、他方の端
部を前記ＥＱＲ電極に接続してなる導電材とを有するこ
とを特徴とするものとした。
【００１３】したがって、本発明に係る半導体装置は、
ＥＱＲ電極とコレクタ電極とを導電材によって短絡する
構成にしたので、コレクタ電極からエミッタ電極へ流れ
る電流の一部を導電材に分流させることができる。
【００１４】また、前記導電材は、前記半導体装置の周
側面に接着されるようにできる。このようにすれば、こ
の半導体装置を基板等に実装する場合に、必要となる実
装面積が導電材を設けていない半導体装置の面積に近く
なり、導電材を設けたことによる実装面積の増大を抑え
ることができる。
【００１５】さらに、前記導電材は、テープ状に形成さ
れるとともに、一方の面に接着剤を設けてなることがで
きる。このようにすれば、導電材を半導体装置の周側面
等の所定の位置に貼り付けることによって、導電材を半
導体装置の周側面等に設けることが容易にできる。
【００１６】また、本発明は、一方の面にゲート電極お
よびエミッタ電極を形成し、他方の面にコレクタ電極を
形成してなる半導体装置を基板のランドを形成した面に
実装する半導体装置の実装方法において、前記コレクタ
電極と前記ランドとが接続されるように前記半導体装置
を前記基板に貼り付ける第１の工程と、前記ランドと前
記半導体装置の前記一方の面の縁辺またはその近傍に形
成してなるＥＱＲ電極とを導電材によって接続する第２
の工程とを有することを特徴とするものとした。
【００１７】したがって、半導体装置を基板に貼り付け
てからランドとＥＱＲ電極とを接続するので、例えば、
導電材をＥＱＲ電極およびランドに接するように半導体
装置の周側面に付着させるなどの簡便な方法によって、
ＥＱＲ電極とランドとを短絡することができる。
【００１８】また、前記第２の工程は、ペースト状の前
記導電材を前記ランドおよび前記ＥＱＲ電極に付着させ
て行なうようにできる。したがって、ＥＱＲ電極および
ランドの所定の部位同士を短絡させることが容易にでき
る。
【００１９】さらに、前記第２の工程は、ペースト状の
前記導電材を前記半導体装置の周側面に付着させて行な
うようにできる。したがって、導電材を半導体装置の周
側面に付着させることが容易にでき、半導体装置の実装
面積の増大を抑えることが可能になる。
【００２０】くわえて、前記第２の工程は、テープ状の
前記導電材を前記ランドと前記ＥＱＲ電極とに付着させ
て行なうようにできる。したがって、ＥＱＲ電極および
ランドの所定の部位同士を短絡させことが容易にでき
る。
【００２１】また、前記第２の工程は、テープ状の前記
導電材を前記半導体装置の周側面に付着させて行なうよ
うにできる。したがって、導電材を半導体装置の周側面
に付着させることが容易にでき、半導体装置の実装面積
の増大を抑えることが可能になる。
【００２２】さらに、前記第２の工程は、ワイヤ状の前
記導電材の一方の端部を前記ランドに、他方の端部を前
記ＥＱＲ電極に接続させて行なうようにできる。したが
って、ＥＱＲ電極とランドとを短絡することがワイヤー
ボンディング装置で容易に実現できる。
【００２３】
【発明の実施の形態】以下に、本発明の第１の実施の形
態に係る半導体装置を図面に基づいて詳細に説明する。
図１は、本発明の第１の実施の形態に係る半導体装置を
示す断面図である。図中、１０は半導体装置、１１は導
電性テープ、１２はＥＱＲ電極付着部、１３はコレクタ
電極付着部、１５は導電性接着剤、２０はシリコン基
板、２１はＰ＋型層、２２はＮ−型層、２３はＰウェル
層、２４はＮ＋型拡散領域、２５はゲート絶縁膜、２６
はゲート電極膜、２７は下地酸化膜、２８は層間絶縁
膜、２９はエミッタ電極膜、３０はコレクタ電極、３１
はチャネルストッパ領域、３２は酸化膜、３３は層間絶
縁膜、３４はＥＱＲ電極膜である。
【００２４】半導体装置１０は、Ｎ−型のシリコン基板
２０の一方の面から内奥へ広がるＰウェル層２３を形成
している。また、Ｐウェル層２３内には、Ｎ＋型拡散領
域２４を２つ形成している。また、Ｐウェル層２３およ
びＮ＋型拡散領域２４は、これらで１つのセルを形成し
ており、このセルがシリコン基板２０の表面に多数配置
されている。さらに、Ｎ−型のシリコン基板２０の他方
の面には、Ｐ＋型層２１を形成している。シリコン基板
２０のＰ＋型層２１、Ｐウェル層２３およびＮ ＋型拡散
領域２４を形成していない部分は、Ｎ−型層２２とな
る。なお、１つのＰウェル層１２内に形成されるＮ＋型
拡散領域２４は、２つに限られるものではなく、１つま
たは３つ以上形成しても良い。
【００２５】さらに、シリコン基板２０上には、Ｎ−型
層２２、Ｐウェル層２３およびＮ＋型拡散領域２４のそ
れぞれ一部に跨るように、シリコン酸化膜からなるゲー
ト絶縁膜２５が形成されている。ゲート絶縁膜２５上に
は、ゲート電極膜２６を積層形成している。また、Ｎ＋
型拡散領域２４の一部とゲート電極膜２６との上には、
シリコン酸化膜からなる下地酸化膜２７を形成してお
り、さらに下地酸化膜２７上には、ＰＳＧ（Ｐｈｏｓｏ
−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）からなる層間絶縁膜
２８を形成している。
【００２６】くわえて、Ｐウェル層２３およびＮ＋型拡
散領域２４と、層間絶縁膜２８とに跨るように、エミッ
タ電極膜２９を形成している。また、エミッタ電極膜２
９は、シリコン基板２０上に後述するエミッタ電極パッ
ドと一体にして形成されており、ゲート電極膜２６に接
続された後述するゲート電極パッドなどとともに、シリ
コン基板２０の表面に配線パターンを形成している。さ
らに、シリコン基板２０のＰ＋型層２１側の表面には、
コレクタ電極３０を形成している。コレクタ電極３０
は、金属蒸着法によって銀（Ａｇ）およびニッケル（Ｎ
ｉ）の膜を積層して形成したもので、Ｐ＋型層２１側の
表面を覆っている。なお、コレクタ電極３０は、Ｐ＋型
層２１の一部のみを覆うように形成してよく、またその
材質は、銀およびニッケル以外の金属を用いても良い。
【００２７】また、シリコン基板２０の端部の表面付近
には、半導体装置１０の通電時に、Ｎ−型層２２内に拡
がるた空乏層がシリコン基板２０の端部にまで到達する
ことを防止するために、Ｎ＋＋の性状を持つチャネルス
トッパ領域３１を形成している。また、チャネルストッ
パ領域３１上には、チャネルストッパ領域３１の一部を
覆うように、シリコン酸化膜からなる酸化膜３２を形成
している。さらに、酸化膜３２上には、ＰＳＧからなる
層間絶縁膜３３を形成している。くわえて、チャネルス
トッパ領域３１と層間絶縁膜３３とに跨るように、上述
した空乏層の拡がりを抑えるＥＱＲ電極膜３４を形成し
ている。なお、ＥＱＲ電極膜３４は、エミッタ電極膜２
９と離隔して、かつ半導体装置１０の表面上に環状に形
成されている。また、図示していないが、Ｐウェル層２
３とチャネルストッパ領域３１との間には、ガードリン
グ領域を複数個形成しており、通電時に空乏層がシリコ
ン基板２０の表面に沿って拡がるようにしている。
【００２８】さらに、コレクタ電極３０およびＥＱＲ電
極膜３４を電気的に接続する導電性テープ１１を設けて
いる。導電性テープ１１は、カーボンテープであり、コ
レクタ電極３０とＥＱＲ電極膜３４とを接続しており、
コレクタ電極３０、ＥＱＲ電極膜３４および半導体装置
１０の周側面に導電性接着剤１５で貼り付けられてい
る。
【００２９】なお、導電性テープ１１は、例えば銀など
カーボン以外の導電材を用いて形成されたテープであっ
ても良い。また、片面に導電性接着剤１５を予め設ける
ようにしても良い。さらに、導電性テープ１１の幅は、
導電性テープ１１を流れる電流を適当な範囲のものとす
るために、半導体装置１０の周側面全体を覆うような幅
広のものとしても良く、逆に周側面の一部のみを覆う細
いものとするなど、必要に応じて変更して良い。同様
に、導電性テープ１１のＥＱＲ電極付着部１２およびコ
レクタ電極付着部１３は、それぞれＥＱＲ電極３４およ
びコレクタ電極３０の表面の一部に接続されるようにし
ても良いし、全部に付着されるようにしても良い。さら
に、導電性テープ１１は、半導体装置１０の周側面に沿
って設けられる部分の一部または全部を当該周側面に貼
り付けずに、当該周側面から離隔させて設けても良い。
くわえて、半導体装置１０の周側面の一部または全部に
絶縁膜を設けて、Ｐ＋型層２１、Ｎ−型層２２およびチ
ャネルストッパ領域３１の全部またはいずれかのものと
導電性テープ１１とを絶縁させても良い。
【００３０】以上のように、Ｐ＋型層２１、Ｎ−型層２
２、Ｐウェル層２３およびＮ＋型拡散領域２４は、ＰＮ
ＰＮの接合をなしてＩＧＢＴを構成している。さらに、
コレクタ電極３０は、ＥＱＲ電極膜３４と導電性テープ
１１によって短絡されており、Ｐウェル層２３、Ｎ＋型
拡散領域２４およびチャネルストッパ領域３１とでＮＰ
Ｎ接合をなしてＭＯＳＦＥＴを形成している。したがっ
て、半導体装置１０は、ＩＧＢＴ型の構成を持つととも
に、導電性テープ１１を設けたことによってＭＯＳＦＥ
Ｔ型の構成も併せ持つものとなっている。
【００３１】以上の構成において、ゲート電極膜２６と
エミッタ電極膜２９との間に所定閾値以上の電圧を印加
すると、従来技術に係るＩＧＢＴ型の半導体装置と同様
に、Ｐウェル層２３のゲート絶縁膜２５との境界領域に
反転層が形成されてチャネルとなる。したがって、電流
は、コレクタ電極３０から、Ｐ＋型層２１、Ｎ−型層２
２、Ｐウェル層２３およびＮ＋型拡散領域２４を通って
エミッタ電極膜２９へ向かって流れる。ところが、半導
体装置１０は、ＭＯＳＦＥＴ型の構成も持っているか
ら、同時に、コレクタ電極３０から導電性テープ１１を
経由し、ＥＱＲ電極膜２５を介してチャネルストッパ領
域３１（あるいは導電性テープ１１から直接チャネルス
トッパ領域３１）、Ｎ−型層２２、Ｐウェル層２３、Ｎ
＋型拡散領域２４、エミッタ電極膜２９へと流れる経路
も生じる。さらに、導電性テープ１１からＮ−型層２２
へも直接電流が流れる。
【００３２】さらに、ゲート電極膜２６とエミッタ電極
膜２９との間の電圧を零または負電圧にすると、Ｎ−型
層２２内部のキャリアは、コレクタ電極３０へ向かって
排除されると同時に、チャネルストッパ領域３１へも排
除される。特に、導電膜２０とエミッタ電極膜１８との
間の電圧が例えば０．５Ｖ以下など低い状態にあるとき
には、導電膜２０とＮ−型層１１とのショットキー接合
のＶＦの大きさ、およびＮ−型層１１とＰウェル層１２
とのＰＮジャンクションのＶＦの大きさから、ほとんど
の電流は、導電膜２０から、チャネルストッパ領域２４
またはＥＱＲ電極膜２５を通ってチャネルストッパ領域
２４からＮ−型層１１へ、さらにＰウェル層１２および
Ｎ＋型拡散領域１３を経由して流れる経路と、導電性テ
ープ１１から直接Ｎ−型層２２へ流れる経路とを通るこ
とになる。
【００３３】したがって、半導体装置１０は、そのター
ンオフ時、特にコレクタ電極３０とエミッタ電極膜２９
との間の電圧が低い状態にあるときに、ＭＯＳＦＥＴと
しての機能をよく発現させて、従来技術に係るＩＧＢＴ
型の半導体装置よりも電流の立下り時間が短縮するとい
う特長を有する。また、従来技術に係るＩＧＢＴ型の半
導体装置も、導電性テープ１１および導電性接着剤１５
を設けるだけで、ＭＯＳＦＥＴ型の構成を併せ持つよう
にすることが可能である。
【００３４】なお、以上の構成においては、Ｐ＋型層２
１、Ｎ−型層２２、Ｐウェル層２３およびＮ＋型拡散領
域２４でＰＮＰＮの接合をなすようにしたが、Ｐ＋型層
２１に代えて金属層を形成し、この金属層と、Ｎ−型層
２２、Ｐウェル層２３およびＮ＋型拡散領域２４とでＰ
ＮＰＮの接合をなすようにしても良い。また、導電性テ
ープ１１に代えて、導電性のあるコ字状の枠体やワイヤ
を設けるようにしても良い。さらに、ＥＱＲ電極膜３４
は、エミッタ電極膜２９など他の電極と離隔して形成さ
れていれば、棒状など他の形状に形成されていても良
い。
【００３５】続けて、本発明の第１の実施の形態に係る
半導体装置の実装方法について説明する。図２は、本発
明の第１の実施の形態に係る半導体装置の第１の実装方
法を示す断面図である。図中、３６はゲート電極パッ
ド、３７はエミッタ電極パッド、３８ａ，３８ｂはワイ
ヤ、４０は基板、４１は絶縁基板材、４２はランド、４
３はハンダである。その他の符号は、図1に示したもの
と同じである。
【００３６】半導体装置１０は、図1に示した半導体装
置１０と同じものである。基板４０は、絶縁基板材４１
上にランド４２を積層して設けたものである。まず、あ
らかじめハンダ４３を印刷して設けたランド４２と導電
性テープ１１のコレクタ電極接続部１３とを位置合わせ
しつつ、半導体装置１０を基板４０上に載置する。次
に、半導体装置１０および基板４０を図示しないリフロ
ー炉内に搬入し、ハンダ４３を溶融させて、ハンダ４３
と導電性テープ１１およびコレクタ電極３０とを接続す
る。さらに、ゲート電極パッド３６およびエミッタ電極
パッド３７にそれぞれワイヤ３８ａ，３８ｂを接続す
る。
【００３７】以上のように実装すれば、半導体装置１０
のコレクタ電極３０とともに、導電性テープ１１を基板
４０のランド４２と接続することができる。したがっ
て、ＥＱＲ電極膜３４とランド４２とが導電性テープ１
１を介して接続され、ＭＯＳＦＥＴとしての機能を持つ
ＩＧＢＴ型の半導体装置１０の実装を簡便に行なうこと
ができる。なお、半導体装置１０と基板４０とを接続し
た後に、半導体装置１０の全体を樹脂で封止することも
でき、半導体装置１０の表面の一部に樹脂を設けても良
い。また、ゲート電極パッド３６およびエミッタ電極パ
ッド３７の形成面にポリイミドなどの樹脂膜を形成し
て、当該面を保護しても良い。
【００３８】また、本発明の第１の実施の形態に係る半
導体装置は、図２に示した実装形態のほかに、ゲート電
極パッド３６およびエミッタ電極パッド３７をランド４
２に直接接続することも可能である。図３は、本発明の
第１の実施の形態に係る半導体装置の第２の実装方法を
示す断面図である。図中、１４はポリイミド絶縁膜、４
２ａ，４２ｂ，４２ｃ，４２ｄはランド、４３ａ，４３
ｂ，４３ｃ，４３ｄはハンダである。その他の符号は、
図２に示したものと同じである。
【００３９】図３に示すように、半導体装置１０のゲー
ト電極パッド３６およびエミッタ電極パッド３７の形成
面をランド４２ａ〜４２ｄに相対向させて、ゲート電極
パッド３６およびエミッタ電極パッド３７は、それぞれ
ランド４２ｃおよびランド４２ｂに接続している。ま
た、導電性テープ１１は、ランド４２ａ，ｄに接続され
ている。また、ゲート電極パッド３６およびエミッタ電
極パッド３７の形成面以外の面にポリイミド絶縁膜１４
を形成している。
【００４０】したがって、この第２の実装方法によれ
ば、半導体装置１０をフリップチップ実装しているの
で、ワイヤーボンディング工程が不要となる。また、半
導体装置１０をＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋ
ａｇｅ）とすることができるので、半導体装置１０の実
装面積の低減を図ることが可能となる。なお、ポリイミ
ド絶縁膜１４は、別の樹脂を用いて形成しても良い。ま
た、ポリイミド絶縁膜１４をコレクタ電極３０の表面の
みに形成するなど、上述の形成範囲と異なる範囲に形成
しても良いし、適宜省略することも可能である。
【００４１】また、ＭＯＳＦＥＴとしての機能を併せ持
つＩＧＢＴ型の半導体装置を構成は、別の実装方法によ
っても実現可能である。図４は、本発明の第２の実施の
形態に係る半導体装置の実装方法を示す断面図である。
図中の符号は、すべて図２において用いたものと同じで
ある。この実施の形態においては、まず従来技術に係る
ＩＧＢＴ型の半導体装置を用意し、この半導体装置のコ
レクタ電極を基板に接続した後に導電性テープを設ける
ようにしたものである。
【００４２】まず、半導体装置１０のコレクタ電極３０
の形成面よりも広いランド４２を設けた基板４０を用意
する。そして、導電性テープを設けていない半導体装置
１０を基板４０に接続する。この際、コレクタ電極３０
とランド４２とを位置合わせしつつ、半導体装置１０を
基板４０上に載置する。また、次に、半導体装置１０お
よび基板４０を図示しないリフロー炉内に搬入し、ハン
ダ４３を溶融させて、ハンダ４３とコレクタ電極３０と
を接続する。続けて、ＥＱＲ電極膜３４、半導体装置１
０の周側面、およびランド４２のうちコレクタ電極３０
に接続されていない部分に導電性接着剤１５を塗布し
て、導電性テープ１１を貼り付ける。さらに、ゲート電
極パッド３６およびエミッタ電極パッド３７にそれぞれ
ワイヤ３８ａ，３８ｂを接続する。
【００４３】以上のように実装すれば、半導体装置１０
のコレクタ電極３０とともに、導電性テープ１１を基板
４０のランド４２と接続することができる。これによっ
て、導電性テープ１１とランド４２を介してコレクタ電
極３０とＥＱＲ電極膜３４とが短絡される。したがっ
て、導電性テープを設けていない半導体装置であって
も、上述のように導電性テープを貼り付けることによっ
て、ＭＯＳＦＥＴとしての機能を発現するようにでき
る。
【００４４】また、コレクタ電極３０とＥＱＲ電極膜３
４とを短絡する手段は、導電性テープ１１に限られるも
のではなく、他の手段によっても実現可能である。図５
は、本発明の第３の実施の形態に係る半導体装置の実装
方法を示す断面図である。図中、１６は銀ペースト、１
７はＥＱＲ電極膜付着部、３５は間隙領域である。その
他の符号は、図４に示したものと同じである。
【００４５】図５に示す実施の形態おいては、コレクタ
電極３０とＥＱＲ電極膜３４とを短絡する手段として、
導電性テープ１１に代えて銀ペースト１６を用いてい
る。図４に示した実施の形態と同様に、半導体装置１０
のコレクタ電極３０の形成面よりも広いランド４２を設
けた基板４０を用意する。そして、導電性テープを設け
ていない半導体装置１０を基板４０に載置する。この
際、コレクタ電極３０とランド４２とを位置合わせしつ
つ、半導体装置１０を基板４０上に載置する。また、次
に、半導体装置１０および基板４０を図示しないリフロ
ー炉内に搬入し、ハンダ４３を溶融させて、ハンダ４３
とコレクタ電極３０とを接続する。続けて、ＥＱＲ電極
膜３４、半導体装置１０の周側面、およびランド４２の
うちコレクタ電極３０に接続されていない部分に銀ペー
スト１６を付着させて加熱する。さらに、ゲート電極パ
ッド３６およびエミッタ電極パッド３７にそれぞれワイ
ヤ３８ａ，３８ｂを接続する。
【００４６】以上の方法によれば、銀ペースト１６が導
電性テープ１１と同様の導電性を有するので、図４に示
した半導体装置と同様のものを得ることができる。な
お、銀ペースト１６と、ゲート電極パッド３６またはエ
ミッタ電極パッド３７とが接触しないように、例えば間
隙領域３５を設ける、あるいはゲート電極パッド３６お
よびエミッタ電極パッド３７の周囲にポリイミド樹脂を
設けるなどの手段を講じることが好ましい。
【００４７】また、図６に示すように銀ペーストを設け
ても良い。図６は、本発明の第４の実施の形態に係る半
導体装置の実装方法を示す断面図である。図中の符号
は、すべて図２において用いたものと同じである。図６
に示した半導体装置１０は、ＥＱＲ電極膜３４の端部位
置がシリコン基板２０の端部の位置と一致するように形
成されている。また、銀ペースト１６をシリコン基板２
０の周側面およびＥＱＲ電極膜３４の端面に付着させて
いる。なお、半導体装置１０と基板４０の接続方法など
は、図５に示したものと同じである。
【００４８】以上の方法によれば、銀ペースト１６とゲ
ート電極パッド３６およびエミッタ電極パッド３７との
間隙を十分に確保することができるとともに、銀ペース
ト１６をＥＱＲ電極膜３４の端面に付着させているの
で、銀ペースト１６とＥＱＲ電極膜３４を確実に付着さ
せることができる。
【００４９】また、図７に示すように、導電性テープ１
１に代えてワイヤを用いても良い。図７は、本発明の第
５の実施の形態に係る半導体装置の実装方法を示す断面
図である。図中、１８ａ，１８ｂはワイヤである。その
他の符号は、すべて図４において用いたものと同じであ
る。この実施の形態においては、図４に示した実施の形
態と同様に、半導体装置１０のコレクタ電極３０の形成
面よりも広いランド４２を設けた基板４０を用意する。
【００５０】次に、導電性テープを設けていない半導体
装置１０を基板４０に載置する。この際、コレクタ電極
３０とランド４２とを位置合わせしつつ、半導体装置１
０を基板４０上に載置する。次に、半導体装置１０およ
び基板４０を図示しないリフロー炉内に搬入し、ハンダ
４３を溶融させて、ハンダ４３とコレクタ電極３０とを
接続する。続けて、ＥＱＲ電極膜３４、ゲート電極パッ
ド３６およびエミッタ電極パッド３７にそれぞれワイヤ
１８ａ，１８ｂ、ワイヤ３８ａ，３８ｂを接続する。さ
らに、ワイヤ１８ａ，１８ｂの他方の端部をランド４２
に接続する。なお、ワイヤ１８ａ，１８ｂ、およびワイ
ヤ３８ａ，３８ｂの材質は、金（Ａｕ）などのワイヤボ
ンディングに好適な金属を使用する。他の実施の実施に
おけるワイヤ３８ａ，３８ｂについても同様である。
【００５１】以上の方法によれば、半導体装置１０の実
装面積が他の実施の形態よりも大きくなるが、銀ペース
トを付着させる等の工程を設けずに、導電性テープ１１
を設けた場合と同様の半導体装置を得ることができる。
【００５２】
【発明の効果】以上のように、本発明は、半導体装置の
裏面および周側面に導電材を形成し、コレクタ電極とＥ
ＱＲ電極とを接続するようにしたので、ＩＧＢＴとＭＯ
ＳＦＥＴとの両方の構成を有する半導体装置を形成する
ことができ、ターンオフ時のスイッチング特性がＭＯＳ
ＦＥＴに近いＩＧＢＴ型の半導体装置およびその製造方
法を提供することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置を
示す断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の
第１の実装方法を示す断面図である。
【図３】本発明の第１の実施の形態に係る半導体装置の
第２の実装方法を示す断面図である。
【図４】本発明の第２の実施の形態に係る半導体装置の
実装方法を示す断面図である。
【図５】本発明の第３の実施の形態に係る半導体装置の
実装方法を示す断面図である。
【図６】本発明の第４の実施の形態に係る半導体装置の
実装方法を示す断面図である。
【図７】本発明の第５の実施の形態に係る半導体装置の
実装方法を示す断面図である。
【図８】従来技術に係るＩＧＢＴ型の半導体装置を示す
断面図である。
【図９】従来技術に係るＩＧＢＴ型の半導体装置の実装
方法の概略を示す断面図である。
【符号の簡単な説明】
１０ 半導体装置 １１ 導電性テープ １２ ＥＱＲ電極付着部 １３ コレクタ電極付着部 １４ ポリイミド絶縁膜 １５ 導電性接着剤 １６ 銀ペースト １７ ＥＱＲ電極膜付着部 １８ａ ワイヤ １８ｂ ワイヤ ２０ シリコン基板 ２１ Ｐ＋型層 ２２ Ｎ−型層 ２３ Ｐウェル層 ２４ Ｎ＋型拡散領域 ２５ ゲート絶縁膜 ２６ ゲート電極膜 ２７ 下地酸化膜 ２８ 層間絶縁膜 ２９ エミッタ電極膜 ３０ コレクタ電極 ３１ チャネルストッパ領域 ３２ 酸化膜 ３３ 層間絶縁膜 ３４ ＥＱＲ電極膜 ３５ 間隙領域 ３６ ゲート電極パッド ３７ エミッタ電極パッド ３８ａ ワイヤ ３８ｂ ワイヤ ４０ 基板 ４１ 絶縁基板 ４２ ランド ４２ａ ランド ４２ｂ ランド ４２ｃ ランド ４２ｄ ランド ４３ ハンダ ４３ａ ハンダ ４３ｂ ハンダ ４３ｃ ハンダ ４３ｄ ハンダ １１０ 半導体装置 １２０ シリコン基板 １２１ Ｐ＋型層 １２２ Ｎ−型層 １２３ Ｐウェル層 １２４ Ｎ＋型拡散領域 １２５ ゲート絶縁膜 １２６ ゲート電極膜 １２７ 下地酸化膜 １２８ 層間絶縁膜 １２９ エミッタ電極膜 １３０ コレクタ電極 １３１ チャネルストッパ領域 １３２ 酸化膜 １３３ 層間絶縁膜 １３４ ＥＱＲ電極膜 １３６ ゲート電極パッド １３７ エミッタ電極パッド １３８ａ ワイヤ １３８ｂ ワイヤ １４０ 基板 １４１ 絶縁基板材 １４２ ランド １４３ ハンダ

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 一方の面にゲート電極およびエミッタ電
    極を形成し、他方の面にコレクタ電極を形成してなる半
    導体装置において、 前記半導体装置の前記一方の面の縁辺またはその近傍に
    形成してなるＥＱＲ電極と、 一方の端部を前記コレクタ電極に接続し、他方の端部を
    前記ＥＱＲ電極に接続してなる導電材とを有することを
    特徴とする半導体装置。
  2. 【請求項２】 一方の面にゲート電極およびエミッタ電
    極を形成し、他方の面にコレクタ電極を形成してなる半
    導体装置において、 前記半導体装置の周側面に露出して形成してなるチャネ
    ルストッパ領域と、 一方の端部を前記コレクタ電極に接続し、他方の端部を
    前記チャネルストッパ領域に接続してなる導電材とを有
    することを特徴とする半導体装置。
  3. 【請求項３】 一方の面にゲート電極およびエミッタ電
    極を形成し、他方の面にコレクタ電極を形成してなる半
    導体装置において、 前記半導体装置の内部に、第１導電型になされた第１導
    電層上に積層して形成されるとともに、該第１導電型と
    は反対の第２導電型に形成してなる第２導電層と、 一方の端部を前記コレクタ電極に接続し、他方の端部を
    前記第２導電層に接続してなる導電材とを有することを
    特徴とする半導体装置。
  4. 【請求項４】 前記導電材は、前記半導体装置の周側面
    に接着されてなることを特徴とする請求項1ないし請求
    項３のいずれか一項に記載の半導体装置。
  5. 【請求項５】 前記導電材は、テープ状に形成されると
    ともに、一方の面に接着剤を設けてなることを特徴とす
    る請求項1ないし請求項４のいずれか一項に記載の半導
    体装置。
  6. 【請求項６】 一方の面にゲート電極およびエミッタ電
    極を形成し、他方の面にコレクタ電極を形成してなる半
    導体装置を基板のランドを形成した面に実装する半導体
    装置の実装方法において、 前記コレクタ電極と前記ランドとが接続されるように前
    記半導体装置を前記基板に貼り付ける第１の工程と、 前記ランドと前記半導体装置の前記一方の面の縁辺また
    はその近傍に形成してなるＥＱＲ電極とを導電材によっ
    て接続する第２の工程とを有することを特徴とする半導
    体装置の実装方法。
  7. 【請求項７】 前記第２の工程は、ペースト状の前記導
    電材を前記ランドおよび前記ＥＱＲ電極に付着させて行
    なうことを特徴とする請求項６に記載の半導体装置の実
    装方法。
  8. 【請求項８】 前記第２の工程は、ペースト状の前記導
    電材を前記半導体装置の周側面に付着させて行なうこと
    を特徴とする請求項６に記載の半導体装置の実装方法。
  9. 【請求項９】 前記第２の工程は、テープ状の前記導電
    材を前記ランドと前記ＥＱＲ電極とに付着させて行なう
    ことを特徴とする請求項６に記載の半導体装置の実装方
    法。
  10. 【請求項１０】 前記第２の工程は、テープ状の前記導
    電材を前記半導体装置の周側面に付着させて行なうこと
    を特徴とする請求項９に記載の半導体装置の実装方法。
  11. 【請求項１１】 前記第２の工程は、ワイヤ状の前記導
    電材の一方の端部を前記ランドに、他方の端部を前記Ｅ
    ＱＲ電極に接続させて行なうことを特徴とする請求項６
    に記載の半導体装置の実装方法。
JP2001138059A 2001-05-09 2001-05-09 半導体装置 Expired - Fee Related JP4030273B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001138059A JP4030273B2 (ja) 2001-05-09 2001-05-09 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001138059A JP4030273B2 (ja) 2001-05-09 2001-05-09 半導体装置

Publications (2)

Publication Number Publication Date
JP2002334993A true JP2002334993A (ja) 2002-11-22
JP4030273B2 JP4030273B2 (ja) 2008-01-09

Family

ID=18985057

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001138059A Expired - Fee Related JP4030273B2 (ja) 2001-05-09 2001-05-09 半導体装置

Country Status (1)

Country Link
JP (1) JP4030273B2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004327708A (ja) * 2003-04-24 2004-11-18 Sanyo Electric Co Ltd 半導体装置およびその製造方法
WO2017047284A1 (ja) * 2015-09-17 2017-03-23 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2017132163A (ja) * 2016-01-29 2017-08-03 株式会社沖データ 発光素子ユニット、露光装置、画像形成装置、及び発光素子ユニットの製造方法
JP2018200978A (ja) * 2017-05-29 2018-12-20 富士電機株式会社 半導体装置
KR101937410B1 (ko) * 2017-04-14 2019-01-10 현대오트론 주식회사 전력 반도체 소자 및 그 패키징 방법
US10319844B2 (en) 2016-09-16 2019-06-11 Kabushiki Kaisha Toshiba Semiconductor device

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004327708A (ja) * 2003-04-24 2004-11-18 Sanyo Electric Co Ltd 半導体装置およびその製造方法
WO2017047284A1 (ja) * 2015-09-17 2017-03-23 富士電機株式会社 半導体装置および半導体装置の製造方法
JPWO2017047284A1 (ja) * 2015-09-17 2018-02-01 富士電機株式会社 半導体装置および半導体装置の製造方法
US9997603B2 (en) 2015-09-17 2018-06-12 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
JP2017132163A (ja) * 2016-01-29 2017-08-03 株式会社沖データ 発光素子ユニット、露光装置、画像形成装置、及び発光素子ユニットの製造方法
US10319844B2 (en) 2016-09-16 2019-06-11 Kabushiki Kaisha Toshiba Semiconductor device
KR101937410B1 (ko) * 2017-04-14 2019-01-10 현대오트론 주식회사 전력 반도체 소자 및 그 패키징 방법
JP2018200978A (ja) * 2017-05-29 2018-12-20 富士電機株式会社 半導体装置
JP7004233B2 (ja) 2017-05-29 2022-01-21 富士電機株式会社 半導体装置

Also Published As

Publication number Publication date
JP4030273B2 (ja) 2008-01-09

Similar Documents

Publication Publication Date Title
US9824949B2 (en) Packaging solutions for devices and systems comprising lateral GaN power transistors
US6316287B1 (en) Chip scale surface mount packages for semiconductor device and process of fabricating the same
TWI450373B (zh) 雙側冷卻整合功率裝置封裝及模組，以及製造方法
US8629467B2 (en) Semiconductor device
JP5004800B2 (ja) 炭化ケイ素デバイス用のはんだ付け可能上部金属
US7863725B2 (en) Power device packages and methods of fabricating the same
US8564049B2 (en) Flip chip contact (FCC) power package
JP3256636B2 (ja) 圧接型半導体装置
TWI395277B (zh) 晶圓水準的晶片級封裝
JP5073992B2 (ja) 半導体装置
US20090072369A1 (en) Semiconductor device
US10535812B2 (en) Semiconductor device
CN100380679C (zh) 芯片级肖特基器件
JPH10261756A (ja) 半導体装置およびその製造方法
US20240014193A1 (en) Semiconductor device
JP4030273B2 (ja) 半導体装置
US11211310B1 (en) Package structures
US10892210B2 (en) Package structures
US20120199989A1 (en) Circuit arrangement and manufacturing method thereof
JP2002299624A (ja) 半導体装置およびその製造方法
JP3375560B2 (ja) 半導体装置
KR20220044502A (ko) 반도체 장치
NL1016139C2 (nl) Halfgeleiderchip en halfgeleiderinrichting welke deze gebruikt.
JPH09307103A (ja) 複合型半導体装置とその製造方法
US20240290693A1 (en) Semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040722

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070306

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070412

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070601

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070703

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070829

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20071016

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20071016

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101026

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101026

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111026

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111026

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121026

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121026

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131026

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees