KR101937410B1 - 전력 반도체 소자 및 그 패키징 방법 - Google Patents
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Abstract
본 발명은 기판; 상기 기판의 상면에 형성된 액티브 셀 영역(active cell area); 상기 액티브 셀 영역 상의 에미터 전극; 상기 기판의 하면과 접하여 배치된 컬렉터 전극;을 포함하되, 상기 기판의 하면과 상기 컬렉터 전극의 접합계면은 요철 형상의 결합면을 포함하는 전력 반도체 소자를 제공한다.
Description
본 발명은 반도체 소자 및 그 패키징 방법에 관한 것으로서, 더 상세하게는 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor) 소자를 포함하는 전력 반도체 소자 및 그 패키징 방법에 관한 것이다.
절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor)는 MOS(Metal Oxide Silicon)와 바이폴라 기술의 결정체로 낮은 순방향손실과 빠른 스피드를 특징으로 사이리스터, 바이폴라 트랜지스터, MOSFET 등으로는 실현 불가능한 분야의 응용처를 대상으로 적용이 확대 되고 있고, 300V 이상의 전압 영역에서 널리 사용되고 있는 고효율, 고속의 전력 시스템에 있어서 필수적으로 사용되는 차세대 전력 반도체 소자이다. 1970년대에 전력용 MOSFET이 개발된 이후 스위칭 소자는 고속의 스위칭이 요구되는 범위에서는 MOSFET이 사용되어지고 있고 중전압 내지 고전압에서 대량의 전류도통이 요구되는 범위에서는 바이폴라 트랜지스터나 사이리스터, GTO 등이 사용되어 왔다. 1980년대 초에 개발된 IGBT는 출력 특성면에서는 바이폴라 트랜지스터 이상의 전류 능력을 지니고 있고 입력 특성면에서는 MOSFET과 같이 게이트 구동 특성을 갖기 때문에 약 100KHz정도의 고속의 스위칭이 가능하다. 따라서 IGBT는 MOSFET과 바이폴라 트랜지스터, 사이리스터의 대체용 소자 뿐만 아니라 새로운 적용 시스템을 창출하고 있기 때문에 산업용은 물론 가정용 전자기기에 이르기까지 점차 사용 범위를 확대해 나가고 있다.
관련 선행기술로는 대한민국 공개공보 제20140057630호(2014.05.13. 공개, 발명의 명칭 : IGBT 와 그 제조 방법)가 있다.
본 발명은 솔더링 공정에서 접합계면이 박리되는 현상을 방지할 수 있는 전력 반도체 소자 및 그 패키징 방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 전력 반도체 소자가 제공된다. 상기 전력 반도체 소자는 기판; 상기 기판의 상면에 형성된 액티브 셀 영역(active cell area); 상기 액티브 셀 영역 상의 에미터 전극; 상기 기판의 하면과 접하여 배치된 컬렉터 전극;을 포함하되, 상기 기판의 하면과 상기 컬렉터 전극의 접합계면은 요철 형상의 결합면을 포함한다.
상기 전력 반도체 소자에서, 상기 기판의 하면은 제 1 요철부를 포함하고, 상기 컬렉터 전극의 상면은 제 2 요철부를 포함하고, 상기 접합계면은 상기 제 1 요철부와 상기 제 2 요철부가 맞물려 결합된 결합면을 포함할 수 있다.
상기 전력 반도체 소자에서, 상기 제 1 요철부는 상기 기판의 하면 전체에 형성되고, 상기 제 2 요철부는 상기 컬렉터 전극의 상면 전체에 형성될 수 있다.
상기 전력 반도체 소자에서, 상기 제 1 요철부는 상기 기판의 하면 테두리에만 형성되고, 상기 제 2 요철부는 상기 컬렉터 전극의 상면 테두리에만 형성될 수 있다.
상기 전력 반도체 소자는, 상기 기판과 상기 컬렉터 전극 사이에 개재된 적어도 하나 이상의 더미 패턴을 더 포함할 수 있다.
상기 전력 반도체 소자에서, 상기 더미 패턴은 울퉁불퉁한 형상을 가질 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 관점에 의한 전력 반도체 소자의 패키징 방법이 제공된다. 상기 전력 반도체 소자의 패키징 방법은 기판, 상기 기판의 상면에 형성된 액티브 셀 영역, 상기 액티브 셀 영역 상의 에미터 전극, 및 상기 기판의 하면과 접하여 배치된 컬렉터 전극을 구비하되, 상기 기판의 하면과 상기 컬렉터 전극의 접합계면은 요철 형상의 결합면을 포함하는, 전력 반도체 소자를 준비하는 단계; 상기 전력 반도체 소자를 본딩 기판 상에 솔더링하여 상기 본딩 기판 상에서 상기 컬렉터 전극의 측면의 적어도 일부와 하면을 감싸는 솔더부를 형성하는 단계;를 포함하며, 상기 솔더부를 형성하는 단계는 상기 솔더부의 냉각으로 인한 수축 단계를 포함하되, 상기 솔더부의 수축으로 유발되는 상기 컬렉터 전극의 상기 기판으로부터의 박리가 상기 요철 형상의 결합면을 포함하는 상기 접합계면에 의하여 방지되는 것을 특징으로 한다.
상기 전력 반도체 소자의 패키징 방법에서, 상기 기판의 하면은 제 1 요철부를 포함하고, 상기 컬렉터 전극의 상면은 제 2 요철부를 포함하고, 상기 접합계면은 상기 제 1 요철부와 상기 제 2 요철부가 맞물려 결합된 결합면을 포함할 수 있다.
상기 전력 반도체 소자의 패키징 방법에서, 상기 제 1 요철부는 상기 기판의 하면 전체에 형성되고, 상기 제 2 요철부는 상기 컬렉터 전극의 상면 전체에 형성될 수 있다.
상기 전력 반도체 소자의 패키징 방법에서, 상기 제 1 요철부는 상기 기판의 하면 테두리에만 형성되고, 상기 제 2 요철부는 상기 컬렉터 전극의 상면 테두리에만 형성될 수 있다.
상기 전력 반도체 소자의 패키징 방법에서, 상기 전력 반도체 소자는 상기 기판과 상기 컬렉터 전극 사이에 개재된 적어도 하나 이상의 더미 패턴을 더 포함할 수 있다.
상기 전력 반도체 소자의 패키징 방법에서, 상기 더미 패턴은 울퉁불퉁한 형상을 가질 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 솔더링 공정에서 접합계면이 박리되는 현상을 방지할 수 있는 전력 반도체 소자 및 그 패키징 방법을 제공할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자의 단면 구조를 개요적으로 도해하는 단면도이다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 전력 반도체 소자를 제조하는 방법 및 전력 반도체 소자의 패키징 방법을 개요적으로 도해하는 도면들이다.
도 4는 본 발명의 다른 실시예에 따른 전력 반도체 소자의 단면 구조를 개요적으로 도해하는 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 전력 반도체 소자의 단면 구조를 개요적으로 도해하는 단면도이다.
도 6 및 도 7은 본 발명의 비교예에 따른 전력 반도체 소자 및 패키징 방법을 도해하는 도면들이다.
도 8은 본 발명의 비교예에 따른 전력 반도체 소자의 패키징 과정에서 나타나는 박리 현상을 촬영한 사진이다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 전력 반도체 소자를 제조하는 방법 및 전력 반도체 소자의 패키징 방법을 개요적으로 도해하는 도면들이다.
도 4는 본 발명의 다른 실시예에 따른 전력 반도체 소자의 단면 구조를 개요적으로 도해하는 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 전력 반도체 소자의 단면 구조를 개요적으로 도해하는 단면도이다.
도 6 및 도 7은 본 발명의 비교예에 따른 전력 반도체 소자 및 패키징 방법을 도해하는 도면들이다.
도 8은 본 발명의 비교예에 따른 전력 반도체 소자의 패키징 과정에서 나타나는 박리 현상을 촬영한 사진이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 여러 실시예들을 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서, 막, 영역 또는 기판과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", "적층되어" 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", "적층되어" 또는 "커플링되어" 접합하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자의 단면 구조를 개요적으로 도해하는 단면도이고, 도 2 및 도 3은 본 발명의 일 실시예에 따른 전력 반도체 소자를 제조하는 방법 및 전력 반도체 소자의 패키징 방법을 개요적으로 도해하는 도면들이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 전력 반도체 소자(100a)는 기판(10), 기판(10)의 상면에 형성된 액티브 셀 영역(20, active cell area), 액티브 셀 영역(20) 상의 에미터 전극(50), 및 기판(10)의 하면과 접하여 배치된 컬렉터 전극(60)을 포함한다. 특히, 기판(10)의 하면과 컬렉터 전극(60)의 접합계면(70)은 요철 형상의 결합면을 포함한다.
기판(10)은 웨이퍼 및/또는 상기 웨이퍼 상에서 성장된 에피층을 포함할 수있다. 기판(10)은 실리콘(Si)계, 실리콘 카바이드(SiC)계, 질화갈륨(GaN)계, 다이아몬드계, 산화갈륨계 등으로 분류될 수 있으나, 본 발명의 기술적 사상이 이러한 물질의 한정에 한정되는 것은 아니다.
액티브 셀 영역(20)은 기판(10)의 상부에 형성되거나 기판(10) 내에 형성되는 게이트 전극, 제 1 도전형의 바디 영역, 제 2 도전형의 소스 영역, 제 1 도전형의 플로팅 영역, 제 2 도전형의 드리프트 영역을 포함할 수 있다.
여기에서, 제 1 도전형 및 제 2 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나일 수 있다. 예를 들어, 제 1 도전형은 p형이고 제 2 도전형이 n형일 수 있으며, 일 실시예에서는 예시적으로 이러한 도전형 구성을 상정한다. 하지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 다른 예를 들어, 제 1 도전형이 n형이고 제 2 도전형은 p형일 수도 있다.
액티브 셀 영역(20) 상에 에미터 전극(50)이 배치된다. 에미터 전극(50)은 도전성의 물질로 이루어질 수 있으며, 예를 들어, 알루미늄과 같은 금속 물질을 포함할 수 있다.
전력 반도체 소자의 부식과 오염을 방지하기 위하여 전력 반도체 소자의 표면에 폴리이미드와 같은 물질로 패시베이션막(40)을 형성할 수 있다.
기판(10)의 하면과 접하여 배치된 컬렉터 전극(60)을 포함한다. 기판(10)을 중심으로, 에미터 전극(50)은 기판(10)의 상측(frontside)에 배치되고 컬렉터 전극(60)은 기판(10)의 하측(backside)에 배치된다.
특히, 기판(10)의 하면과 컬렉터 전극(60)의 접합계면(70)은 요철 형상의 결합면을 포함한다. 예를 들어, 기판(10)의 하면은 제 1 요철부(10a)를 포함하고, 컬렉터 전극(60)의 상면은 제 2 요철부(60a)를 포함하는 경우, 기판(10)의 하면과 컬렉터 전극(60)의 접합계면(70)은 제 1 요철부(10a)와 제 2 요철부(60a)가 맞물려 결합된 결합면을 포함할 수 있다.
제 1 요철부(10a)와 제 2 요철부(60a)가 맞물린다는 것은 제 1 요철부(10a)의 철부(볼록부)가 제 2 요철부(60a)의 요부(오목부)에 삽입되고 제 2 요철부(60a)의 철부(볼록부)가 제 1 요철부(10a)의 요부(오목부)에 삽입되어 맞물린다는 것을 포함할 있다.
제 1 요철부(10a) 및/또는 제 2 요철부(60a)는 플라즈마 식각을 통해 트렌치(trench) 또는 홀(hole)을 형성함으로써 구현될 수 있다. 물론, 상기 플라즈마 식각 외에도 습식 식각 또는 레이저 드릴링 공정을 사용할 수도 있다.
이러한 방법 외에도, 기판(10)의 하면에 제 1 요철부(10a)를 상술한 방법으로 먼저 형성한 후에, 제 1 요철부(10a)가 형성된 기판(10)의 하면 상에 증착 공정이나 도금 공정으로 컬렉터 전극(60)을 형성함으로써 기판(10)과 컬렉터 전극(60)의 접합을 구현할 수도 있다. 이 경우, 기판(10)의 하면에 형성되는 제 1 요철부(10a)는 상하로 폭이 균일하게 형성될 수 있으나, 변형된 실시예로서, 기판(10)의 하면에 형성되는 제 1 요철부(10a)는 상하로 폭이 점점 증가 또는 감소되도록 구성되어 접합력을 더욱 강화시킬 수 있다. 예컨대, 제 1 요철부(10a)를 구성하는 철부가 하방으로 점점 폭이 커지도록 형성하는 경우, 기판(10)의 제 1 요철부(10a)와 컬렉터 전극(60)의 제 2 요철부(60a)의 맞물림은 역치합을 형성하여 더욱 결합력이 강화될 수 있다.
이하에서는, 상술한 본 발명의 일 실시예에 따른 전력 반도체 소자(100a)의 패키징 방법을 설명한다.
도 3을 참조하면, 상술한 전력 반도체 소자(100a)를 준비한다. 계속하여, 전력 반도체 소자(100a)를 본딩 기판(90) 상에 솔더링하여 본딩 기판(90) 상에서 컬렉터 전극(60)의 측면의 적어도 일부와 하면을 감싸는 솔더부(80)를 형성한다.
본딩 기판(90)은, 예를 들어, 전력 반도체 소자(100a)와 이격되어 배치되는 DBC 기판을 포함할 수 있다. 솔더부(80)는 솔더링 공정 직후 상대적으로 고온이지만, 고온의 솔더부는 냉각으로 인하여 수축된다. 솔더부(80)가 수축됨에 따라 기판(10)과 접합된 컬렉터 전극(60)에 응력(응력의 방향은 도 3의 화살표로 도시됨)이 인가되어 컬렉터 전극(60)와 기판(10)의 접합계면에서 박리 현상이 발생할 수 있다.
그러나, 컬렉터 전극(60)과 기판(10)의 접합계면이 상술한 요철 형상의 결합면을 포함하므로, 솔더부(80)가 수축되어도 컬렉터 전극(60)와 기판(10)의 접합계면에서 박리 현상이 방지되는 효과를 구현할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 전력 반도체 소자의 단면 구조를 개요적으로 도해하는 단면도이다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 전력 반도체 소자(100b)는 기판(10), 기판(10)의 상면에 형성된 액티브 셀 영역(20, active cell area), 액티브 셀 영역(20) 상의 에미터 전극(50), 및 기판(10)의 하면과 접하여 배치된 컬렉터 전극(60)을 포함한다. 특히, 기판(10)의 하면과 컬렉터 전극(60)의 접합계면(70)은 요철 형상의 결합면을 포함한다.
기판(10)은 웨이퍼 및/또는 상기 웨이퍼 상에서 성장된 에피층을 포함할 수있다. 기판(10)은 실리콘(Si)계, 실리콘 카바이드(SiC)계, 질화갈륨(GaN)계, 다이아몬드계, 산화갈륨계 등으로 분류될 수 있으나, 본 발명의 기술적 사상이 이러한 물질의 한정에 한정되는 것은 아니다.
액티브 셀 영역(20)은 기판(10)의 상부에 형성되거나 기판(10) 내에 형성되는 게이트 전극, 제 1 도전형의 바디 영역, 제 2 도전형의 소스 영역, 제 1 도전형의 플로팅 영역, 제 2 도전형의 드리프트 영역을 포함할 수 있다.
여기에서, 제 1 도전형 및 제 2 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나일 수 있다. 예를 들어, 제 1 도전형은 p형이고 제 2 도전형이 n형일 수 있으며, 일 실시예에서는 예시적으로 이러한 도전형 구성을 상정한다. 하지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 다른 예를 들어, 제 1 도전형이 n형이고 제 2 도전형은 p형일 수도 있다.
액티브 셀 영역(20) 상에 에미터 전극(50)이 배치된다. 에미터 전극(50)은 도전성의 물질로 이루어질 수 있으며, 예를 들어, 알루미늄과 같은 금속 물질을 포함할 수 있다.
전력 반도체 소자의 부식과 오염을 방지하기 위하여 전력 반도체 소자의 표면에 폴리이미드와 같은 물질로 패시베이션막(40)을 형성할 수 있다.
기판(10)의 하면과 접하여 배치된 컬렉터 전극(60)을 포함한다. 기판(10)을 중심으로, 에미터 전극(50)은 기판(10)의 상측(frontside)에 배치되고 컬렉터 전극(60)은 기판(10)의 하측(backside)에 배치된다.
특히, 기판(10)의 하면과 컬렉터 전극(60)의 접합계면(70)은 요철 형상의 결합면을 포함한다. 예를 들어, 기판(10)의 하면은 제 1 요철부를 포함하고, 컬렉터 전극(60)의 상면은 제 2 요철부를 포함하는 경우, 기판(10)의 하면과 컬렉터 전극(60)의 접합계면(70)은 제 1 요철부와 제 2 요철부가 맞물려 결합된 결합면을 포함할 수 있다.
제 1 요철부와 제 2 요철부가 맞물린다는 것은 제 1 요철부의 철부(볼록부)가 제 2 요철부의 요부(오목부)에 삽입되고 제 2 요철부의 철부(볼록부)가 제 1 요철부의 요부(오목부)에 삽입되어 맞물린다는 것을 포함할 있다.
제 1 요철부 및/또는 제 2 요철부는 플라즈마 식각을 통해 트렌치(trench) 또는 홀(hole)을 형성함으로써 구현될 수 있다. 물론, 상기 플라즈마 식각 외에도 습식 식각 또는 레이저 드릴링 공정을 사용할 수도 있다.
이러한 방법 외에도, 기판(10)의 하면에 제 1 요철부를 상술한 방법으로 먼저 형성한 후에, 제 1 요철부가 형성된 기판(10)의 하면 상에 증착 공정이나 도금 공정으로 컬렉터 전극(60)을 형성함으로써 기판(10)과 컬렉터 전극(60)의 접합을 구현할 수도 있다. 이 경우, 기판(10)의 하면에 형성되는 제 1 요철부는 상하로 폭이 균일하게 형성될 수 있으나, 변형된 실시예로서, 기판(10)의 하면에 형성되는 제 1 요철부는 상하로 폭이 점점 증가 또는 감소되도록 구성되어 접합력을 더욱 강화시킬 수 있다. 예컨대, 제 1 요철부를 구성하는 철부가 하방으로 점점 폭이 커지도록 형성하는 경우, 기판(10)의 제 1 요철부와 컬렉터 전극(60)의 제 2 요철부의 맞물림은 역치합을 형성하여 더욱 결합력이 강화될 수 있다.
한편, 도 4에 도시된 전력 반도체 소자(100b)에서는 상기 제 1 요철부가 기판(10)의 하면 테두리에만 형성되고, 상기 제 2 요철부는 컬렉터 전극(60)의 상면 테두리에만 형성된다. 이에 반하여, 도 1에 도시된 전력 반도체 소자(100a)에서는 상기 제 1 요철부가 기판(10)의 하면 전체에 형성되고, 상기 제 2 요철부는 컬렉터 전극(60)의 상면 전체에 형성된다.
도 1에 도시된 전력 반도체 소자(100a)에서는 제 1 요철부와 제 2 요철부의 결합이 기판(10)과 컬렉터 전극(60)의 접합계면 전체에 걸쳐 이루어지므로 결합력이 상대적으로 더 강하다는 유리한 점을 가진다.
다만, 접합계면 전체에 걸쳐 요철부를 형성하는 공정은 시간과 비용이 많이 소요되며, 기판(10)과 컬렉터 전극(60) 간의 박리는 기판(10)과 컬렉터 전극(60)의 접합계면 중 테두리에서 먼저 일어난다는 점을 감안하여, 도 4에 도시된 전력 반도체 소자(100a)에서는 요철부를 접합계면의 테두리에만 형성하였다.
이하에서는, 상술한 본 발명의 다른 실시예에 따른 전력 반도체 소자(100b)의 패키징 방법을 설명한다.
먼저, 상술한 전력 반도체 소자(100b)를 준비한다. 계속하여, 전력 반도체 소자(100b)를 본딩 기판 상에 솔더링하여 본딩 기판 상에서 컬렉터 전극(60)의 측면의 적어도 일부와 하면을 감싸는 솔더부를 형성한다.
본딩 기판은, 예를 들어, 전력 반도체 소자(100b)와 이격되어 배치되는 DBC 기판을 포함할 수 있다. 솔더부는 솔더링 공정 직후 상대적으로 고온이지만, 고온의 솔더부는 냉각으로 인하여 수축된다. 솔더부가 수축됨에 따라 기판(10)과 접합된 컬렉터 전극(60)에 응력이 인가되어 컬렉터 전극(60)와 기판(10)의 접합계면에서 박리 현상이 발생할 수 있다.
그러나, 컬렉터 전극(60)과 기판(10)의 접합계면이 상술한 요철 형상의 결합면을 포함하므로, 솔더부가 수축되어도 컬렉터 전극(60)와 기판(10)의 접합계면에서 박리 현상이 방지되는 효과를 구현할 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 전력 반도체 소자의 단면 구조를 개요적으로 도해하는 단면도이다.
도 5를 참조하면, 본 발명의 또 다른 실시예에 따른 전력 반도체 소자(100c)는 기판(10), 기판(10)의 상면에 형성된 액티브 셀 영역(20, active cell area), 액티브 셀 영역(20) 상의 에미터 전극(50), 및 기판(10)의 하면과 접하여 배치된 컬렉터 전극(60)을 포함한다. 특히, 기판(10)의 하면과 컬렉터 전극(60)의 접합계면(70)은 요철 형상의 결합면을 포함한다.
기판(10)은 웨이퍼 및/또는 상기 웨이퍼 상에서 성장된 에피층을 포함할 수있다. 기판(10)은 실리콘(Si)계, 실리콘 카바이드(SiC)계, 질화갈륨(GaN)계, 다이아몬드계, 산화갈륨계 등으로 분류될 수 있으나, 본 발명의 기술적 사상이 이러한 물질의 한정에 한정되는 것은 아니다.
액티브 셀 영역(20)은 기판(10)의 상부에 형성되거나 기판(10) 내에 형성되는 게이트 전극, 제 1 도전형의 바디 영역, 제 2 도전형의 소스 영역, 제 1 도전형의 플로팅 영역, 제 2 도전형의 드리프트 영역을 포함할 수 있다.
여기에서, 제 1 도전형 및 제 2 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나일 수 있다. 예를 들어, 제 1 도전형은 p형이고 제 2 도전형이 n형일 수 있으며, 일 실시예에서는 예시적으로 이러한 도전형 구성을 상정한다. 하지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 다른 예를 들어, 제 1 도전형이 n형이고 제 2 도전형은 p형일 수도 있다.
액티브 셀 영역(20) 상에 에미터 전극(50)이 배치된다. 에미터 전극(50)은 도전성의 물질로 이루어질 수 있으며, 예를 들어, 알루미늄과 같은 금속 물질을 포함할 수 있다.
전력 반도체 소자의 부식과 오염을 방지하기 위하여 전력 반도체 소자의 표면에 폴리이미드와 같은 물질로 패시베이션막(40)을 형성할 수 있다.
기판(10)의 하면과 접하여 배치된 컬렉터 전극(60)을 포함한다. 기판(10)을 중심으로, 에미터 전극(50)은 기판(10)의 상측(frontside)에 배치되고 컬렉터 전극(60)은 기판(10)의 하측(backside)에 배치된다.
특히, 기판(10)의 하면과 컬렉터 전극(60)의 접합계면(70)은 요철 형상의 결합면을 포함한다. 나아가, 기판(10)과 컬렉터 전극(60) 사이에는 적어도 하나 이상의 더미 패턴(75)이 개재될 수 있다. 더미 패턴(75)은 기판(10)의 하면에 형성된 제 1 요철부의 요부 및 컬렉터 전극(60)의 상면에 형성된 제 2 요철부의 요부에 각각 배치될 수 있다. 더미 패턴(75)은 산화물이나 폴리실리콘 등의 물질을 포함하는 재질로 이루어질 수 있으며, 필요에 따라서는 울퉁불퉁한 형상을 가져 기판(10) 및/또는 컬렉터 전극(60)과의 결합력을 더욱 개선시킬 수 있다.
제 1 요철부 및/또는 제 2 요철부는 플라즈마 식각을 통해 트렌치(trench) 또는 홀(hole)을 형성함으로써 구현될 수 있다. 물론, 상기 플라즈마 식각 외에도 습식 식각 또는 레이저 드릴링 공정을 사용할 수도 있다.
이러한 방법 외에도, 기판(10)의 하면에 제 1 요철부를 상술한 방법으로 먼저 형성한 후에, 제 1 요철부가 형성된 기판(10)의 하면 상에 더미 패턴(75)을 형성하고, 최종적으로, 증착 공정이나 도금 공정으로 컬렉터 전극(60)을 형성함으로써 기판(10)과 컬렉터 전극(60)의 접합을 구현할 수도 있다.
더미 패턴(75)은 상하로 폭이 균일하게 형성될 수 있으나, 변형된 실시예로서, 더미 패턴(75)은 상하로 폭이 점점 증가 또는 감소되도록 구성되어 접합력을 더욱 강화시킬 수 있다. 예컨대, 더미 패턴(75)이 하방으로 점점 폭이 커지도록 형성하는 경우, 더미 패턴(75)과 컬렉터 전극(60) 간의 맞물림은 역치합을 형성하여 더욱 결합력이 강화될 수 있다.
이하에서는, 상술한 본 발명의 다른 실시예에 따른 전력 반도체 소자(100c)의 패키징 방법을 설명한다.
먼저, 상술한 전력 반도체 소자(100c)를 준비한다. 계속하여, 전력 반도체 소자(100c)를 본딩 기판 상에 솔더링하여 본딩 기판 상에서 컬렉터 전극(60)의 측면의 적어도 일부와 하면을 감싸는 솔더부를 형성한다.
본딩 기판은, 예를 들어, 전력 반도체 소자(100b)와 이격되어 배치되는 DBC 기판을 포함할 수 있다. 솔더부는 솔더링 공정 직후 상대적으로 고온이지만, 고온의 솔더부는 냉각으로 인하여 수축된다. 솔더부가 수축됨에 따라 기판(10)과 접합된 컬렉터 전극(60)에 응력이 인가되어 컬렉터 전극(60)와 기판(10)의 접합계면에서 박리 현상이 발생할 수 있다.
그러나, 컬렉터 전극(60)과 기판(10)의 접합계면이 상술한 더미 패턴(75)과 요철 형상의 결합면을 포함하므로, 솔더부가 수축되어도 컬렉터 전극(60)와 기판(10)의 접합계면에서 박리 현상이 방지되는 효과를 구현할 수 있다.
도 6 및 도 7은 본 발명의 비교예에 따른 전력 반도체 소자 및 패키징 방법을 도해하는 도면들이다.
도 6을 참조하면, 본 발명의 비교예에 따른 전력 반도체 소자는 기판(10)과 컬렉터 전극(60) 간의 접합계면이 요철 없이 평탄한 계면으로만 이루어진다. 그 외의 다른 구성에 대한 설명은 앞에서 설명한 것과 동일하다.
도 7을 참조하면, 본 발명의 비교예에 따른 상술한 전력 반도체 소자를 준비한다. 계속하여, 전력 반도체 소자를 본딩 기판(90) 상에 솔더링하여 본딩 기판(90) 상에서 컬렉터 전극(60)의 측면의 적어도 일부와 하면을 감싸는 솔더부(80)를 형성한다.
솔더부(80)는 솔더링 공정 직후 상대적으로 고온이지만, 고온의 솔더부는 냉각으로 인하여 수축된다. 솔더부(80)가 수축됨에 따라 기판(10)과 접합된 컬렉터 전극(60)에 응력(응력의 방향은 도 8의 화살표로 도시됨)이 인가되어 컬렉터 전극(60)와 기판(10)의 접합계면에서 박리(A) 현상이 발생한다. 도 9는 이러한 박리 현상을 실제로 촬영한 사진이다.
지금까지 본 발명의 다양한 실시예들과 비교예를 참조하여 본 발명의 기술적 사상을 설명하였다. 이에 따르면, 전력 반도체 소자의 기판의 하면과 컬렉터 전극의 접합계면이 요철 형상의 결합면을 포함함으로써, 솔더링 공정에서 접합계면이 박리되는 현상을 방지할 수 있음을 확인하였다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10: 기판
20: 액티브 셀 영역
50 : 에미터 전극
60 : 컬렉터 전극
70 : 접합계면
80 : 솔더부
90 : 본딩 기판
20: 액티브 셀 영역
50 : 에미터 전극
60 : 컬렉터 전극
70 : 접합계면
80 : 솔더부
90 : 본딩 기판
Claims (12)
- 기판;
상기 기판의 상면에 형성된 액티브 셀 영역(active cell area);
상기 액티브 셀 영역 상의 에미터 전극;
상기 기판의 하면과 접하여 배치된 컬렉터 전극; 및
상기 기판과 상기 컬렉터 전극 사이에 개재된 적어도 하나 이상의 더미 패턴;
을 구비하되,
상기 더미 패턴은 상기 기판의 내측으로부터 상기 기판과 상기 컬렉터 전극의 계면을 가로질러 상기 컬렉터 전극의 내측까지 신장되는 것을 특징으로 하는,
전력 반도체 소자. - 삭제
- 삭제
- 삭제
- 제 1 항에 있어서,
상기 더미 패턴은 하방으로 점점 폭이 커지도록 형성되어 상기 더미 패턴과 상기 컬렉터 전극 간의 맞물림은 역치합을 형성하는 것을 특징으로 하는, 전력 반도체 소자. - 제 1 항에 있어서,
상기 더미 패턴은 울퉁불퉁한 형상을 가지는, 전력 반도체 소자. - 기판, 상기 기판의 상면에 형성된 액티브 셀 영역, 상기 액티브 셀 영역 상의 에미터 전극, 상기 기판의 하면과 접하여 배치된 컬렉터 전극; 및 상기 기판과 상기 컬렉터 전극 사이에 개재된 적어도 하나 이상의 더미 패턴;을 구비하되, 상기 더미 패턴은 상기 기판의 내측으로부터 상기 기판과 상기 컬렉터 전극의 계면을 가로질러 상기 컬렉터 전극의 내측까지 신장되는 것을 특징으로 하는, 전력 반도체 소자를 준비하는 단계;
상기 전력 반도체 소자를 본딩 기판 상에 솔더링하여 상기 본딩 기판 상에서 상기 컬렉터 전극의 측면의 적어도 일부와 하면을 감싸는 솔더부를 형성하는 단계;
를 포함하며,
상기 솔더부를 형성하는 단계는 상기 솔더부의 냉각으로 인한 수축 단계를 포함하되, 상기 솔더부의 수축으로 유발되는 상기 컬렉터 전극의 상기 기판으로부터의 박리가 요철 형상의 결합면을 포함하는 상기 기판의 하면과 상기 컬렉터 전극의 접합계면에 의하여 방지되는 것을 특징으로 하는, 전력 반도체 소자의 패키징 방법. - 삭제
- 삭제
- 삭제
- 제 7 항에 있어서,
상기 더미 패턴은 하방으로 점점 폭이 커지도록 형성되어 상기 더미 패턴과 상기 컬렉터 전극 간의 맞물림은 역치합을 형성하는 것을 특징으로 하는,
전력 반도체 소자의 패키징 방법. - 제 7 항에 있어서,
상기 더미 패턴은 울퉁불퉁한 형상을 가지는, 전력 반도체 소자의 패키징 방법.
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Citations (3)
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| JP2002334993A (ja) * | 2001-05-09 | 2002-11-22 | Shindengen Electric Mfg Co Ltd | 半導体装置およびその実装方法 |
| JP2011086768A (ja) * | 2009-10-15 | 2011-04-28 | Mitsubishi Electric Corp | 電力半導体装置とその製造方法 |
| JP2016136639A (ja) * | 2011-08-02 | 2016-07-28 | ローム株式会社 | 半導体装置およびその製造方法 |
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| JP2016136639A (ja) * | 2011-08-02 | 2016-07-28 | ローム株式会社 | 半導体装置およびその製造方法 |
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