JP2017103456A - 半導体装置 - Google Patents

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Abstract

【課題】リカバリー時間を短縮できる半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第２導電形
の第２半導体領域と、絶縁部と、第２導電形の第３半導体領域と、第１電極と、を有する
。第２半導体領域は、第１半導体領域の一部の上に設けられている。絶縁部は、第１半導
体領域の他の一部の上に設けられている。第３半導体領域は、第２半導体領域の上に設け
られている。第３半導体領域における第２導電形のキャリア濃度は、第２半導体領域にお
ける第２導電形のキャリア濃度よりも高い。第１電極は、絶縁部および第３半導体領域の
上に設けられている。第１電極は、第２方向において第２半導体領域と並んだ部分を有す
る。第１電極は、第２半導体領域および第３半導体領域と接している。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
ダイオードなどの半導体装置は、電力変換回路などに広く用いられている。半導体装置
がオン状態からオフ状態へ切り替わる際、半導体装置の内部に蓄積されたキャリアが外部
に排出される。蓄積キャリアが外部に排出されるまでの時間（リカバリー時間）は、短い
ことが望ましい。
特開平１０−３３５６７９号公報
本発明が解決しようとする課題は、リカバリー時間を短縮できる半導体装置を提供する
ことである。
実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第２導電形の第２半導
体領域と、絶縁部と、第２導電形の第３半導体領域と、第１電極と、を有する。
前記第２半導体領域は、前記第１半導体領域の一部の上に設けられている。
前記絶縁部は、前記第１半導体領域の他の一部の上に設けられている。
前記第３半導体領域は、前記第２半導体領域の上に設けられている。
前記第３半導体領域における第２導電形のキャリア濃度は、前記第２半導体領域におけ
る第２導電形のキャリア濃度よりも高い。
前記第１電極は、前記絶縁部および前記第３半導体領域の上に設けられている。前記第
１電極は、前記第１半導体領域から前記第２半導体領域に向かう第１方向に対して垂直な
第２方向において前記第２半導体領域と並んだ部分を有する。前記第１電極は、前記第２
半導体領域および前記第３半導体領域と接している。
第１実施形態に係る半導体装置の断面図である。 第１実施形態に係る半導体装置の平面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第２実施形態に係る半導体装置の断面図である。 第３実施形態に係る半導体装置の断面図である。 第４実施形態に係る半導体装置の断面図である。 第５実施形態に係る半導体装置の断面図である。 第６実施形態に係る半導体装置の断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の
大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場
合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付
して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。ｎ−形半導体領域１からｐ形アノ
ード領域２に向かう方向をＺ方向（第１方向）とし、Ｚ方向に対して垂直であり相互に直
交する２方向をＸ方向（第２方向）及びＹ方向とする。
以下の説明において、ｎ＋、ｎ、ｎ−及びｐ＋、ｐ、ｐ−の表記は、各導電形における
不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」およ
び「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付さ
れている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示
す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形
態を実施してもよい。
（第１実施形態）
まず、図１および図２を用いて、第１実施形態に係る半導体装置の一例を説明する。
図１は、第１実施形態に係る半導体装置１００の断面図である。
図２は、第１実施形態に係る半導体装置１００の平面図である。
なお、図２では、アノード電極３１は省略されている。
半導体装置１００は、例えば、ダイオードである。
図１に表すように、半導体装置１００は、ｎ＋形（第１導電形）カソード領域４、ｎ−
形半導体領域１（第１半導体領域）、ｐ形（第２導電形）アノード領域２（第２半導体領
域）、ｐ＋形アノード領域３（第３半導体領域）、絶縁部２０、カソード電極３０（第１
電極）、およびアノード電極３１を有する。
カソード電極３０は、半導体装置１００の裏面に設けられている。
ｎ＋形カソード領域４は、カソード電極３０の上に設けられ、カソード電極３０と電気
的に接続されている。
ｎ−形半導体領域１は、ｎ＋形カソード領域４の上に設けられている。
ｐ形アノード領域２は、ｎ−形半導体領域１の上に設けられている。
ｐ形アノード領域２の一部は、Ｚ方向に延びている。
ｐ形アノード領域２の他の一部の上には、絶縁部２０が設けられている。絶縁部２０は
、ｐ形アノード領域２のＺ方向に延びた部分とＸ方向において並んでいる。
なお、図１に表す例に限らず、ｐ形アノード領域２は、ｎ−形半導体領域１の一部の上
にのみ設けられ、絶縁部２０は、ｎ形半導体領域１の他の一部の上に設けられていてもよ
い。すなわち、絶縁部２０とｎ−形半導体領域１との間にｐ形アノード領域２が設けられ
ていなくてもよい。
ｐ＋形アノード領域３は、ｐ形アノード領域２の上に設けられている。
アノード電極３１は、ｐ＋形アノード領域３および絶縁部２０の上に設けられている。
アノード電極３１は、ｐ形アノード領域２とＸ方向において並ぶ部分３１ａを有しており
、ｐ形アノード領域２およびｐ＋形アノード領域３と接している。すなわち、アノード電
極３１は、ｐ形アノード領域２の側面、ｐ＋形アノード領域３の側面および上面と接して
いる。また、より具体的には、アノード電極３１は、ｐ形アノード領域２とショットキー
接触し、ｐ＋形アノード領域３とオーミック接触している。
ｐ＋形アノード領域３は、図２（ａ）に表すように、Ｘ方向において複数設けられ、そ
れぞれがＹ方向に延びている。あるいは、ｐ＋形アノード領域３は、図２（ｂ）に表すよ
うに、Ｘ方向およびＹ方向において複数設けられていても良い。
なお、図２（ａ）および図２（ｂ）に表した例では、ｐ＋形アノード領域３の外縁の下
（−Ｚ方向側）に、ｐ形アノード領域２とアノード電極３１との接触面が位置している。
図２（ｂ）に表すように、ｐ＋形アノード領域３がＸ方向およびＹ方向において複数設け
られている場合、ｐ＋形アノード領域３の面積を低減させることができる。また、ｐ＋形
アノード領域３の数を調整することで、ｐ＋形アノード領域３の総面積を低減すると同時
に、ｐ形アノード領域２とアノード電極３１との接触面積を増加させることができる。
ここで、各構成要素の材料の一例を説明する。
ｎ＋形カソード領域４、ｎ−形半導体領域１、ｐ形アノード領域２、およびｐ＋形アノ
ード領域３は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリ
ウムヒ素を含む。
半導体材料に添加されるｎ形不純物としては、ヒ素、リン、またはアンチモンを用いる
ことができる。ｐ形不純物としては、ボロンを用いることができる。
絶縁部２０は、酸化シリコンなどの絶縁材料を含む。
カソード電極３０およびアノード電極３１は、アルミニウムなどの金属を含む。
次に、図３〜図５を用いて、第１実施形態に係る半導体装置１００の製造方法の一例を
説明する。
図３〜図５は、第１実施形態に係る半導体装置１００の製造工程を表す工程断面図であ
る。
まず、ｎ＋形半導体層４ａの上にｎ−形半導体層１ａが設けられた半導体基板を用意す
る。次に、ｎ−形半導体層１ａの表面にｐ形不純物をイオン注入し、図３（ａ）に表すよ
うに、ｐ形アノード領域２およびｐ＋形アノード領域３を形成する。
次に、ｐ形アノード領域２の一部およびｐ＋形アノード領域３の一部を除去することで
、開口ＯＰ１を形成する。続いて、ｐ形アノード領域２およびｐ＋形アノード領域３の表
面を熱酸化することで、図３（ｂ）に表すように、絶縁層ＩＬ１を形成する。
次に、絶縁層ＩＬ１の上に、ｐ形アノード領域２およびｐ＋形アノード領域３を覆う絶
縁層ＩＬ２を形成し、開口ＯＰ１を埋め込む。その後、エッチングにより絶縁層ＩＬ１お
よびＩＬ２の表面を後退させる。この工程により、図４（ａ）に表すように、それぞれの
開口ＯＰ１の底部に、絶縁層ＩＬ１およびＩＬ２を含む絶縁部２０が形成される。
その後、ｐ＋形アノード領域３および絶縁部２０の上に金属層を形成することで、アノ
ード電極３１を形成する。続いて、ｎ＋形半導体層４ａが所定の厚みになるまで、ｎ＋形
半導体層４ａの裏面を研削する。その後、研削されたｎ＋形半導体層４ａの裏面に金属層
を形成することで、カソード電極３０を形成する。
以上の工程により、半導体装置１００が得られる。
なお、図３(ａ)に表す工程において、ｎ−形半導体層１ａの表面の浅い位置にｐ形不純
物をイオン注入し、熱によって−Ｚ方向に拡散させた場合、ｐ形アノード領域２における
ｐ形不純物濃度は、−Ｚ方向に向かうほど低くなる。すなわち、ｐ形アノード領域２は、
図５(ａ)に表すように、ｐ形不純物濃度が互いに異なる第１部分２ａおよび第２部分２ｂ
を有する。第１部分２ａは、第２部分２ｂとｎ−形半導体領域１との間に位置し、第２部
分２ｂにおけるｐ形不純物濃度は、第１部分２ａにおけるｐ形不純物濃度よりも高い。
一方、図３(ａ)に表す工程において、高エネルギー（高加速度）でｐ形不純物をｎ−形
半導体層１ａの深くにイオン注入した場合、深い部分におけるｐ形不純物濃度が、浅い部
分におけるｐ形不純物濃度よりも高くなる。すなわち、ｐ形アノード領域２において、図
５（ｂ）に表すように、不純物濃度が高い第２部分２ｂが、第１部分２ａとｎ−形半導体
領域１との間に位置する。
ここで、本実施形態による作用および効果について説明する。
本実施形態に係る半導体装置１００では、アノード電極３１の部分３１ａがｐ形アノー
ド領域２の側面と接し、ｐ形アノード領域２の上にｐ＋形アノード領域３が設けられてい
る。この構成によれば、カソード電極３０からｎ−形半導体領域１に注入された電子は、
アノード電極３１に流れる際に、アノード電極３１からｐ＋形アノード領域３に注入され
た正孔に引き寄せられる。このとき、ｐ形アノード領域２の側面が部分３１ａと接してい
るため、ｐ＋形アノード領域３に向かって引き寄せられた電子は、ｐ形アノード領域２の
側面からアノード電極３１に排出される。特に、ｐ形アノード領域２は、アノード電極３
１とショットキー接触しているため、ｐ形アノード領域２側面からの正孔の注入が抑制さ
れるとともに、ｐ形アノード領域２側面から効率的に電子が排出される。
一方で、アノード電極３１が部分３１ａを有する場合、部分３１ａとｎ−形半導体領域
１との間の距離が短いため、アノード電極３１とｎ−形半導体領域１との間で導通が生じ
やすくなる。この点について、本実施形態では、部分３１ａとｎ−形半導体領域１との間
に絶縁部２０を設けることで、アノード電極３１とｎ−形半導体領域１とが導通してしま
う可能性を低減している。
また、絶縁部２０を設けることで、ｎ−形半導体領域１とｐ形アノード領域２とのｐｎ
接合面から、ｐ形アノード領域２とアノード電極３１との接触面までの距離を長くするこ
とができる。この距離を長くすることで、ｐｎ接合面から広がる空乏層が、ｐ形アノード
領域２とアノード電極３１との接触面にまで達し難くなる。このため、距離が長くなった
分、ｐ形アノード領域２におけるｐ形不純物濃度を低下させることができる。
ｐ形アノード領域２におけるｐ形不純物濃度が低下することで、アノード電極３１から
の正孔の注入量が低減される。また、ｐ形アノード領域２におけるｐ形不純物濃度が低下
すると、ｐ形アノード領域２とアノード電極３１との間のショットキー障壁が低くなり、
より多くの電子をアノード電極３１に排出することが可能となる。正孔および電子は、ｎ
−形半導体領域１中におけるそれぞれの密度が大凡等しくなるように、カソード電極３０
およびアノード電極３１から注入される。このため、電子をアノード電極３１へ効率的に
排出することで、ｎ−形半導体領域１における電子の密度が低下し、それに伴ってｎ−形
半導体領域１への正孔の注入が抑制される。
すなわち、ｐ形アノード領域２におけるｐ形不純物濃度を低下することで、ｐ形アノー
ド領域２への正孔の注入量を低減することができ、さらに、より効率的に電子がアノード
電極３１へ排出することでｐ形アノード領域２への正孔の注入量をより一層低減すること
が可能となる。
この結果、半導体装置がオン状態の場合のｎ−形半導体領域１における正孔の密度を低
減し、半導体装置がオン状態からオフ状態となった際のリカバリー時間を短縮することが
可能となる。
以上の通り、本実施形態によれば、絶縁部２０を設けることで、アノード電極３１とｎ
−形半導体領域１との間の導通が生じる可能性を低減しつつ、半導体装置のリカバリー時
間を短縮することが可能である。
（第２実施形態）
図６は、第２実施形態に係る半導体装置２００の断面図である。
半導体装置２００は、例えば、ｐ形半導体領域１０を有し、アノード電極３１と各半導
体領域との接触面がＺ方向に対して傾斜している点で半導体装置１００と異なる。
半導体装置２００において、ｎ−形半導体領域１の一部の上にはｐ形アノード領域２が
設けられ、ｎ−形半導体領域１の他の一部の上にはｐ形半導体領域１０が設けられている
。
ｐ形アノード領域２の一部はＺ方向に延び、ｐ形アノード領域２の他の一部の上には絶
縁部２０が設けられている。
ｐ＋形アノード領域３は、ｐ形アノード領域２の一部の上およびｐ形半導体領域１０の
上に設けられている。
ｐ形アノード領域２とアノード電極３１との接触面およびｐ＋形アノード領域３とアノ
ード電極３１との接触面は、Ｚ方向に対して傾斜している。また、アノード電極３１は、
半導体装置１００と同様に、Ｘ方向においてｐ形アノード領域２と並ぶ部分３１ａを有す
る。絶縁部２０は、Ｚ方向において、部分３１ａとｎ−形半導体領域１との間に位置して
いる。
本実施形態によれば、第１実施形態と同様に、アノード電極３１とｎ−形半導体領域１
との間の導通が生じる可能性を低減しつつ、半導体装置のリカバリー時間を短縮すること
が可能である。
また、本実施形態では、ｐ形アノード領域２とアノード電極３１との接触面がＺ方向に
対して傾斜しているため、当該接触面がＺ方向と平行である場合に比べて、接触面の面積
を増加させることが可能となる。このため、アノード電極３１へ排出される電子を増加さ
せ、半導体装置のリカバリー時間をさらに短縮することが可能である。
（第３実施形態）
図７は、第３実施形態に係る半導体装置３００の断面図である。
半導体装置３００は、例えば、導電部２１を有する点で半導体装置１００と異なる。
導電部２１は、絶縁部２０に囲まれて、ｎ−形半導体領域１およびｐ形アノード領域２
と離間して設けられている。導電部２１は、Ｘ方向において、ｎ−形半導体領域１および
ｐ形アノード領域２と並んでいる。また、導電部２１は、アノード電極３１と電気的に接
続されている。導電部２１は、ポリシリコンなどの導電材料を含む。
アノード電極３１と電気的に接続された導電部２１が設けられていることで、半導体装
置をターンオフした際に、絶縁部２０とｎ−形半導体領域１との境界からｎ−形半導体領
域１に向かって空乏層が広がる。このため、ｎ−形半導体領域１とｐ形アノード領域２と
のｐｎ接合面からｐ形アノード領域２に向かう空乏層の広がりが抑制される。従って、空
乏層の広がりが抑制された分、ｐ形アノード領域２におけるｐ形不純物濃度をさらに低下
させることができる。この結果、半導体装置１００に比べて、半導体装置がオン状態の場
合のｎ−形半導体領域１における正孔の密度をさらに低減し、半導体装置のリカバリー時
間をより一層短縮することが可能となる。
（第４実施形態）
図８は、第４実施形態に係る半導体装置４００の断面図である。
半導体装置４００は、例えば、ＲＣ−ＩＧＢＴ(Reverse Conducting-Insulated Gate B
ipolar Transistor)である。
図８に表すように、半導体装置４００は、ｎ＋形カソード領域４（第４半導体領域）、
ｐ＋形コレクタ領域５（第５半導体領域）、ｎ形半導体領域８、ｎ−形半導体領域１（第
１半導体領域）、ｐ形アノード領域２（第２半導体領域）、ｐ＋形アノード領域３（第３
半導体領域）、ｐ形ベース領域６（第６半導体領域）、ｎ＋形エミッタ領域７（第７半導
体領域）、ｐ＋形コンタクト領域９、絶縁部２０、導電部２１、ゲート電極２５、ゲート
絶縁層２６、絶縁層２８、コレクタ電極４０（第２電極）、およびエミッタ電極４１（第
１電極）を有する。
半導体装置４００は、ダイオード領域４１０と、ＩＧＢＴ領域４２０と、を有する。
ダイオード領域４１０には、ｎ＋形カソード領域４、ｐ形アノード領域２、ｐ＋形アノ
ード領域３、絶縁部２０、および導電部２１が設けられている。すなわち、半導体装置４
００は、ダイオード領域４１０に、第３実施形態に係る半導体装置３００を含んでいる。
ｐ＋形コレクタ領域５、ｐ形ベース領域６、ｎ＋形エミッタ領域７、ｐ＋形コンタクト
領域９、ゲート電極２５、およびゲート絶縁層２６は、ＩＧＢＴ領域４２０に設けられて
いる。
コレクタ電極４０は、半導体装置４００の裏面に設けられている。
ｎ＋形カソード領域４は、コレクタ電極４０の一部の上に設けられている。
ｐ＋形コレクタ領域５は、コレクタ電極４０の他の一部の上に設けられている。
ｎ形半導体領域８は、ｎ＋形カソード領域４およびｐ＋形コレクタ領域５の上に設けら
れている。
ｎ−形半導体領域１は、ｎ形半導体領域８の上に設けられている。
ｐ形アノード領域２は、ｎ−形半導体領域１の一部の上に設けられている。
絶縁部２０は、ｎ−形半導体領域１の他の一部の上に設けられている。導電部２１は、
絶縁部２０に囲まれている。
ｐ＋形アノード領域３は、ｐ形アノード領域２の上に設けられている。ｐ形アノード領
域２、ｐ＋形アノード領域３、および絶縁部２０は、ｎ＋形カソード領域４の上に位置し
ている。
ｐ形ベース領域６は、ｎ−形半導体領域１の上に、ｐ形アノード領域２および絶縁部２
０と離間して設けられている。ｐ形ベース領域６は、ｐ＋形コレクタ領域５の上に位置し
ている。
ｎ＋形エミッタ領域７およびｐ＋形コンタクト領域９は、それぞれｐ形ベース領域６の
上に選択的に設けられている。
ゲート電極２５と、ｎ−形半導体領域１、ｐ形ベース領域６、およびｎ＋形エミッタ領
域７のそれぞれと、の間には、ゲート絶縁層２６が設けられている。
絶縁層２８は、ｎ−形半導体領域１のｐ形アノード領域２とｐ形ベース領域６との間の
部分の上に、ｐ形アノード領域２からｐ形ベース領域６に亘って設けられている。
エミッタ電極４１は、半導体装置４００の表面に設けられ、ｐ＋形アノード領域３、絶
縁部２０、ｎ＋形エミッタ領域７、およびｐ＋形コンタクト領域９を覆っている。エミッ
タ電極４１は、ｐ形アノード領域２、ｐ＋形アノード領域３、ｎ＋形エミッタ領域７、お
よびｐ＋形コンタクト領域９と接している。また、エミッタ電極４１は、ｐ形アノード領
域２とＸ方向において並ぶ部分４１ａを有する。
エミッタ電極４１とゲート電極２５との間には、ゲート絶縁層２６が設けられ、これら
の電極は電気的に分離されている。
ゲート電極２５に閾値以上の電圧が印加されると、ｐ形ベース領域６のうちゲート絶縁
層２６との界面付近の領域にチャネル（反転領域）が形成される。コレクタ電極４０に、
エミッタ電極４１に対して、正の電圧が印加された状態でチャネルを形成することで、Ｉ
ＧＢＴがオン状態となる。その後、ゲート電極２５における電圧が閾値電圧以下になると
、ｐ形ベース領域６におけるチャネルが消滅し、ＩＧＢＴがオフ状態となる。
また、一般的な電力変換回路では、ＲＣ−ＩＧＢＴを複数用いてブリッジ回路が形成さ
れる。あるＲＣ−ＩＧＢＴのＩＧＢＴ領域４２０が導通状態になると、回路に接続された
負荷に電流が流れる。負荷は、典型的にはインダクタンスである。
ＩＧＢＴ領域４２０がオフ状態となると、負荷に流れていた電流は、当該負荷と並列接
続されている別のＲＣ−ＩＧＢＴのダイオード領域４１０において、エミッタ電極４１か
らコレクタ電極４０に向けて電流が流れる。そして、先ほどターンオフされたＲＣ−ＩＧ
ＢＴのＩＧＢＴ領域４２０がオン状態になると、ダイオード領域４１０においてｎ−形半
導体領域１に蓄積されていたキャリアが排出され、空乏層が広がる。
半導体装置４００が、ダイオード領域４１０において、第３実施形態に係る半導体装置
３００を含むことで、ＩＧＢＴ領域４２０がオン状態となった際の、ダイオード領域４１
０におけるリカバリー時間を短縮することが可能である。
また、絶縁部２０および導電部２１は、ゲート電極２５およびゲート絶縁層２６と同じ
工程で形成することも可能である。すなわち、半導体装置４００に、第３実施形態に係る
半導体装置３００の構成を適用することで、製造に必要な工程数の増加を抑制しつつ、リ
カバリー時間を効果的に短縮することが可能となる。
なお、図８では、ゲート電極２５がＺ方向に延び、Ｘ方向においてｐ形ベース領域６と
対面した、トレンチゲート型ＩＧＢＴを有する例について説明した。しかし、本実施形態
はこれに限られない。例えば、半導体装置４００は、ゲート電極２５がＺ方向においてｐ
形ベース領域６と対面する、プレーナゲート型ＩＧＢＴを有していてもよい。
また、図８に表す例に限らず、半導体装置４００は、ダイオード領域４１０において、
第１実施形態または第２実施形態に係る半導体装置を含んでいてもよい。
（第５実施形態）
図９は、第５実施形態に係る半導体装置５００の断面図である。
半導体装置５００は、例えば、ｐ＋形半導体領域５０（第８半導体領域）を有する点で
半導体装置１００と異なる。
ｐ＋形半導体領域５０は、ｎ−形半導体領域１と絶縁部２０との間に設けられており、
Ｘ方向において、互いに離間して設けられている。Ｘ方向において隣接するｐ＋形半導体
領域５０同士の間には、ｎ−形半導体領域１の一部とｐ形アノード領域２の一部が位置し
ている。また、ｐ＋形半導体領域５０のｐ形不純物濃度は、ｐ形アノード領域２のｐ形不
純物濃度よりも高くなるように設けられている。さらにまた、ｐ＋形半導体領域５０の一
部は、Ｚ方向において、ｐ＋形アノード領域３とｎ＋形カソード領域４との間に位置する
ように設けられていてもよい。
ｐ＋形半導体領域５０が設けられていることで、半導体装置５００をターンオフした際
に、ｐ＋形半導体領域５０とｎ−形半導体領域１との境界から、ｎ−形半導体領域１に向
かって空乏層が広がる。また、ｐ形アノード領域２とｎ−形半導体領域１との境界からも
、ｎ−形半導体領域１に向かって空乏層が広がる。ここで、Ｘ方向において隣り合うｐ＋
形半導体領域５０同士から広がる空乏層が繋がると、ｐ形アノード領域２とｎ−形半導体
領域１との境界から、ｐ形アノード領域２側へ広がる空乏層の形成が抑制される。
従って、空乏層の広がりが抑制された分、ｐ形アノード領域２におけるｐ形不純物濃度
をさらに低下させることができる。この結果、半導体装置１００に比べて、半導体装置が
オン状態の場合のｎ−形半導体領域１における正孔の密度をさらに低減し、半導体装置の
リカバリー時間をより一層短縮することが可能となる。
（第６実施形態）
図１０は、第６実施形態に係る半導体装置６００の断面図である。
半導体装置６００は、例えば、導電部２１、および部分３１ｂを有する点で半導体装置
１００と異なる。
導電部２１は、絶縁部２０に囲まれて、ｎ−形半導体領域１、ｐ形アノード領域２、お
よびｐ＋形アノード領域３と離間して設けられている。導電部２１は、Ｘ方向において、
ｎ−形半導体領域１、ｐ形アノード領域２、およびｐ＋形アノード領域３と並んでいる。
この際、Ｘ方向における導電部２１の一方の面は、絶縁部２０を介してｐ＋形アノード領
域３と並んでおり、Ｘ方向における導電部２１の他方の面は、ｐ＋形アノード領域３と並
ばないように設けられている。すなわち、Ｘ方向における導電部２１の他方の面は、ｎ−
形半導体領域１およびｐ形アノード領域２とのみ並んでいる。なお、導電部２１は、アノ
ード電極３１と電気的に接続されている。導電部２１は、ポリシリコンなどの導電材料を
含む。
また、アノード電極３１は、ｐ形アノード領域２およびｐ＋形アノード領域３とＸ方向
において並ぶ部分３１ｂを有しており、ｐ形アノード領域２およびｐ＋形アノード領域３
と接している。すなわち、アノード電極３１は、ｐ形アノード領域２の側面および上面、
ｐ＋形アノード領域３の側面および上面と接している。より具体的には、アノード電極３
１は、ｐ形アノード領域２とショットキー接触し、ｐ＋形アノード領域３とオーミック接
触している。部分３１ｂの一方の側面と導電部２１との間には、ｐ形アノード領域２のみ
が設けられている。一方で、部分３１ｂの他方の側面と導電部２１との間には、ｐ形アノ
ード領域２およびｐ＋形アノード領域３が設けられている。部分３１ｂの底面とｐ形アノ
ード領域２の間には、絶縁部２０が設けられる。
アノード電極３１と電気的に接続された導電部２１が設けられていることで、半導体装
置６００をターンオフした際に、導電部２１を囲む絶縁部２０とｎ−形半導体領域１との
境界からｎ−形半導体領域１に向かって空乏層が広がる。このため、ｎ−形半導体領域１
とｐ形アノード領域２とのｐｎ接合面からｐ形アノード領域２に向かう空乏層の広がりが
抑制される。従って、空乏層の広がりが抑制された分、ｐ形アノード領域２におけるｐ形
不純物濃度をさらに低下させることができる。この結果、半導体装置１００に比べて、半
導体装置がオン状態の場合のｎ−形半導体領域１における正孔の密度をさらに低減し、半
導体装置のリカバリー時間をより一層短縮することが可能となる。
また、本実施形態に係る半導体装置６００では、アノード電極３１の部分３１ｂの一方
の側面がｐ形アノード領域２およびｐ＋形アノード領域３と接し、部分３１ｂの他方の側
面はｐ形アノード領域２とのみ接するように設けられている。この構成によれば、カソー
ド電極３０からｎ−形半導体領域１に注入された電子は、アノード電極３１に流れる際に
、アノード電極３１からｐ＋形アノード領域３に注入された正孔に引き寄せられる。この
とき、部分３１ｂの他方の側面がｐ形アノード領域２とのみ接しているため、ｐ＋形アノ
ード領域３に向かって引き寄せられた電子は、部分３１ｂの他方の側面からアノード電極
３１に排出される。特に、ｐ形アノード領域２は、アノード電極３１とショットキー接触
しているため、部分３１ｂの他方の側面からの正孔の注入が抑制されるとともに、部分３
１ｂの他方の側面からから効率的に電子が排出される。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低に
ついては、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である
。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不
純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度
の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質
量分析法）により測定することが可能である。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示
したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は
、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、
種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、ｎ＋形
カソード領域４、ｐ＋形コレクタ領域５、ｎ形半導体領域８、ｎ−形半導体領域１、ｐ形
アノード領域２、ｐ＋形アノード領域３、ｐ形ベース領域６、ｎ＋形エミッタ領域７、ｐ
＋形コンタクト領域９、絶縁部２０、導電部２１、ゲート電極２５、ゲート絶縁層２６、
カソード電極３０、アノード電極３１、コレクタ電極４０、およびエミッタ電極４１など
の各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能で
ある。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の
範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に
組み合わせて実施することができる。
１００、２００、３００、４００、５００、６００…半導体装置 １…ｎ−形半導体領域
２…ｐ形アノード領域 ３…ｐ＋形アノード領域 ４…ｎ＋形カソード領域 ５…ｐ＋
形コレクタ領域 ６…ｐ形ベース領域 ７…ｎ＋形エミッタ領域 ９…ｐ＋形コンタクト
領域 ２０…絶縁部 ２１…導電部 ２５…ゲート電極 ２６…ゲート絶縁層 ３０…カ
ソード電極 ３１…アノード電極 ４０…コレクタ電極 ４１…エミッタ電極、５０…ｐ
＋形半導体領域

Claims (7)

  1. 第１導電形の第１半導体領域と、
    前記第１半導体領域の一部の上に設けられた第２導電形の第２半導体領域と、
    前記第１半導体領域の他の一部の上に設けられた絶縁部と、
    前記第２半導体領域の上に設けられ、前記第２半導体領域における第２導電形のキャリ
    ア濃度よりも高い第２導電形のキャリア濃度を有する第２導電形の第３半導体領域と、
    前記絶縁部および前記第３半導体領域の上に設けられ、前記第１半導体領域から前記第
    ２半導体領域に向かう第１方向に対して垂直な第２方向において、前記第２半導体領域と
    並んだ部分を有し、前記第２半導体領域および前記第３半導体領域と接する第１電極と、
    を備えた半導体装置。
  2. 前記絶縁部に囲まれた導電部をさらに備えた請求項１記載の半導体装置。
  3. 前記第２半導体領域と前記第１電極との接触面は、前記第１方向に対して傾斜している
    請求項１または２に記載の半導体装置。
  4. 前記第２半導体領域の一部は、前記第１方向において、前記第１半導体領域と前記絶縁
    部との間に設けられた請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第１半導体領域と前記絶縁部との間に設けられ、前記第２半導体領域における第２
    導電形のキャリア濃度よりも高い第２導電形のキャリア濃度を有する第２導電形の第８半
    導体領域をさらに備えた請求項１〜４のいずれか１つに記載の半導体装置。
  6. 第２電極と、
    前記第２電極の一部の上に設けられた第１導電形の第４半導体領域と、
    前記第２電極の他の一部の上に設けられた第２導電形の第５半導体領域と、
    前記第４半導体領域および前記第５半導体領域の上に設けられた第１導電形の第１半導
    体領域と、
    前記第１半導体領域の一部の上に設けられ、前記第４半導体領域の上に位置する第２導
    電形の第２半導体領域と、
    前記第１半導体領域の他の一部の上に設けられ、前記第４半導体領域の上に位置する絶
    縁部と、
    前記第２半導体領域の上に設けられ、前記第２半導体領域における第２導電形のキャリ
    ア濃度よりも高い第２導電形のキャリア濃度を有する第２導電形の第３半導体領域と、
    前記第１半導体領域の上に前記第２半導体領域および前記絶縁部と離間して設けられ、
    前記第４半導体領域の上に位置する第２導電形の第６半導体領域と、
    前記第５半導体領域の上に選択的に設けられた第１導電形の第７半導体領域と、
    ゲート電極と、
    前記ゲート電極と、前記第１半導体領域、前記第６半導体領域、および前記第７半導体
    領域のそれぞれと、の間に設けられたゲート絶縁層と、
    前記絶縁部、前記第３半導体領域、および前記第７半導体領域の上に設けられ、前記第
    １半導体領域の前記一部から前記第２半導体領域に向かう第１方向に対して垂直な第２方
    向において前記第２半導体領域と並んだ部分を有し、前記第２半導体領域、前記第３半導
    体領域、および記第７半導体領域と接する第１電極と、
    を備えた半導体装置。
  7. 前記第１電極は、前記第２半導体領域とショットキー接触し、前記第３半導体領域とオ
    ーミック接触している請求項１〜５のいずれか１つに記載の半導体装置。
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