JP2017103456A - 半導体装置 - Google Patents
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Abstract
【解決手段】実施形態に係る半導体装置は、第1導電形の第1半導体領域と、第2導電形
の第2半導体領域と、絶縁部と、第2導電形の第3半導体領域と、第1電極と、を有する
。第2半導体領域は、第1半導体領域の一部の上に設けられている。絶縁部は、第1半導
体領域の他の一部の上に設けられている。第3半導体領域は、第2半導体領域の上に設け
られている。第3半導体領域における第2導電形のキャリア濃度は、第2半導体領域にお
ける第2導電形のキャリア濃度よりも高い。第1電極は、絶縁部および第3半導体領域の
上に設けられている。第1電極は、第2方向において第2半導体領域と並んだ部分を有す
る。第1電極は、第2半導体領域および第3半導体領域と接している。
【選択図】図1
Description
がオン状態からオフ状態へ切り替わる際、半導体装置の内部に蓄積されたキャリアが外部
に排出される。蓄積キャリアが外部に排出されるまでの時間(リカバリー時間)は、短い
ことが望ましい。
ことである。
体領域と、絶縁部と、第2導電形の第3半導体領域と、第1電極と、を有する。
る第2導電形のキャリア濃度よりも高い。
1電極は、前記第1半導体領域から前記第2半導体領域に向かう第1方向に対して垂直な
第2方向において前記第2半導体領域と並んだ部分を有する。前記第1電極は、前記第2
半導体領域および前記第3半導体領域と接している。
大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場
合であっても、図面により互いの寸法や比率が異なって表される場合もある。
して詳細な説明は適宜省略する。
ード領域2に向かう方向をZ方向(第1方向)とし、Z方向に対して垂直であり相互に直
交する2方向をX方向(第2方向)及びY方向とする。
不純物濃度の相対的な高低を表す。すなわち、「+」が付されている表記は、「+」およ
び「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付さ
れている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示
す。
態を実施してもよい。
まず、図1および図2を用いて、第1実施形態に係る半導体装置の一例を説明する。
形半導体領域1(第1半導体領域)、p形(第2導電形)アノード領域2(第2半導体領
域)、p+形アノード領域3(第3半導体領域)、絶縁部20、カソード電極30(第1
電極)、およびアノード電極31を有する。
的に接続されている。
、p形アノード領域2のZ方向に延びた部分とX方向において並んでいる。
にのみ設けられ、絶縁部20は、n形半導体領域1の他の一部の上に設けられていてもよ
い。すなわち、絶縁部20とn−形半導体領域1との間にp形アノード領域2が設けられ
ていなくてもよい。
アノード電極31は、p形アノード領域2とX方向において並ぶ部分31aを有しており
、p形アノード領域2およびp+形アノード領域3と接している。すなわち、アノード電
極31は、p形アノード領域2の側面、p+形アノード領域3の側面および上面と接して
いる。また、より具体的には、アノード電極31は、p形アノード領域2とショットキー
接触し、p+形アノード領域3とオーミック接触している。
れぞれがY方向に延びている。あるいは、p+形アノード領域3は、図2(b)に表すよ
うに、X方向およびY方向において複数設けられていても良い。
(−Z方向側)に、p形アノード領域2とアノード電極31との接触面が位置している。
図2(b)に表すように、p+形アノード領域3がX方向およびY方向において複数設け
られている場合、p+形アノード領域3の面積を低減させることができる。また、p+形
アノード領域3の数を調整することで、p+形アノード領域3の総面積を低減すると同時
に、p形アノード領域2とアノード電極31との接触面積を増加させることができる。
ード領域3は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリ
ウムヒ素を含む。
ことができる。p形不純物としては、ボロンを用いることができる。
説明する。
る。
る。次に、n−形半導体層1aの表面にp形不純物をイオン注入し、図3(a)に表すよ
うに、p形アノード領域2およびp+形アノード領域3を形成する。
、開口OP1を形成する。続いて、p形アノード領域2およびp+形アノード領域3の表
面を熱酸化することで、図3(b)に表すように、絶縁層IL1を形成する。
縁層IL2を形成し、開口OP1を埋め込む。その後、エッチングにより絶縁層IL1お
よびIL2の表面を後退させる。この工程により、図4(a)に表すように、それぞれの
開口OP1の底部に、絶縁層IL1およびIL2を含む絶縁部20が形成される。
ード電極31を形成する。続いて、n+形半導体層4aが所定の厚みになるまで、n+形
半導体層4aの裏面を研削する。その後、研削されたn+形半導体層4aの裏面に金属層
を形成することで、カソード電極30を形成する。
物をイオン注入し、熱によって−Z方向に拡散させた場合、p形アノード領域2における
p形不純物濃度は、−Z方向に向かうほど低くなる。すなわち、p形アノード領域2は、
図5(a)に表すように、p形不純物濃度が互いに異なる第1部分2aおよび第2部分2b
を有する。第1部分2aは、第2部分2bとn−形半導体領域1との間に位置し、第2部
分2bにおけるp形不純物濃度は、第1部分2aにおけるp形不純物濃度よりも高い。
半導体層1aの深くにイオン注入した場合、深い部分におけるp形不純物濃度が、浅い部
分におけるp形不純物濃度よりも高くなる。すなわち、p形アノード領域2において、図
5(b)に表すように、不純物濃度が高い第2部分2bが、第1部分2aとn−形半導体
領域1との間に位置する。
ド領域2の側面と接し、p形アノード領域2の上にp+形アノード領域3が設けられてい
る。この構成によれば、カソード電極30からn−形半導体領域1に注入された電子は、
アノード電極31に流れる際に、アノード電極31からp+形アノード領域3に注入され
た正孔に引き寄せられる。このとき、p形アノード領域2の側面が部分31aと接してい
るため、p+形アノード領域3に向かって引き寄せられた電子は、p形アノード領域2の
側面からアノード電極31に排出される。特に、p形アノード領域2は、アノード電極3
1とショットキー接触しているため、p形アノード領域2側面からの正孔の注入が抑制さ
れるとともに、p形アノード領域2側面から効率的に電子が排出される。
1との間の距離が短いため、アノード電極31とn−形半導体領域1との間で導通が生じ
やすくなる。この点について、本実施形態では、部分31aとn−形半導体領域1との間
に絶縁部20を設けることで、アノード電極31とn−形半導体領域1とが導通してしま
う可能性を低減している。
接合面から、p形アノード領域2とアノード電極31との接触面までの距離を長くするこ
とができる。この距離を長くすることで、pn接合面から広がる空乏層が、p形アノード
領域2とアノード電極31との接触面にまで達し難くなる。このため、距離が長くなった
分、p形アノード領域2におけるp形不純物濃度を低下させることができる。
の正孔の注入量が低減される。また、p形アノード領域2におけるp形不純物濃度が低下
すると、p形アノード領域2とアノード電極31との間のショットキー障壁が低くなり、
より多くの電子をアノード電極31に排出することが可能となる。正孔および電子は、n
−形半導体領域1中におけるそれぞれの密度が大凡等しくなるように、カソード電極30
およびアノード電極31から注入される。このため、電子をアノード電極31へ効率的に
排出することで、n−形半導体領域1における電子の密度が低下し、それに伴ってn−形
半導体領域1への正孔の注入が抑制される。
ド領域2への正孔の注入量を低減することができ、さらに、より効率的に電子がアノード
電極31へ排出することでp形アノード領域2への正孔の注入量をより一層低減すること
が可能となる。
減し、半導体装置がオン状態からオフ状態となった際のリカバリー時間を短縮することが
可能となる。
−形半導体領域1との間の導通が生じる可能性を低減しつつ、半導体装置のリカバリー時
間を短縮することが可能である。
図6は、第2実施形態に係る半導体装置200の断面図である。
体領域との接触面がZ方向に対して傾斜している点で半導体装置100と異なる。
設けられ、n−形半導体領域1の他の一部の上にはp形半導体領域10が設けられている
。
縁部20が設けられている。
上に設けられている。
ード電極31との接触面は、Z方向に対して傾斜している。また、アノード電極31は、
半導体装置100と同様に、X方向においてp形アノード領域2と並ぶ部分31aを有す
る。絶縁部20は、Z方向において、部分31aとn−形半導体領域1との間に位置して
いる。
との間の導通が生じる可能性を低減しつつ、半導体装置のリカバリー時間を短縮すること
が可能である。
対して傾斜しているため、当該接触面がZ方向と平行である場合に比べて、接触面の面積
を増加させることが可能となる。このため、アノード電極31へ排出される電子を増加さ
せ、半導体装置のリカバリー時間をさらに短縮することが可能である。
図7は、第3実施形態に係る半導体装置300の断面図である。
と離間して設けられている。導電部21は、X方向において、n−形半導体領域1および
p形アノード領域2と並んでいる。また、導電部21は、アノード電極31と電気的に接
続されている。導電部21は、ポリシリコンなどの導電材料を含む。
置をターンオフした際に、絶縁部20とn−形半導体領域1との境界からn−形半導体領
域1に向かって空乏層が広がる。このため、n−形半導体領域1とp形アノード領域2と
のpn接合面からp形アノード領域2に向かう空乏層の広がりが抑制される。従って、空
乏層の広がりが抑制された分、p形アノード領域2におけるp形不純物濃度をさらに低下
させることができる。この結果、半導体装置100に比べて、半導体装置がオン状態の場
合のn−形半導体領域1における正孔の密度をさらに低減し、半導体装置のリカバリー時
間をより一層短縮することが可能となる。
図8は、第4実施形態に係る半導体装置400の断面図である。
ipolar Transistor)である。
p+形コレクタ領域5(第5半導体領域)、n形半導体領域8、n−形半導体領域1(第
1半導体領域)、p形アノード領域2(第2半導体領域)、p+形アノード領域3(第3
半導体領域)、p形ベース領域6(第6半導体領域)、n+形エミッタ領域7(第7半導
体領域)、p+形コンタクト領域9、絶縁部20、導電部21、ゲート電極25、ゲート
絶縁層26、絶縁層28、コレクタ電極40(第2電極)、およびエミッタ電極41(第
1電極)を有する。
ード領域3、絶縁部20、および導電部21が設けられている。すなわち、半導体装置4
00は、ダイオード領域410に、第3実施形態に係る半導体装置300を含んでいる。
領域9、ゲート電極25、およびゲート絶縁層26は、IGBT領域420に設けられて
いる。
れている。
絶縁部20に囲まれている。
域2、p+形アノード領域3、および絶縁部20は、n+形カソード領域4の上に位置し
ている。
0と離間して設けられている。p形ベース領域6は、p+形コレクタ領域5の上に位置し
ている。
上に選択的に設けられている。
域7のそれぞれと、の間には、ゲート絶縁層26が設けられている。
部分の上に、p形アノード領域2からp形ベース領域6に亘って設けられている。
縁部20、n+形エミッタ領域7、およびp+形コンタクト領域9を覆っている。エミッ
タ電極41は、p形アノード領域2、p+形アノード領域3、n+形エミッタ領域7、お
よびp+形コンタクト領域9と接している。また、エミッタ電極41は、p形アノード領
域2とX方向において並ぶ部分41aを有する。
の電極は電気的に分離されている。
層26との界面付近の領域にチャネル(反転領域)が形成される。コレクタ電極40に、
エミッタ電極41に対して、正の電圧が印加された状態でチャネルを形成することで、I
GBTがオン状態となる。その後、ゲート電極25における電圧が閾値電圧以下になると
、p形ベース領域6におけるチャネルが消滅し、IGBTがオフ状態となる。
れる。あるRC−IGBTのIGBT領域420が導通状態になると、回路に接続された
負荷に電流が流れる。負荷は、典型的にはインダクタンスである。
続されている別のRC−IGBTのダイオード領域410において、エミッタ電極41か
らコレクタ電極40に向けて電流が流れる。そして、先ほどターンオフされたRC−IG
BTのIGBT領域420がオン状態になると、ダイオード領域410においてn−形半
導体領域1に蓄積されていたキャリアが排出され、空乏層が広がる。
300を含むことで、IGBT領域420がオン状態となった際の、ダイオード領域41
0におけるリカバリー時間を短縮することが可能である。
工程で形成することも可能である。すなわち、半導体装置400に、第3実施形態に係る
半導体装置300の構成を適用することで、製造に必要な工程数の増加を抑制しつつ、リ
カバリー時間を効果的に短縮することが可能となる。
対面した、トレンチゲート型IGBTを有する例について説明した。しかし、本実施形態
はこれに限られない。例えば、半導体装置400は、ゲート電極25がZ方向においてp
形ベース領域6と対面する、プレーナゲート型IGBTを有していてもよい。
第1実施形態または第2実施形態に係る半導体装置を含んでいてもよい。
図9は、第5実施形態に係る半導体装置500の断面図である。
半導体装置100と異なる。
X方向において、互いに離間して設けられている。X方向において隣接するp+形半導体
領域50同士の間には、n−形半導体領域1の一部とp形アノード領域2の一部が位置し
ている。また、p+形半導体領域50のp形不純物濃度は、p形アノード領域2のp形不
純物濃度よりも高くなるように設けられている。さらにまた、p+形半導体領域50の一
部は、Z方向において、p+形アノード領域3とn+形カソード領域4との間に位置する
ように設けられていてもよい。
に、p+形半導体領域50とn−形半導体領域1との境界から、n−形半導体領域1に向
かって空乏層が広がる。また、p形アノード領域2とn−形半導体領域1との境界からも
、n−形半導体領域1に向かって空乏層が広がる。ここで、X方向において隣り合うp+
形半導体領域50同士から広がる空乏層が繋がると、p形アノード領域2とn−形半導体
領域1との境界から、p形アノード領域2側へ広がる空乏層の形成が抑制される。
をさらに低下させることができる。この結果、半導体装置100に比べて、半導体装置が
オン状態の場合のn−形半導体領域1における正孔の密度をさらに低減し、半導体装置の
リカバリー時間をより一層短縮することが可能となる。
図10は、第6実施形態に係る半導体装置600の断面図である。
100と異なる。
よびp+形アノード領域3と離間して設けられている。導電部21は、X方向において、
n−形半導体領域1、p形アノード領域2、およびp+形アノード領域3と並んでいる。
この際、X方向における導電部21の一方の面は、絶縁部20を介してp+形アノード領
域3と並んでおり、X方向における導電部21の他方の面は、p+形アノード領域3と並
ばないように設けられている。すなわち、X方向における導電部21の他方の面は、n−
形半導体領域1およびp形アノード領域2とのみ並んでいる。なお、導電部21は、アノ
ード電極31と電気的に接続されている。導電部21は、ポリシリコンなどの導電材料を
含む。
において並ぶ部分31bを有しており、p形アノード領域2およびp+形アノード領域3
と接している。すなわち、アノード電極31は、p形アノード領域2の側面および上面、
p+形アノード領域3の側面および上面と接している。より具体的には、アノード電極3
1は、p形アノード領域2とショットキー接触し、p+形アノード領域3とオーミック接
触している。部分31bの一方の側面と導電部21との間には、p形アノード領域2のみ
が設けられている。一方で、部分31bの他方の側面と導電部21との間には、p形アノ
ード領域2およびp+形アノード領域3が設けられている。部分31bの底面とp形アノ
ード領域2の間には、絶縁部20が設けられる。
置600をターンオフした際に、導電部21を囲む絶縁部20とn−形半導体領域1との
境界からn−形半導体領域1に向かって空乏層が広がる。このため、n−形半導体領域1
とp形アノード領域2とのpn接合面からp形アノード領域2に向かう空乏層の広がりが
抑制される。従って、空乏層の広がりが抑制された分、p形アノード領域2におけるp形
不純物濃度をさらに低下させることができる。この結果、半導体装置100に比べて、半
導体装置がオン状態の場合のn−形半導体領域1における正孔の密度をさらに低減し、半
導体装置のリカバリー時間をより一層短縮することが可能となる。
の側面がp形アノード領域2およびp+形アノード領域3と接し、部分31bの他方の側
面はp形アノード領域2とのみ接するように設けられている。この構成によれば、カソー
ド電極30からn−形半導体領域1に注入された電子は、アノード電極31に流れる際に
、アノード電極31からp+形アノード領域3に注入された正孔に引き寄せられる。この
とき、部分31bの他方の側面がp形アノード領域2とのみ接しているため、p+形アノ
ード領域3に向かって引き寄せられた電子は、部分31bの他方の側面からアノード電極
31に排出される。特に、p形アノード領域2は、アノード電極31とショットキー接触
しているため、部分31bの他方の側面からの正孔の注入が抑制されるとともに、部分3
1bの他方の側面からから効率的に電子が排出される。
ついては、例えば、SCM(走査型静電容量顕微鏡)を用いて確認することが可能である
。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不
純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度
の相対的な高低についても、SCMを用いて確認することができる。
量分析法)により測定することが可能である。
したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は
、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、
種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、n+形
カソード領域4、p+形コレクタ領域5、n形半導体領域8、n−形半導体領域1、p形
アノード領域2、p+形アノード領域3、p形ベース領域6、n+形エミッタ領域7、p
+形コンタクト領域9、絶縁部20、導電部21、ゲート電極25、ゲート絶縁層26、
カソード電極30、アノード電極31、コレクタ電極40、およびエミッタ電極41など
の各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能で
ある。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の
範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に
組み合わせて実施することができる。
2…p形アノード領域 3…p+形アノード領域 4…n+形カソード領域 5…p+
形コレクタ領域 6…p形ベース領域 7…n+形エミッタ領域 9…p+形コンタクト
領域 20…絶縁部 21…導電部 25…ゲート電極 26…ゲート絶縁層 30…カ
ソード電極 31…アノード電極 40…コレクタ電極 41…エミッタ電極、50…p
+形半導体領域
Claims (7)
- 第1導電形の第1半導体領域と、
前記第1半導体領域の一部の上に設けられた第2導電形の第2半導体領域と、
前記第1半導体領域の他の一部の上に設けられた絶縁部と、
前記第2半導体領域の上に設けられ、前記第2半導体領域における第2導電形のキャリ
ア濃度よりも高い第2導電形のキャリア濃度を有する第2導電形の第3半導体領域と、
前記絶縁部および前記第3半導体領域の上に設けられ、前記第1半導体領域から前記第
2半導体領域に向かう第1方向に対して垂直な第2方向において、前記第2半導体領域と
並んだ部分を有し、前記第2半導体領域および前記第3半導体領域と接する第1電極と、
を備えた半導体装置。 - 前記絶縁部に囲まれた導電部をさらに備えた請求項1記載の半導体装置。
- 前記第2半導体領域と前記第1電極との接触面は、前記第1方向に対して傾斜している
請求項1または2に記載の半導体装置。 - 前記第2半導体領域の一部は、前記第1方向において、前記第1半導体領域と前記絶縁
部との間に設けられた請求項1〜3のいずれか1つに記載の半導体装置。 - 前記第1半導体領域と前記絶縁部との間に設けられ、前記第2半導体領域における第2
導電形のキャリア濃度よりも高い第2導電形のキャリア濃度を有する第2導電形の第8半
導体領域をさらに備えた請求項1〜4のいずれか1つに記載の半導体装置。 - 第2電極と、
前記第2電極の一部の上に設けられた第1導電形の第4半導体領域と、
前記第2電極の他の一部の上に設けられた第2導電形の第5半導体領域と、
前記第4半導体領域および前記第5半導体領域の上に設けられた第1導電形の第1半導
体領域と、
前記第1半導体領域の一部の上に設けられ、前記第4半導体領域の上に位置する第2導
電形の第2半導体領域と、
前記第1半導体領域の他の一部の上に設けられ、前記第4半導体領域の上に位置する絶
縁部と、
前記第2半導体領域の上に設けられ、前記第2半導体領域における第2導電形のキャリ
ア濃度よりも高い第2導電形のキャリア濃度を有する第2導電形の第3半導体領域と、
前記第1半導体領域の上に前記第2半導体領域および前記絶縁部と離間して設けられ、
前記第4半導体領域の上に位置する第2導電形の第6半導体領域と、
前記第5半導体領域の上に選択的に設けられた第1導電形の第7半導体領域と、
ゲート電極と、
前記ゲート電極と、前記第1半導体領域、前記第6半導体領域、および前記第7半導体
領域のそれぞれと、の間に設けられたゲート絶縁層と、
前記絶縁部、前記第3半導体領域、および前記第7半導体領域の上に設けられ、前記第
1半導体領域の前記一部から前記第2半導体領域に向かう第1方向に対して垂直な第2方
向において前記第2半導体領域と並んだ部分を有し、前記第2半導体領域、前記第3半導
体領域、および記第7半導体領域と接する第1電極と、
を備えた半導体装置。 - 前記第1電極は、前記第2半導体領域とショットキー接触し、前記第3半導体領域とオ
ーミック接触している請求項1〜5のいずれか1つに記載の半導体装置。
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