JP5107460B2 - 集積低漏洩ショットキーダイオード - Google Patents

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Description

本発明は、シリコン集積回路内のショットキーダイオードに関する。
ショットキーダイオードは、例えば、ＰＮ接合ダイオード、バイポーラトランジスタ内のベース−エミッタ接合またはＤＭＯＳトランジスタ内のフリーホイールダイオードに比べて向上したスイッチング速度及びより低い順方向電圧降下等の望ましい特性を有する。ショットキーダイオードは、ＰＮ接合を通過してしまう故にこれらのトランジスタを損傷させ得る高い過渡電流を分流するために使用することが可能である。
しかし、シリコンショットキーダイオードは、ダイオードのブレークダウン電圧を制限してしまう逆バイアス漏洩及び界面ダイポールに関する他の望ましくない特性を有し得る。
本発明は、１つの形態として、アノード及びカソードを有するダイオードであって、アノードまたはカソードと接続されているショットキーバリア接合の金属部と、金属部に近接している一方の側部を有し、金属部に電気的に接続されている電極を有する絶縁ゲートと、ドリフト領域の端部であって前記ゲートの他方の側部に近接している第１の端部と、を有し、ドリフト領域の第２の端部は、金属部がアノードに接続されている場合にはカソードに接続され、金属部がカソードに接続されている場合にはアノードに接続されていることを特徴とするダイオードを含む。
他の形態として、本発明は、アノード及びカソードを有するダイオードの製造方法を含む。当該方法は、アノードまたはカソードに接続されるショットキーバリア接合の金属部を形成するステップと、金属部に近接する一方の側部を有しかつ金属部に電気的に接続される電極を有する絶縁ゲートを形成するステップと、ドリフト領域の端部であって前記ゲートの他方の側部に近接している第１の端部を形成するステップと、を含み、前記ドリフト領域の第２の端部は、前記金属部が前記アノードに接続されている場合には前記カソードに接続され、前記金属部が前記カソードに接続されている場合には前記アノードに接続されることを特徴とする方法である。
本発明の特徴及び利点、並びにそれらを達成する態様は、添付の図面ともに以下の本発明の様々な実施形態の説明を参照することによって明らかになりかつさらによく理解されるだろう。
図１は、本発明に従った集積低漏洩ショットキー（ＩＬＬＳ）ダイオードの１つの実施形態の側面図である。 図２は、２つの寄生バイポーラトランジスタとともに主たる電流を示す追加記号加えた図１に示されたＩＬＬＳダイオードの一部の図である。 図３は、ＩＬＬＳダイオードにおける逆バイアス特性の説明のための破線によって示された空乏領域を伴う図１に示されたＩＬＬＳダイオードの一部の図である。 図４Ａ−Ｅは、図１に示されたＩＬＬＳダイオードの形成における各段階を示す図である。 図４Ａ−Ｅは、図１に示されたＩＬＬＳダイオードの形成における各段階を示す図である。 図４Ａ−Ｅは、図１に示されたＩＬＬＳダイオードの形成における各段階を示す図である。 図４Ａ−Ｅは、図１に示されたＩＬＬＳダイオードの形成における各段階を示す図である。 図４Ａ−Ｅは、図１に示されたＩＬＬＳダイオードの形成における各段階を示す図である。 図５は、図１に示されたタイプのＩＬＬＳダイオードの測定されたアノード電流密度とアノード−カソード間順方向電圧降下とのプロット図である。 図６Ａ及び図６Ｂは、寄生ＰＮＰトランジスタ９２及び基板電流密度の導出されたベータを図１に示されたタイプのＩＬＬＳダイオードのアノード電流密度の関数として示す図である。 図６Ａ及び図６Ｂは、寄生ＰＮＰトランジスタ９２及び基板電流密度の導出されたベータを図１に示されたタイプのＩＬＬＳダイオードのアノード電流密度の関数として示す図である。 図７Ａは、測定されたカソード−アノード間逆バイアス電流を図１に示されたタイプのＩＬＬＳダイオードのカソード−アノード間電圧の関数として示す図である。 図７Ｂは、導出された基板電流を図１に示されたタイプのアノード−基板間電圧の関数として示す図である。
明快さのために、適切な場合、対応する特徴を示すべく図面内で参照符号は繰り返し用いられることが理解されるであろう。図面内の様々な要素の相対的なサイズは、いくつかの場合、本発明をさらに明確に示すために正確には示されていない。本明細書内で開示されている例は、本発明の様々な実施例を示しているが、いかなる態様においても本発明の範囲を限定するものとして理解されるべきではない。
本発明は、本発明の好ましい実施例が示されている添付の図面を参照して以下でさらに詳細に説明される。しかし、本発明は、異なった形態で実施されてもよく、本明細書において説明される実施例に限定されると解釈されるべきではない。むしろ、これらの実施例は、本開示が完全にかつ完璧になされて当業者に本発明の範囲が完全に伝達されるように提供される。図面において、層及び領域の厚さは、明快さのために誇張されている。層が他の層または基板上にあると記載されている場合、その層は他の層または基板に直接載っていてもよいし、介在層が存在してもよい。さらに、「第１の導電タイプ」及び「第２の導電タイプ」とは、ＮまたはＰタイプのような互いに逆の導電タイプをいうが、本明細書に記載され例示されている実施例の各々は、その相補的な実施例も含み、以下に説明されているＩＬＬＳダイオードの相補例である実施例においてはアノード及びカソードコンタクトが逆になっていることもあるだろう。全体を通して同じ参照符号は同じ要素を示す。
図を見ると、図１は、本発明に従った集積低漏洩ショットキー（ＩＬＬＳ）ダイオード１０の実施例の側面図であり、このダイオードは、Ｐ−エピタキシャル層が上側に形成されているＰ＋基板１２上に形成されている。ＩＬＬＳダイオード１０は、１つの実施例において、各々の端部にＮ＋シンク（sink）１８を有するＮタイプ分離（ＮＩＳＯ）層１６を含み、Ｎ＋シンク１８はＮＩＳＯ層１６からエピタキシャル層１４の上面まで伸張している。図１において、Ｎ＋シンク１８はＮ領域２０を有するが、本発明の１つの実施例においては、図４Ｂの説明においてさらに詳しく記載される様にＮ領域２０は存在しない。Ｐタイプ拡散領域２２は、ＮＩＳＯ層１４上にありかつＮＩＳＯ層１４に接している。
図１に示されているように、ＩＬＬＳダイオード１０は、Ｎ＋中央カソード２４を有する。Ｎ＋中央カソード２４は、互いに鏡面対称である２つのシリサイドアノード３４の間にある。図１内には、２つの単位領域２６が存在する。さらに具体的に言えば、単位領域２６はドリフトＮ−拡張領域５０を含む。ドリフトＮ−拡張領域５０は、Ｎ＋中央カソード２４からゲート３２まで（領域３０）伸張し、シリサイド層３４の下におけるゲートを越えた反対側への伸張はＰ＋アノード領域４８で終端している。シリサイド層３４は、ドリフト拡張領域５０及びＰ＋アノード領域４８の両方に接触しており、フィールド酸化膜３６で終端している。フィールド酸化膜３６の反対側には、Ｎ＋シンク１８に接触しているシリサイドコンタクト３８がある。他方のフィールド酸化膜セグメント４０は、シリサイドコンタクト３８を越えた反対側にある。ゲート３２は、段差ゲート酸化膜４２を有しているので、ゲート電極４４も段差を有している。本発明の他の実施例において、ゲート３２は、単一平面ゲート酸化膜及び単一平面ゲート電極を有し得る（図示せず）。
フィールド酸化膜３６の下は部分的にＰウェル４６であり、Ｐウェル４６は、Ｐ拡散領域２２に向かって下方に伸張しておりかつＮ領域２０が存在する場合には、一方の側面においてＮ領域２０と接触している。Ｐ＋アノード領域４８は、Ｐウェル４６の上表面内に部分的に伸張しておりかつシリサイド層３４と接触している。Ｎ−拡張領域５０は、エピタキシャル層１４の上表面内にあり、シリサイド層３４と接触している。Ｎ−拡張領域５０は、構成単位領域２６の各々内でＮ＋中央カソード２４に向かって伸張している。シリサイド層３４及びＮ−拡張領域５０は、ショットキーバリア接合５４を形成している。Ｐ−拡張領域５２は、Ｎ拡張領域５０の下方に存在しかつＮ拡張領域５０に接触しており、Ｐ＋アノード領域４８及びＰウェル４６にも接触している。
Ｎ−拡張領域５０及びＰ−拡張領域５２の両方は、ゲート３２の下の領域５６を除いて実質的に一定の厚さであり、領域５６においてＮ−拡張領域５０及びＰ−拡張領域５２は、狭い凹部形状の導電チャンネルを形成している。Ｐ−拡張領域５２の底部表面は、ゲート３２の下の領域５６内を除いてＰ拡散領域２２と接触している。
ＩＬＬＳダイオード１０のアノード端子６０は、金属部６２及びコンタクト６４を介して、ゲート３２の電極４４内に形成されているシリサイド６８に接続され、シリサイド層３４に接続され、かつシリサイドコンタクト３８に接続されている。カソード端子７０は、他方の金属部７２及びコンタクト７４を介して、Ｎ＋中央カソード２４の上表面内に形成されているシリサイド７６に接続されている。コンタクト６４及び７４はチタンでもよく、窒化チタン外側層６６を伴っていてもよい。
図２は、ＩＬＬＳダイオード１０の部分８０を示しており、ダイオード１０のターンオン特性及び順方向導電特性を容易に表すために、線８２、８４、８６及び８８に沿っている主たる電流を示す記号が加えられており、かつ寄生バイポーラトランジスタ、ＮＰＮ寄生トランジスタ９０及びＰＮＰ寄生トランジスタ９２とともに示されている。最初のターンオンにおいて、ゲート３２及びＮ−拡張領域５０は、パンチスルーＭＯＳＦＥＴとして動作し、ショットキーバリア接合５４とともに、アロータッチング線８２によって示されるＩＬＬＳダイオード１０の順方向導電電流経路をもたらす。アノード−カソード間電圧が上昇すると、Ｐ＋アノード領域４８、Ｐウェル４６、Ｐ拡散領域２２及びＰ−拡張領域５２と、Ｎ−拡張領域５０との間のＰＮ接合は、アロータッチング線８４によって示されるように導電を開始する。さらに、寄生ＮＰＮトランジスタ９０が導電可能となり、Ｎ＋シンク１８及びＮＩＳＯ層１６からＮ−拡張領域５０へ、アロータッチング線８６によって示されるように電流経路をもたらす。寄生ＮＰＮトランジスタ９０のターンオンは、Ｐ拡散領域２２とＮＩＳＯ層１６との接合において順バイアス電圧を降下させ、このことが、アロータッチング線８８によって示される寄生ＰＮＰトランジスタ９２によって形成される基板漏洩を減少させる。
積層されているＮ−拡張領域５０、Ｐ−拡張領域５２は、図３において破線楕円９４で示されているように、ドリフト領域３０において、逆バイアスがかかった際のＩＬＬＳダイオード１０の阻止電圧特性を向上させるリサーフ（ＲＥＳＵＲＦ）構造を有する。また、デバイスのアノードからカソードへの順方向導電の間、このリサーフ構造は、チャンネル導電抵抗を低下させ、従来の集積回路ショットキーダイオードに比べて小さなアノード及びカソード領域をもたらす。
アノード電圧が上昇した後、シリサイド層３４とＮ−拡張領域５０との間のショットキー接合５４がターンオンされ、アノード６０からカソード７０へ凹状パンチスルーチャンネル領域５６を介して電流が流れる。主ゲート電極４４からのＮタイプキャリアの増加、及びＰ−拡張領域５２からＮ−拡張領域５０へのバイアスのバックゲート効果は、チャンネル導電性をさらに向上させ得る。
３つの主たる電流経路８２、８４及び８６は、矢印が接している線８８によって示されている寄生ＰＮＰトランジスタ９２による垂直方向基板少数キャリア注入を制限する。
図３は、空乏領域１０２を有するＩＬＬＳダイオード１０の部分１００を示しており、空乏領域１０２は、ＩＬＬＳダイオード１０における逆バイアス特性の説明のために破線で示されている。空乏領域１０２は２つのセグメントを有しており、第１の空乏セグメント１０４はＰ＋アノード領域４８からゲート３２まで伸張しており、第２の空乏セグメント１０６は、ドリフト領域３０内にある。カソード−アノード間電圧は最初に正となり、ゲート電極４４の下の狭い凹状導電チャンネル５６は、Ｎ−拡張領域５０が正にフロート（float positive）しておりかつ逆バイアスバックゲートがＮ−拡張領域５０及びＰ−拡張領域５２に逆バイアスをかけている場合に完全に空乏化される。結果として、ショットキーバリア５４逆バイアス漏洩が著しく減少させられる。
さらに高いカソード−アノード電圧において、ドリフト領域３０のリサーフ構造は、完全に空乏化され、比較的小さなカソード領域で高いカソード−アノードブレークダウン電圧を支持可能である。ゲート電極４４の下の狭い凹状導電チャンネル５６が完全に空乏化される故に、空乏部分１０４が空乏部分１０６よりも狭くなる。ゲート電極４４の一部であってドリフト領域３０に近接する一部の下に厚いゲート酸化膜を有する段差ゲート酸化膜４２は、ドリフト領域３０のエッジにおいて電界を低減し、このことがデバイスオフ状態性能をさらに向上させる。
さらに、Ｐ拡散層２２は、Ｎ＋中央カソード２４からＮＩＳＯ層１６までのパンチスルーブレークダウン電圧を増加させる。
図４Ａ−４Ｅは、ＩＬＬＳダイオード１０の形成の各段階を示している。図４Ａにおいて、エピタキシャル層１４が２ステップで基板１２上に成長させられた。ベースエピタキシャル層１１０が最初に成長させられ、ＮＩＳＯ層１６及びＰ−拡散層２２がベースエピタキシャル層１１０内に形成される。次に、Ｐ−インラインエピタキシャル層１１２が成長させられ、Ｐ−エピタキシャル層１４が完成する。
図４Ｂは、任意的なＮ領域２０を示している。Ｎ領域２０は、アノードから基板へのブレークダウン電圧を上昇させる。Ｎ領域２０の形成には他のマスクが必要なるが、追加のマスクは同一のチップの一部であり得るＬＤＭＯＳ内の高電圧Ｎウェルを形成するために使用されるマスクの一部であってもよい。Ｎ領域２０が無い場合、アノード基板ブレークダウン電圧は、実質的にＮ＋シンク１８から基板１２のブレークダウン電圧に等しい。
図４Ｃにおいて、フィールド酸化膜３６及び４０は、Ｎ＋シンク１８埋設プロセスの後に形成される。これによって、フィールド酸化膜の熱拡散の間にＮ＋シンク１８が深くに広がっていき、Ｐウェル４６がフィールド酸化膜３６に自ずとアラインメントされて形成される。
段差ゲート酸化膜４２及びゲート電極４４は、Ｎ−拡張領域５０及びＰ−拡張領域５２とともに図４Ｄに加えられて示されている。Ｎ−拡張領域５０及びＰ−拡張領域５２は、異性ドーピング（hetero doped）され、両方の領域が同一のマスクを用いて形成され、ゲート電極４４に自ずとアラインメントされる。ゲート電極４４を、Ｎ−及びＰ−拡張領域５０、５２のマスクの一部として使用することで、ゲート電極４４の下に凹状導電チャンネル５６が形成される。１つの実施例において、Ｎ−拡張領域５０は、ドーパント濃度が８ｅ１５ｃｍ−３と１ｅ１８ｃｍ−３との間であり、端部及び凹状導電チャンネル５６を除いて、深さが０．１５μｍと０．８μｍとの間である。同じ実施例において、Ｐ−拡張領域５２は、ドーパント濃度が５ｅ１５ｃｍ−３と７ｅ１７−３ｃｍとの間であり、端部及び凹状導電チャンネル５６を除いて、深さが０．２μｍと１．２μｍとの間である。同じ実施例において、ゲート電極４４の長さは、０．１３μｍと０．８μｍとの間である。
図４Ｅは、Ｎ＋中央領域２４、Ｐ＋アノード領域４８、ゲート３２に加えられる側壁酸化膜、ドリフト領域３０内の酸化膜層、並びにシリサイドコンタクト３４、３８、６８及び７６の追加を示している。その後、金属部６２及び７２へのコンタクト６４が形成されて、図１で示されたＩＬＬＳダイオード１０が完成する。
図５は、アノード−カソード間順方向電圧降下に対するアノード電流密度測定値のプロットを示している。アノード電流密度が１０Ａ／ｍｍ２の場合からわかるように、順方向電圧降下は約０．６６ボルトである。
図６Ａ及び６Ｂは、導出された寄生ＰＮＰトランジスタ９２のベータ及び基板電流密度を、各々アノード電流密度の関数として示している。図６Ａに示されているように、２２０Ａ／ｍｍ２のアノード電流密度は、約５×１０−７の寄生基板ＰＮＰベータをもたらす。図６Ｂからわかるように、アノード電流密度が２２０Ａ／ｍｍ２であっても、基板電流は非常に低い。
図７Ａは、測定されたカソード−アノード間逆バイアス電流をカソード−アノード間電圧の関数として示しており、図７Ｂは、導出された基板電流を、アノード−基板間電圧の関数として示している。図７Ａからわかるように、ブレークダウン電圧は、約４１ボルトである。図７Ｂからわかるように、アノード−カソード間ブレークダウン電圧は、約５５ボルトであり、このことはＩＬＬＳダイオード１０が、ハイサイド（high-side）またはチャージポンプ構造において良好に動作することを示している。
ＩＬＬＳダイオード１０は、集積回路内の従来のショットキーバリアダイオードと比較して非常にコンパクトなダイオードである。エピタキシャル層１４の表面においてゲート３２から最も遠いＮ領域２０のエッジから、最も近いゲート電極４４の最も近いエッジまでの幅を有するアノード領域は、３７５μｍ２程度の小ささを有し得る。ドリフト領域３０の長さは、４０Ｖボルトショットキーダイオードでは１．９５μｍ程度に短くてもよく、ＩＬＬＳダイオード１０の全表面積は、０．３５プロセスコードにおいて１２７４μｍ２程度に小さくてもよい。
集積ダイオードの第１の例は、アノードまたはカソードに接続されているショットバリア接合の金属部と、当該金属部に近接している一方の側部を有しかつ当該金属部に電気的に接続されている電極を有する絶縁ゲートであって凹状導電チャンネルを有する絶縁ゲートと、ドリフト領域の端部であって前記ゲートの他方の側部に近接している第１の端部と、を含み、当該ドリフト領域の第２の端部は、当該金属部が当該アノードに接続されている場合には当該カソードに接続され、当該金属部が当該カソードに接続されている場合には当該アノードに接続されている集積ダイオードである。
第２の例は、第１の例の集積ダイオードであって、当該ゲートのゲート酸化膜の下に第１の導電タイプの第１の層を有する集積ダイオードである。
第３の例は、第２の例の集積ダイオードであって、当該第１の層の下に、当該第１の層と接して第２の導電タイプの第２の層を有する集積ダイオードである。
第４の例は、第３の例の集積ダイオードであって、当該第１の層及び当該第２の層がリサーフ構造を形成している集積ダイオードである。
第５の例は、第２の例の集積ダイオードであって、当該金属部及び当該第１の層に接している第２の導電タイプの第１の領域を有する集積ダイオードである。
第６の例は、第５の例の集積ダイオードであって、当該第１の領域に接している第２の導電タイプのウェルを有する集積ダイオードである。
第７の例は、第６の例の集積ダイオードであって、当該ウェル及び当該第２の層に接している第２の領域を有する集積ダイオードである。
第８の例は、第７の例の集積ダイオードであって、当該第２の領域の下に、当該第２の領域と接して第１の導電タイプの分離領域を有し、当該分離領域が当該金属部と電気的に接続されている集積ダイオードである。
第９の例は、第３の例の集積ダイオードであって、当該第１の層及び当該第２の層が当該ゲートの下に置いて凹状導電チャンネルを形成している集積ダイオードである。
第１０の例は、第８の例の集積ダイオードであって、当該分離領域、当該第２の領域、当該第２の層及び当該第１の層が、当該アノードから当該カソードに電流を導電する寄生バイポーラトランジスタを形成する集積ダイオードである。
第１１の例は、第１の例の集積ダイオードであって、当該ゲートが、パンチスルーＭＯＳＦＥＴのゲートである集積ダイオードである。
集積ダイオードの第１２の例は、アノードと接続しているショットキーバリア接合の金属部と、当該金属部に近接して一方の側部を有しかつ当該アノードに電気的に接続されている電極を有する絶縁ゲートであって、当該金属部とカソードとの間に配されている絶縁ゲートと、カソードに接続されている第１の導電タイプの第１の層と、当該第１の導電タイプと逆の第２の導電タイプであり、互いに接続されておりかつ当該アノードと接続されている複数の領域と、当該アノードに接続されているかつ当該複数の領域の少なくとも１つに接している第２の層と、を含み、当該複数の領域の少なくとも１つが当該第１の層と接しており、当該第２の層がコレクタを形成し、当該複数の領域の当該少なくとも１つがベースを形成し、当該第１の層が寄生ＮＰＮトランジスタのエミッタを形成する集積ダイオードである。
集積ダイオードの第１３の例は、アノードまたはカソードに接続されているショットキーバリア接合の金属部と、当該金属部に近接している一方の側部を有しかつ当該金属部に電気的に接続されている電極を有する絶縁ゲートと、ドリフト領域の端部であって前記ゲートの他方の側部に近接している第１の端部と、当該金属部及びゲート酸化膜に接している実質的に平坦な上表面を有しかつ当該ドリフト領域内に伸張している層と、を含み、当該ドリフト領域の第２の端部は、当該金属部が当該アノードに接続されている場合には当該カソードに接続され、当該金属部が当該カソードに接続されている場合には当該アノードに接続されている集積ダイオードである。
集積ダイオードの第１４の例は、アノードまたはカソードに接続されているショットキーバリア接合の金属部と、段差ゲート酸化膜を有する絶縁ゲートであって当該金属部に近接している一方の端部を有しかつ当該金属部に電気的に接続されている電極を有する絶縁ゲートと、ドリフト領域の端部であって前記ゲートの他方の側部に近接している第１の端部と、を含み、当該ドリフト領域の第２の端部は、当該金属部が当該アノードに接続されている場合には当該カソードに接続され、当該金属部が当該カソードに接続されている場合には当該アノードに接続されている集積ダイオードである。
第１５の例は集積ダイオードの製造方法であって、アノードまたはカソードに接続されるショットキーバリア接合の金属部を形成するステップと、当該金属部に近接している一方の側部を有しかつ当該金属部に電気的に接続されている電極を有する絶縁ゲートを形成するステップと、当該絶縁ゲートの下に凹状導電チャンネルを形成するステップと、ドリフト領域の端部であって当該ゲートに近接している第１の端部を形成するステップと、を含み、当該ドリフト領域の第２の端部は、当該金属部がアノードに接続される場合にはカソードに接続され、当該金属部がカソードに接続される場合にはアノードに接続される製造方法である。
第１６の例は、第１５の例の方法であって、当該ゲートのゲート酸化膜の下に第１の導電タイプの第１の層を形成する追加のステップを有する方法である。
第１７の例は、第１７の例の方法であって、当該第１の層の下に当該第１の層と接して第２の導電タイプの第２の層を形成する追加のステップを有する方法である。
第１８の例は、第１７の例の方法であって、当該第１の層及び当該第２の層がリサーフ構造を形成する方法である。
第１９の例は、第１６の例の方法であって、当該金属部及び当該第１の層に接して第２の導電タイプの第１の領域を形成する追加のステップを有する方法である。
第２０の例は、第１９の例の方法であって、当該第１の領域に接して第２の導電タイプのウェルを形成する追加のステップを有する方法である。
第２１の例は、第２０の例の方法であって、当該ウェル及び当該第２の層に接して第２の領域を形成する追加のステップを有する方法である。
第２２の例は、第２１の例の方法であって、当該第２の領域の下に当該第２の領域に接して第１の導電タイプの分離領域を形成する追加のステップを有し、当該分離領域が当該金属部に電気的に接続されている方法である。
第２３の例は、第１７の例の方法であって、当該第１の層及び当該第２の層が、当該ゲートの下に凹状導電チャンネルを形成する方法である。
第２４の例は、集積ダイオードの製造方法であって、アノードまたはカソードに接続されるショットキーバリア接合の金属部を形成するステップと、当該金属部に近接している一方の側部を有しかつ当該金属部に電気的に接続されている電極を有する絶縁ゲートを形成するステップと、ドリフト領域の端部であって当該ゲートに近接している第１の端部を形成するステップと、当該金属部及び当該ゲート酸化膜に接している実質的に平坦な上表面を有する層であって当該ドリフト領域内まで伸張する層を形成するステップと、を含み、を含み、当該ドリフト領域の第２の端部は、当該金属部がアノードに接続される場合にはカソードに接続され、当該金属部がカソードに接続される場合にはアノードに接続される方法である。
第２５の例は、集積ダイオードの製造方法であって、アノードまたはカソードに接続されるショットキーバリア接合の金属部を形成するステップと、段差ゲート酸化膜上に絶縁ゲートを形成するステップと、ドリフト領域の端部であって当該ゲートに近接している第１の端部を形成するステップと、を含み、当該絶縁ゲートが当該金属部に近接して一方の側部を有しかつ当該金属部に電気的に接続される電極を有し、当該ドリフト領域の第２の端部は、当該金属部がアノードに接続される場合にはカソードに接続され、当該金属部がカソードに接続される場合にはアノードに接続される方法である。
第２６の例は、集積ダイオードの製造方法であって、第２の導電タイプのエピタキシャル層内に第１の導電タイプの水平分離領域を形成するステップと、当該分離領域上に当該分離領域に接して第２の導電タイプの第１の層を形成するステップと、ショットキーバリア接合を形成する第１のシリサイド部分まで当該第１の層から共に伸張しておりかつ互いに接している第１の導電タイプの第１及び第２の領域を形成するステップと、当該第１の層上に当該第１の層に接して第２の導電タイプの第２の層を形成するステップと、当該第１のシリサイド部分に接する第１の導電タイプの第３の層を当該第２の層の上に当該第２の層に接して形成するステップと、当該第１のシリサイド部分に近接している第１の側部を有しかつ当該第２の層及び当該第３の層を越えて伸張しているゲートを形成するステップと、を含み、当該第２の層及び当該第３の層は、当該ゲートの下に上向きに凸の凹形状を有し、当該第２の層及び第３の層は、当該第１の側部の反対側のゲートの側部から第２のシリサイド部分まで伸張し、当該第１のシリサイド部分がアノード及びカソードのうちの一方を形成し、当該第２のシリサイド部分が、アノード及びカソードのうちの他方を形成する方法である。
第２７の例は、第２６の例の方法であって、当該第２の及び第３の層がリサーフ構造を形成する方法である。
第２８の例は、第２６の例の方法であって、第１の導電タイプのシンクを形成する追加のステップを有し、当該シンクが、当該シンクの頂部表面内の第３のシリサイド部分から当該分離領域まで形成され、当該第３のシリサイド部分が当該第１のシリサイド部分に電気的に接続される方法である。
第２９の例は、第２６の例の方法であって、ゲートが段差ゲート酸化膜及び段差ゲート電極と共に形成される方法である。
本発明が特定の実施例を参照して説明されてきたが、本発明の範囲から逸脱することなく様々な変更がなされてもよく、要素を均等物で置換することも可能であることが当業者に理解されるだろう。さらに、本発明の範囲から逸脱することなく、本発明の特定の状況または材料に適応させるべく本発明の教示に対して多くの変形がなされ得る。
従って、本発明は、本発明を実施するために考えられた最良の形態として開示された特定の実施例に限定されず、本発明は、添付の特許請求の範囲及びその精神内に属する全ての実施例を包含するだろう。

Claims (17)

  1. 基板の表面に形成されかつアノード及びカソードを有するダイオードであって、
    前記アノードまたは前記カソードと接続されているショットキーバリア接合の金属部（３４）と、
    前記金属部に近接している一方の側部を有し、前記金属部に電気的に接続されている電極を有する絶縁ゲート（３２）と、
    前記金属部及び前記絶縁ゲートの下にある第１の導電タイプの第１の層（５０）と、を含み、
    前記第１の導電タイプの第１の層（５０）は、
    前記絶縁ゲートの下にありかつ前記基板の内部から前記基板の前記表面に向かう方向において凹んでいる凹形状を有する導電チャンネル（５６）と、
    前記金属部が前記アノードに接続されている場合には前記導電チャンネルの前記凹形状の端部から前記カソードまで伸張し、前記金属部が前記カソードに接続されている場合には前記導電チャンネルの前記凹形状の端部から前記アノードまで伸張しているドリフト領域と、
    を含むことを特徴とするダイオード。
  2. 請求項１に記載のダイオードであって、前記第１の層の下に前記第１の層に接している第２の導電タイプの第２の層（５２）をさらに含むことを特徴とするダイオード。
  3. 請求項２に記載のダイオードであって、前記第１の層及び前記第２の層がリサーフ（ＲＥＳＵＲＦ）構造を形成していることを特徴とするダイオード。
  4. 請求項１に記載のダイオードであって、前記金属部及び前記第１の層に接して前記第２の導電タイプの第１の領域（４８）をさらに含むことを特徴とするダイオード。
  5. 請求項４に記載のダイオードであって、前記第１の領域に接している前記第２の導電タイプのウェル（４６）をさらに含むことを特徴とするダイオード。
  6. 請求項５に記載のダイオードであって、前記ウェル及び前記第２の層に接している第１の導電タイプの第２の領域（２０）をさらに含むことを特徴とするダイオード。
  7. 請求項６に記載のダイオードであって、前記第２の領域の下に前記第２の領域に接している第１の導電タイプの分離領域（１６）をさらに含み、前記分離領域が前記金属部に電気的に接続されていることを特徴とするダイオード。
  8. 請求項２に記載のダイオードであって、前記第１の層及び前記第２の層が前記ゲートの下に凹状導電チャンネルを形成していることを特徴とするダイオード。
  9. 請求項７に記載のダイオードであって、前記分離領域、前記第２の領域、前記第２の層、及び前記第１の層が前記アノードから前記カソードまで電流を伝導する寄生バイポーラトランジスタを形成することを特徴とするダイオード。
  10. 請求項１に記載のダイオードであって、前記ゲートがパンチスルーＭＯＳＦＥＴのゲートであることを特徴とするダイオード。
  11. 基板の表面に形成されかつアノード及びカソードを有するダイオードであって、
    前記アノードと接続されているショットキーバリア接合の金属部と、
    前記金属部に近接している一方の側部を有し、前記アノードに電気的に接続されている電極を有し、かつ前記金属部と前記カソードとの間に配されている絶縁ゲートと、
    前記絶縁ゲートの下にありかつ前記基板の内部から前記基板の前記表面に向かう方向において凹んでいる凹形状を有する導電チャンネル（５６）及び前記導電チャンネルの前記凹形状の端部から前記カソードまで伸張しているドリフト領域を含み、前記金属部及び絶縁ゲートの下にあり、かつ前記カソードと接している第１の導電タイプの第１の層と、
    前記第１の導電タイプと逆の第２の導電タイプであり、互いに接続されかつ前記アノードに接続されている複数の領域であって、当該領域の少なくとも１つが前記第１の層と接している複数の領域と、
    前記アノードに接続されておりかつ前記複数の領域の少なくとも１つと接している前記第１の導電タイプの第２の層と、を含み
    前記第２の層は寄生ＮＰＮトランジスタのコレクタを形成し、前記複数の領域の前記少なくとも１つが寄生ＮＰＮトランジスタのベースを形成し、前記第１の層が寄生ＮＰＮトランジスタのエミッタを形成していることを特徴とするダイオード。
  12. 基板の表面に形成されかつアノード及びカソードを有するダイオードであって、
    前記アノードまたは前記カソードと接続されているショットキーバリア接合の金属部と、
    段差ゲート酸化膜を有し、前記金属部に近接して一方の側部を有しかつ前記金属部に電気的に接続されている電極を有する絶縁ゲートと、
    前記金属部及び前記絶縁ゲートの下にある第１の導電タイプの第１の層と、を含み、
    前記第１の導電タイプの第１の層は、
    前記絶縁ゲートの下にありかつ前記基板の内部から前記基板の前記表面に向かう方向において凹んでいる凹形状を有する導電チャンネル（５６）と、
    前記金属部が前記アノードに接続されている場合には前記導電チャンネルの前記凹形状の端部から前記カソードまで伸張し、前記金属部がカソードに接続されている場合には前記導電チャンネルの前記凹形状の端部から前記アノードまで伸張しているドリフト領域（５０）と、を含むことを特徴とするダイオード。
  13. 基板の表面に形成されかつアノード及びカソードを有するダイオードの製造方法であって、
    前記アノードまたは前記カソードに接続されるショットキーバリア接合の金属部を形成するステップと、
    前記金属部に近接する一方の側部を有しかつ前記金属部に電気的に接続される電極を有する絶縁ゲートを形成するステップと、
    前記金属部及び前記絶縁ゲートの下に第１の導電タイプの第１の層（５０）を形成するステップと、含み、
    前記第１の導電タイプの第１の層（５０）は、
    前記絶縁ゲートの下にありかつ前記基板の内部から前記基板の前記表面に向かう方向において凹んでいる凹形状を有する導電チャンネル（５６）と、
    前記金属部が前記アノードに接続されている場合には前記導電チャンネルの前記凹形状の端部から前記カソードまで伸張し、前記金属部が前記カソードに接続されている場合には前記導電チャンネルの前記凹形状の端部から前記アノードまで伸張しているドリフト領域と、を含むことを特徴とする製造方法。
  14. 請求項１３に記載の製造方法であって、前記第１の層の下に前記第１の層に接して第２の導電タイプの第２の層を形成するステップをさらに含むことを特徴とする製造方法。
  15. 請求項１４に記載の製造方法であって、前記第１の層及び前記第２の層がリサーフ構造を形成することを特徴とする製造方法。
  16. 請求項１３に記載の製造方法であって、前記金属部及び前記第１の層に接して前記第２の導電タイプの第１の領域を形成するステップをさらに含むことを特徴とする製造方法。
  17. 請求項１６に記載の製造方法であって、前記第１の領域に接して前記第２の導電タイプのウェルを形成するステップをさらに含むことを特徴とする製造方法。
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