JP5191132B2 - 半導体装置 - Google Patents
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Description
図1は、この発明の実施の形態1に従う半導体装置の平面レイアウトを概略的に示す図である。図1においては、不純物領域の配置を示し、電極は、図面を簡略化するために示していない。
n型ドリフト層3とp型半導体基板10とは逆バイアス状態にあり、n型ドリフト層3とp型半導体基板10の間のpn接合界面において、垂直方向の電界が最も高くなる(図2において電界Ecrvで示す)。図2においては、p型ドリフト層3とp型半導体基板10の間のpn接合が、一次元段階接合であると仮定しており、この場合、垂直方向の電界は、三角形電界となる。
Ecrs・Ls=Ecrv・Lv/2、
∴ Lv=2・Ls ・・・(1)
上式(1)から、p型半導体基板10の膜厚tは、2・Ls以上にする必要がないことがわかる。
∫A・E(x)^7dx=1…(2)、
A=1.8E−35
上式(2)において、表面側においては、電界E(x)を、一定値Ecrsとし、積分範囲を0からLsとする。垂直方向電界については、勾配(Ecrv/Lv)の直角三角形で示される電界について、xの範囲として0からLvの範囲について積分を行なう。
Ecrs<Ecrv、
Lv/Ls=2^(2/3)≒1.6
実際には、表面側電界Esは、表面側の拡散その他の影響により、一定の値Ecrsとはならない。したがって、実デバイスにおける表面側電界Esへ式(2)を適用する場合においても、その電界E(x)の形状も三角形電界の関係に近くなる。この場合、長さLsは、理論的な長さよりもより長くなり、最悪ケースでは、Lv/Ls=1となる。
図5は、この発明の実施の形態1の変更例1に従う半導体装置の断面構造を概略的に示す図である。この図5に示す半導体装置は、以下の点で、図2に示す半導体装置とその構造が異なる。すなわち、図2に示すn型バッファ層2に代えて、p型コレクタ層7とp型ベース層5の間に、p型コレクタ層1に近接して、n型バッファ層(第3の半導体領域)20が設けられる。この図5に示す半導体装置の他の構成は、図2に示す半導体装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図6は、この発明の実施の形態1の変更例2の構成を概略的に示す図である。この図6に示す半導体装置は、以下の点で、図2に示す半導体装置とその構造が異なる。すなわち、p型半導体基板10に対する深いn型不純物拡散により、p型半導体基板10表面にn型拡散層(第5の半導体領域)22が形成される。このn型拡散層22は、n型バッファ層2よりも深く、このバッファ層2を取り囲むように形成される。n型拡散層22は、その一方端が、p型ベース層5のn型エミッタ層4直下部にまで延在するように形成される。p型コレクタ層1からn型拡散層22に示された正孔電流が、p型ベース層5に確実に注入されるのを保証する。p型半導体基板10は、一部の第1の主面がp型ベース層底部に接する。すなわち、p型拡散層22は、p型ベース層5を内包するように形成される。p型コレクタ領域1直下部のp型半導体基板領域10の膜厚tが、前述の条件Ls以上2・Ls以下の条件を満たす。
図7は、この発明の実施の形態2に従う半導体装置の断面構造を概略的に示す図である。この図7に示す半導体装置は、以下の点で、図2に示す半導体装置とその構造が異なる。すなわち、p型半導体基板1と裏側電極14の間に、高濃度p型半導体基板(第2の半導体基板)30が設けられる。この図7に示す半導体装置の他の構成は、図2に示す半導体装置と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図8は、この発明の実施の形態3に従う半導体装置の断面構造を概略的に示す図である。この図8に示す半導体装置は、以下の点で、図2に示す半導体装置と、その構造が異なる。すなわち、n型ドリフト層3表面において、p型ベース層5とn型バッファ層2の間に、高濃度p型領域40と、この高濃度p型領域(第6の半導体領域)40に隣接して、低濃度p型領域(第7の半導体領域)42とが設けられる。高濃度p型領域40に接して電極(第5の電極)44が設けられる。この電極44は、通常、エミッタ電極12に短絡される。p型不純物領域40は、p型ベース層5よりも浅く形成される。高濃度p型不純物領域40は低濃度p型不純物領域42の耐圧を保証するために設けられる。
図9は、この発明の実施の形態3の変更例1の半導体装置の断面構造を概略的に示す図である。この図9に示す半導体装置は、以下の点で、図8に示す半導体装置とその構造が異なる。すなわち、図9に示し半導体装置においては、n型ドリフト層3内に、高濃度p型領域40下部に低濃度p型埋込層46が形成される。図8に示す低濃度p型領域42は設けられない。この図9に示す半導体装置の他の構造は、図8に示す半導体装置と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図10は、この発明の実施の形態4に従う半導体装置の平面レイアウトを概略的に示す図である。図10においては、不純物拡散領域の平面レイアウトを示し、電極および下部の基板は示していない。
この図11に示す半導体装置においても、リサーフ技術により、高耐圧が実現される。ターンオフ時においては、カソード層50が正にバイアスされる。この状態において、各pn接合に対して逆方向電圧が印加されて、ドリフト層53内に空乏層が広がる。ターンオン時においては、カソード電極61が負にバイアスされる。この場合、p型アノード層55およびp型半導体基板60を介して裏側電極64から正孔がn型ドリフト層53に注入される。n型カソード層50のpn接合が順方向にバイアスされて導通し、正孔電流が、カソード電極61へと流れる。p型半導体基板60の不純物濃度は低く、その抵抗値が比較的高いため、横型IGBTのオン電流の流れと同様、電流の大半が、アノード電極62およびカソード電極61の間で流れる。
[実施の形態5]
図14は、この発明の実施の形態5に従う半導体装置の断面構造を概略的に示す図である。この図14に示す半導体装置の構造は、以下の点で、図11に示す半導体装置とその構造が異なる。すなわち、n型ドリフト層53表面に、p型アノード層55に接して低濃度p型領域66が形成される。この図14に示す半導体装置の他の構成は、図11に示す半導体装置と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図15は、この発明の実施の形態5に従う半導体装置の変更例1の断面構造を概略的に示す図である。この図15に示す半導体装置においては、図11に示す半導体装置の構造において、さらに、n型ドリフト層53内部に、p型アノード層55に接して低濃度p型埋込層68が形成される。この図15に示す半導体装置の他の構成は、図11に示す半導体装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
Claims (11)
- 半導体装置であって、
第1導電型の第1の半導体基板、
前記第1の半導体基板の第1の主面上側に形成される第1導電型の第1の半導体領域、
前記第1の半導体基板の第1の主面上側に前記第1の半導体領域と離れて形成される第1導電型の第2の半導体領域、
前記第1の半導体基板の第1の主面側において少なくとも前記第1の半導体領域と前記第2の半導体領域の間の領域に形成される第2導電型の第3の半導体領域、
前記第2の半導体領域の表面に前記第2の半導体領域内に形成される第2導電型の第4の半導体領域、
前記第1の半導体基板に接して前記第1、第2および第3の半導体領域よりも深くかつ前記第2および第3の半導体領域を取り囲むように形成されかつ前記第2の半導体領域の少なくとも一部に接して前記第2の半導体領域を内包するように形成される第2導電型の第5の半導体領域、
前記第1の半導体領域に電気的に接続される第1の電極、
前記第2および第4の半導体領域に電気的に接続される第2の電極、
前記第4の半導体領域と前記第5の半導体領域の間の前記第2の半導体領域上に絶縁膜を介して形成される導電層、および
前記第1の半導体基板に電気的に結合される第4の電極を備え、
前記第5の半導体領域は、前記半導体装置のオフ時には空乏化して前記第1および第4の半導体領域を電気的に分離し、
前記第3の半導体領域直下の前記第5の半導体領域と前記第1の半導体基板との間の接合界面からの前記第1の半導体基板の第2主面までの距離tは、前記オフ時に形成される空乏層の拡がりに少なくとも応じて設定されるとともに前記第2および第3の半導体領域の間の距離Lと、
L<t≦2・L
の関係を満たす、半導体装置。 - 前記第1の半導体基板と前記第4の電極との間に形成される前記第1の半導体基板よりも低抵抗の第2の半導体基板をさらに備える、請求項1記載の半導体装置。
- 前記第3の半導体領域は前記第1の半導体領域よりも深く前記第1の半導体領域を取り囲むように形成される、請求項1記載の半導体装置。
- 前記第5の半導体領域は、前記第1から第3の半導体領域を取り囲むように形成される、請求項1記載の半導体装置。
- 前記第5の半導体領域の表面に前記第2および第3の半導体領域の間に前記第2および第3の領域と離れて形成される第1導電型の第6の半導体領域と、
前記第6の半導体領域に電気的に接続される第5の電極とをさらに備える、請求項1記載の半導体装置。 - 前記第6の半導体領域に接して前記第2および第3の半導体領域の間に形成される前記第6の半導体領域よりも高抵抗の第7の半導体領域をさらに備える、請求項5記載の半導体装置。
- 半導体装置であって、
第1導電型の第1の半導体基板、
前記第1の半導体基板の第1の主面上側に形成される第1導電型の第1の半導体領域、
前記第1の半導体基板の第1の主面上側に前記第1の半導体領域と離れて形成される第1導電型の第2の半導体領域、
前記第1の半導体基板に接して前記第1の半導体領域よりも深くかつ前記第1の半導体領域を取り囲むように形成されかつ前記第2の半導体領域の少なくとも一部に接して前記第2の半導体領域を内包するように形成される第2導電型の第3の半導体領域、
前記第1の半導体領域に電気的に接続される第1の電極、
前記第2の半導体領域に電気的に接続される第2の電極、および
前記第1の半導体基板の第2の主面を介して前記第1の半導体基板に電気的に結合される第3の電極を備え、
前記第3の半導体領域は、前記半導体装置のオフ時には空乏化して前記第1および第2の半導体領域を電気的に分離し、
前記第1の半導体領域直下の前記第3の半導体領域と前記第1の半導体基板との間の接合界面からの前記第1の半導体基板の第2主面までの距離tは、前記オフ時に形成される空乏層の拡がりに少なくとも応じて設定されるとともに前記第1および第2の半導体領域の間の距離Lと、
L<t≦2・L
の関係を満たす、半導体装置。 - 前記第1の半導体基板と前記第3の電極との間に形成される前記第1の半導体基板よりも低抵抗の第2の半導体基板をさらに備える、請求項7記載の半導体装置。
- 前記第3の半導体領域は前記第2の半導体領域よりも深く前記第1の半導体領域を取り囲むように形成される、請求項7記載の半導体装置。
- 前記第2の半導体領域は、平面レイアウトにおいて前記第1の半導体領域を取り囲むように形成される、請求項7記載の半導体装置。
- 前記第3の半導体層において、前記第1および第2の半導体領域の間に前記第2の半導体層に接して配置される第4の半導体領域をさらに備える、請求項7記載の半導体装置。
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