JP2020053466A - 半導体装置 - Google Patents

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Abstract

【課題】主電極間の両方向の電圧に対する破壊耐性を確保するとともに、制御電極に印加される電圧範囲が拡大しない、両面ゲート構造の半導体装置を提供する。【解決手段】第１の主面側には、ｐベース４２のうちの、ｎベース４１と、エミッタ電極５０と接続されるｎエミッタ４３との間の領域に、第１ゲート電極４８の電圧によってオンオフが制御されるノーマリオフの第１のゲートチャネル領域５６が設けられる。第２の主面側には、コレクタ電極５１と電気的に接続されるｎコレクタ５２と、ｎべース４１との間のｎ型領域により、第２ゲート電極５４の電圧によってオンオフが制御されるノーマリオンの第２のゲートチャネル領域５３が設けられる。【選択図】図５

Description

本発明は半導体装置に関し、より特定的には、両面ゲート構造を有する半導体装置に関する。
主電極間の導通状態（オン）及び非導通状態（オフ）を複数の制御電極によって制御する半導体装置が公知である。例えば、特開２０１３−１７５７２８号公報（特許文献１）には、第１の主電極及び第２の主電極の間に、第１の主電極に出入りする電流を制御する第１の電流制御部（制御電極）と、第２の主電極に出入りする電流を制御する第２の電流制御部（制御電極）とを配置し、第１の電流制御部及び第２の電流制御部の両方がそれぞれ電子電流とホール電流の両者を制御する構成を有する、半導体装置が記載される。特許文献１に記載される半導体装置は、スーパージャンクション構造を有するとともに、双方向スイッチングが可能な、半導体双方向スイッチング素子を構成することが可能である。
特開２０１３−１７５７２８号公報
特許文献１にも記載されるように、複数の制御電極を有する構造として、いわゆる両面ゲート構造が知られている。一般的に、両面ゲート構造の半導体装置では、オン電圧及びスイッチング損失のトレードオフ関係の改善を図ることが可能である。
しかしながら、両面ゲート構造では、第１の主面側及び第２の主面側の両方にゲートを設けることにより、内部には両方向にｐｎ接合が形成される。このため、第１及び第２の主電極間（例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）のコレクタ−エミッタ間）に通常の使用時とは逆の極性の電圧が印加された場合の耐圧が確保できないことにより、不良品をリジェクトするためのバーンイン試験やスクリーニング試験における素子破壊の発生が懸念される。
又、両面ゲートの両方でチャネルを形成するためには、第１及び第２の主電極のうちの高電圧側の電極よりも更に高い電圧を制御電極に印加することが必要になることが懸念される。このように制御電極に印加される電圧範囲が拡大すると、半導体装置の部位間に印加される電圧差の最大値である最大印加電圧が、通常の片面ゲート構造の半導体装置よりも大きくなる。この結果、耐圧設計及びゲート電圧の発生回路の設計に特別な対処が必要となることで、設計の自由度が低下することが懸念される。
本発明はこのような問題点を解決するためになされたものであって、本発明の目的は、主電極間の両方向の電圧に対する破壊耐性を確保するとともに、制御電極に印加される電圧範囲が拡大しない、両面ゲート構造の半導体装置を提供することである。
本発明のある局面によれば、半導体装置は、第１導電型の第１、第３及び、第５の半導体層と、第２導電型の第２及び第４の半導体層と、第１及び第２の主電極と、第１及び第２の制御電極と、第１及び第２のゲートチャネル領域とを備える。第１の半導体層は、第１及び第２の主面を有する。第２の半導体層は、第１の半導体層の第１の主面上に配設される。第３の半導体層と、第２の半導体層の表面に選択的に配設される。第１の主面側の第１の主電極は、第２の半導体層及び第３の半導体層上に配設される。第１のゲートチャネル領域は、第２の半導体層（第２導電型）のうちの、第１の半導体層（第１導電型）及び第３の半導体層（第１導電型）の間に形成される。第１の制御電極は、第１のゲートチャネル領域と第１ゲート絶縁膜によって絶縁される。第4の半導体層は、第１の半導体層の第２の主面上に配設される。第５の半導体層は、第４の半導体層の表面に選択的に配設される。第２の主面側の第２の主電極は、第４の半導体層及び第５の半導体層上に配設される。第２のゲートチャネル領域は、第１導電型で、第１の半導体層（第１導電型）及び第５の半導体層（第１導電型）の間に設けられる。第２の制御電極は、第２のゲートチャネル領域と第２ゲート絶縁膜によって絶縁される。
上記半導体装置によれば、第１の主面側に、第１の制御電極の電圧によってオンオフが制御される、第２導電型の半導体層に形成されるノーマリオフの第１のゲートチャネル領域を設けるとともに、第２の主面側には、第２の制御電極の電圧によってオンオフが制御される、第１の導電型で形成されるノーマリオンの第２のゲートチャネル領域を設けることにより、主電極間の両方向の電圧に対する破壊耐性を確保するとともに、制御電極に印加される電圧範囲が拡大しない、両面ゲート構造を実現することが可能である。
比較例に係る半導体装置の構造を説明するための断面図である。 図１に示された両面ゲート構造のＩＧＢＴの動作モードを一覧する図表が示される。 実施の形態１に係る半導体装置のエミッタ電極面を見た平面図である。 実施の形態１に係る半導体装置におけるコレクタ電極面を見た平面図である。 実施の形態１に係る半導体装置の部分断面図である。 本実施の形態に係る半導体装置のシンボル図である。 シミュレーション対象とした両面ゲート構造ＩＧＢＴのセルモデル断面図である。 図７における第１の主面側の拡大図である。 図７における第２の主面側の拡大図である。 シミュレーション条件の一部である図９中の領域の不純物濃度の分布を示すグラフである。 図７〜図１０に示されたセルモデルを用いた実施の形態１に係る半導体装置の電流電圧特性のシミュレーション結果を示すグラフである。 実施の形態１に係る半導体装置のターンオン時の動作波形図である。 実施の形態１に係る半導体装置のターンオフ時の動作波形図である。 実施の形態１に係る半導体装置を図１２及び図１３に従ってオンオフしたときの電流電圧特性を説明するグラフである。 実施の形態１に係る半導体装置のオン動作期間における消費電力を抑制するためのゲート電圧制御を説明する動作波形図である。 実施の形態１に係る半導体装置のオフ動作期間におけるリーク電流を抑制するためのゲート電圧制御を説明する動作波形図である。 図１８〜図２７のシミュレーション条件を一覧する図表である。 実施の形態１に係る半導体装置のシミュレーション結果を示す第１の動作波形図である。 実施の形態１に係る半導体装置のシミュレーション結果を示す第２の動作波形図である。 実施の形態１に係る半導体装置のシミュレーション結果を示す第３の動作波形図である。 実施の形態１に係る半導体装置のシミュレーション結果を示す第４の動作波形図である。 実施の形態１に係る半導体装置のシミュレーション結果を示す第５の動作波形図である。 実施の形態１に係る半導体装置のシミュレーション結果を示す第６の動作波形図である。 実施の形態１に係る半導体装置のシミュレーション結果を示す第７の動作波形図である。 実施の形態１に係る半導体装置のシミュレーション結果を示す第８の動作波形図である。 実施の形態１に係る半導体装置のシミュレーション結果を示す第９の動作波形図である。 実施の形態１に係る半導体装置のシミュレーション結果を示す第１０の動作波形図である。 実施の形態１の変形例に係るゲート電圧制御の第１の例を説明するターンオフ時の動作波形図である。 実施の形態１の変形例に係るゲート電圧制御の第２の例を説明するターンオフ時の動作波形図である。 実施の形態１の変形例に係るゲート電圧制御の第３の例を説明するターンオン時の動作波形図である。 実施の形態１の変形例に係るゲート電圧制御の第４の例を説明するターンオン時の動作波形図である。 実施の形態２の第１の例に係る半導体装置の部分断面図である。 実施の形態２の第２の例に係る半導体装置の部分断面図である。 実施の形態２の第３の例に係る半導体装置の部分断面図である。 実施の形態３に係るゲート電圧制御を説明するフローチャートである。 逆電流の検出構成を説明するための半導体装置の部分断面図である。 実施の形態３の変形例におけるダイオードの外部接続を説明する回路図である。 実施の形態３の変形例に係るゲート電圧制御を説明するフローチャートである。 実施の形態４に係るゲート電圧制御を説明するフローチャートである。 実施の形態５に係るゲート電圧制御を説明する動作波形図である。
以下に、本発明の実施の形態について、図面を参照して詳細に説明する。以下では、複数の実施の形態について説明するが、各実施の形態で説明された構成を適宜組合わせることは出願当初から予定されている。又、図中の同一又は相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。
実施の形態１．
（比較例の説明）
まず、一般的な両面ゲート構造の半導体装置の構成を、本実施の形態の比較例として説明する。
図１は、比較例に係る半導体装置の構造を説明するための断面図である。
図１を参照して、比較例に係る半導体装置２００♯は、両面ゲート構造を有するＩＢＧＴは、第１及び第２の主面を有するｎベース１と、ｐベース２と、ｎエミッタ３と、ｐコレクタ４と、ｎコレクタ５と、ｐエミッタ６と、トレンチ７と、第１ゲート絶縁膜８と、第１ゲート電極９と、第１ゲートの層間絶縁膜１０と、エミッタ電極１１と、コレクタ電極１２と、第２ゲート絶縁膜１３と、第２ゲート電極１４と、第２ゲートの層間絶縁膜１５とを備える。
エミッタ電極１１は、半導体装置２００♯の第１の主面側の表面に、導電体（代表的には、金属）によって形成される。同様に、コレクタ電極１２は、半導体装置２００♯の第２の主面側の表面に、導電体（代表的には、金属）によって形成される。
ｐベース２は、ｎベース１の第１の主面側に配設される。高濃度のｐエミッタ６は、エミッタ電極１１との良好なオーミック接触を実現するために、ｐベース２の表面（第１の主面側）に、選択的に設けられる。ｎエミッタ３は、ｐベース２の第１の主面側の一部領域に選択的に配設される。
トレンチ７は、ｎエミッタ３及びｐベース２を貫通して、ｎベース１に達するように、半導体装置２００♯の第１の主面側に設けられる。第１ゲート絶縁膜８は、トレンチ７の表面上に形成される。トレンチ７の内部において、第１ゲート電極９は、第１ゲート絶縁膜８の上（第１の主面側）に、代表的にはポリシリコンを用いて形成される。第１ゲートの層間絶縁膜１０は、トレンチ７及びｎエミッタ３と、エミッタ電極１１との間に形成される。これにより、第１の主面のエミッタ側には、エンハンスメント型ｎチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）構造による、第１ゲート部が形成される。
ｎベース１の第２の主面側には、ｐコレクタ４が配設される。ｎコレクタ５は、ｐコレクタ４の第２の主面側の一部領域に選択的に配設される更に、図１中に、第２ゲート絶縁膜１３、第２ゲート電極１４、及び、第２ゲートの層間絶縁膜１５を形成することによって、第２の主面のコレクタ側においても、エンハンスメント型ｎチャネルＭＯＳＦＥＴ構造による、第２ゲート部が形成される。
このように、半導体装置２００♯は、第１の主面側及び当該第１の主面側と対向する第２の主面側のそれぞれ（即ち、両面）に、制御電極として機能する、第１及び第２ゲート電極を有している。
次に両面ゲート構造のＩＧＢＴの動作を説明する。ＩＧＢＴの動作は、第１ゲート電極９に印加される第１ゲート電圧Ｖｇ１及び第２ゲート電極１４に印加される第２ゲート電圧Ｖｇ２によって制御される。第１ゲート電圧Ｖｇ１は、エミッタ電極１１を基準として第１ゲート電極９に印加される電圧を示し、第２ゲート電圧Ｖｇ２は、コレクタ電極１２を基準として、第２ゲート電極１４に印加される電圧を示す。
図２には、図１に示された両面ゲート構造のＩＧＢＴの動作モードを一覧する図表が示される。
図２を参照して、エミッタ電極１１を基準としてコレクタ電極１２に印加されるコレクタ電圧Ｖｃｅの極性、第１ゲート電圧Ｖｇ１、及び、第２ゲート電圧Ｖｇ２の組み合わせに応じて、ＩＧＢＴの動作モードは８種類に分離される。
図２中において、第１ゲート電圧Ｖｇ１及び第２ゲート電圧Ｖｇ２は、閾値電圧Ｖｔを超えた正電圧である場合には「＋」と表記され、それ以外（例えば、ゼロ電圧又は負電圧の印加時）には「０」と表記される。同様に、エミッタ電極１１に対してコレクタ電極１２に所定の正電圧が印加される場合にはコレクタ電圧Ｖｃｅが「＋」と表記され、エミッタ電極１１に対してコレクタ電極１２に所定の負電圧が印加される場合にはコレクタ電圧Ｖｃｅが「−」と表記される。
エミッタ電極１１及びコレクタ電極１２の間に正電圧（Ｖｃｅ＞０）が印加される、第１〜第４の動作モードでは、エミッタ側の第１ゲート電圧Ｖｇ１によって、ＩＧＢＴのオンオフが制御される。
具体的には、第１ゲート電圧Ｖｇ１＝「＋」、即ち、第１ゲート電極９に閾値電圧Ｖｔを超える正電圧が印加されると、コレクタ側の第２ゲート電圧Ｖｇ２が「＋」及び「０（閾値電圧Ｖｔを超える正電圧印加せず）」のいずれであっても、低いコレクタ電圧Ｖｃｅでもコレクタ電極１２からエミッタ電極１１に大きな電流が流れる状態である順電流通電状態（以下、単に「オン状態」とも称する）が形成される（第２及び第３の動作モード）。
一方で、第１ゲート電圧Ｖｇ１＝「０」とすると、第２ゲート電圧Ｖｇ２が「＋」及び「０（閾値電圧Ｖｔを超える正電圧印加せず）」のいずれであっても、ＩＧＢＴは、Ｖｃｅ＞０の下でコレクタ電極１２からエミッタ電極１１へ電流が流れない、電圧阻止状態（以下、単に「オフ状態」とも称する）となる（第１及び第４の動作モード）。
反対に、エミッタ電極１１及びコレクタ電極１２の間に負電圧（Ｖｃｅ＜０）が印加される、第５〜第８の動作モードでは、コレクタ側の第２ゲート電圧Ｖｇ２によって、ＩＧＢＴのオンオフが制御される。具体的には、第２ゲート電圧Ｖｇ２＝「＋」、即ち、第２ゲート電極１４に閾値電圧Ｖｔを超える正電圧が印加されると、エミッタ側の第１ゲート電圧Ｖｇ１が「＋」及び「０」のいずれであっても、低いコレクタ電圧｜Ｖｃｅ｜でもエミッタ電極１１からコレクタ電極１２に大きな電流が流れる状態である逆電流通電状態が形成される（第７及び第８の動作モード）。
一方で、第２ゲート電圧Ｖｇ２＝「０」とすると、第１ゲート電圧Ｖｇ１が「＋」及び「０」のいずれであっても、ＩＧＢＴは、Ｖｃｅ＜０の下でエミッタ電極１１からコレクタ電極１２へ電流が流れない、電圧阻止状態（オフ状態）となる（第５及び第６の動作モード）。
特に、第２の動作モードでは、コレクタ電圧Ｖｃｅ（＞０）が印加されている下で、第１ゲート電極９に閾値電圧Ｖｔを超える正電圧が印加される（Ｖｇ１＝「＋」）一方で、第２ゲート電極１４には、閾値電圧Ｖｔを超える正電圧は印加されない（Ｖｇ２＝「０」）。このため、ｐベース２のうちの第１ゲート電極９の近傍領域がｎ型に反転することで、ｎチャネル（第１のｎチャネル）が形成されるとともに、ｎエミッタ３から第１のｎチャネルの経由してｎベース１へ至る電流経路が形成される。当該経路を通じて、エミッタ電極１１から電子（負電荷）がｎベース１へ注入される。
この注入された電子によってｎベース１が負極性に帯電することで、ｐコレクタ４及びｎベース１によって形成されるｐｎ接合（以下「Ｊ１接合」とも称する）が順バイアスされる。これにより、コレクタ電極１２からｐコレクタ４を通して、ｎベース１に正孔（正電荷）が注入される。
この結果、第２の動作モードでは、ｎベース１に存在する正孔の密度が増えることで、伝導度変調が発生するので、ｎベース１の抵抗成分が大幅に減少する。これにより、ＩＧＢＴは、オン状態となる。この際における、ＩＧＢＴコレクタ−エミッタ間の電圧降下は、いわゆるオン電圧に相当する。
次に、Ｖｃｅ＞０の下で、ＩＧＢＴを上記の第２動作モードから電圧阻止状態（オフ状態）へ遷移する、ターンオフスイッチング動作を説明する。
第１の動作モードでは、コレクタ側の第２ゲート電圧Ｖｇ２と同様に、エミッタ側の第１ゲート電極９に正電圧を印加しないことで（Ｖｇ１＝「０」）、第２の動作モードにおいてｎ型に反転して第１のｎチャネルを形成していた、ｐベース２のうちの第１ゲート電極９の近傍領域がｐ型に戻る。これにより、ｎエミッタ３からｎベース１への電子の流動経路が無くなることで、エミッタ電極１１からｎベース１への電子の注入が停止する。これにより、ｐコレクタ４及びｎベース１からなる上記Ｊ１接合の順バイアスが解消されて、コレクタ電極１２からｐコレクタ４を経由したｎベース１への正孔の注入が停止される。
この結果、第２の動作モードにおけるｎベース１の伝導度変調が解消されて、ｎベース１の抵抗は、伝導度変調を起こす前の状態に戻る。更に、ｐベース２及びｎベース１からなるｐｎ接合（以下、「Ｊ２接合」とも称する）が空乏化する。これにより、ＩＧＢＴは、第１の動作モードでは、Ｖｃｅ＞０の下で、コレクタ電極１２からエミッタ電極１１へ電流が流れない、電圧阻止状態（オフ状態）となる。
特に、第２の動作モードのターンオフスイッチング動作では、エミッタ側の第１ゲート電極９への正電圧の印加を停止する直前、又は、ほぼ同時に、コレクタ側の第２ゲート電極１４に所定の正電圧を印加することにより、即ち、第４の動作モードへ移行することにより、第２ゲート電極１４の近傍領域がｎ型に反転して、第２のｎチャネルを形成することによって、ｎベース１〜第２のｎチャネル〜ｎコレクタ５からなる電流経路が形成される。
これにより、電子がｎベース１からコレクタ電極１２へ排出されることにより、ｎベース１の電子密度が低下し始める。この電子密度の低下がｐコレクタ４及びｎベース１からなるｐｎ接合（上記Ｊ１接合）の順バイアスを弱めることにより、ｐコレクタ４からｎベース１への正孔の注入が減少される。この状況で、第１ゲート電極９に印加されていた正電圧をゼロボルトにまたは負電圧（逆バイアス）に切り替えると、ｎ型に反転していた第１のｎチャネルがｐ型に戻って、エミッタ電極１１からの電子の注入が停止する。一方で、ｎベース１に蓄積されていた電子は、第２のｎチャネルからｎコレクタ５を通ってコレクタ電極１２へ抜けていく。同様に、ｎベース１に蓄積されていた正孔は、ｐベース２からｐエミッタ６を通ってエミッタ電極１１へ抜けて行く。更に、ｐベース２及びｎベース１からなるｐｎ接合（Ｊ２接合）が空乏化することで発生する空乏層電界によって、上述した、ｎベース１に蓄積された電子及び正孔のコレクタ電極１２及びエミッタ電極１１への排出は、高速化される。
このように、ターンオフ動作時には、エミッタ側の第１ゲート電極９への正電圧の印加を停止する直前（又は、ほぼ同時）に、コレクタ側の第２ゲート電極１４に所定の正電圧を印加することによって、即ち、第２の動作モードから第４の動作モードへ移行することによって、ｎベース１に蓄積された過剰電荷が消滅するまでの時間が短縮されるため、ターンオフスイッチングの損失を減少することができる。
尚、インダクタンス負荷応用の代表であるモータ制御用インバータにＩＧＢＴを適用する場合に、逆方向に通電能力を持たない一般的なＩＧＢＴでは、還流ダイオード（ＦＷＤ：Free Wheeling Diode）を逆並列に外部接続して使用することが一般的である。還流ダイオードの配置により、ＩＧＢＴオン時の電流によってインダクタンス負荷に蓄積されたエネルギーが、ＩＧＢＴオフ時に放出されることによる、ＩＧＢＴオン時とは逆方向に生じる逆電流の経路を確保することが可能となる。
比較例に係る両面ゲート構造のＩＧＢＴでは、Ｖｃｅ＞０の下でのＩＧＢＴオン時には、第１ゲートのオン（Ｖｇ１＝「＋」）により、コレクタ電極１２からエミッタ電極へ順電流通電（第２の動作モード）する一方で、ＩＧＢＴオフ時には、第２ゲート電極１４に正電圧を印加して（Ｖｇ２＝「＋」）、第２ゲートをオンすることで、ｎベース１及びコレクタ電極１２を導通させることができる。ｎベース１及びコレクタ電極１２の導通により、ｐベース２及びｎベース１によるｐｎ接合（上記Ｊ２接合）を、エミッタ電極１１及びコレクタ電極１２の間に接続されたダイオードとして機能させることができる。即ち、両面ゲート構造のＩＧＢＴは、第８の動作モードによって、ＦＷＤを外部接続することなく、逆電流の経路を確保することが可能である。
同様に、Ｖｃｅ＜０の下でのＩＧＢＴオン時には、第２ゲートのオン（Ｖｇ２＝「＋」）により、エミッタ電極１１からコレクタ電極１２へ逆電流通電（第８の動作モード）する一方で、ＩＧＢＴオフ時に、第１のゲート及び第２のゲートの両方をオンすることにより（第３の動作モード）、エミッタ電極１１からコレクタ電極１２への方向の逆電流の経路を確保することが可能である。
このように、両面ゲート構造のＩＧＢＴでは、ゲート電圧制御によって、等価的にＦＷＤを内蔵した機能を実現することが可能である。一方で、一般的な両面ゲート構造を有する、比較例に係る半導体装置２００♯では、下記の様な問題点が存在する。
第１に、エミッタ−コレクタ間に大きな逆電圧（Ｖｃｅ＜０）を印加した際の耐圧確保の問題がある。通常、図１の半導体装置２００♯では、Ｖｃｅ＞０の状態を正常な状態と想定して、ｐベース２及びｎベース１から成るｐｎ接合（Ｊ２接合）による逆電圧阻止能力（順方向の耐電圧）と比較して、ｐコレクタ４及びｎベース１から成るｐｎ接合（Ｊ１接合）による逆電圧阻止能力（逆方向の耐電圧）は、小さく設計される。
このため、不良品をリジェクトするためのバーンイン試験やスクリーニング試験のために、エミッタ−コレクタ間に電圧を印加する際に、エミッタ−コレクタ間に誤って大きな逆電圧（Ｖｃｅ＜０）を印加してしまうと、上記Ｊ１接合の耐電圧を超えた逆電圧の印加によって、Ｊ１接合の破損によって半導体装置２００♯が破壊される虞がある。一方で、図２で説明したような第２ゲート電圧Ｖｇ２の制御によってＪ１接合への逆バイアス印加を回避できる可能性もあるが、この場合には、試験装置の複雑化及び試験負荷の増大が懸念される。
第２に、両面ゲート構造のＩＧＢＴでは、デバイスに印加される電圧差である、最大印加電圧が大きくなることで、耐圧（電圧阻止能力）を高める設計が必要となることが懸念される。例えば、ＩＧＢＴのエミッタ電極をアース接地するとともに、コレクタ電極に電源電圧（例えば、ＤＣ１５（Ｖ））がコレクタ電圧として印加された接続における最大印加電圧を考える。
通常の片面ゲート構造のＩＧＢＴでは、オン動作時には、ゲート電極にはエミッタ電極に対しては、コレクタ電圧と同等の正電圧（例えば、１５（Ｖ））が印加される。一方で、オフ動作時には、ゲート電極には０（Ｖ）、又は、上記正電圧の半分程度の大きさの負電圧（例えば、−５〜６（Ｖ））が印加される。従って、片面ゲート構造のＩＧＢＴでは、最大印加電圧は、コレクタ電圧相当（例えば、１５（Ｖ））、又は、コレクタ電圧と上記負電圧の絶対値の和に相当する電圧（例えば、２１〜２２（Ｖ））となる。
一方で、両面ゲート構造のＩＧＢＴでは、オフ動作時には、第１ゲート電極９及び第２ゲート電極１４には０（Ｖ）が印加される。オン動作時には、第１ゲート電極９には、コレクタ電圧と同等の正電圧（例えば、１５（Ｖ））が印加される一方で、第２ゲート電極１４には０（Ｖ）が印加される。従って、オン動作時及びオフ動作時には、最大印加電圧は、コレクタ電圧相当（例えば、１５（Ｖ））である。
しかしながら、両面ゲート構造のＩＧＢＴのターンオフ時（図２の第４の動作モード）には、第１ゲート電極９には、０（Ｖ）又は、上記負電圧（例えば、−５〜６（Ｖ））が印加され、第２ゲート電極１４には、コレクタ電極１２に対して所定の正電圧（例えば、１５（Ｖ））が重畳された、コレクタ電圧よりも高い正電圧が印加される。このため、両面ゲート構造のＩＧＢＴへの最大印加電圧は、コレクタ電圧よりも高い正電圧（例えば、１５＋１５＝３０（Ｖ））、又は、当該正電圧に上記負電圧の絶対値がさらに重畳された電圧（例えば、１５＋１５＋５〜６＝３５〜３６（Ｖ））となる。
このように、両面ゲート構造のＩＧＢＴでは、通常の片面ゲート構造と比較して最大印加電圧が大きくなるため、ゲート構造部での電圧阻止能力（耐圧）を高める設計が必要となることで、設計の自由度が低下することが問題となる。
更に、両面ゲート構造のＩＧＢＴでは、高機能化のために第２ゲート電極１４を設けることで、ＩＧＢＴとして機能する有効領域（ｐコレクタ領域）が減少するため、一般的なＩＧＢＴと比較すると、オン電圧が大きくなることが懸念される。
又、両面ゲート構造のＩＧＢＴでは、ターンオン及びターンオフ時のスイッチング損失が小さい、即ち、スイッチング時間が短いが、これは、スイッチング動作時の電流の時間的変化率（ｄＩ／ｄｔ）及び電圧の時間的変化率（ｄＶ／ｄｔ）が大きいことを意味する。従って、電流経路のインタクタンス（Ｌ）と、電流の時間的変化率（ｄＩ／ｄｔ）との積に依存するサージ電圧（Ｌ×ｄＩ／ｄｔ）が大きくなることが懸念される。サージ電圧の増大は、デバイスの電圧設計や装置の耐電圧設計に影響を及ぼすとともにし、過電圧抑制のためのスナバ回路の追加等のコスト上昇要因となること可能性がある。
（実施の形態１に係る両面ゲート構造）
次に、実施の形態１に係る両面ゲート構造のＩＧＢＴの構成を説明する。
図３は、実施の形態１に係る半導体装置のエミッタ電極面を見た平面図である。図４は、実施の形態１に係る半導体装置におけるコレクタ電極面を見た平面図である。コレクタ電極面は、図２に示されたエミッタ電極面に対向する。更に、図５には、実施の形態１に係る半導体装置の一部断面図、より詳細には、図３のＶ−Ｖ断面図が示される。
図３を参照して、実施の形態１に係る半導体装置２００は、両面ゲート構造ＩＧＢＴであり、第１の主面側にエミッタ電極５０を備える。半導体装置２００の第１の主面側には、後述の第１ゲート電極と電気的に接続されるゲート配線５８及びゲートパッド５９が更に配置される。第１ゲート電極に印加される第１ゲート電圧Ｖｇ１は、半導体装置２００の外部からゲートパッド５９に入力され、ゲート配線５８を経由して第１ゲート電極に伝達される。符号６０は、ＩＧＢＴセルの一部を示している。
図４を参照して、実施の形態１に係る半導体装置２００は、第２の主面側にコレクタ電極５１を備える。半導体装置２００の第２の主面側には、後述の第２ゲート電極と電気的に接続されるゲート配線６１及びゲートパッド６２が更に配置される。第２ゲート電極に印加される第２ゲート電圧Ｖｇ２は、半導体装置２００の外部からゲートパッド６２に入力され、ゲート配線６１を経由して第２ゲート電極に伝達される。
図５には、図３に示された符号６０の部分の断面図（Ｖ−Ｖ断面図）が示される。
図５を参照して、実施の形態１に係る半導体装置２００は、第１及び第２の主面を有するｎベース４１と、ｐベース４２と、ｎエミッタ４３と、ｐコレクタ４４と、ｐエミッタ４５と、トレンチ４６と、第１ゲート絶縁膜４７と、第１ゲート電極４８と、第１ゲートの層間絶縁膜４９と、エミッタ電極５０と、コレクタ電極５１と、ｎコレクタ５２と、第２ゲート電極５４と、第２ゲートの層間絶縁膜５５と、第２ゲート絶縁膜５７とを備える。
ｎベース４１は「第１の半導体層」の一実施例に対応し、本実施の形態では、ｎ型が「第１導電型」に対応する。ｐベース４２は、ｎベース４１の第１主面に配設されており、「第２の半導体層」の一実施例に対応する。又、本実施の形態では、ｐ型が「第２導電型に対応する。ｎエミッタ４３は、ｐベース４２の表面に選択的に配設されており、「第３の半導体層」の一実施例に対応する。高濃度のｐエミッタ４５は、エミッタ電極５０との良好なオーミック接触を実現するために、ｐベース４２の表面（第１の主面側）に、選択的に設けられる。
エミッタ電極５０は、ｐベース４２及びｎエミッタ４３の上面（第１の主面側）に配設されて、半導体装置２００の第１の主面上に配置される。即ち、エミッタ電極５０は「第１の主電極」の一実施例に対応する。
トレンチ４６は、ｎエミッタ４３の表面からｐベース４２を貫通して、ｎベース４１に達するように形成される。トレンチ４６の表面には、第１ゲート絶縁膜４７が形成される。トレンチ４６の内部において、第１ゲート電極４８は、第１ゲート絶縁膜４７の上（第１の主面側）に形成される。トレンチ４６は「第１トレンチ」の一実施例に対応し、第１ゲート絶縁膜４７は「第１ゲート絶縁膜」の一実施例に対応する。
ｐベース４２のうちの、ｎベース４１及びｎエミッタ４３の間の領域に、第１のゲートチャネル領域５６が形成される。即ち、第１のゲートチャネル領域５６は、両隣のｎベース４１及びｎエミッタ４３とは異なる導電型（ｐ型）で形成される。第１のゲートチャネル領域５６には、エミッタ電極５０を基準として第１ゲート電極４８に印加される第１ゲート電圧Ｖｇ１に応じて、チャネルが形成又は消滅される。具体的には、第１ゲート電圧Ｖｇ１が閾値電圧Ｖｔを超えると、即ち、第１ゲート電極４８に、エミッタ電極５０の電圧に対して、閾値電圧Ｖｔよりも高い正電圧（以下、単に「正電圧」とも称する）が印加されると、第１のゲートチャネル領域５６にチャネルが形成される。一方で、第１ゲート電極４８に上記正電圧が印加されない場合には、第１のゲートチャネル領域５６にはチャネルは形成されない。
従って、エミッタ側の第１ゲート部は、エンハンスメント型のｎチャネルＭＯＳＦＥＴ構造を有しており、第１ゲート電極４８の電圧（第１ゲート電圧Ｖｇ１）によってノーマリオフ型の第１のゲートチャネル領域５６が形成される。即ち、第１ゲート電極４８は、ノーマリオフのチャネル領域を制御する「第１の制御電極」の一実施例に対応する。又、以下では、ｐベース４２及びｎベース４１によって形成されるｐｎ接合を、「Ｊ２接合」とも称する。
ｎベース４１の第２の主面には、ｐコレクタ４４が配設される。ｐコレクタ４４は、「第４の半導体層」の一実施例に対応する。高濃度のｎコレクタ５２は、コレクタ電極５１との良好なオーミック接触を実現するために、ｐコレクタ４４の表面（第２の主面側）に選択的に配設されており「第５の半導体層」の一実施例に対応する。コレクタ電極５１は、ｐコレクタ４４及びｎコレクタ５２の上（第２の主面側）に配設されて、半導体装置２００の第２の主面上に配置される。即ち、コレクタ電極５１は「第２の主電極」の一実施例に対応する。更に、ｎベース４１及びｎコレクタ５２の間には、第２ゲート電極５４と近接させて第２のゲートチャネル領域５３が設けられる。第２のゲートチャネル領域５３は、両隣のｎベース４１及びｎコレクタ５２と同一導電型のｎ型で形成される。第２ゲート絶縁膜５７は、第２ゲート電極５４及び第２のゲートチャネル領域５３の間に形成される「第２ゲート絶縁膜」の一実施例に対応する。
第２ゲート電極５４に、コレクタ電極５１の電圧に対して一定以上の負電圧（以下、単に「負電圧」とも称する）が印加されると、ｎ型の第２のゲートチャネル領域５３にチャネルが非形成とされる。一方で、第２ゲート電極５４に上記負電圧が印加されない場合には、ｎ型の第２のゲートチャネル領域５３にはチャネルが形成される。
このように、コレクタ側の第２ゲート部は、デプレッション型のｎチャネルＭＯＳＦＥＴ構造を有しており、第２ゲート電極５４の電圧（第２ゲート電圧Ｖｇ２）によってノーマリオン型の第２のゲートチャネル領域５３が形成される。即ち、第２ゲート電極５４は、ノーマリオンのチャネル領域を制御する「第２の制御電極」の一実施例に対応する。又、以下では、ｐコレクタ４４及びｎベース４１によって形成されるｐｎ接合を、「Ｊ１接合」とも称する。
第１ゲート絶縁膜４７及び第２ゲート絶縁膜５７は、通常、酸化膜（代表的には、ＳｉＯ2）によって構成される。第１ゲート電極４８及び第２ゲート電極５４は、代表的には、ｎ型不純物がドープされたポリシリコンによって構成される。
第１ゲートの層間絶縁膜４９及び第２ゲートの層間絶縁膜５５は、例えば、ボロン及びリンを含有したシリケートガラス（以下、ＢＰＳＧとも称する）によって構成される。エミッタ電極５０、コレクタ電極５１、ゲート配線５８，６１、及び、ゲートパッド５９，６２は、例えば、シリコン（Ｓｉ）を含有するアルミニウム（Ａｌ）によって形成することができる。
第１ゲート電極４８と電気的に接続されるゲート配線５８、及び、第１ゲート電極４８と電気的に接続されるゲート配線６１によって、第１ゲート電極４８からゲートパッド５９までの経路、及び、第２ゲート電極５４からゲートパッド６２までの経路のポリシリコン部分を少なくすることができる。これにより、第１ゲート電極４８及び第２ゲート電極５４の各々と、ゲートパッド５９，６２間の電気抵抗を低くすることができるので、半導体装置２００内における制御動作の均一化を図ることができる。
このように、実施の形態１に係る両面ゲート構造の半導体装置２００によれば、従来の両面ゲート構造と同様に、ＭＯＳＦＥＴ構造の第１ゲート電極４８及び第２ゲート電極５４に印加される電圧信号によってオンオフ制御可能である。特に、ノーマリオンで制御される第２のゲートについても、デプレッション型ＭＯＳ構造とすることで、駆動の小電力化及び高速化が可能である。さらに、実施の形態１に係る半導体装置２００は、以下に説明するような利点を有する。
まず、第２ゲートがノーマリオン構造であるため、第２ゲート電極５４に電圧信号が印加されていない状態（Ｖｇ２＝０）で、エミッタ電極５０及びコレクタ電極５１間に逆電圧（Ｖｃｅ＜０）が印加されても、エミッタ電極５０から、ｐエミッタ４５、ｐベース４２、ｎベース４１、第２のゲートチャネル領域５３、及びｎコレクタ５２を通して、コレクタ電極５１への経路で逆方向に電流を流すことができる。このため、バーンイン試験やスクリーニング試験の際にエミッタ−コレクタ間に誤って大きな逆電圧（Ｖｃｅ＜０）を印加しても、ｐコレクタ４４とｎベース４１からなるＪ１接合にはほとんど逆電圧が印加されない。このため、上述した比較例に係る半導体装置２００♯（一般的な両面ゲート構造）のような、逆電圧印加による破壊の問題を解消することが可能である。即ち、コレクタ電極５１及びエミッタ電極５０の間での両方向の電圧に対して破壊耐性を確保することができる。
更に、実施の形態１に係る半導体装置では、比較例と同様に、エミッタ電極をアース接地するとともに、コレクタ電極に電源電圧（例えば、ＤＣ１５（Ｖ））がコレクタ電圧として印加された接続を想定すると、ノーマリオフ型の第１ゲート電極４８に印加される電圧は図１で説明した通常の両面ゲート構造と同様である。一方で、第２ゲート電極５４に印加される電圧は、通常の両面ゲート構造と異なる。具体的には、第２ゲート電極５４には、オフ時には、コレクタ電極５１に対して負電圧が印加され、オン時には、当該負電圧の除去、又は、ゼロ電圧（コレクタ電極５１と同等の電圧）の印加が行われる。この結果、第２ゲート電極５４には、図１で説明した通常の両面ゲート構造とは異なり、オン時及びオフ時を通して、コレクタ電圧よりも高い電圧が印加されることがない。従って、実施の形態１に係る両面ゲート構造の半導体装置では、ゲート電圧の範囲が片面ゲート構造と同等であり、通常の両面ゲート構造のように大きくならない。この結果、最大印加電圧についても、通常の両面ゲート構造のように大きくならず、片面ゲート構造と同等である。このため、ゲート構造部での電圧阻止能力（耐圧）を、通常の片面ゲート構造と共通の設計とできるため、設計の自由度が低下することが無い。又、第１ゲート電圧Ｖｇ１及び第２ゲート電圧Ｖｇ２を供給するための駆動制御回路の耐電圧設計についても、片面ゲート構造のＩＧＢＴと共通とできるので容易化される。
（シミュレーション結果）
次に、図５に示された、実施の形態１に係る半導体装置２００のシミュレーション結果を説明する。まず、図６には、本実施の形態に係る半導体装置のシンボル図が示される。
図６を参照して、実施の形態１に係る半導体装置２００は、第１ゲート電極４８に相当する第１ゲートＧ１、第２ゲート電極５４に相当する第２ゲートＧ２、エミッタ電極５０に相当するエミッタＥ、及び、コレクタ電極５１に相当するコレクタＣを有する。
上述のように、コレクタ電圧Ｖｃｅは、エミッタＥに対するコレクタＣの電圧で定義され、第１ゲート電圧Ｖｇ１は、エミッタＥに対する第１ゲートＧ１の電圧で定義され、第２ゲート電圧Ｖｇ２は、コレクタＣに対する第２ゲートＧ２の電圧で定義される。
駆動制御回路３００は、オンオフ指令信号Ｓｉｇｂｔに従って半導体装置２００をオン動作又はオフ動作させるように、第１ゲート電圧Ｖｇ１及び第２ゲート電圧Ｖｇ２を発生する。第１ゲート電圧Ｖｇ１及び第２ゲート電圧Ｖｇ２は、図３及び図４に示されたゲートパッド５９及び６２にそれぞれ入力される。駆動制御回路３００は、アナログ方式又はデジタル方式の公知の回路によって構成することが可能である。特に、近年では、デジタル方式の採用によって、細密なゲート電圧制御が可能となっている。
駆動制御回路３００及び半導体装置２００の一体化構造によって、ＩＰＭ（Intelligent Power Module）を構成することも可能である。駆動制御回路３００には、過電流保護等のために、半導体装置２００のコレクタ電流Ｉｃの検出値が入力されてもよい。コレクタ電流Ｉｃは、エミッタ電極５０及びコレクタ電極５１間に接続された電流検出用抵抗、又は、ロゴスキーコイル等によって検出することが可能である。
尚、本発明に係る半導体装置は、半導体装置２００（ＩＧＢＴ）単体で構成されてもよく、半導体装置２００（ＩＧＢＴ）及び駆動制御回路３００の組み合わせによって構成されてもよい。尚、後者の場合にも、半導体装置２００（ＩＧＢＴ）及び駆動制御回路３００は、一体化構造とされてもよく、それぞれが別体で構成されてもよい。
上述のように、本実施の形態では、半導体装置２００は、基本的には、エミッタＥはアース接地されて、コレクタＣには電源電圧が供給された状態（Ｖｃｅ＞０を）でオンオフされる。コレクタ電流Ｉｃは、コレクタＣからエミッタＥへ流れる方向を正方向とする、コレクタＣ及びエミッタＥの間に生じる電流を示す。
図７には、シミュレーション対象とした両面ゲート構造ＩＧＢＴのセルモデル断面図が示される。
図７を参照して、Ｙ軸上のＹ＝０は、半導体装置２００の第１の主面におけるエミッタ電極５０との接触面に相当し、Ｙ＝Ｙｍａｘは、半導体装置２００の第２の主面におけるコレクタ電極５１との接触面に相当する。本シミュレーションでは、Ｙｍａｘ＝１２０（μｍ）とし、半導体装置２００の電圧阻止能力は、１２００（Ｖ）クラスを想定した。
図７に示されたセルモデルの断面構造は、図５の断面図と同様であり、図８には、図７中の第１の主面側の点線で囲んだ領域の拡大図が示される。図９には、図７中の第２の主面側の点線で囲んだ領域の拡大図が示される。
図８を参照して、図５で説明したように、ｎベース４１の第１の主面に形成されたｐベース４２の上面（第１の主面側）には、選択的にｎエミッタ４３が配設される。ｎエミッタ４３及びｎベース４１の間には、第１のゲートチャネル領域５６が形成される。上述のように、ノーマリオフの第１のゲートチャネル領域５６では、トレンチ４６に配設された第１ゲート電極４８に、エミッタ電極５０に対する正電圧が印加されたときに、チャネルが形成される。
図９を参照して、ｎベース４１の第２の主面上に配設されたｐコレクタ４４の表面（第２の主面側）には、ｎコレクタ５２が選択的に配設される。ｐコレクタ４４及びｎコレクタ５２は、コレクタ電極５１と接触している。ｎベース４１及びｎコレクタ５２の接続部分には、第２ゲート電極５４と近接する第２のゲートチャネル領域５３が設けられる。上述のように、ノーマリオンの第２のゲートチャネル領域５３では、第２ゲート電極５４にコレクタ電極５１に対する負電圧を印加したときに、ｎベース４１及びｎコレクタ５２の間にチャネルが非形成とされる。
図１０は、シミュレーション条件の一部である図９中の領域の不純物密度の分布を示すグラフである。図１０には、図９中のＡ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ、及び、Ｄ−Ｄのそれぞれの部位でのＹ軸に沿った不純物密度の分布線Ｐ１〜Ｐ４が示される。
図１０を参照して、ｐコレクタ４４の第２の主面表面（Ｙ＝Ｙｍａｘ）からの深さ寸法は、約３（μｍ）であり、ｎコレクタ５２の第２の主面表面からの深さ寸法は、約０．４（μｍ）であり、第２のゲートチャネル領域５３の第２の主面表面からの深さ寸法は、約０．１（μｍ）である。又、第２のゲートチャネル領域５３における不純物密度は、約３×１０17（ａｔｏｍ／ｃｍ3）である。
上記の構造では、コレクタ電極５１及び第２ゲート電極５４の間の第２ゲート電圧Ｖｇ２を−４（Ｖ）〜−５（Ｖ）程度とすると、ノーマリオンの第２のゲートチャネル領域５３が電流遮断特性を示し始め、さらに負電圧の絶対値を増加させると、ｎコレクタ５２及びｎベース４１が電気的に遮断される。
図７〜図１０で説明した両面ゲート構造ＩＧＢＴのセルモデルを用いた、実施の形態１に係る半導体装置の電流電圧特性（いわゆる、Ｉ−Ｖカーブ）のシミュレーション結果が図１１に示される。
図１１には、第１ゲート電圧Ｖｇ１及び第２ゲート電圧Ｖｇ２の組み合わせ毎に、素子温度Ｔ＝２５（℃）及び素子温度１５０（℃）の両方でのＩ−Ｖカーブが示される。各Ｉ−Ｖカーブの横軸は、コレクタ電圧Ｖｃｅ（Ｖ）であり、縦軸は、コレクタ電流密度Ｊｃｅ（Ａ／ｃｍ2）である。Ｔ＝２５（℃）は常温時を想定しており、Ｔ＝１５０（℃）は素子発熱による高温時を想定している。
図１１（ａ）には、Ｖｇ１＝Ｖｇ２＝０（Ｖ）のとき、即ち、ノーマリオフの第１ゲートがオフ状態、ノーマリオンの第２ゲートがオン状態のときのＩ−Ｖ特性が示される。この場合には、半導体装置２００は、Ｖｃｅ＞０の領域では、電圧阻止状態（Ｉｃ＝０）である。一方で、Ｖｃｅ＜０の領域では、エミッタ電極５０からコレクタ電極５１への方向の逆電流（Ｉｃｅ＜０）が発生する。
図１１（ｂ）には、Ｖｇ１＝１５（Ｖ）、Ｖｇ２＝０（Ｖ）のとき、即ち、ノーマリオフの第１ゲート、及び、ノーマリオンの第２ゲートの両方がオン状態のときのＩ−Ｖ特性が示される。
再び図５を参照して、エミッタ電極５０及び第１ゲート電極４８の間に、予め定められた正電圧（ここでは、１５（Ｖ））を印加することによって、第１のゲートチャネル領域５６にチャネルが形成される。即ち、ノーマリオフの第１ゲートがターンオンされる。これにより、エミッタ電極５０から、ｎエミッタ４３及び第１のゲートチャネル領域５６を通じて、電子がｎベース４１に注入される。注入された電子がｎベース４１の電位を低下させることにより、ｐコレクタ４４及びｎベース４１からなるＪ１接合が順バイアスされるので、コレクタ電極５１からｐコレクタ４４を経由してｎベース４１に正孔が注入される。
この結果、ｎベース４１の電子密度及び正孔密度が上昇することによる伝導度変調効果によって、ｎベース４１の電気抵抗が大幅に減少する。これにより、半導体装置２００は、Ｖｃｅ＞０の領域では、低いコレクタ電圧Ｖｃｅでも、コレクタ電極５１からエミッタ電極５０に大きなコレクタ電流が流れるオン状態となる。一方で、Ｖｃｅ＜０の領域では、コレクタ電流はほぼ流れないが、エミッタ電極５０からコレクタ電極５１への方向に第１のｎチャネル及び第２のｎチャネルを通して微少な逆電流が流れる。
尚、コレクタ電流が流れる際のコレクタ電圧Ｖｃｅは理想的にはゼロであるが、実際には、ＩＧＢＴ内部（主に、ｎベース４１）での電圧降下によって、いわゆるオン電圧相当の正電圧となる。
再び図１１を参照して、図１１（ｃ）には、Ｖｇ１＝０（Ｖ）、かつ、Ｖｇ２＝−１５（Ｖ）のとき、即ち、ノーマリオフの第１ゲート、及び、ノーマリオンの第２ゲートの両方がオフ状態のときのＩ−Ｖ特性が示される。この場合には、Ｖｃｅ＞０の領域、及び、Ｖｃｅ＜０の領域を通じて、半導体装置２００は、完全に電圧阻止状態（Ｉｃ＝０）となる。
図１１（ｄ）には、Ｖｇ１＝１５（Ｖ）、かつ、Ｖｇ２＝−１５（Ｖ）のとき、即ち、ノーマリオフの第１ゲートがオン状態である一方で、ノーマリオンの第２ゲートがオフ状態であるときのＩ−Ｖ特性が示される。
再び図５を参照して、コレクタ電極５１及び第２ゲート電極５４の間に所定の負電圧（−１５（Ｖ））を印加すると、ｎコレクタ５２及びｎベース４１の間を導通させている第２のゲートチャネル領域５３において、ｎ領域が空乏化して高抵抗領域となること、又は、ｐ型に反転して形成されるｐｎ接合の逆バイアス特性によって、ｎコレクタ５２及びｎベース４１の間が電気的に遮断される。即ち、ノーマリオンの第２ゲートがオフされる。
この遮断によって、ｐコレクタ４４及びｎベース４１からなるＪ１接合は、低いＶｃｅに対して順バイアスされて、ｐコレクタ４４からｎベース４１への正孔の注入が増えることとで、ｎベース４１の正孔密度が高くなる。更に、コレクタ電極５１及び第２ゲート電極５４の間に所定の負電圧（ここでは、−１５（Ｖ））を印加することにより、ｐコレクタ４４のうちのコレクタ電極５１近傍部位の正電位が高くなる。これにより、ｎベース４１への正孔の注入効率がさらに増加することで、ｎベース４１の電気抵抗はさらに減少する。
再び図１１を参照して、図１１（ｄ）では、図１１（ｂ）と同様に、第１ゲートのオンによって、Ｖｃｅ＞０の領域において、低いコレクタ電圧Ｖｃｅでも、コレクタ電極５１からエミッタ電極５０に大きなコレクタ電流が流れるオン状態となる。しかしながら、Ｖｇ２＝−１５（Ｖ）として第２ゲートをオフ状態とすることで、上述のようにｎベース４１の電気抵抗を更に低下させる効果により、図１１（ｂ）と比較して、オン電圧を低下することが可能となる。更に、Ｖｃｅ＜０の領域においても、図１１（ｂ）と比較すると、逆電流を抑制できることが理解される。
又、図１１（ｂ）及び図１１（ｄ）の比較から理解されるように、第１ゲート電極４８に正電圧（１５（Ｖ））を印加して半導体装置２００をオン動作させる際に、図１１（ｂ）の様に、第２ゲート電極５４に負電圧を与えない場合には、低電流ではＭＯＳＦＥＴ動作をする一方で、コレクタ電圧Ｖｃｅが上昇するとＩＧＢＴ動作に移行することで、一時的にコレクタ電圧Ｖｃｅが大幅に低下する現象（いわゆる、スナップバック現象）が発生することがある。図１１（ｂ）のシミュレーション結果でも、常温時（Ｔ＝２５（℃））には、スナップバック現象が顕著に発生している。一方で、図１１（ｄ）に示されるように、半導体装置２００をオン動作する際に、第２ゲート電極５１４に負電圧を印加すると（Ｖｇ２＝−１５（Ｖ））、スナップバック現象を抑制することが可能であることが理解される。
（基本的なスイッチング制御）
次に、実施の形態１に係る半導体装置２００の基本的なターンオン及びターンオフの制御、即ち、スイッチング制御について説明する。
図１２には、半導体装置２００のターンオン時の動作波形図が示される。ターンオン動作は、「第１のスイッチング動作」に対応する。
図１２を参照して、Ｖｃｅ＞０の下では、図１１（ａ）に示されるように、Ｖｇ１＝Ｖｇ２＝０とすることで、半導体装置２００がオフされる。オフ時には、コレクタ電圧Ｖｃｅは、図６のコレクタＣに接続された電源電圧相当であり、コレクタ電流Ｉｃは理想的にはゼロであるが、実際には、微小なリーク電流が存在する（Ｉｃ＝Ｉｌｅａｋ）。
図１１（ｂ），（ｄ）で説明した様に、第１ゲート電極４８に、エミッタ電極５０に対して正電圧（Ｖｇ１＝α（Ｖ））を印加することができる。更に、図１１（ｄ）で説明したように、第２ゲート電極５４に、コレクタ電極５１に対して負電圧（Ｖｇ２＝−β（Ｖ））を印加することで、スナップバック現象を抑制することが可能である。
上述したスナップバック現象は、特に、複数のＩＧＢＴを並列接続して使用する場合に、電流の不均一化を招くことが懸念される。従って、図１２に示されるように、第１ゲート電極４８に対して正電圧を印加するタイミング、即ち、第１ゲート電圧Ｖｇを０（Ｖ）からα（Ｖ）に変化させるタイミングと同時、又は、それよりも早く、第２ゲート電極５４に負電圧を印加、即ち、第２ゲート電圧Ｖｇ２を０（Ｖ）から−β（Ｖ）に変化する。
このように、第１のゲートチャネル領域５６でチャネルを形成するための第１ゲート電圧Ｖｇ１を発生するのと同時、又は、その直前に、第２のゲートチャネル領域５３でチャネルを非形成とするための第２ゲート電圧Ｖｇ２を発生することにより、ターンオン時における半導体装置２００の動作の安定性を高めることができる。
図１３には、半導体装置２００のターンオフ時の動作波形図が示される。ターンオフ動作は「第２のスイッチング動作」に対応する。
図１３を参照して、Ｖｃｅ＞０の下では、図１１（ａ）に示されるように、Ｖｇ１＝Ｖｇ２＝０とすることで、半導体装置２００をオフできる。即ち、ターンオフ時には、ノーマリオフの第１ゲートをオフするために、第１ゲート電極４８に対する正電圧の印加を停止して、第１ゲート電圧Ｖｇ１がα（Ｖ）から０（Ｖ）に変化する。
再び図５を参照して、第１ゲート電圧Ｖｇ１＝０（Ｖ）になると、ｐベース４２中の正電圧印加時にはｎ型に反転していた、第１のゲートチャネル領域５６がｐ型に戻ることにより、エミッタ電極５０からｎベース４１への電子の注入が停止される。これにより、ｐコレクタ４４からｎベース４１への正孔の注入も停止される。その後、ｎベース４１に蓄積されていた過剰な正孔は、電子と再結合することによって、或いは、ｐベース４２からｐエミッタ４５を経由してエミッタ電極５０から排出されることによって、減少する。
このような第１ゲートのオフに併せて、ノーマリオンの第２ゲートがオンされると、第２のゲートチャネル領域５３は、空乏化、又は、ｐ型に反転していた状態からｎ型に戻ることで、ｎ型半導体としての導電機能を回復する。これにより、ｎコレクタ５２及びｎベース４１が導通し、ｐコレクタ４４及びｎベース４１からなるＪ１接合からのｎベース４１への正孔の注入を抑制することができる。更に、ｎベース４１に蓄積されていた電子は、第２のゲートチャネル領域５３及びｎコレクタ５２を経由して、コレクタ電極５１に速やかに排出されるので、ｎベース４１に蓄積された過剰電子の消滅も加速される。
従って、ｎベース４１では、少数キャリアの寿命に依存した再結合（過剰電子及び過剰正孔の結合）よりも速やかに、第２のゲートチャネル領域５３を経由して、過剰電子を速やかに排出することが可能となることにより、ターンオフに要するスイッチング時間を短縮することができる。この結果、ターンオフ時のスイッチング損失も抑制される。
更に、ｎベース４１に蓄積された過剰電荷が速やかに排出されると、ｎベース４１及びｐベース４２からなるＪ２接合による電圧阻止機能（逆バイアス阻止）も速やかに回復する。このように、Ｊ２接合近傍が速やかに空乏化されることで、コレクタ電流Ｉｃの減少時間の短縮（即ち、ｄＩ／ｄｔの増大）、及び、コレクタ電圧Ｖｃｅの上昇時間の短縮（ｄＶ／ｄｔの増大）が実現されるので、この面からも、ターンオフに要する時間を短縮することができる。
再び図１３を参照して、半導体装置２００のターンオフ時には、第１ゲート電圧Ｖｇ１がα（Ｖ）から０（Ｖ）に変化する第１ゲートのオフと同時、或いは、オフする前に、コレクタ電極５１及び第２ゲート電極５４との間に印加されていた負電圧（−β（Ｖ））を０（Ｖ）に変化させることにより、ノーマリオンの第２ゲートをオンする。
このように、第１のゲートチャネル領域５６でチャネルを形成とするための第１ゲート電圧Ｖｇ１の発生を停止するのと同時、又は、その直前に、第２のゲートチャネル領域５３でチャネルを非形成とするための第２ゲート電圧Ｖｇ２の発生を停止することにより、上述した、ターンオフに要するスイッチング時間の短縮により、ターンオフ時のスイッチング損失を抑制することができる。
図１４は、図１２及び図１３に従って半導体装置２００をオンオフしたときの電流電圧特性を説明するためのグラフである。
図１４を参照して、特性線Ｔ１は、図７〜図１０のモデルを用いて、図１２及び図１３に従って半導体装置２００をオンオフしたとき、即ち、第２ゲート電極５４に負電圧を印加して半導体装置２００をオンしたときの電流電圧特性（Ｉ−Ｖカーブ）をシミュレーションした結果に相当する。
一方で、特性線Ｔ２は、図７〜図１０のモデルを用いて、第２ゲート電極５４に負電圧を印加しない状態（Ｖｇ２＝０）で半導体装置２００をオンしたとき（即ち、図１１（ｂ）の条件）の電流電圧特性（Ｉ−Ｖカーブ）をシミュレーションした結果に相当する。
又、特性線Ｔ０は、第２の主面側（コレクタ電極側）に第２ゲート電極が配設されない、一般的な片面ゲート構造のＩＧＢＴにおける電流電圧特性（Ｉ−Ｖカーブ）を示す。特性線Ｔ０は、図７〜図１０のモデルにおいて、第２の主面側においてｐコレクタ４４がコレクタ電極５１全面を覆っている構造として、シミュレーションすることによって得られている。
特性線Ｔ１及びＴ２に比較から、図１１（ｂ）及び図１１（ｄ）の比較でも説明したように、第２ゲート電極５４に負電圧を印加して半導体装置２００をオンすることによって、コレクタ電流Ｉｃが流れているときのコレクタ電圧Ｖｃｅであるオン電圧を低減できるとともに、スナップバック現象についても抑制することができる。
更に、Ｊｃｅ＝１００（Ａ／ｃｍ2）以上の領域での特性線Ｔ０及びＴ１の比較から、第２ゲート電極５４に負電圧を印加してオン動作する半導体装置２００によれば、従来の片面ゲート構造のＩＧＢＴよりもオン電圧を低下することが期待できる。即ち、実施の形態１に係る両面ゲート構造の半導体装置２００によれば、大電流通電時の通電損失を低減することが可能となる。
尚、図１２及び図１３では、第１ゲート電極４８に対する正電圧α（Ｖ）の印加及び停止、並びに、第２ゲート電極５４に対する負電圧−β（Ｖ）の印加及び停止の組み合わせによって、半導体装置２００のオンオフが制御される。従って、上記正電圧及び負電圧の絶対値を同一（即ち、α＝β）とすると、第１ゲート電圧Ｖｇ１及び第２ゲート電圧Ｖｇ２を発生する駆動制御回路３００（図６）の構成の簡素化を図ることができる。
又、半導体装置２００は、図１２の動作波形によるターンオン後には、第２ゲート電極５４に対する負電圧（−β（Ｖ））の印加を停止しても、コレクタ電極５１からｐコレクタ４４及びｎベース４１からなるＪ２接合を経由する導電経路によって、オン状態の維持が可能である。
但し、図１４で説明したように半導体装置２００のオン動作期間中、第２ゲート電圧Ｖｇ２が−β（Ｖ）に維持されると、オン電圧の低下による電力損失の抑制を図ることが可能である。一方で、Ｖｇ２＝−β（Ｖ）を維持すると、Ｖｇ２＝０（Ｖ）とする場合と比較して、駆動制御回路３００（図６）の消費電力が増加することが懸念される。従って、半導体装置２００のオン動作期間におけるゲート電圧を図１５のように制御することも可能である。
図１５を参照して、第１ゲート電圧Ｖｇ１＝α（Ｖ）とされた半導体装置２００のオン動作期間、即ち、コレクタ電流Ｉｃが発生している期間において、第２ゲート電極５４に印加される第２ゲート電圧Ｖｇ２については、Ｖｇ２＝０（Ｖ）の期間と、Ｖｇ２＝−β（Ｖ）の期間との両方を設けることが可能である。
Ｖｇ２＝−β（Ｖ）に制御される期間Ｔｘでは、Ｖｇ２＝０（Ｖ）の期間と比較して、コレクタ電圧Ｖｃｅ（即ち、オン電圧Ｖｏｎ）が低くなるので、コレクタ電流Ｉｃの通過によって半導体装置２００（ＩＧＢＴ）内部で発生する電力損失（導通損失）を抑制することができる。更に、Ｖｇ２＝−β（Ｖ）とする期間Ｔｇを、半導体装置２００のオン動作期間の一部とすることで、第２ゲート電圧Ｖｇ２を供給する駆動制御回路３００（図６）の消費電力を抑制することができる。
特に、コレクタ電流Ｉｃが大きい期間に対応させて、期間Ｔｇを設けることにより、ＩＧＢＴの導通損失及び駆動制御回路３００の消費電力を効率的に低下することも可能である。例えば、半導体装置２００のオン動作期間において、駆動制御回路３００に入力されたコレクタ電流Ｉｃの検出値（図６）に応じて、コレクタ電流Ｉｃが基準値よりも大きい期間には、Ｖｇ２＝−β（Ｖ）に制御する一方で、コレクタ電流Ｉｃが当該基準値以下である期間には、Ｖｇ２＝０（Ｖ）とするように駆動制御回路３００を構成することが可能である。
次に、半導体装置２００のオフ動作期間におけるリーク電流を抑制するための制御を説明する。
再び図５を参照して、半導体装置２００は、エミッタ電極５０よりも高い電圧がコレクタ電極５１に印加された状態（Ｖｃｅ＞０）では、ｎベース４１及びｐベース４２からなるＪ２接合を中心に形成された空乏層が電圧を保持することによって、電圧阻止状態（オフ状態）を形成する。
半導体装置２００のオフ動作時に、Ｊ２接合での漏れ電流によってコレクタ電極５１及びエミッタ電極間で電流（図１３及び図１４でのリーク電流Ｉｌｅａｋ）が生じると電力損失が発生するので、当該漏れ電流の抑制が重要である。
Ｊ２接合の不純物密度差（即ち、ｎベース４１及びｐベース４２の間の不純物密度の差）を大きくすると、接合電位障壁が高くなることによってＪ２接合での漏れ電流は小さくなる。又、Ｊ２接合の漏れ電流は、ｐコレクタ４４、ｎベース４１、及び、ｐベース４２によって構成されるｐｎｐトランジスタのベース電流として作用するので、当該ｐｎｐトランジスタのコレクタ電流を増幅する。当該コレクタ電流がリーク電流Ｉｌｅａｋの主成分となる。
従って、リーク電流Ｉｌｅａｋを小さくするには、第１ゲート電極４８にエミッタ電極５０に対して負電圧を印加することによって、ｐベース４２の不純物密度を高めることによって、Ｊ２接合の漏れ電流を抑制することが有効である。更に、第２ゲート電極５４に、コレクタ電極５１に対して正電圧を印加して、ｐコレクタ４４及びｎベース４１から成るＪ１接合と並列に配設された第２のゲートチャネル領域５３の電気抵抗を下げることで、上述したｐｎｐトランジスタの増幅率を低下させることも、リーク電流Ｉｌｅａｋの減少に有効である。
図１６には、実施の形態１に係る半導体装置のオフ動作期間における、リーク電流を抑制するためのゲート電圧制御を説明する動作波形図が示される。
図１６を参照して、第１ゲート電圧Ｖｇ１＝０（Ｖ）とされた半導体装置２００のオフ動作期間において、第２ゲート電極５４に印加される第２ゲート電圧Ｖｇ２については、Ｖｇ２＝０（Ｖ）の期間と、Ｖｇ２＝α（Ｖ）の期間との両方を設けることが可能である。即ち、第２ゲート電圧Ｖｇ２について、第２のゲートチャネル領域５３でチャネルを非形成とするための電圧（Ｖｇ２＝−β（Ｖ））とは極性が反転された電圧（Ｖｇ２＝α（Ｖ））が発生される期間と、コレクタ電極５１と同電圧（Ｖｇ２＝０（Ｖ））が発生される期間との両方が設けられる。
Ｖｇ２＝α（Ｖ）に制御される期間Ｔｘでは、Ｖｇ２＝０（Ｖ）の期間と比較して、コレクタ電圧Ｖｃｅ（即ち、リーク電流Ｉｌｅａｋ）が低下するので、漏れ電流によって半導体装置２００で発生する電力損失を抑制することができる。
特に、半導体装置２００が適用された装置での待機電力を抑制するために、当該装置のスイッチオフ期間には、スタンバイモードが適用される場合がある。例えば、駆動制御回路３００（図６）に、スタンバイモードの適用中であることを示す信号を入力することによって、スタンバイモードの適用期間に対応させてＶｇ２＝α（Ｖ）とする期間Ｔｘが設けられるように、駆動制御回路３００を構成することが可能である。
実施の形態１の変形例．
実施の形態１の変形例では、半導体装置２００のターンオン及びターンオフの際の電流及び電圧の変動を抑制するためのゲート電圧制御についてさらに説明する。
まず。実施の形態１の図７〜図１０との同様のモデルを用いて、半導体装置２００がリアクトル負荷を通過する電流をオンオフする際の動作をシミュレーションした結果を説明する。
図１８〜図２７には、実施の形態１に係る両面ゲート構造の半導体装置２００（ＩＧＢＴ）を、インダクタンス負荷及び６００（Ｖ）の直流電源と接続して、１００（Ａ）の電流を、図１３に従ってターンオフした場合のスイッチング動作のシミュレーション波形が示される。即ち、半導体装置２００のターンオフ時には、第１ゲート電圧Ｖｇ１はα（Ｖ）から０（Ｖ）に変化し、第２ゲート電圧Ｖｇ２は、−β（Ｖ）から０（Ｖ）に変化する。
図１８〜図２７には、素子温度（接合温度）Ｔ、及び、第１ゲート電圧Ｖｇ１及び第２ゲート電圧Ｖｇ２の変化タイミングの差を変えたシミュレーション結果がそれぞれ示される。図１７には、図１８〜図２７でのシミュレーション条件の一覧が示される。図１８〜図２７の各々では、実施の形態１に係る半導体装置２００でのターンオフ時のコレクタ電流Ｉｃ及びコレクタ電圧Ｖｃｅのシミュレーション波形が実線で示される。更に、比較のために、図１４と同様にシミュレーションした、一般的な片面ゲート構造のＩＧＢＴでのターンオフ時のコレクタ電流Ｉｃ及びコレクタ電圧Ｖｃｅの波形が点線で示される。
図１８〜図２２には、Ｔ＝２５℃の下でのシミュレーション波形が示される。Ｔ＝２５℃の条件では、第１ゲート電圧Ｖｇ１及び第２ゲート電圧Ｖｇ２の変化タイミングに依存して、サージ電圧Ｖｓｇ（ターンオフサージ）の大きさが変化している。
図１８には、第１ゲート電圧Ｖｇ１の変化タイミングと、第２ゲート電圧Ｖｇ２の変化タイミングとが同時であるときのシミュレーション波形が示される。図１８では、Ｖｓｇは約４００（Ｖ）である。
図１９には、第１ゲート電圧Ｖｇ１の変化タイミングから３（μｓ）遅れて、第２ゲート電圧Ｖｇ２が変化する、即ち、遅れ時間Ｔｄ＝３（μｓ）であるときのシミュレーション波形が示される。図１９では、Ｖｓｇは約２５０（Ｖ）である。
図２０には、第１ゲート電圧Ｖｇ１の変化タイミングから１（μｓ）遅れて、第２ゲート電圧Ｖｇ２が変化する、即ち、遅れ時間Ｔｄ＝１（μｓ）であるときのシミュレーション波形が示される。図２０では、Ｖｓｇは約３００（Ｖ）である。
図２１には、第１ゲート電圧Ｖｇ１の変化タイミングよりも１（μｓ）早く、第２ゲート電圧Ｖｇ２が変化する、即ち、遅れ時間Ｔｄ＝−１（μｓ）であるときのシミュレーション波形が示される。図２１では、Ｖｓｇは約４００（Ｖ）である。
図２２には、第１ゲート電圧Ｖｇ１の変化タイミングから３（μｓ）早く、第２ゲート電圧Ｖｇ２が変化する、即ち、遅れ時間Ｔｄ＝−３（μｓ）であるときのシミュレーション波形が示される。図２２では、Ｖｓｇは約４００（Ｖ）である。
図２３〜図２７には、Ｔ＝１５０℃の下でのシミュレーション波形が示される。Ｔ＝１５０℃の条件では、サージ電圧は大きくなく、第１ゲート電圧Ｖｇ１及び第２ゲート電圧Ｖｇ２の変化タイミングに依存して、ターンオフスイッチングに要する時間（ターンオフ時間Ｔｏｆｆ）の長さが変化している。
図２３には、図１８と同様に、第１ゲート電圧Ｖｇ１の変化タイミングと、第２ゲート電圧Ｖｇ２の変化タイミングとが同時であるときのシミュレーション波形が示される。図２３では、Ｔｏｆｆは約０．５５（μｓ）である。
図２４には、図１９と同様に、第１ゲート電圧Ｖｇ１の変化タイミングから３（μｓ）遅れて、第２ゲート電圧Ｖｇ２が変化する、即ち、遅れ時間Ｔｄ＝３（μｓ）であるときのシミュレーション波形が示される。図２４では、Ｔｏｆｆは約０．７５（μｓ）である。
図２５には、図２０と同様に、第１ゲート電圧Ｖｇ１の変化タイミングから１（μｓ）遅れて、第２ゲート電圧Ｖｇ２が変化する、即ち、遅れ時間Ｔｄ＝１（μｓ）であるときのシミュレーション波形が示される。図２５では、Ｔｏｆｆは約０．６（μｓ）である。
図２６には、図２１と同様に、第１ゲート電圧Ｖｇ１の変化タイミングよりも１（μｓ）早く、第２ゲート電圧Ｖｇ２が変化する、即ち、遅れ時間Ｔｄ＝−１（μｓ）であるときのシミュレーション波形が示される。図２６では、Ｔｏｆｆは約０．４（μｓ）である。
図２７には、図２３と同様に、第１ゲート電圧Ｖｇ１の変化タイミングから３（μｓ）早く、第２ゲート電圧Ｖｇ２が変化する、即ち、遅れ時間Ｔｄ＝−３（μｓ）であるときのシミュレーション波形が示される。図２８では、Ｔｏｆｆは約０．４５（μｓ）である。
再び図１７を参照して、図１７中には、Ｔ＝２５℃の各シミュレーション条件（図１８〜図２２）でのサージ電圧Ｖｓｇ、及び、Ｔ＝＝１５０℃の各シミュレーション条件（図２３〜図２７）でのターンオフ時間Ｔｏｆｆがさらに記入されている。
上記シミュレーション結果から、遅れ時間Ｔｄを大きくする、即ち、第１ゲート電圧Ｖｇ１の変化（α（Ｖ）から０（Ｖ））よりも、第２ゲート電圧Ｖｇ２の変化（−β（Ｖ）から０（Ｖ））を遅らせると、サージ電圧は小さくなる一方で、ターンオフ時間は長くなることが理解される。
従って、基本的には、半導体装置２００のターンオフ時には、ターンオフ時間の短縮によってスイッチング損失を低下するために、実施の形態１（図１３）で説明したように、第１ゲート電圧Ｖｇ１がα（Ｖ）から０（Ｖ）に変化する前に、第２ゲート電圧Ｖｇ２を−β（Ｖ）から０（Ｖ）に変化させることが好ましい。
一方で、サージ電圧の抑制が求められる用途で半導体装置２００が使用される場合には、上記と反対に、半導体装置２００のターンオフ時には、第１ゲート電圧Ｖｇ１がα（Ｖ）から０（Ｖ）に変化した後に、第２ゲート電圧Ｖｇ２を−β（Ｖ）から０（Ｖ）に変化させることが好ましいことが理解される。
このようなサージ電圧の抑制効果は、ｎベース４１に過剰に蓄積された電子が、第２のゲートチャネル領域５３を通じてコレクタ電極５１へ排出される電子量が調節されることによって生じている。従って、第２のゲートチャネル領域５３の電気抵抗値の大小、及び、チャネル形成及び非形成の時間長さによって、過剰電子の排出速後を精緻に制御することで、サージ電圧の低減を図ることも可能である。具体的には、第２のゲートチャネル領域５３の電気抵抗値の大小は、第２ゲート電圧Ｖｇ２の大きさによって制御することができ、チャネル形成及び非形成の時間長さは、第２ゲート電圧Ｖｇ２を印加する時間の長さで制御することができる。
一方で、ｎベース４１へ蓄積される過剰な電子の量は、第１のゲートチャネル領域５６を通って注入される電子の量にも依存する。従って、第１のゲートチャネル領域５６の電気抵抗値の大小、及び、チャネル形成及び非形成の時間長さを、第１ゲート電圧Ｖｇ１の大きさ及び印加時間によって精緻に制御することによって、サージ電圧を軽減することができる。
実施の形態１の変形例では、実施形態１（図１３）で説明した様に、スイッチング損失を低下するために、第１ゲート電圧Ｖｇ１の変化よりも前に、第２ゲート電圧Ｖｇ２を変化させた下で、サージ電圧を抑制するためのゲート電圧制御を説明する。
図２８は、実施の形態１の変形例に係るゲート電圧制御の第１の例を説明するターンオフ時の動作波形図である。
図２８を参照して、半導体装置２００のターンオフ時には、駆動制御回路３００（図６）により、第２ゲート電圧Ｖｇ２が−β（Ｖ）から０（Ｖ）へ変化した後に、第１ゲート電圧Ｖｇ１がα（Ｖ）から０（Ｖ）へ変化する。更に、第１ゲート電圧Ｖｇ１＝０（Ｖ）、かつ、第２ゲート電圧Ｖｇ２＝０（Ｖ）となった後に、コレクタ電極５１に対して負電圧を再び供給する期間が少なくとも１つ設けられる。
このように、第１のゲートチャネル領域５６でチャネルを形成するための第１ゲート電圧Ｖｇ１、及び、第２のゲートチャネル領域５３でチャネルを非形成とするための第２ゲート電圧Ｖｇ２の発生を停止した後に、第２のゲートチャネル領域５３でチャネルを非形成とするための第２ゲート電圧Ｖｇ２を発生する期間を少なくとも１つ設けることにより、ターンオフ動作を速やかに開始した後、第２のゲートチャネル領域５３を通じた電子の排出量を減少させることで、コレクタ電圧Ｖｃｅの上昇速度を抑制して、ターンオフ時のサージ電圧を軽減することができる。
図２９は、実施の形態１の変形例に係るゲート電圧制御の第２の例を説明するターンオフ時の動作波形図である。
図２９を参照して、半導体装置２００のターンオフ時には、図２８と同様に、第１ゲート電圧Ｖｇ１＝０（Ｖ）、かつ、第２ゲート電圧Ｖｇ２＝０（Ｖ）とした後で、第１ゲート電極４８に対して、エミッタ電極５０に対して正電圧を再び供給する期間が少なくとも１つ設けること、即ち、第１のゲートチャネル領域５６でチャネルを形成するための第１ゲート電圧Ｖｇ１、及び、第２のゲートチャネル領域５３でチャネルを非形成とするための第２ゲート電圧Ｖｇ２の発生を停止した後に、第１のゲートチャネル領域５６でチャネルを非形成とするための第１ゲート電圧Ｖｇ１を発生する期間を少なくとも１つ設けることによっても、サージ電圧を軽減することができる。
このようにすると、ターンオフ動作時に、第１のゲートチャネル領域５６を通ってｎベース４１へ電子を注入する期間を設けることによってコレクタ電圧Ｖｃｅの上昇速度を抑制することで、サージ電圧を軽減することができる。尚、当該期間では、第１のゲートチャネル領域５６を通って注入される電子が過剰とならないように、第１ゲート電圧Ｖｇ１は、オン動作時（α（Ｖ））よりも低い電圧とすることが好ましい。
尚、半導体装置２００のターンオフ時には、図２８による第２ゲート電圧Ｖｇ２の調整と、図２９による第１ゲート電圧Ｖｇ１の調整との両方を組み合わせて実行することも可能である。
半導体装置２００のターンオン時には、コレクタ電流Ｉｃの跳ね上がり、即ち、急激な上昇を抑制するためのゲート電圧制御を実行することができる。
図３０は、実施の形態１の変形例に係るゲート電圧制御の第３の例を説明するターンオフ時の動作波形図である。
図３０を参照して、半導体装置２００のターンオン時には、実施の形態１（図１２）で説明したように、駆動制御回路３００（図６）により、第２ゲート電圧Ｖｇ２が０（Ｖ）から−β（Ｖ）へ変化した後に、第１ゲート電圧Ｖｇ１が０（Ｖ）からα（Ｖ）へ変化する。更に、第１ゲート電圧Ｖｇ１＝α（Ｖ）、かつ、第２ゲート電圧Ｖｇ２＝−β（Ｖ）となった後に、第２ゲート電圧Ｖｇ２が−β（Ｖ）から上昇する期間が少なくとも１つ設けられる。当該期間では、第２ゲート電圧Ｖｇ２は、コレクタ電極５１に対して、正電圧、同電圧、及び、絶対値がβよりも小さい負電圧のいずれであってもよい。
図１６に関連したリーク電流の抑制制御で説明したように、第２ゲート電圧Ｖｇ２を−β（Ｖ）から上昇させて、第２のゲートチャネル領域５３の電気抵抗を低下させると、ｐコレクタ４４、ｎベース４１、及び、ｐベース４２によって構成されるｐｎｐトランジスタの増幅率が低下される。従って、ターンオン動作開始後に、第２ゲート電圧Ｖｇ２が−β（Ｖ）から上昇する期間を設けることで、コレクタ電極５１からエミッタ電極５０へ流れるコレクタ電流Ｉｃの増加速度を抑制することができる。
このように、ターンオン動作時には、第１のゲートチャネル領域５６でチャネルを形成とするための第１ゲート電圧Ｖｇ１を発生している期間中において、第２のゲートチャネル領域５３でチャネルを非形成するための第２ゲート電圧Ｖｇ２の発生を停止する期間を少なくとも１つ設けることにより、ターンオン時のコレクタ電流Ｉｃの跳ね上がりを抑制することができる。
図３１は、実施の形態１の変形例に係るゲート電圧制御の第４の例を説明するターンオン時の動作波形図である。
図３１を参照して、半導体装置２００のターンオン時には、図３０と同様に、第１ゲート電圧Ｖｇ１＝α（Ｖ）、かつ、第２ゲート電圧Ｖｇ２＝−β（Ｖ）とした後で、第１ゲート電圧Ｖｇ１がα（Ｖ）から低下する期間を少なくとも１つ設けることによっても、コレクタ電流Ｉｃの跳ね上がりを抑制することができる。当該期間では、第１ゲート電圧Ｖｇ１は、エミッタ電極５０に対して、負電圧、同電圧、及び、絶対値がαよりも小さい正電圧のいずれであってもよい。
第１ゲート電圧Ｖｇ１がα（Ｖ）から低下する期間を設けることで、第１のゲートチャネル領域５６の電気抵抗を上昇させ、第１のゲートチャネル領域５６を通してｎベース４１に注入される電子を減少させると、ｐベース４２、ｎベース４１、及び、ｐコレクタ４４によって構成されるｐｎｐトランジスタのベース電流が減少し通電能力が減少する。従って、ターンオン動作開始後に、第１ゲート電圧Ｖｇ１がα（Ｖ）から低下する期間を設けることによっても、ｐベース４２、ｎベース４１、及び、ｐコレクタ４４によって構成されるｐｎｐトランジスタの通電能力の低下がコレクタ電極５１からエミッタ電極５０へ流れるコレクタ電流Ｉｃの増加速度を抑制して、ターンオン時のコレクタ電流Ｉｃの跳ね上がりを抑制することができる。
尚、半導体装置２００のターンオン時において、図３０による第２ゲート電圧Ｖｇ２の調整と、図３１による第１ゲート電圧Ｖｇ１の調整との両方を組み合わせて実行することも可能である。
実施の形態２．
実施の形態２では、実施の形態１に係る半導体装置２００のセル構造の変形例を説明する。実施の形態２に示される半導体装置の各々は、実施の形態１に係る半導体装置２００と比較して、断面構造（両面ゲート構造）の一部のみが異なるので、図５と同様の部分断面図を用いて、そのセル構造を説明する。又、実施の形態２で説明する半導体装置の各要素は、基本的には、実施の形態１に係る半導体装置２００での同一名称の要素と同じ材質で形成することが可能である。
（第１の例）
図３２は、実施の形態２の第１の例に係る両面ゲート構造の半導体装置の部分断面図である。図３２は、図５と同様の断面図である。
図３２を参照して、実施の形態２の第１の例に係る半導体装置２００ａは、実施の形態１に係る両面ゲート構造と比較して、第２の主面側（コレクタ電極側）の第２ゲートが、第１の主面側（エミッタ電極側）の第１ゲートと同様に、トレンチゲート構造で形成される点が異なる。
実施の形態３の第１の例に係る半導体装置２００ａは、第１及び第２の主面を有するｎベース８１と、ｐベース８２と、ｎエミッタ８３と、ｐコレクタ８４と、ｐエミッタ８５と、第１トレンチ８６と、第１ゲート絶縁膜８７と、第１ゲート電極８８と、第１ゲートの層間絶縁膜８９と、エミッタ電極９０と、コレクタ電極９１と、ｎコレクタ９２と、第２トレンチ１００と、第２ゲート電極９４と、第２ゲートの層間絶縁膜９５と、第２ゲート絶縁膜９７と、ｎ型の電荷蓄積層９８と、ｎバッファ９９とを備える。
半導体装置２００ａにおいて、ｎベース８１は「第１の半導体層」の一実施例に対応し、ｎ型が「第１導電型」に対応し、ｐ型が「第２導電型に対応する。ｐベース８２は、ｎベース８１の第１主面に配設されており「第２の半導体層」の一実施例に対応する。又、ｎエミッタ８３は、ｐベース８２の表面に選択的に配設されており「第３の半導体層」の一実施例に対応する。高濃度のｐエミッタ８５は、エミッタ電極９０との良好なオーミック接触を実現するために、ｐベース８２の表面（第１の主面側）に、選択的に設けられる。
エミッタ電極９０は、ｐベース８２及びｎエミッタ８３の上面（第１の主面側）に配設されて、半導体装置２００ａの第１の主面上に配置される。即ち、エミッタ電極９０は「第１の主電極」の一実施例に対応する。
第１トレンチ８６は、ｎエミッタ８３の表面からｐベース８２及びｎ型の電荷蓄積層９８を貫通して、ｎベース８１に達するように形成される。第１トレンチ８６の表面には、第１ゲート絶縁膜８７が形成される。第１トレンチ８６の内部において、第１ゲート電極８８は、第１ゲート絶縁膜８７の上（第１の主面側）に形成される。半導体装置２００と同様に、第１ゲート電極８８は、トレンチゲート構造を有している。第１ゲート電極８８は「第１の制御電極」の一実施例に対応し、第１ゲート絶縁膜８７は「第２ゲート絶縁膜」の一実施例に対応する。
ｐベース８２のうちの、ｎベース８１及びｎエミッタ８３の間の領域に、第１のゲートチャネル領域９６が形成される。第１のゲートチャネル領域９６には、実施の形態１と同様に、エミッタ電極９０を基準として第１ゲート電極８８に印加される第１ゲート電圧Ｖｇ１に応じて、電流経路（チャネル）が形成又は非形成とされる。第１ゲート電圧Ｖｇ１に対する第１のゲートチャネル領域９６の挙動は、実施の形態１での第１のゲートチャネル領域５６の挙動と同様であるので、詳細な説明は繰り返さない。
ｎベース８１の第２の主面には、ｐコレクタ８４が配設される。ｐコレクタ８４は、「第４の半導体層」の一実施例に対応する。高濃度のｎコレクタ９２は、コレクタ電極９１との良好なオーミック接触を実現するために、ｐコレクタ４４の表面（第２の主面側）に選択的に配設されており「第５の半導体層」の一実施例に対応する。コレクタ電極９１は、ｐコレクタ８４及びｎコレクタ９２の上（第２の主面側）に配設されて、半導体装置２００ａの第２の主面上に配置される。即ち、コレクタ電極９１は「第２の主電極」の一実施例に対応する。
第２の主面側（コレクタ電極５１側）において、第２トレンチ１００は、ｎコレクタ９２の表面からｐコレクタ８４を貫通して、ｎバッファ９９に達するように形成される。第２トレンチ１００の表面には、第２ゲート絶縁膜９７が形成される。第２トレンチ１００の内部において、第２ゲート電極９４は、第２ゲート絶縁膜９７の上（第２の主面側）に形成される。従って、半導体装置２００ａでは、第２ゲート電極９４は、第１ゲート電極８８と同様に、トレンチゲート構造を有している。第２ゲート電極９４は「第２の制御電極」の一実施例に対応し、第２ゲート絶縁膜９７は「第２ゲート絶縁膜」の一実施例に対応する。
電荷蓄積層９８は、ｎベース８１及びｐベース８２の間に配設されて、ｎベース８１よりも高い不純物密度を有するｎ型の半導体層であり、「第６の半導体層」の一実施例に対応する。ｎ型の電荷蓄積層９８は、ｐベース８２よりも薄く形成される。尚、ｐベース８２の厚さは、ｐベース８２及び電荷蓄積層９８の接合面と、ｐベース８２及びｎエミッタ８３の接合面との間の最短寸法で定義することができる。ｎ型の電荷蓄積層９８は、「第６の半導体層」の一実施例に対応する。
ｎバッファ９９は、ｎベース８１及びｐコレクタ８４の間に配設されて、ｎベース８１よりも高い不純物密度を持つｎ型の半導体層であり「第７の半導体層」の一実施例に対応する。ｎバッファ９９は、ｐコレクタ８４よりも厚く形成される。尚、ｐコレクタ８４の厚みは、ｐコレクタ８４の第２の主面側の表面からの深さ寸法によって定義することができる。
ｎベース８１と接続されたｎバッファ９９及びｎコレクタ９２の間には、ｎ型の第２のゲートチャネル領域９３が設けられる。第２のゲートチャネル領域９３では、コレクタ電極９１を基準として第２ゲート電極９４に印加される第２ゲート電圧Ｖｇ２に応じてチャネルが形成又は非形成とされる、ｎ型の第２のゲートチャネル領域９３が設けられる。第２ゲート電圧Ｖｇ２に対する第２のゲートチャネル領域９３の挙動は、実施の形態１での第２のゲートチャネル領域５３の挙動と同様であるので、詳細な説明は繰り返さない。
実施の形態２の第１の例に係る半導体装置２００ａについても、実施の形態１及びその変形例と同様に、第１ゲート電圧Ｖｇ１及び第２ゲート電圧Ｖｇ２を制御することによって、ターンオン及びターンオフを制御することが可能である。
実施の形態２の第１の例に係る半導体装置２００ａによれば、第２ゲート電極９４もトレンチゲート構造とすることで、第２のゲートチャネル領域９３でのｎチャネルの密度を高めることで、第２のゲートチャネル領域９３での電気抵抗値を低減することができる。この結果、半導体装置２００ａのターンオフ時には、ｎベース８１に蓄積された電子のコレクタ電極９１への排出速度を高めことができるので、ターンオフ時間及びターンオフ時のスイッチング損失を減少させることができる。
又、ｎ型の電荷蓄積層９８を設けることにより、ｎベース８１中の正孔がｐベース８２に流出するのを妨げる障壁を等価的に設けることができる。これにより、半導体装置２００ａのオン動作時には、ｎベース８１へ蓄積される電荷密度を高めることができるので、電荷蓄積層９８が設けられない両面ゲート構造（実施の形態１）と比較して、オン電圧Ｖｏｎを低くすることができる。
更に、半導体装置２００ａでは、ｎバッファ９９を設けることにより、オフ動作期間での電圧阻止能力を低下させること無く、ｎベース８１の厚さを減少させることが可能となる。これにより、ｎバッファ９９が設けられない両面ゲート構造（実施の形態１）と比較して、オン電圧Ｖｏｎを低くすることができる。
尚、図３１の半導体装置２００ａにおいて、ｎバッファ９９が配置されない構造において、第２の主面側の第２ゲートを、図３１と同様にトレンチゲート構造とすることも可能である。この場合には、第２トレンチ１００は、ｎコレクタ９２の表面からｐコレクタ８４を貫通して、ｎベース８１に達するように形成することができる。これにより、上述した、トレンチゲート構造の採用によるターンオフ動作を高速化する効果を享受することが可能である。
（第２の例）
図３３は、実施の形態２の第２の例に係る両面ゲート構造の半導体装置の部分断面図である。
図３３を参照して、実施の形態２の第２の例に係る半導体装置２００ｂは、実施の形態１に係る両面ゲート構造と比較して、第２の主面側（コレクタ電極側）の第２ゲートが、ｎチャネル型ＪＦＥＴ（Junction Field Effect Transistor）構造で形成される点が異なる。
実施の形態３の第２の例に係る半導体装置２００ｂは、第１及び第２の主面を有するｎベース１２１と、ｐベース１２２と、ｎエミッタ１２３と、ｐコレクタ１２４と、ｐエミッタ１２５と、トレンチ１２６と、第１ゲート絶縁膜１２７と、第１ゲート電極１２８と、第１ゲートの層間絶縁膜１２９と、エミッタ電極１３０と、コレクタ電極１３１と、ｎコレクタ１３２と、第２ゲート電極１３４と、ｐ型半導体領域１３７とを備える。
半導体装置２００ｂにおいて、ｎベース１２１は「第１の半導体層」の一実施例に対応し、ｎ型が「第１導電型」に対応し、ｐ型が「第２導電型に対応する。ｐベース１２２は、ｎベース１２１の第１主面に配設されており「第２の半導体層」の一実施例に対応する。又、ｎエミッタ１２３は、ｐベース１２２の表面に選択的に配設されており「第３の半導体層」の一実施例に対応する。高濃度のｐエミッタ１２５は、エミッタ電極１３０との良好なオーミック接触を実現するために、ｐベース１２２の表面（第１の主面側）に、選択的に設けられる。
エミッタ電極１３０は、ｐベース１２２及びｎエミッタ１２３の上面（第１の主面側）に配設されて、半導体装置２００ｂの第１の主面上に配置される。即ち、エミッタ電極１３０は「第１の主電極」の一実施例に対応する。
トレンチ１２６は、ｎエミッタ１２３の表面からｐベース１２２を貫通して、ｎベース１２１に達するように形成される。トレンチ１２６の表面には、第１ゲート絶縁膜１２７が形成される。トレンチ１２６の内部において、第１ゲート電極１２８は、第１ゲート絶縁膜１２７の上（第１の主面側）に形成される。半導体装置２００と同様に、第１ゲート電極１２８は、トレンチゲート構造によって形成される。第１の主面側（コレクタ電極側）の第１ゲートは、実施の形態１と同様に、エンハンスメント型のｎチャネルＭＯＳＦＥＴ構造を有している。第１ゲート電極１２８は「第１の制御電極」の一実施例に対応し、第１ゲート絶縁膜１２７は「第１ゲート絶縁膜」の一実施例に対応する。
ｐベース１２２のうちの、ｎベース１２１及びｎエミッタ１２３の間の領域に、第１のゲートチャネル領域１３６が形成される。第１のゲートチャネル領域１３６には、実施の形態１と同様に、エミッタ電極１３０を基準として第１ゲート電極１２８に印加される第１ゲート電圧Ｖｇ１に応じて、電流経路（チャネル）が形成又は消滅される。第１ゲート電圧Ｖｇ１に対する第１のゲートチャネル領域１３６の挙動は、実施の形態１での第１のゲートチャネル領域５６の挙動と同様であるので、詳細な説明は繰り返さない。
ｎベース１２１の第２の主面には、ｐコレクタ１２４が配設される。ｐコレクタ１２４は、「第４の半導体層」の一実施例に対応する。高濃度のｎコレクタ１３２は、コレクタ電極１３１との良好なオーミック接触を実現するために、ｐコレクタ１２４の表面（第２の主面側）に選択的に配設されており「第５の半導体層」の一実施例に対応する。コレクタ電極１３１は、ｐコレクタ１２４及びｎコレクタ１３２の上（第２の主面側）に配設されて、半導体装置２００ｂの第２の主面上に配置される。即ち、コレクタ電極１３１は「第２の主電極」の一実施例に対応する。
第２ゲート電極１３４は、第２ゲートの層間絶縁膜１３５によってコレクタ電極１３１と絶縁される。ｎコレクタ１３２及びｎベース１２１の間には、ｎコレクタ１３２及びｎベース１２１と同一導電型（ｎ型）の第２のゲートチャネル領域１３３が設けられる。ｐ型半導体領域１３７は、第２ゲート電極１３４及びｎコレクタ１３２の間に配設されて、第２のゲートチャネル領域１３３及び第２ゲート電極１７４を電気的に遮断する。即ち、ｐ型半導体領域１３７は「第８半導体層」の一実施例に対応しており、図５での第２ゲート絶縁膜５７を配設しなくても、第２のゲートチャネル領域１３３は、ｐ型半導体領域１３７によって及び第２ゲート電極１３４から絶縁される。
コレクタ側の第２ゲート部は、ｎチャネルＪＦＥＴ構造を有しており、ノーマリオン特性を有する。即ち、ｎチャネルＪＦＥＴをオフして、ｎコレクタ１３２及びｎベース１２１の間を電気的に遮断するには、第２ゲート電極１３４に、コレクタ電極１３１に対して負電圧を印加して、第２のゲートチャネル領域１３３を空乏化して高抵抗化することが必要である。一方で、第２ゲート電極１３４に対する負電圧の印加を停止、又は、正電圧を印加すると、第２のゲートチャネル領域１３３は、ｎコレクタ１３２及びｎベース１２１の間を電気的に導通する。従って、第２ゲート電圧Ｖｇ２に対する第２のゲートチャネル領域１３３の挙動は、実施の形態１での第２のゲートチャネル領域５３の挙動と同様である。第２ゲート電極１３４は「第２の制御電極」の一実施例に対応する。
このため、実施の形態２の第２の例に係る半導体装置２００ｂについても、実施の形態１及びその変形例と同様に、第１ゲート電圧Ｖｇ１及び第２ゲート電圧Ｖｇ２を制御することによって、ターンオン及びターンオフを制御することが可能である。
実施の形態２の第２の例に係る半導体装置２００ｂによれば、第２の主面側の第２のゲート部において、第２ゲート電極１３４と半導体の界面との間に、ゲート絶縁膜（図５での第２ゲート絶縁膜５７）を形成する必要が無い。従って、半導体装置２００ｂは、ゲート絶縁膜を形成する工程を省略して製造可能であるので、第２ゲート絶縁膜５７を備える実施の形態１に係る半導体装置２００と比較して、容易に製造することが可能である。
（第３の例）
図３４は、実施の形態２の第３の例に係る両面ゲート構造の半導体装置の部分断面図である。
図３４を参照して、実施の形態２の第３の例に係る半導体装置２００ｃは、実施の形態１に係る両面ゲート構造と同様に、第１の主面（エミッタ電極）側の第１ゲートは、エンハンスメント型のｎチャネルＭＯＳＦＥＴ構造を有するとともに、第２の主面（コレクタ電極）側の第２ゲートは、デプレッション型のｎチャネルＭＯＳＦＥＴ構造を有する。
半導体装置２００ｃは、第１及び第２の主面を有するｎベース１６１と、ｐベース１６２と、ｎエミッタ１６３と、ｐコレクタ１６４と、ｐエミッタ１６５と、ｐベースピラー１６６と、第１ゲート絶縁膜１６７と、第１ゲート電極１６８と、第１ゲートの層間絶縁膜１６９と、エミッタ電極１７０と、コレクタ電極１７１と、ｎコレクタ１７２と、第２ゲート電極１７４と、第２ゲートの層間絶縁膜１７５と、第２ゲート絶縁膜１７７とを備える。
ｎベース１６１は「第１の半導体層」の一実施例に対応し、半導体装置２００ｃにおいても、ｎ型が「第１導電型」に対応し、ｐ型が「第２導電型に対応する。ｐベース１６２は、ｎベース１６１の第１主面に配設されており「第２の半導体層」の一実施例に対応する。ｎエミッタ１６３は、ｐベース１６２の表面に選択的に配設されており「第３の半導体層」の一実施例に対応する。高濃度のｐエミッタ１６５は、エミッタ電極５０との良好なオーミック接触を実現するために、ｐベース１６２の表面（第１の主面側）に、選択的に設けられる。ｐベースピラー１６６は、ｐベース１６２からｎベース１６１中に深く入り込んだｐ型半導体領域として配設される。
エミッタ電極１７０は、ｐベース１６２及びｎエミッタ１６３の上面（第１の主面側）に配設されて、半導体装置２００ｃの第１の主面上に配置される。即ち、エミッタ電極１７０は「第１の主電極」の一実施例に対応する。
第１の主面には、第１ゲート絶縁膜１６７、第１ゲート電極１６８、及び、第１ゲートの層間絶縁膜１６９によって、平面ゲート構造の第１のゲートが設けられるｐベース１６２のうちの、ｎベース１６１及びｎエミッタ１６３の間の領域に、第１のゲートチャネル領域１７６が形成される。第１のゲートチャネル領域１７６には、実施の形態１と同様に、エミッタ電極１３０を基準として第１ゲート電極１２８に印加される第１ゲート電圧Ｖｇ１に応じて、電流経路（チャネル）が形成又は非形成とされる。第１ゲート電圧Ｖｇ１に対する第１のゲートチャネル領域１７６の挙動は、実施の形態１での第１のゲートチャネル領域５６の挙動と同様であるので、詳細な説明は繰り返さない。第１ゲート電極１６８は「第１の制御電極」の一実施例に対応し、第１ゲート絶縁膜１６７は「第１ゲート絶縁膜」の一実施例に対応する。
ｎベース１６１の第２の主面には、ｐコレクタ１６４が配設される。ｐコレクタ１６４は「第４の半導体層」の一実施例に対応する。高濃度のｎコレクタ１７２は、コレクタ電極１７１との良好なオーミック接触を実現するために、ｐコレクタ１６４の表面（第２の主面側）に選択的に配設されており「第５の半導体層」の一実施例に対応する。コレクタ電極１３１は、ｐコレクタ１６４及びｎコレクタ１７２の上（第２の主面側）に配設されて、半導体装置２００ｃの第２の主面上に配置される。即ち、コレクタ電極１７１は「第２の主電極」の一実施例に対応する。
第２の主面においても、第２ゲート電極１７４、第２ゲートの層間絶縁膜１７５、及び、第２ゲート絶縁膜１７７によって、実施の形態１に係る半導体装置２００と同様の平面ゲート構造の第２のゲートが設けられる。第２のゲートに対応して、ノーマリオン型の第２のゲートチャネル領域１７３が形成される。第２ゲート電圧Ｖｇ２に対する第２のゲートチャネル領域１７３の挙動は、実施の形態１での第２のゲートチャネル領域５３の挙動と同様である。第２ゲート電極１７４は「第２の制御電極」の一実施例に対応し、第２ゲート絶縁膜１７７は「第２ゲート絶縁膜」の一実施例に対応する。
実施の形態２の第３の例に係る半導体装置２００ｃについても、実施の形態１及びその変形例と同様に、第１ゲート電圧Ｖｇ１及び第２ゲート電圧Ｖｇ２を制御することによって、ターンオン及びターンオフを制御することが可能である。
実施の形態２の第３の例に係る半導体装置２００ｃは、ｐ型領域がｎベース１６１中に深く入り込んだスーパージャンクション構造を有する。これにより、ｎベース１６１と、ｐベース１６２及びｐベースピラー１６６とのＰＮ接合（Ｊ２接合）を、第１の主面に対してほぼ垂直に配設することができる。この結果、ｎベース１６１の厚さを薄くすることが可能となり、かつ、ｎベース１６１の不純物密度を高めることができる。この結果、半導体装置２００ｃでは、オン動作期間におけるオン電圧を低下することが可能である。
特に、半導体装置２００ｃの構造は、ＭＯＳＦＥＴ動作時のオン電圧低減に効果的であり、ＭＯＳＦＥＴ動作時の通電能力を高めることに効果がある。一方で、半導体装置２００ｃのターンオフ動作時には、特に、高電圧からのターンオフスイッチングにおいて、面積の大きなＪ２接合が空乏化する際に、部分的に動作が不均一になることで、ターンオフスイッチング性能（電圧耐量）が低下することが懸念される。
しかしながら、半導体装置２００ｃでは、ＭＯＳＦＥＴ動作時の高電圧からのターンオフスイッチング動作時には、第２ゲート電極１７４に対して適切な時間幅で負電圧を印加することによって、Ｊ２接合が空乏化するのに必要な時間を制御することができる。従って、半導体装置２００ｃにおいて、ターンオフ時の第２ゲート電圧Ｖｇ２の制御を組み合わせることによって、上述したターンオフスイッチング性能の低下を回避しつつ、オン電圧低下による低損失化の効果をさらに高めることができる。
実施の形態３．
実施の形態１及び２で説明した半導体装置２００，２００ａ〜２００ｃは、エミッタ−コレクタ間に寄生ダイオードを内蔵した構成となっている。一例として、半導体装置２００ａ（図３２）を用いて、寄生ダイオードの構造を説明する。
再び図３２を参照して、半導体装置２００ａにおいて、ｐエミッタ８５−ｐベース８２−ｎベース８１（ｎ型の電荷蓄積層９８及びｎバッファ９９を含む）−第２のゲートチャネル領域９３（ｎ型）−ｎコレクタ９２の経路によって、ｐベース８２及びｎベース８１のｐｎ接合（Ｊ２接合）による寄生ダイオードが構成される。当該寄生ダイオードは、ｐエミッタ８５がエミッタ電極９０と電気的に接続され、ｎコレクタ９２がコレクタ電極９１と電気的に接続されているため、ＩＧＢＴに対して逆並列に接続されて、エミッタ電極５０からコレクタ電極５１へ流れる逆電流（Ｉｃ＜０）の経路を確保する、ＦＷＤと同様に機能する。
当該寄生ダイオードによる電流経路は、第２のゲートチャネル領域９３を含む一方で、第１のゲートチャネル領域９６は含まない。従って、第２ゲート電圧Ｖｇ２によって第２のゲートチャネル領域（ｎ型）９３の電気抵抗を小さくすることで、逆電流通過時の電圧降下及び電力損失を低減することが可能である。
更に、逆電流通過時に、ノーマリオンの第２ゲートをオンしたまま（即ち、第２のゲートチャネル領域９３はｎ型のまま）で、第１のゲートチャネル領域９６をｐ型からｎ型に反転するように、第１ゲート電極８８にエミッタ電極５０に対して正電圧を印加すると（Ｖｇ１＞０）、即ち、第１ゲートをオンすると、同一導電型半導体による逆電流の経路を形成することが可能である。具体的には、エミッタ電極５０及びコレクタ電極５１の間に、上記寄生ダイオードによる電流経路と並列に、ｎエミッタ８３−第１のゲートチャネル領域９６（ｎ型に反転）−ｎベース８１（ｎ型の電荷蓄積層９８及びｎバッファ９９を含む）−第２のゲートチャネル領域９３（ｎ型）−ｎコレクタ９２の経路によって、逆電流を流すことができる。
寄生ダイオードによる逆電流経路は、ｐｎ接合（Ｊ２接合）に一定以上の逆バイアス（例えば、Ｖｃｅ≦−０．７（Ｖ）程度）が印加されなければ形成されない一方で、第１ゲートオンによる電流経路は、上記ｐｎ接合に一定以上の逆バイアスが印加されない状態でも形成することができる。
一方で。逆電流が大きい場合には、第１ゲートのオンによる電流経路の寄生抵抗によって生じる電圧降下は、ｐｎ接合を含む寄生ダイオードで生じる電圧降下よりも大きくなる。従って、逆電流の大きさに応じて、第１ゲートのオンオフを制御することで、逆電流の確保を効率的に確保することが可能となる。
図３５は、実施の形態３に係るゲート電圧制御を説明するフローチャートである。図３５のフローチャートによる第１ゲート電圧Ｖｇ１の制御は、駆動制御回路３００（図６）によって実行することが可能である。
図３５を参照して、駆動制御回路３００は、ステップ（以下、単に「Ｓ」と表記する）１１０により、逆電流Ｉｖ（Ｉｖ＝−Ｉｃ，Ｉｖ＞０）を検出する。
ここで、逆電流Ｉｖの検出構成の一例を、図３６を用いて説明する。図３６には、半導体装置２００ａ（図３２）において、逆電流Ｉｖを検出するための構成が例示される。
図３６を図３２と比較して、半導体装置２００ａの第２の主面には、コレクタ電極９１に加えて、コレクタ電極１０１がさらに設けられる。コレクタ電極１０１は、コレクタ電極９１と同様に、ｐコレクタ８４及びｎコレクタ９２の上（第２の主面側）に配設されて、半導体装置２００ａの第２の主面上に配置されており、「第３の主電極」の一実施例に対応する。図３６のその他の構成は、図３２と同様であるので、詳細な説明は繰り返さない。更に、エミッタ電極９０及びコレクタ電極１０１の間には、電圧検出器２５０がさらに配置される。
エミッタからコレクタへ流れる逆電流は、エミッタ電極９０からコレクタ電極９１へ流れる電流と、エミッタ電極９０からコレクタ電極１０１へ流れる電流とに分流される。この際の分流比は、コレクタ電極９１及び１０１の間での、第２の主面側に配設される第２のゲートチャネル領域９３の密度比に従うので、設計値として予め定めることができる。
従って、電圧検出器２５０によって、コレクタ電極１０１及びエミッタ電極９０の間の電圧差を測定することで、上記分流比及びＩＧＢＴ内部の電気抵抗値（設計値）を用いた電流推定演算によって、逆電流Ｉｖの等価的な検出（Ｓ１００）が可能となる。尚、上述のように、第１ゲートのオンに応じて、寄生ダイオードとは異なる逆電流経路が形成されるので、上記電流推定演算で用いる電気抵抗値は、第１ゲートのオン及びオフに連動して変化させることが好ましい。
再び、図３５を参照して、逆電流Ｉｖの検出（Ｓ１００）を逆バイアス電圧が小さい領域でも可能にするために、図３５に従うゲート電圧制御の開始時には、第１ゲートはオンされていることが好ましい。
駆動制御回路３００は、逆電流Ｉｖが検出されると（Ｓ１１０）、Ｓ１２０により、逆電流Ｉｖを予め定められた電流基準値Ｉｒと比較する。逆電流Ｉｖが電流基準値Ｉｒ以下であるとき（Ｓ２００のＮＯ判定時）には、Ｓ１４０により、ノーマリオフの第１ゲートをオンするように、第１ゲート電圧Ｖｇ１を制御する。一方で、ノーマリオンの第２ゲートはオンに維持される（例えば、Ｖｇ２＝０）。これにより、ノーマリオンの第２ゲートを含めて、エミッタ−コレクタ間に、第１のゲートチャネル領域９６及び第２のゲートチャネル領域９３を経由する逆電流の経路が確保される。
一方で、駆動制御回路３００は、逆電流Ｉｖが電流基準値Ｉｒより大きいとき（Ｓ１２０のＹＥＳ判定時）には、Ｓ１３０により、第１ゲートをオフするように、第１ゲート電圧Ｖｇ１を制御する。第１ゲートがオフされることにより、エミッタ−コレクタ間には、ＩＧＢＴ内部の寄生ダイオードによる逆電流の経路が確保される。
尚、Ｓ１２０での電流基準値Ｉｒは、逆電流が流れたときに、寄生ダイオードで生じる電圧降下と、第１のゲートチャネル領域９６及び第２のゲートチャネル領域９３を含む電流経路で生じる電圧降下が同等となるような電流量に対応して予め定めることができる。
これにより、大電流（Ｉｖ＞Ｉｒ）については、大電流を低電圧で通電するダイオード特性を利用して、寄生ダイオードによって通過させることができる一方で、小電流（Ｉｖ≦Ｉｒ）については、第１のゲートチャネル領域９６及び第２のゲートチャネル領域９３を含む電流経路を用いて電圧降下を抑制することができる。尚、Ｓ１１０〜Ｓ１４０による処理は、半導体装置２００ａ（ＩＧＢＴ）のオフ期間に、繰り返し実行することができる。
従って、実施の形態３に係るゲート電圧制御によれば、逆電流（Ｉｃ＜０）が通過するときに、エミッタ−コレクタ間で生じるＩＧＢＴ内部の電圧降下を抑制することが可能となるので、逆電流の導通損失を低減することが可能となる。
尚、実施の形態３では、半導体装置２００ａへの適用を説明したが、半導体装置２００（図５）、２００ｂ（図３３）及び、２００ｃ（図３４）においても、図３６と同様に、コレクタ電極に逆電流の検出構成を設けることで、実施の形態３に係るゲート電圧制御を同様に適用することが可能である。
実施の形態３の変形例．
上述のように、本実施の形態に係る半導体装置２００，２００ａ〜２００ｃでは、内部の寄生ダイオードを用いて逆電流の経路を確保できる。この際には、寄生ダイオードを構成するｐｎ接合が順バイアスされると、図３２の構成において、ｐベース８２からｎベース８１に正孔が注入されて、ｎベース８１に正孔及び電子が蓄積されることによって大きな逆電流を流すことが可能となる。一方で、一旦逆電流が流れると、逆電流の消滅後にも、ｎベース８１に蓄積された過剰な正孔及び電子が、排出又は再結合で消滅するまで、ｐｎ接合による逆方向電圧阻止機能が発揮できなくなる。従って、高周波動作が要求されるアプリケーションでは、内蔵の寄生ダイオードを動作させずに、ＦＷＤをＩＧＢＴ外部に接続する必要が生じる。
例えば、図３７に示されるように、半導体装置２００，２００ａ〜２００ｃのエミッタＥ及びコレクタＣ間に、ダイオード素子Ｄｅｘを逆並列に外部接続する構成とすることで、半導体装置２００，２００ａ〜２００ｃを高周波数でオンオフする用途に適用することが可能となる。このような外付けのダイオード素子Ｄｅｘには、例えば、高速な動作が可能なＳｉＣ（窒化シリコン）−ショットキーバリアダイオード（ＳＢＤ）を用いることができる。
図３７の構成では、実施の形態３で説明したＩＧＢＴ内部の寄生ダイオードがダイオード動作しないように制御する必要がある。
図３８は、実施の形態３の変形例に係るゲート電圧制御を説明するフローチャートである。
図３８を参照して、駆動制御回路３００は、Ｓ３１０により、コレクタＣの電圧が、エミッタＥの電圧よりも低いか否か、即ち、Ｖｃｅ＜０であるか否かを判定する。例えば、図３２の半導体装置２００ａでは、コレクタ電極９１及びエミッタ電極９０の間の電圧差を測定する電圧センサの出力によって、Ｓ３１０の判定を実行することが可能である。
駆動制御回路３００は、Ｖｃｅ＜０が検出されると（Ｓ３１０のＹＥＳ判定時）には、Ｓ３２０により、ノーマリオフの第１ゲートをオンするように、即ち、第１のゲートチャネル領域にチャネルが形成されるように、第１ゲート電圧Ｖｇ１を制御する。一方で、ノーマリオンの第２のゲートもオンに維持される（例えば、Ｖｇ２＝０）。
これにより、ＩＧＢＴのオフ動作期間には、第１及び第２ゲートのオンを維持することにより、内蔵の寄生ダイオードと並列に、実施の形態３で説明した、第１のゲートチャネル領域９６及び第２のゲートチャネル領域９３を経由する同一導電型半導体による逆電流の経路を形成することができる。従って、ＩＧＢＴに内蔵される寄生ダイオードのｐｎ接合に順バイアス電圧が印加され難くなり、寄生ダイオードの動作を制限することができる。一方で、Ｖｃｅ≧０のとき（Ｓ３２０のＹＥＳ判定時）には、Ｓ３２０による、第１ゲート電圧Ｖｇ１の制御は実行されない。尚、Ｓ３１０，Ｓ３２０による処理は、半導体装置２００ａ（ＩＧＢＴ）のオフ期間に、繰り返し実行することができる。
この結果、実施の形態３に係るゲート電圧制御によれば、逆電流については、内部の寄生ダイオードではなく、外部接続された高速のダイオード素子Ｄｅｘ（図３７）によって通流するように図ることで、半導体装置を高周波動作させる際の動作を安定化することが可能となる。尚、実施の形態３の変形例に係るゲート電圧制御は、半導体装置２００，２００ａ〜２００ｃに共通に適用することが可能である。
実施の形態４．
実施の形態１及び２で説明した両面ゲート構造の半導体装置２００，２００ａ〜２００ｃは、ノーマリオンの第２ゲートのオン時には、エミッタ−コレクタ間にＩＧＢＴおよびＭＯＳＦＥＴを並列接続したような動作をする。一例として、半導体装置２００ａ（図３２）を用いて、寄生ダイオードの構造を説明する。
再び図３２を参照して、コレクタ側の第２ゲート電極９４に電圧が印加されない場合、又は、コレクタ電極９１に対して正電圧が印加されて、第２ゲートがオンしている状態である。このとき、ｐコレクタ８４−ｎベース８１（ｎ型の電荷蓄積層９８及びｎバッファ９９を含む）−ｐベース８２−ｎエミッタ８３によって、第１ゲート電極８８に印加される第１ゲート電圧Ｖｇ１に応じて、ｐベース８２の一部にチャネルが形成される、ｎチャネルＩＧＢＴ構造に形成される。更に、当該ＩＧＢＴ構造と並列に、ｎコレクタ９２−第２のゲートチャネル領域９３（ｎ型）−ｎベース８１（ｎ型の電荷蓄積層９８及びｎバッファ９９を含む）−ｐベース８２−ｎエミッタ８３によって、第１ゲート電極８８の第１ゲート電圧Ｎｇ１に応じて、ｐベース８２の一部にチャネルが形成されるｎチャネルＭＯＳＦＥＴ構造が形成される。これらのＩＧＢＴ構造及びＭＯＳＦＥＴ構造は、第１ゲート電極８８を共通の制御用電極として、コレクタ−エミッタ間に並設されている。
半導体装置２００ａのコレクタ−エミッタ間に正電圧（Ｖｃｅ＞０）が印加された状態では、ＭＯＳＦＥＴは、第１ゲート電圧Ｖｇ１によってオン状態とされると、非常に小さい電圧でも電流を流し始め、電圧及び電流の間には、オン抵抗Ｒｏｎを比例係数とした比例関係が生じる（Ｖ＝Ｒｏｎ×Ｉ）。
一方で、ＩＧＢＴは、コレクタ側のｐコレクタ８４及びｎベース８１（ｎバッファ９９）によるｐｎ接合であるＪ１接合が順バイアスされるまでは、殆ど電流が流れない一方で、一旦電流が流れ始めると、僅かな電圧の増加に対して、電流が大幅に増加する。即ち、電流増加量（ΔＶ）と電流増加量（ΔＩ）の比で表される微分抵抗（ΔＶ／ΔＩ）は、同一定格（同一定格電圧及び同一チップ面積）のＭＯＳＦＥＴのオン抵抗Ｒｏｎよりも、非常に小さい。通常、Ｊ１接合の順バイアスのためには、実施の形態３のダイオード動作で説明したのと同様に、０．７（Ｖ）程度が必要である。
従って、半導体装置２００ａでは、コレクタ−エミッタ間電圧（Ｖｃｅ）が約０．７（Ｖ）程度までの低電圧動作領域では、ＭＯＳＦＥＴ動作によってコレクタ電流を流した方が、オン電圧が低くなる。言い換えると、コレクタ電流Ｉｃが小さい領域では、ＭＯＳＦＥＴ動作の方が導通損失が小さい。一方で、コレクタ電流Ｉｃが大きい領域では、ＩＧＢＴ動作の方が、オン電圧は低くなり、導通損失も小さくなる。
図３９は、実施の形態４に係るゲート電圧制御を説明するフローチャートである。図３９のフローチャートによる第２ゲート電圧Ｖｇ２の制御は、駆動制御回路３００（図６）によって、半導体装置２００ａをターンオンするための第１ゲート電圧Ｖｇ１の印加後に、繰り返し実行することが可能である。
図３９を参照して、駆動制御回路３００は、Ｓ２１０により、図６で説明した、電流検出用抵抗又はロゴスキーコイル等の出力値に基づき、第１ゲートがオンされた状態下でのコレクタ電流Ｉｃを検出する。
駆動制御回路３００は、Ｓ２２０により、検出したコレクタ電流Ｉｃを予め定められた電流基準値Ｉｒと比較する。電流基準値Ｉｒは、実施の形態３で説明した寄生ダイオードと同様に、内蔵されたｐｎ接合が順バイアスされるときの閾値に対応して定められるので、実施の形態３と同一値とすることができる。
駆動制御回路３００は、コレクタ電流Ｉｃが電流基準値Ｉｒより小さいとき（Ｓ２２０のＹＥＳ判定時）には、Ｓ２３０により、第２ゲートをオンするように、第２ゲート電圧Ｖｇ２を制御する（Ｖｇ２＝０、又は、Ｖｇ２＞０）。即ち、第２のゲートチャネル領域にチャネルを非形成とするための第２ゲート電圧Ｖｇ２の発生を停止して、第２のゲートをオンすることにより、半導体装置２００ａは、ＭＯＳＦＥＴ動作によってコレクタ電流が流れる動作となる。
一方で、駆動制御回路３００は、コレクタ電流Ｉｃが電流基準値Ｉｒ以上のとき（Ｓ２２０のＮＯ判定時）には、Ｓ２４０により、通常のターンオン動作（図１２）と同様に、第２ゲートをオフする、即ち、第２のゲートチャネル領域にチャネルを非形成とするように、第２ゲート電圧Ｖｇ２を制御する（Ｖｇ２＜０）。第２ゲートのオフにより、半導体装置２００ａは、ＩＧＢＴ動作によってコレクタ電流が流れる動作となる。
実施の形態４に係るゲート電圧制御によれば、例えば、出力電流（コレクタ電流）のレベルが変化するようなアプリケーションにおいて、電流レベルに応じてオン電圧を低減するように、ＭＯＳＦＥＴ動作とＩＧＢＴ動作とを切換えることが可能である。特に、微小電流の出力用途で、低オン電圧化による導通損失の抑制を図ることができる。尚、実施の形態４に係るゲート電圧制御についても、半導体装置２００，２００ａ〜２００ｃの各々に共通に適用することが可能である。
但し、半導体装置２００ａでは、コレクタ側の第２ゲート電極９４がトレンチ構造であることにより、微小電流のときにＭＯＳＦＥＴ動作させる効果がさらに高められる。具体的には、トレンチ構造の適用によって、第２のゲートチャネル領域９３の密度が高く、総チャネル抵抗が小さくなるため、ＭＯＳＦＥＴ動作で流せる電流が大きくなる。これにより、第２ゲート電極９４に正電圧を印加することで、第２のゲートチャネル領域９３において、負電荷の密度が不純物密度よりも高くなると、総チャネル抵抗がさらに小さくなるので、ＭＯＳＦＥＴ動作でのオン電圧を更に低下することが可能でなる。
実施の形態５．
実施の形態１及び２で説明した半導体装置（ＩＧＢＴ）が適用されたアプリケーションにおいて、負荷等での短絡事故によって過大な電流が経路内に発生すると、負荷及びＩＧＢＴ等が破損する虞がある。従って、通常、自己保護機能として、半導体装置（ＩＧＢＴ）に過大な電流が流れたことが検知されると、駆動制御回路３００によって、半導体装置が自動的にターンオフされる。これにより、過電流の経路を遮断して、装置の破損を防止することができる。
一方で、過電流を遮断する際には、電流変化率ｄＩｃ／ｄｔが大きくなり、通常のターンオフ時の数倍を超える可能性もある。従って、リアクトル負荷のインダクタンスＬと、ｄＩｃ／ｄｔとの積に依存するサージ電圧が、過電流の遮断時には大きくなることが懸念される。この際のサージ電圧がＩＧＢＴの耐電圧能力を超えてしまうと、半導体装置の破損を引き起こすことが懸念される。
実施の形態５では、実施の形態１及び２で説明した半導体装置における過電流検出時の自己保護のためのゲート電圧制御を説明する。
再び図３２を参照して、半導体装置２００ａにおける、サージ電圧を抑制するためのスイッチング動作について説明する。過電流検出前のオン動作期間では、ｎベース８１中に過剰に電子が蓄積される。ターンオフ時にサージ電圧を低減するためには、ｎベース８１に蓄積された過剰電電子の排出及び消滅の速度を低下することで、ｄＩｃ／ｄｔを抑制することができる。
従って、第１のゲートをオフして、第１のゲートチャネル領域９６のチャネルを消滅される前後では、第２ゲートをオフ状態に維持して、第２のゲートチャネル領域９３を通ってｎベース８１の過剰電子をコレクタ電極９１へ排出する経路を遮断することで、ｄＩｃ／ｄｔを抑制できる。更に、ｐコレクタ８４からｎベース８１への正孔の注入を継続することによっても、ｄＩｃ／ｄｔを抑制できる。
図４０は、実施の形態５に係るゲート電圧制御を説明する動作波形図である。
図４０を参照して、半導体装置２００ａのオン動作期間において、時刻ｔｘに、コレクタ電流Ｉｃの検出値が予め定められた電流上限値を超えることによって過電流が検出されると、自己保護機能がオンされることにより、駆動制御回路３００は、半導体装置２００ａを自動的にターンオフする。オン動作期間では、第１ゲート電圧Ｖｇ１＝α（Ｖ）とされて第１ゲートがオンされる一方で、第２ゲート電圧Ｖｇ２＝−β（Ｖ）とされて、第２ゲートはオフされる。この状態は、実施の形態４で説明した、大電流時に適したＩＧＢＴ動作に相当する。
駆動制御回路３００は、時刻ｔｘでの過電流検出に応じて、時刻ｔｙにおいて、第１ゲートをオフするように第１ゲート電圧Ｖｇ１を制御する。例えば、時刻ｔｙにおいて、Ｖｇ１＝０に変化する。一方で、時刻ｔｙでは、第２ゲートのオフが維持されるように、第２ゲート電圧Ｖｇ２は制御される。例えば、第２ゲート電圧Ｖｇ２＝−β（Ｖ）に維持される。
第２ゲート電圧Ｖｇ２は、時刻ｔｙよりも後に、第２ゲートをオンするように制御される。例えば、駆動制御回路３００は、時刻ｔｙから予め定められた時間が経過すると、第２ゲート電圧Ｖｇ２を−β（Ｖ）から０（Ｖ）に変化させる。このように、過電流検出時には、第１のゲートチャネル領域にチャネルを形成するための第１ゲート電圧Ｖｇ１の発生を停止した後に、タイムラグを設けて、第２のゲートチャネル領域にチャネルを非形成とするための第２ゲート電圧Ｖｇ２の発生が停止される。
この結果、実施の形態５に係るゲート電圧制御によれば、過電流検出に応じた自己保護のために半導体装置（ＩＧＢＴ）をターンオフする際に、過電流遮断によるｄＩｃ／ｄｔ及びサージ電圧を低減することによって、ＩＧＢＴが破壊されることを防止できる。尚、実施の形態３の変形例に係るゲート電圧制御は、半導体装置２００，２００ａ〜２００ｃに共通に適用することが可能である。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
１，４１，８１，１２１，１６１ ｎベース、２，４２，８２，１２２，１６２ ｐベース、３，４３，８３，１２３，１６３ ｎエミッタ、４，４４，８４，１２４，１６４ ｐコレクタ、５，５２，９２，１３２，１７２ ｎコレクタ、６，４５，８５，１２５，１６５ ｐエミッタ、７，４６，１２６ トレンチ、８，４７，８７，１２７，１６７ 第１ゲート絶縁膜、９，４８，８８，１２８，１６８ 第１ゲート電極、１０，４９，８９，１２９，１６９ 層間絶縁膜（第１ゲート）、１１，５０，９０，１３０，１７０ エミッタ電極、１２，５１，９１，１０１，１３１，１７１ コレクタ電極、１３，５７，９７，１７７ 第２ゲート絶縁膜、１４，５４，９４，１３４，１７４ 第２ゲート電極、１５，５５，９５，１３５，１７５ 層間絶縁膜（第２ゲート）、５３，９３，１３３，１７３ 第２のゲートチャネル領域、５６，９６，１３６，１７６ 第１のゲートチャネル領域、５８，６１ ゲート配線、５９，６２ ゲートパッド、６０ ＩＧＢＴセル、８６ 第１トレンチ、９８ 電荷蓄積層、９９ バッファ、１００ 第２トレンチ、１３７ ｐ型半導体領域、１６６ ベースピラー、２００，２００ａ〜２００ｃ 半導体装置、２５０ 電圧検出器、３００ 駆動制御回路、Ｄｅｘ ダイオード素子（外付け）、Ｉｃ コレクタ電流、Ｉｌｅａｋ リーク電流、Ｉｒ 電流基準値、Ｉｖ 逆電流、Ｓｉｇｂｔ オンオフ指令信号、Ｔｏｆｆ ターンオフ時間、Ｖｃｅ コレクタ電圧、Ｖｇ１ 第１ゲート電圧、Ｖｇ２ 第２ゲート電圧、Ｖｏｎ オン電圧、Ｖｓｇ サージ電圧。

Claims (23)

  1. 第１及び第２の主面を有する第１導電型の第１の半導体層と、
    前記第１の半導体層の前記第１の主面上に配設された第２導電型の第２の半導体層と、
    前記第２の半導体層の表面に選択的に配設された前記第１導電型の第３の半導体層と、
    前記第２の半導体層及び前記第３の半導体層上に配設された第１の主面側の第１の主電極と、
    前記第２の半導体層のうちの、前記第１の半導体層及び前記第３の半導体層の間の領域に形成される第１のゲートチャネル領域と、
    前記第１のゲートチャネル領域と第１ゲート絶縁膜によって絶縁される第１の制御電極と、
    前記第１の半導体層の前記第２の主面上に配設された前記第２導電型の第４の半導体層と、
    前記第４の半導体層の表面に選択的に配設された前記第１導電型の第５の半導体層と、
    前記第４の半導体層及び前記第５の半導体層上に配設された第２の主面側の第２の主電極と、
    前記第１の半導体層及び前記第５の半導体層の間に設けられた前記第１導電型の第２のゲートチャネル領域と、
    前記第２のゲートチャネル領域と第２ゲート絶縁膜によって絶縁される第２の制御電極とを備える、半導体装置。
  2. 前記第１導電型はｎ型であり、かつ、前記第２導電型はｐ型であり、
    前記第１のゲートチャネル領域は、前記第１の制御電極に前記第１の主電極に対して正電圧を印加することで前記第１の半導体層及び前記第３の半導体層の間にチャネルが形成されるノーマリオフ型で構成され、
    前記第２のゲートチャネル領域は、前記第２の制御電極に前記第２の主電極に対して負電圧を印加することで前記第１の半導体層及び前記第５の半導体層の間のチャネルが非形成とされるノーマリオン型で構成される、請求項１記載の半導体装置。
  3. 前記第１の主面側において前記第３の半導体層と前記第２の半導体層とを貫通して、前記第１の半導体層に達するように形成された第１トレンチをさらに備え、
    前記第１ゲート絶縁膜は、前記第１トレンチの表面上に形成され、
    前記第１の制御電極は、前記第１トレンチ内において前記第１ゲート絶縁膜の上に形成される、請求項１又は２に記載の半導体装置。
  4. 前記第１の半導体層及び前記第２の半導体層の間に配設された前記第１導電型の第６の半導体層をさらに備え、
    前記第６の半導体層は、前記第１の半導体層よりも高い不純物密度で、かつ、前記第２の半導体層よりも薄く形成される、請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記第１の半導体層及び前記第４の半導体層の間に配設された前記第１導電型の第７の半導体層をさらに備え、
    前記第７の半導体層は、前記第１の半導体層よりも高い不純物密度で、かつ、前記第４の半導体層よりも厚く形成され、
    前記第２のゲートチャネル領域は、前記第７の半導体層及び前記第５の半導体層の間に設けられる、請求項１〜４のいずれか１項に記載の半導体装置。
  6. 前記第２の主面側において前記第５の半導体層及び前記第２のゲートチャネル領域を通って前記第１の半導体層に達するように形成された第２トレンチをさらに備え、
    前記第２ゲート絶縁膜は、前記第２トレンチの表面上に形成され、
    前記第２の制御電極は、前記第２トレンチ内において前記第２ゲート絶縁膜の上に形成される、請求項１〜４のいずれか１項に記載の半導体装置。
  7. 前記第２の主面側において前記第５の半導体層と前記第２のゲートチャネル領域とを貫通して、前記第７の半導体層まで到達する一方で、前記第１の半導体層に到達しないように形成された第２トレンチをさらに備え、
    前記第２ゲート絶縁膜は、前記第２トレンチの表面上に形成され、
    前記第２の制御電極は、前記第２トレンチ内において前記第２ゲート絶縁膜の上に形成される、請求項５記載の半導体装置。
  8. 前記第２の制御電極と前記第２のゲートチャネル領域との間に接続された、前記第２導電型の第８の半導体層をさらに備え、
    前記第２の制御電極は、前記第２ゲート絶縁膜に代えて前記第８の半導体層によって、前記第２のゲートチャネル領域と絶縁される、請求項１〜５のいずれか１項に記載の半導体装置。
  9. 前記第２ゲート絶縁膜は、前記第２の制御電極と、前記第２のゲートチャネル領域の間に形成される、請求項１〜５のいずれか１項に記載の半導体装置。
  10. 前記第２の主面側において、前記第２の主電極とは分離されて、前記第４の半導体層及び前記第５の半導体層上に配設された第３の主電極と、
    前記第１の主電極及び前記第３の主電極間の電圧差を測定する電圧検出器とをさらに備える、請求項１〜９のいずれか１項に記載の半導体装置。
  11. 前記第１の制御電極の第１ゲート電圧及び前記第２の制御電極の第２ゲート電圧を制御する駆動制御回路をさらに備え、
    前記駆動制御回路は、前記第２の主電極から前記第１の主電極に電流が流れるのを遮断しているオフ動作期間において、前記電圧検出器によって検出された前記電圧差から前記第１の主電極から前記第２の主電極へ流れている逆電流を測定するとともに、当該逆電流が予め定められた基準値よりも大きい場合には、前記第１のゲートチャネル領域のチャネルを非形成とするように前記第１ゲート電圧を制御する一方で、当該逆電流が前記基準値より小さい場合に、前記第１のゲートチャネル領域のチャネルを形成するように前記第１ゲート電圧を制御する、請求項１０記載の半導体装置。
  12. 前記第１の制御電極の第１ゲート電圧及び前記第２の制御電極の第２ゲート電圧を制御する駆動制御回路をさらに備え、
    前記駆動制御回路は、前記第２の主電極から前記第１の主電極に電流が流れるのを遮断している状態から、前記第２の主電極から前記第１の主電極に電流が流れる状態へ遷移する第１のスイッチング動作時において、前記第１のゲートチャネル領域にチャネルを形成するための前記第１ゲート電圧を発生するのと同時又はその直前に、前記第２のゲートチャネル領域にチャネルを非形成とするための前記第２ゲート電圧を発生する、請求項１〜１０のいずれか１項に記載の半導体装置。
  13. 前記第１の制御電極の第１ゲート電圧及び前記第２の制御電極の第２ゲート電圧を制御する駆動制御回路をさらに備え、
    前記駆動制御回路は、前記第２の主電極から前記第１の主電極に電流が流れている状態から、前記第２の主電極から前記第１の主電極に電流が流れるのを遮断する状態へ遷移する第２のスイッチング動作時において、前記第１のゲートチャネル領域にチャネルを形成するための前記第１ゲート電圧の発生を停止するのと同時又はその直前に、前記第２のゲートチャネル領域にチャネルを非形成とするための前記第２ゲート電圧の発生を停止する、請求項１〜１０のいずれか１項に記載の半導体装置。
  14. 前記駆動制御回路は、前記第１のスイッチング動作において、前記第１のゲートチャネル領域にチャネルを形成するための前記第１ゲート電圧を発生している期間中に、前記第２のゲートチャネル領域にチャネルを非形成とするための前記第２ゲート電圧の発生を停止する期間を少なくとも１つ設ける、請求項１２記載の半導体装置。
  15. 前記駆動制御回路は、前記第１のスイッチング動作において、前記第１のゲートチャネル領域にチャネルを形成するための前記第１ゲート電圧の発生を停止する期間を少なくとも１つ設ける、請求項１２記載の半導体装置。
  16. 前記駆動制御回路は、前記第２のスイッチング動作において、前記第１のゲートチャネル領域にチャネルを形成するための前記第１ゲート電圧、及び、前記第２のゲートチャネル領域にチャネルを非形成とするための前記第２ゲート電圧の発生を停止した後に、前記第２のゲートチャネル領域にチャネルを非形成とするための前記第２ゲート電圧を発生する期間を少なくとも１つ設ける、請求項１３記載の半導体装置。
  17. 前記駆動制御回路は、前記第２のスイッチング動作において、前記第１のゲートチャネル領域にチャネルを形成するための前記第１ゲート電圧、及び、前記第２のゲートチャネル領域にチャネルを非形成とするための前記第２ゲート電圧の発生を停止した後に、前記第１のゲートチャネル領域にチャネルを形成とするための前記第１ゲート電圧と同じ極性の前記第１ゲート電圧を発生する期間を少なくとも１つ設ける、請求項１３記載の半導体装置。
  18. 前記第１のゲートチャネル領域にチャネルを形成するために前記駆動制御回路は発生する前記第１ゲート電圧と、前記第２のゲートチャネル領域にチャネルを非形成とするために前記駆動制御回路が発生する前記第２ゲート電圧とは、極性が反対で、かつ、絶対値が同一である、請求項１２〜１７のいずれか１項に記載の半導体装置。
  19. 前記駆動制御回路は、前記第２の主電極から前記第１の主電極に電流が流れるのを遮断している状態において、前記第２のゲートチャネル領域にチャネルを非形成とするための前記第２ゲート電圧とは極性が反対の前記第２ゲート電圧を発生する期間と、前記第２の主電極と同電圧の前記第２ゲート電圧を発生する期間との両方を設ける、請求項１２〜１８のいずれか１項に記載の半導体装置。
  20. 前記駆動制御回路は、前記第２の主電極から前記第１の主電極に電流が流れる状態において、前記第２のゲートチャネル領域にチャネルを非形成とするための前記第２ゲート電圧を発生する、請求項１２〜１８のいずれか１項に記載の半導体装置。
  21. 前記駆動制御回路は、前記第１の主電極及び前記第２の主電極の間に、前記第１の主電極から前記第２の主電極への通電方向を順方向として整流素子が電気的に接続されている状態下において、前記第１の主電極の電圧が前記第２の主電極の電圧よりも高いときには、前記第１のゲートチャネル領域にチャネルを形成するための前記第１ゲート電圧を発生する、請求項１２〜２０のいずれか１項に記載の半導体装置。
  22. 前記駆動制御回路は、前記第２の主電極から前記第１の主電極に電流が流れる状態において、前記第２の主電極から前記第１の主電極に流れている電流値が、予め定められた電流基準値より小さい場合には、前記第２のゲートチャネル領域にチャネルを非形成とするための前記第２ゲート電圧の発生を停止する、請求項１２〜２０のいずれか１項に記載の半導体装置。
  23. 前記駆動制御回路は、前記第２の主電極から前記第１の主電極に電流が流れる状態において、前記第２の主電極から前記第１の主電極に流れている電流値が予め定められた電流上限値を超えた場合には、前記第１のゲートチャネル領域にチャネルを形成するための前記第１ゲート電圧の発生を停止した後に、前記第２のゲートチャネル領域にチャネルを非形成とするための前記第２ゲート電圧の発生を停止することによって、前記第２の主電極から前記第１の主電極に電流が流れるのを遮断している状態を形成する、請求項１２〜２０のいずれか１項に記載の半導体装置。
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