DE102019214213A1 - Halbleitervorrichtung - Google Patents

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Katsumi Satoh
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Mitsubishi Electric Corp
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Abstract

Eine normal-aus erste Gate-Kanal-Region (56) ist auf einer ersten Hauptflächenseite vorgesehen, in einer Region in einer p-Basis (42) zwischen einer n-Basis (41) und einem n-Emitter (43), welcher mit einer Emitter-Elektrode (50) verbunden ist. Ein und Aus der ersten Gate-Kanal-Region (56) wird durch eine Spannung einer ersten Gate-Elektrode (48) gesteuert. Eine normal-ein zweite Gate-Kanal-Region (53) ist auf einer zweiten Hauptflächenseite vorgesehen, durch eine n-Typ-Region zwischen einem n-Kollektor (52), welcher elektrisch mit einer Kollektor-Elektrode (51) verbunden ist und der n-Basis (41). Ein und Aus der zweiten Gate-Kanal-Region (53) wird durch eine Spannung einer zweiten Gate-Elektrode (54) gesteuert.

Description

  • Hintergrund der Erfindung
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung und insbesondere eine Halbleitervorrichtung mit einer Doppel-Gate-Struktur.
  • Beschreibung des Standes der Technik
  • Eine Halbleitervorrichtung, in welcher eine Mehrzahl von Steuerelektroden einen Zustand des Leitens (ein) und einen Zustand des Nichtleitens (aus) zwischen Hauptelektroden steuert ist bekannt. Zum Beispiel beschreibt die Japanische Patentoffenlegungs-Nr. 2013-175728 eine Halbleitervorrichtung, welche eine erste Stromsteuerung (eine Steuerelektrode) und eine zweite Stromsteuerung (eine Steuerelektrode) umfasst, welche zwischen einer ersten Hauptelektrode und einer zweiten Hauptelektrode angeordnet sind, wobei die erste Stromsteuerung eingerichtet ist, einen Strom zu steuern, welcher in die erste Hauptelektrode eingespeist und von dieser ausgegeben wird, wobei die zweite Stromsteuerung eingerichtet ist, einen Strom zu steuern, welcher in die zweite Hauptelektrode eingespeist und von dieser ausgegeben wird, wobei sowohl die erste Stromsteuerung, als auch die zweite Stromsteuerung eingerichtet sind, sowohl einen Elektronenstrom, als auch einen Lochstrom zu steuern. Die in der Japanischen Patentoffenlegungs-Nr. 2013-175728 beschriebene Halbleitervorrichtung verfügt über eine Superjunction-Struktur und kann ein halbleitendes bidirektionales Schaltelement realisieren, welches in der Lage ist, bidirektional zu schalten.
  • Zusammenfassung der Erfindung
  • Wie ebenfalls in der Japanischen Patentoffenlegungs-Nr. 2013-175728 beschrieben, ist eine sogenannte Doppel-Gate-Struktur als eine Struktur bekannt, welche eine Mehrzahl von Steuerelektroden umfasst. Allgemein kann eine Halbleitervorrichtung der Doppel-Gate-Struktur einen Kompromiss zwischen einer Ein-Spannung und einem Schaltverlust verbessern.
  • In der Doppel-Gate-Struktur ist jedoch ein bidirektionaler pn-Übergang durch Bereitstellen eines Gates sowohl auf einer ersten Hauptflächenseite, als auch auf einer zweiten Hauptflächenseite ausgebildet. Daher kann eine Spannungsfestigkeit zum Zeitpunkt des Anlegens einer Spannung, welche zu einer Spannung bei einer normalen Verwendung eine gegensätzliche Polarität aufweist, über die ersten und zweiten Hauptelektroden (zum Beispiel ein Kollektor und ein Emitter eines Bipolartransistors mit isolierter Gate-Elektrode) nicht sichergestellt werden, was zu Bedenken hinsichtlich einer Zerstörung eines Elementes in einem Burn-In-Test oder einem Screening-Test zum Aussortieren fehlerhafter Produkte führt.
  • Es bestehen außerdem Bedenken, dass ein Anliegen einer Spannung, welche höher ist, als eine Spannung einer Hochspannungsseitenelektrode der ersten und zweiten Hauptelektroden zu einer Steuerelektrode, erforderlich ist, zum Ausbilden eines Kanals auf beiden Seiten der Doppel-Gates. Durch das Anlegen eines breiteren Bereichs von Spannungen an die Steuerelektrode ist eine maximale Betriebsspannung, welche einen Maximalwert einer über Teile einer Halbleitervorrichtung anliegenden Spannungsdifferenz repräsentiert, höher, als in einer normalen Halbleitervorrichtung einer Einzel-Gate-Struktur. Infolgedessen sind spezielle Maßnahmen zum Auslegen einer Spannungsfestigkeit und zum Auslegen einer Gate-Spannungserzeugungsschaltung erforderlich und es bestehen Bedenken bezüglich einer Verringerung eines Freiheitsgrades bei der Auslegung.
  • Die vorliegende Erfindung wurde umgesetzt, um ein solches Problem zu lösen, und es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung einer Doppel-Gate-Struktur bereitzustellen, welche eingerichtet ist, eine Widerstandsfähigkeit gegenüber einer Zerstörung durch eine bidirektionale Spannung zwischen Hauptelektroden sicherzustellen, wobei ein Bereich von Spannungen, welche an eine Steuerelektrode angelegt werden, nicht erweitert wird.
  • Gemäß einem Aspekt der vorliegenden Erfindung umfasst eine Halbleitervorrichtung erste, dritte und fünfte Halbleiterschichten eines ersten Leitfähigkeitstyps, zweite und vierte Halbleiterschichten eines zweiten Leitfähigkeitstyps, erste und zweite Hauptelektroden, erste und zweite Steuerelektroden, und erste und zweite Gate-Kanal-Regionen. Die erste Halbleiterschicht umfasst erste und zweite Hauptflächen. Die zweite Halbleiterschicht ist auf der ersten Hauptfläche der ersten Halbleiterschicht angeordnet. Die dritte Halbleiterschicht ist selektiv in einer Fläche der zweiten Halbleiterschicht angeordnet. Die erste Hauptelektrode auf einer Seite der ersten Hauptfläche ist auf der zweiten Halbleiterschicht und der dritten Halbleiterschicht angeordnet. Die erste Gate-Kanal-Region ist zwischen der ersten Halbleiterschicht (vom ersten Leitfähigkeitstyp) und der dritten Halbleiterschicht (vom ersten Leitfähigkeitstyp) in der zweiten Halbleiterschicht (vom zweiten Leitfähigkeitstyp) ausgebildet. Die erste Steuerelektrode ist von der ersten Gate-Kanal-Region durch eine erste Gate-Isolierschicht isoliert. Die vierte Halbleiterschicht ist in der zweiten Hauptfläche der ersten Halbleiterschicht angeordnet. Die fünfte Halbleiterschicht ist selektiv in einer Fläche der vierten Halbleiterschicht angeordnet. Die zweite Hauptelektrode auf einer Seite der zweiten Hauptfläche ist auf der vierten Halbleiterschicht und der fünften Halbleiterschicht angeordnet. Die zweite Gate-Kanal-Region ist vom ersten Leitfähigkeitstyp und ist zwischen der ersten Halbleiterschicht (vom ersten Leitfähigkeitstyp) und der fünften Halbleiterschicht (vom ersten Leitfähigkeitstyp) vorgesehen. Die zweite Steuerelektrode ist durch eine zweite Gate-Isolierschicht von der zweiten Gate-Kanal-Region isoliert.
  • Die vorstehenden und weiteren Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden anhand der folgenden detaillierten Beschreibung der vorliegenden Erfindung in Verbindung mit den begleitenden Figuren deutlicher.
  • Figurenliste
    • 1 ist eine Querschnittsansicht zur Veranschaulichung einer Struktur einer Halbleitervorrichtung gemäß einem Vergleichsbeispiel.
    • 2 zeigt eine Tabelle, welche eine Liste von Betriebsmodi eines IGBT einer in 1 gezeigten Doppel-Gate-Struktur zeigt.
    • 3 ist eine Draufsicht einer Emitter-Elektrodenfläche einer Halbleitervorrichtung gemäß einer ersten Ausführungsform.
    • 4 ist eine Draufsicht einer Kollektor-Elektrodenfläche in der Halbleitervorrichtung gemäß der ersten Ausführungsform.
    • 5 ist eine Teilquerschnittsansicht der Halbleitervorrichtung gemäß der ersten Ausführungsform.
    • 6 ist ein Symboldiagramm der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform.
    • 7 ist eine Querschnittsansicht eines Zellmodells eines zu simulierenden IGBT einer Doppel-Gate-Struktur.
    • 8 ist eine vergrößerte Ansicht einer ersten Hauptflächenseite in 7.
    • 9 ist eine vergrößerte Ansicht einer zweiten Hauptflächenseite in 7.
    • 10 zeigt ein Diagramm einer Verteilung einer Störstellenkonzentration in einer Region in 9, welche wenigstens eine Simulationsbedingung repräsentiert.
    • 11A bis 11D zeigen erste bis vierte Diagramme von Simulationsergebnissen von Strom- und Spannungscharakteristiken der Halbleitervorrichtung gemäß der ersten Ausführungsform unter Verwendung des in den 7 bis 10 gezeigten Zellmodells.
    • 12 ist ein Betriebssignalverlaufsdiagramm, wenn die Halbleitervorrichtung gemäß der ersten Ausführungsform eingeschaltet wird.
    • 13 ist ein Betriebssignalverlaufsdiagramm, wenn die Halbleitervorrichtung gemäß der ersten Ausführungsform ausgeschaltet wird.
    • 14 zeigt ein Diagramm, welches Strom- und Spannungscharakteristiken zu dem Zeitpunkt veranschaulicht, zu dem die Halbleitervorrichtung gemäß der ersten Ausführungsform entsprechend den 12 und 13 ein- und ausgeschaltet wird.
    • 15 ist ein Betriebssignalverlaufsdiagramm, welches eine Gate-Spannungssteuerung zur Unterdrückung eines Energieverbrauchs während einer Betriebsphase der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
    • 16 ist ein Betriebssignalverlaufsdiagramm, welches eine Gate-Spannungssteuerung zur Unterdrückung eines Leckstroms während einer Aus-Betriebsphase der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
    • 17 zeigt eine Tabelle, welche eine Liste von Simulationsbedingungen in den 18 bis 27 zeigt.
    • 18 ist ein erstes Betriebssignalverlaufsdiagramm, welches ein Ergebnis einer Simulation der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 19 ist ein zweites Betriebssignalverlaufsdiagramm, welches ein Ergebnis einer Simulation der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 20 ist ein drittes Betriebssignalverlaufsdiagramm, welches ein Ergebnis einer Simulation der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 21 ist ein viertes Betriebssignalverlaufsdiagramm, welches ein Ergebnis einer Simulation der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 22 ist ein fünftes Betriebssignalverlaufsdiagramm, welches ein Ergebnis einer Simulation der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 23 ist ein sechstes Betriebssignalverlaufsdiagramm, welches ein Ergebnis der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 24 ist ein siebtes Betriebssignalverlaufsdiagramm, welches ein Ergebnis einer Simulation der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 25 ist ein achtes Betriebssignalverlaufsdiagramm, welches ein Ergebnis einer Simulation der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 26 ist ein neuntes Betriebssignalverlaufsdiagramm, welches ein Ergebnis einer Simulation der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 27 ist ein zehntes Betriebssignalverlaufsdiagramm, welches ein Ergebnis einer Simulation der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 28 ist ein Betriebssignalverlaufsdiagramm zum Zeitpunkt des Ausschaltens, welches ein erstes Beispiel der Gate-Spannungssteuerung gemäß einer Modifikation der ersten Ausführungsform veranschaulicht.
    • 29 ist ein Betriebssignalverlaufsdiagramm zum Zeitpunkt des Ausschaltens, welches ein zweites Beispiel der Gate-Spannungssteuerung gemäß der Modifikation der ersten Ausführungsform veranschaulicht.
    • 30 ist ein Betriebssignalverlaufsdiagramm zum Zeitpunkt des Einschaltens, welches ein drittes Beispiel der Gate-Spannungssteuerung gemäß der Modifikation der ersten Ausführungsform veranschaulicht.
    • 31 ist ein Betriebssignalverlaufsdiagramm zum Zeitpunkt des Einschaltens, welches ein viertes Beispiel der Gate-Spannungssteuerung gemäß der Modifikation der ersten Ausführungsform veranschaulicht.
    • 32 ist eine Teilquerschnittsansicht einer Halbleitervorrichtung gemäß einem ersten Beispiel einer zweiten Ausführungsform.
    • 33 ist eine Teilquerschnittsansicht einer Halbleitervorrichtung gemäß einem zweiten Beispiel der zweiten Ausführungsform.
    • 34 ist eine Teilquerschnittsansicht einer Halbleitervorrichtung gemäß einem dritten Beispiel der zweiten Ausführungsform.
    • 35 ist ein Flussdiagramm, welches eine Gate-Spannungssteuerung gemäß einer dritten Ausführungsform veranschaulicht.
    • 36 ist eine Teilquerschnittsansicht einer Halbleitervorrichtung zur Veranschaulichung eines Aufbaus zum Detektieren eines Sperrstroms.
    • 37 ist ein Schaltbild, welches eine externe Anbindung einer Diode in einer Modifikation der dritten Ausführungsform veranschaulicht.
    • 38 ist ein Flussdiagramm, welches eine Gate-Spannungssteuerung gemäß einer Modifikation der dritten Ausführungsform veranschaulicht.
    • 39 ist ein Flussdiagramm, welches eine Gate-Spannungssteuerung gemäß einer vierten Ausführungsform veranschaulicht.
    • 40 ist ein Betriebssignalverlaufsdiagramm, welches eine Gate-Spannungssteuerung gemäß einer fünften Ausführungsform veranschaulicht.
  • Beschreibung der bevorzugten Ausführungsformen
  • Eine Ausführungsform der vorliegenden Erfindung wird unten mit Bezug zu den Figuren im Detail beschrieben. Obwohl im Folgenden eine Mehrzahl von Ausführungsformen beschrieben wird, ist eine geeignete Kombination der in jeder Ausführungsform beschriebenen Merkmale ursprünglich vorgesehen. Denselben oder korrespondierenden Elementen in den Figuren sind dieselben Bezugszeichen zugewiesen und deren Beschreibung wird grundsätzlich nicht wiederholt.
  • Erste Ausführungsform
  • (Beschreibung des Vergleichsbeispiels)
  • Ein Aufbau einer allgemeinen Halbleitervorrichtung einer Doppel-Gate-Struktur wird initial als ein Vergleichsbeispiel der vorliegenden Ausführungsform beschrieben.
  • 1 ist eine Querschnittsansicht zur Veranschaulichung einer Struktur einer Halbleitervorrichtung gemäß dem Vergleichsbeispiel.
  • Bezugnehmend auf 1 umfasst ein IGBT einer Doppel-Gate-Struktur als eine Halbleitervorrichtung 200# gemäß dem Vergleichsbeispiel eine n-Basis 1 umfassend erste und zweite Hauptflächen, eine p-Basis 2, einen n-Emitter 3, einen p-Kollektor 4, einen n-Kollektor 5, einen p-Emitter 6, einen Graben 7, eine erste Gate-Isolierschicht 8, eine erste Gate-Elektrode 9, eine erste Gate-Zwischenschicht-Isolierschicht 10, eine Emitter-Elektrode 11, eine Kollektor-Elektrode 12, eine zweite Gate-Isolierschicht 13, eine zweite Gate-Elektrode 14, und eine zweite Gate-Zwischenschicht-Isolierschicht 15.
  • Die Emitter-Elektrode 11 ist aus einem Leiter (stellvertretend ein Metall) auf einer Fläche auf einer ersten Hauptflächenseite einer Halbleitervorrichtung 200# ausgebildet. Auf ähnliche Weise ist eine Kollektor-Elektrode 12 auf einem Leiter (stellvertretend ein Metall) auf einer Fläche einer zweiten Hauptflächenseite einer Halbleitervorrichtung 200# ausgebildet.
  • Die p-Basis 2 ist auf der ersten Hauptflächenseite der n-Basis 1 angeordnet. Der p-Emitter 6 mit einer hohen Konzentration ist selektiv in einer Fläche der p-Basis 2 (auf der ersten Hauptflächenseite) vorgesehen, um einen guten ohmschem Kontakt mit der Emitter-Elektrode 11 herzustellen. Der n-Emitter 3 ist selektiv in einer Teilregion in der p-Basis 2 auf der ersten Hauptflächenseite vorgesehen.
  • Der Graben 7 ist derart auf der ersten Hauptflächenseite der Halbleitervorrichtung 200# vorgesehen, dass er die n-Basis 1 durch den n-Emitter 3 und die p-Basis 2 erreicht. Die erste Gate-Isolierschicht 8 ist auf einer Fläche des Grabens 7 ausgebildet. Im Inneren des Grabens 7 ist eine erste Gate-Elektrode 9 stellvertretend aus Polysilizium auf der ersten Gate-Isolierschicht 8 (auf der ersten Hauptflächenseite) ausgebildet. Die erste Gate-Zwischenschicht-Isolierschicht 10 ist zwischen der Emitter-Elektrode 11, und dem Graben 7 und dem n-Emitter 3 ausgebildet. Ein erster Gate-Abschnitt einer Anreicherungs-n-Kanal-Metall-Oxid-Halbleiter-Feldeffekttransistors- (MOSFET) Struktur ist somit auf einer Emitter-Seite der ersten Hauptfläche ausgebildet.
  • Der p-Kollektor 4 ist auf der zweiten Hauptflächenseite der n-Basis 1 vorgesehen. Der n-Kollektor 5 ist selektiv in einer Teilregion im p-Kollektor 4 auf der zweiten Hauptflächenseite vorgesehen. Durch Ausbilden der zweiten Gate-Isolierschicht 13, der zweiten Gate-Elektrode 14, und der zweiten Gate-Zwischenschicht-Isolierschicht 15 in 1, wird ein zweiter Gate-Abschnitt einer Anreicherungs-n-Kanal-MOSFET-Struktur auch auf einer Kollektor-Seite der zweiten Hauptfläche ausgebildet.
  • Die Halbleitervorrichtung 200# umfasst folglich die ersten und zweiten Gate-Elektroden, welche als Steuerelektroden auf jeweiligen Seiten der ersten Hauptfläche und der zweiten Hauptfläche gegenüber der ersten Hauptfläche fungieren, als ein Doppel-Gate.
  • Betriebsvorgänge des IGBT der Doppel-Gate-Struktur werden nun beschrieben. Betriebsvorgänge des IGBT werden durch eine erste Gate-Spannung Vg1, welche an die erste Gate-Elektrode 9 angelegt wird und eine zweite Gate-Spannung Vg2, welche an die zweite Gate-Elektrode 14 angelegt wird, gesteuert. Die erste Gate-Spannung Vg1 repräsentiert eine an der ersten Gate-Elektrode 9 anliegende Spannung, wobei die Emitter-Elektrode 11 als Bezug definiert ist und die zweite Gate-Spannung Vg2 repräsentiert eine an der zweiten Gate-Elektrode 14 anliegende Spannung, wobei die Kollektor-Elektrode 12 als Bezug definiert ist.
  • 2 zeigt eine Tabelle, welche eine Liste von Betriebsmodi des IGBT der Doppel-Gate-Struktur in 1 zeigt.
  • Bezugnehmend auf 2 werden die Betriebsmodi des IGBT in Übereinstimmung mit einer Kombination aus einer Polarität einer Kollektor-Spannung Vce, welche an der Kollektor-Elektrode 12 bezüglich der Emitter-Elektrode 11 anliegt, der ersten Gate-Spannung Vg1, und der zweiten Gate-Spannung Vg2, in acht Typen kategorisiert.
  • Wenn die erste Gate-Spannung Vg1 und die zweite Gate-Spannung Vg2 in 2 positive Spannungen sind, die eine Schwellenspannung Vt überschreiten, werden diese mittels „+“ und andernfalls (zum Beispiel beim Anlegen einer Nullspannung oder einer negativen Spannung) mittels „0“ gekennzeichnet. Ebenso wird, wenn ein vorgegebenes Spannungs-Positiv bezüglich der Emitter-Elektrode 11 an der Kollektor-Elektrode 12 anliegt, die Kollektor-Spannung Vce mittels „+“ gekennzeichnet, und wenn ein vorgegebenes Spannungs-Negativ bezüglich der Emitter-Elektrode 11 an der Kollektor-Elektrode 12 anliegt, wird die Kollektor-Spannung Vce mittels „-“ gekennzeichnet.
  • In den ersten bis vierten Betriebsmodi, in welchen eine positive Spannung (Vce > 0) über der Emitter-Elektrode 11 und der Kollektor-Elektrode 12 anliegt, wird Ein und Aus des IGBT mittels der ersten Gate-Spannung Vg1 auf der Emitter-Seite gesteuert.
  • Konkret wird, wenn die erste Gate-Spannung Vg1 = „+“ ist, das heißt, eine positive Spannung, welche eine Schwellenspannung Vt überschreitet, an die erste Gate-Elektrode 9 angelegt wird, ein Vorwärtsstrom-Leitzustand (welcher unten auch einfach als „Ein-Zustand“ bezeichnet wird), welcher ein Zustand ist, in dem ein hoher Strom von der Kollektor-Elektrode 12 zur Emitter-Elektrode 11 fließt, hergestellt, obwohl die Kollektor-Spannung Vce niedrig ist (zweiter und dritter Betriebsmodus), unabhängig davon, ob die zweite Gate-Spannung Vg2 auf der Kollektor-Seite „+“ oder „0“ (es liegt keine positive Spannung an, welche die Schwellenspannung Vt überschreitet) entspricht.
  • Wenn die erste Gate-Spannung Vg1 auf Vg1 = „0“ gesetzt wird, wird der IGBT unabhängig davon, ob die zweite Gate-Spannung Vg2 „+“ oder „0“ ist (es liegt keine positive Spannung an, welche die Schwellenspannung Vt überschreitet), in einen Spannungssperrzustand (welcher unten ebenfalls einfach als „Aus-Zustand bezeichnet wird) (erster und vierter Betriebsmodus) versetzt, in welchem kein Strom von der Kollektor-Elektrode 12 zur Emitter-Elektrode 11 unter einer Bedingung von Vce > 0 fließt.
  • Im Gegensatz dazu wird in den fünften bis achten Betriebsmodi, in welchen eine negative Spannung (Vce < 0) über die Emitter-Elektrode 11 und die Kollektor-Elektrode 12 anliegt, Ein und Aus des IGBT mittels der zweiten Gate-Spannung Vg2 auf der Kollektor-Seite gesteuert. Konkret wird, wenn die zweite Gate-Spannung Vg2 auf Vg2 = „+“ gesetzt wird, das heißt, eine positive Spannung, welche eine Schwellenspannung Vt überschreitet, liegt an der zweiten Gate-Elektrode 14 an, ein Sperrstrom-Leitzustand, in welchem ein hoher Strom von der Emitter-Elektrode 11 zur Kollektor-Elektrode 12 fließt, hergestellt, obwohl eine Kollektor-Spannung IVcel niedrig ist (siebter und achter Betriebsmodus), unabhängig davon, ob die erste Gate-Spannung Vg1 auf der Emitter-Seite „+“ oder „0“ entspricht.
  • Wenn andererseits die zweite Gate-Spannung Vg2 auf Vg2 = „0“ gesetzt wird, unabhängig davon, ob die erste Gate-Spannung Vg1 auf „+“ oder „0“ gesetzt ist, wird der IGBT in den Spannungssperrzustand (den Aus-Zustand) versetzt, in welchem kein Strom von der Emitter-Elektrode 11 zur Kollektor-Elektrode 12 unter einer Bedingung von Vce < 0 (fünfter und sechster Betriebsmodus) fließt.
  • Insbesondere im zweiten Betriebsmodus liegt, während die Kollektor-Spannung Vce (>0) anliegt, eine positive Spannung, welche eine Schwellenspannung Vt überschreitet, an der ersten Gate-Elektrode 9 (Vg1 = „+“) an, wobei keine positive Spannung, welche die Schwellenspannung Vt überschreitet, an der zweiten Gate-Elektrode 14 (Vg2 = „0“) anliegt. Als Ergebnis einer Inversion einer Region in der p-Basis 2 in der Umgebung der ersten Gate-Elektrode 9 zum n-Typ, wird daher ein n-Kanal (ein erster n-Kanal) ausgebildet und ein Strompfad vom n-Emitter 3 durch den ersten n-Kanal zur n-Basis 1 wird ausgebildet. Elektronen (negative Ladungen) werden von der Emitter-Elektrode 11 durch den Pfad in die n-Basis 1 injiziert.
  • Da die n-Basis 1 durch die injizierten Elektronen negativ geladen wird, ist ein pn-Übergang, welcher durch den p-Kollektor 4 und eine n-Basis 1 (welcher unten auch als „J1 Übergang= bezeichnet wird) vorwärts vorgespannt. Löcher (positive Ladungen) werden folglich von der Kollektor-Elektrode 12 durch den p-Kollektor 4 in die n-Basis 1 injiziert.
  • Infolgedessen nimmt im zweiten Betriebsmodus eine Dichte von in der n-Basis 1 vorliegenden Löcher zu und es tritt eine Leitfähigkeitsmodulation auf, so dass widerstandsbehaftete Komponenten in der n-Basis 1 deutlich abnehmen. Der IGBT wird somit in den Ein-Zustand versetzt. Ein Spannungsabfall über den Kollektor und den Emitter des IGBT zu diesem Zeitpunkt korrespondiert mit dem, was als Ein-Spannung bezeichnet wird.
  • Ein Ausschaltvorgang des IGBT, um den Übergang vom zweiten Betriebsmodus zum Spannungssperrzustand (Aus-Zustand) unter der Bedingung Vce > 0 durchzuführen, wird nun beschrieben.
  • Durch das Nichtanlegen einer positiven Spannung (Vg1 = „0“) an die ersten Gate-Elektrode 9 auf der Emitter-Seite, ähnlich der zweiten Gate-Spannung Vg2 auf der Kollektor-Seite im ersten Betriebsmodus, kehrt eine Region in der p-Basis 2 in der Umgebung der ersten Gate-Elektrode 9, wo der erste n-Kanal durch die Inversion zum n-Typ im zweiten Betriebsmodus ausgebildet wurde, zum p-Typ zurück. Folglich verschwindet ein Pfad für den Fluss von Elektronen vom n-Emitter 3 zur n-Basis 1, so dass die Injektion von Elektronen von der Emitter-Elektrode 11 in die n-Basis 1 beendet wird. Folglich wird die vorwärts Vorspannung, welche an dem durch den p-Kollektor 4 und die n-Basis 1 ausgebildeten J1-Übergang anliegt, entfernt und die Injektion von Löchern von der Kollektor-Elektrode 12 durch den p-Kollektor 4 in die n-Basis 1 wird beendet.
  • Infolgedessen wird die Leitfähigkeitsmodulation in der n-Basis 1 im zweiten Betriebsmodus beseitigt und ein Widerstand der n-Basis 1 kehrt zu einem Zustand vor dem Auftreten der Leitfähigkeitsmodulation zurück. Darüber hinaus verarmt ein durch die p-Basis 2 und die n-Basis 1 ausgebildeter pn-Übergang (welcher nachfolgend auch als „J2-Übergang“ bezeichnet wird). Folglich wird der IGBT in den Spannungssperrzustand (Aus-Zustand) versetzt, in welchem kein Strom von der Kollektor-Elektrode 12 zur Emitter-Elektrode 11 unter der Bedingung Vce > 0 im ersten Betriebsmodus fließt.
  • Konkret wird während des Ausschaltvorgangs im zweiten Betriebsmodus durch das Anlegen einer vorgegebenen positiven Spannung an die zweite Gate-Elektrode 14 auf der Kollektor-Seite, das heißt, beim Ausführen des Übergangs zum vierten Betriebsmodus, unmittelbar vor oder im Wesentlichen gleichzeitig mit dem Beenden des Anlegens der positiven Spannung an die erste Gate-Elektrode 9 auf der Emitter-Seite, zum Invertieren der Region in der Umgebung der zweiten Gate-Elektrode 14 zum n-Typ, um einen zweiten n-Kanal auszubilden, ein Strompfad definiert durch die n-Basis 1-den zweiten n-Kanal-den n-Kollektor 5 ausgebildet.
  • Sobald Elektronen auf diese Weise von der n-Basis 1 zur Kollektor-Elektrode 12 emittiert werden, beginnt sich eine Dichte von Elektronen in der n-Basis 1 zu verringern. Das Verringern der Dichte der Elektronen schwächt die am pn-Übergang (der J1-Übergang), welcher durch den p-Kollektor 4 und die n-Basis 1 ausgebildet ist, anliegende vorwärts Vorspannung, so dass die Injektion von Löchern vom p-Kollektor 4 in die n-Basis 1 abnimmt. Durch das Schalten einer an der ersten Gate-Elektrode 9 anliegenden positiven Spannung zu einer Nullspannung oder einer negativen Spannung (umgekehrte Vorspannung) unter einer solchen Bedingung, kehrt der erste n-Kanal, welcher zum n-Typ invertiert wurde, zum p-Typ zurück und die Injektion von Elektronen von der Emitter-Elektrode 11 wird beendet. In der n-Basis 1 angesammelte Elektronen entkommen andererseits vom zweiten n-Kanal durch den n-Kollektor 5 zur Kollektor-Elektrode 12. Auf ähnliche Weise entkommen in der n-Basis 1 angesammelte Löcher von der p-Basis 2 durch den p-Emitter 6 zur Emitter-Elektrode 11. Aufgrund des elektrischen Feldes der Verarmungsschicht, welches durch die Verarmung des pn-Übergangs (J2-Übergang), der durch die p-Basis 2 und die n-Basis 1 ausgebildet ist, erzeugt wird, wird die oben beschriebe Emission von in der n-Basis 1 angesammelten Elektronen und Löchern zur Kollektor-Elektrode 12 und Emitter-Elektrode 11 beschleunigt.
  • Daher wird im Ausschaltvorgang die Zeit bis zum Verschwinden überschüssiger Ladungen, die in der n-Basis 1 angesammelt sind, durch das Anlegen der vorgegebenen positiven Spannung an die zweite Gate-Elektrode 14 auf der Kollektor-Seite, das heißt, durch das Ausführen des Übergangs vom zweiten Betriebsmodus zum vierten Betriebsmodus, unmittelbar vor (oder im Wesentlichen gleichzeitig mit) dem Beenden des Anlegens der positiven Spannung an die erste Gate-Elektrode 9 auf der Emitter-Seite, verkürzt, so dass ein Verlust beim Ausschalten reduziert werden kann.
  • Wenn ein IGBT auf einen Motorsteuerungsinverter angewendet wird, welcher eine Anwendung einer induktiven Last repräsentiert, wird in einem allgemeinen IGBT ohne Stromleitungsfähigkeit in einer umgekehrten Richtung, allgemein eine antiparallel extern angebundene Freilaufdiode (FWD) bereitgestellt. Durch das Anordnen der Freilaufdiode kann ein Pfad für einen Sperrstrom, welcher in einer Richtung erzeugt wird, die entgegen einer Richtung im Ein-Zustand des IGBT liegt, aufgrund einer im Aus-Zustand des IGBT abgegeben Energie, welche in der induktiven Last durch einen Strom im Ein-Zustand des IGBT angesammelt ist, sichergestellt werden.
  • Im IGBT der Doppel-Gate-Struktur gemäß dem Vergleichsbeispiel leitet ein Vorwärtsstrom (der zweite Betriebsmodus) von der Kollektor-Elektrode 12 zur Emitter-Elektrode durch das Einschalten des ersten Gates (Vg1 = „+“) während der IGBT der Bedingung Vce > 0 unterliegt, wobei die n-Basis 1 und die Kollektor-Elektrode 12 leitend gemacht werden können, indem das zweite Gate durch das Anlegen einer positiven Spannung an die zweite Gate-Elektrode 14 (Vg2 = „+“) eingeschaltet wird, während der IGBT aus ist. Sobald die n-Basis 1 und die Kollektor-Elektrode 12 leitend gemacht werden, kann der pn-Übergang (J2-Funktion), welcher durch die p-Basis 2 und die n-Basis 1 ausgebildet ist, als eine Diode fungieren, welche zwischen die Emitter-Elektrode 11 und die Kollektor-Elektrode 12 geschaltet ist. Der IGBT der Doppel-Gate-Struktur kann somit im achten Betriebsmodus einen Pfad für einen Sperrstrom sicherstellen, ohne eine FWD extern anzubinden.
  • Während der IGBT der Bedingung Vce < 0 unterliegt, leitet ein Sperrstrom auf ähnliche Weise von der Emitter-Elektrode 11 zur Kollektor-Elektrode 12 (der achte Betriebsmodus) durch Einschalten des zweiten Gates (Vg2 = „+“), wobei ein Pfad für einen Sperrstrom in einer Richtung von der Emitter-Elektrode 11 zur Kollektor-Elektrode 12 durch Einschalten sowohl des ersten Gates, als auch des zweiten Gates (der dritte Betriebsmodus) sichergestellt werden kann, während der IGBT aus ist.
  • Folglich kann im IGBT der Doppel-Gate-Struktur eine Funktion einer eingebetteten FWD gleichwertig durch die Steuerung einer Gate-Spannung ausgeführt werden. Andererseits leidet die Halbleitervorrichtung 200# der allgemeinen Doppel-Gate-Struktur gemäß dem Vergleichsbeispiel an nachfolgenden Problemen.
  • Erstens entsteht das Problem zur Sicherstellung einer Spannungsfestigkeit beim Anlegen einer hohen Sperrspannung (Vce < 0) über den Emitter und den Kollektor. Unter der Annahme eines Zustands von Vce > 0 als ein normaler Zustand in der Halbleitervorrichtung 200# in 1, ist eine Fähigkeit zum Sperren einer Sperrspannung (eine Spannungsfestigkeit in einer umgekehrten Richtung) des pn-Übergangs (J1-Übergang), welcher durch den p-Kollektor 4 und die n-Basis 1 ausgebildet ist, normalerweise niedriger ausgelegt, als die Fähigkeit zum Sperren einer Sperrspannung (eine Spannungsfestigkeit in einer Vorwärtsrichtung) des pn-Übergangs (J2-Übergang), welcher durch die p-Basis 2 und die n-Basis 1 ausgebildet ist.
  • Daher kann die Halbleitervorrichtung 200# bei einem unbeabsichtigten Anlegen einer hohen Sperrspannung (Vce < 0) über den Emitter und den Kollektor, beim Anlegen einer Spannung über den Emitter und den Kollektor für den Burn-In-Test oder den Screening-Test zum Aussortieren defekter Produkte, durch eine Beschädigung des J1-Übergangs, welche durch das Anlegen der Sperrspannung verursacht wird, welche die Spannungsfestigkeit des J1-Übergangs überschreitet, zerstört werden. Das Anlegen einer umgekehrten Vorspannung am J1 Übergang kann vermieden werden, indem die zweite Gate-Spannung Vg2, wie in Bezug zu 2 beschrieben, gesteuert wird. In diesem Fall bestehen jedoch Bedenken bezüglich einer Verkomplizierung einer Testvorrichtung und einer Zunahme einer Testlast.
  • Zweitens bestehen in Verbindung mit dem IGBT der Doppel-Gate-Struktur Bedenken hinsichtlich der Notwendigkeit einer Auslegung zum Erhöhen einer Spannungsfestigkeit (Spanungssperrfähigkeit) aufgrund einer Zunahme der maximalen Betriebsspannung, welche eine an der Vorrichtung anliegende Spannungsdifferenz ist. Zum Beispiel wird eine maximale Betriebsspannung einer Verbindung, in welcher die Emitter-Elektrode des IGBT auf Masse liegt und eine Energieversorgungsspannung (zum Beispiel DC 15 (V)) an der Kollektor-Elektrode als Kollektor-Spannung anliegt, berücksichtigt.
  • In einem normalen IGBT der Einzel-Gate-Struktur liegt während eines Ein-Betriebs eine Spannung an der Gate-Elektrode an, die positiv (zum Beispiel 15 (V)) in Bezug auf die Emitter-Elektrode und die vergleichbar mit einer Kollektor-Spannung ist. Während eines Aus-Betriebs liegt an der Gate-Elektrode andererseits 0 (V) oder eine negative Spannung an, welche ungefähr dem halben Betrag der positiven Spannung (zum Beispiel -5 bis 6 (V)) entspricht. Daher ist im IGBT der Einzel-Gate-Struktur die maximale Betriebsspannung vergleichbar mit der Kollektor-Spannung (zum Beispiel 15 (V)) oder einer Spannung, welche mit der Summe der Kollektor-Spannung und einem Absolutwert einer negativen Spannung (zum Beispiel von 21 bis 22 (V)) korrespondiert.
  • Im IGBT der Doppel-Gate-Struktur liegen während des Aus-Betriebs dagegen 0 (V) an der ersten Gate-Elektrode 9 und der zweiten Gate-Elektrode 14 an. Während des Ein-Betriebs liegt eine positive Spannung (zum Beispiel 15 (V)), welche mit einer Kollektor-Spannung vergleichbar ist, an der ersten Gate-Elektrode 9 an, wobei 0 (V) an der zweiten Gate-Elektrode 14 anliegt. Daher ist die maximale Betriebsspannung während des Ein-Betriebs und des Aus-Betriebs vergleichbar mit der Kollektor-Spannung (zum Beispiel 15 (V)).
  • Wenn der IGBT der Doppel-Gate-Struktur ausgeschaltet wird (der vierte Betriebsmodus in 2) liegen jedoch 0 (V) oder die negative Spannung (zum Beispiel -5 bis 6 (V)) an der ersten Gate-Elektrode 9 an, und eine positive Spannung, die höher als die Kollektor-Spannung ist, welche aus einer Überlagerung eines vorgegebenen Spannungs-Positivs bezüglich der Kollektor-Elektrode 12 (zum Beispiel 15 (V)) resultiert, liegt an der zweiten Gate-Elektrode 14 an. Daher wird die maximale Betriebsspannung des IGBT der Doppel-Gate-Struktur auf eine positive Spannung festgelegt, die höher als die Kollektor-Spannung (zum Beispiel 15+15 = 30 (V)) ist, oder eine Spannung, welche aus einer Überlagerung des Absolutwertes der negativen Spannung mit der positiven Spannung (zum Beispiel 15+15+5 bis 6 = 35 bis 36 (V)) resultiert.
  • Da der IGBT der Doppel-Gate-Struktur über höhere maximale Betriebsspannung als der normale IGBT der Einzel-Gate-Struktur verfügt, ist eine Auslegung zur Verbesserung einer Spannungssperrfähigkeit (Spannungsfestigkeit) in einem Gate-Struktur-Abschnitt erforderlich und daher wird ein Freiheitsgrad bei der Auslegung nachteilig verringert.
  • Im IGBT der Doppel-Gate-Struktur wird darüber hinaus eine effektive Region (eine p-Kollektor-Region), die als IGBT fungiert, durch das Bereitstellen der zweiten Gate-Elektrode 14 zum Erreichen einer ausgereifteren Funktion kleiner gemacht. Aus diesem Grund bestehen Bedenken bezüglich einer Zunahme der Ein-Spannung im Vergleich mit einer Spannung in einem allgemeinen IGBT.
  • Im IGBT der Doppel-Gate-Struktur ist ein Schaltverlust zum Zeitpunkt des Einschaltens und Ausschaltens gering, das heißt, eine Schaltzeitdauer ist kurz, was bedeutet, dass eine Änderungsrate des Stroms über die Zeit (dl/dt) und eine Änderungsrate der Spannung über die Zeit (dV/dt) zum Zeitpunkt des Schaltvorgangs hoch sind. Daher bestehen Bedenken hinsichtlich einer Zunahme der Stoßspannung (L×dl/dt), welche von einem Produkt zwischen einer Induktivität (L) eines Strompfades und der Änderungsrate über die Zeit (dl/dt) des Stroms abhängt. Eine Zunahme der Stoßspannung beeinflusst eine Auslegung einer Spannung einer Vorrichtung oder eine Auslegung einer Spannungsfestigkeit einer Apparatur, und kann ein Faktor für eine Zunahme von Kosten für ein Hinzufügen einer Snubber-Schaltung zum Unterdrücken einer Überspannung sein.
  • (Doppel-Gate-Struktur gemäß einer ersten Ausführungsform)
  • Ein Aufbau eines IGBT der Doppel-Gate-Struktur gemäß einer ersten Ausführungsform wird nun beschrieben.
  • 3 ist eine Draufsicht einer Emitter-Elektroden-Fläche einer Halbleitervorrichtung gemäß der ersten Ausführungsform. 4 ist eine Draufsicht einer Kollektor-Elektrodenfläche in der Halbleitervorrichtung gemäß der ersten Ausführungsform. Die Kollektor-Elektroden-Fläche ist entgegengesetzt zu der in 2 gezeigten Emitter-Elektroden-Fläche. 5 ist eine Teilquerschnittsansicht der Halbleitervorrichtung gemäß der ersten Ausführungsform und zeigt konkret eine Querschnittsansicht entlang V-V in 3.
  • Bezugnehmend auf 3 ist eine Halbleitervorrichtung 200 gemäß der ersten Ausführungsform ein IGBT der Doppel-Gate-Struktur, und umfasst eine Emitter-Elektrode 50 auf einer ersten Hauptflächenseite. Auf der ersten Hauptflächenseite der Halbleitervorrichtung 200 sind eine Gate-Verbindung 58 und ein Gate-Pad 59, welches elektrisch mit einer ersten Gate-Elektrode verbunden ist, die später beschrieben wird, angeordnet. Die an der ersten Gate-Elektrode anliegende erste Gate-Spannung Vg1 wird von außerhalb der Halbleitervorrichtung 200 in das Gate-Pad 59 eingespeist und durch die Gate-Verbindung 58 zur ersten Gate-Elektrode übertragen. Ein Teil einer IGBT-Zelle ist mit einem Bezugszeichen 60 gekennzeichnet.
  • Bezugnehmend auf 4 umfasst die Halbleitervorrichtung 200 gemäß der ersten Ausführungsform eine Kollektor-Elektrode 51 auf der zweiten Hauptflächenseite. Auf der zweiten Hauptflächenseite der Halbleitervorrichtung 200 sind des Weiteren eine Gate-Verbindung 61 und ein Gate-Pad 62, welches mit einer zweiten Gate-Elektrode verbunden ist, die später beschrieben wird, angeordnet. Die an der zweiten Gate-Elektrode anliegende zweite Gate-Spannung Vg2 wird von außerhalb der Halbleitervorrichtung 200 in das Gate-Pad 62 eingespeist und durch die Gate-Verbindung 61 zur zweiten Gate-Elektrode übertragen.
  • 5 zeigt eine Querschnittsansicht (V-V Querschnittsansicht) eines Abschnittes, welcher durch das in 3 gezeigte Bezugszeichen 60 gezeigt wird.
  • Bezugnehmend auf 5 umfasst die Halbleitervorrichtung 200 gemäß der ersten Ausführungsform eine n-Basis 41 umfassend erste und zweite Hauptflächen, eine p-Basis 42, einen n-Emitter 43, einen p-Kollektor 44, einen p-Emitter 45, einen Graben 46, eine erste Gate-Isolierschicht 47, eine erste Gate-Elektrode 48, eine erste Gate-Zwischenschicht-Isolierschicht 49, eine Emitter-Elektrode 50, eine Kollektor-Elektrode 51, einen n-Kollektor 52, eine zweite Gate-Elektrode 54, eine zweite Gate-Zwischenschicht-Isolierschicht 55, und eine zweite Gate-Isolierschicht 57.
  • Die n-Basis 41 korrespondiert mit einem Beispiel der „ersten Halbleiterschicht“ und der n-Typ korrespondiert mit dem „ersten Leitfähigkeitstyp“ in der vorliegenden Ausführungsform. Die p-Basis 42 ist auf der ersten Hauptfläche der n-Basis 41 vorgesehen und korrespondiert mit einem Beispiel der „zweiten Halbleiterschicht“. In der vorliegenden Ausführungsform korrespondiert der p-Typ mit dem „zweiten Leitfähigkeitstyp“. Der n-Emitter 43 ist selektiv in einer Fläche der p-Basis 42 angeordnet und korrespondiert mit einem Beispiel der „dritten Halbleiterschicht“. Der p-Emitter 45 mit hoher Konzentration ist selektiv in der Fläche der p-Basis 42 (auf der ersten Hauptflächenseite) vorgesehen, um einen guten ohmschem Kontakt mit der Emitter-Elektrode 50 herzustellen.
  • Die Emitter-Elektrode 50 ist auf einer oberen Fläche (auf der ersten Hauptflächenseite) der p-Basis 42 und dem n-Emitter 43 vorgesehen und auf der ersten Hauptfläche der Halbleitervorrichtung 200 angeordnet. Die Emitter-Elektrode 50 korrespondiert mit einem Beispiel der „ersten Hauptelektrode“.
  • Der Graben 46 ist derart bereitgestellt, dass er die n-Basis 41 von einer Fläche des n-Emitters 43 durch die p-Basis 42 erreicht. Die erste Gate-Isolierschicht 47 ist auf einer Fläche des Grabens 46 ausgebildet. Im Inneren des Grabens 46 ist die erste Gate-Elektrode 48 auf der ersten Gate-Isolierschicht 47 (auf der ersten Hauptflächenseite) ausgebildet. Der Graben 46 korrespondiert mit einem Beispiel des „ersten Grabens“ und die Gate-Isolierschicht 47 korrespondiert mit einem Beispiel der „ersten Gate-Isolierschicht“.
  • Eine erste Gate-Kanal-Region 56 ist in einer Region in der p-Basis 42 zwischen der n-Basis 41 und dem n-Emitter 43 ausgebildet. Die erste Gate-Kanal-Region 56 verfügt über einen abweichenden Leitfähigkeitstyp (p-Typ) bezüglich der zu ihr benachbarten n-Basis 41 und dem n-Emitter 43. In der ersten Gate-Kanal-Region 56 wird ein Kanal ausgebildet oder er verschwindet in Übereinstimmung mit der ersten Gate-Spannung Vg1, welche an der ersten Gate-Elektrode 48 anliegt, wobei die Emitter-Elektrode 50 als Bezug definiert ist. Konkret wird, wenn die erste Gate-Spannung Vg1 die Schwellenspannung Vt überschreitet, das heißt, wenn eine Spannung an der ersten Gate-Elektrode 48 anliegt, die höher ist, als eine Schwellenspannung Vt (welche unten auch einfach als „Steuerspannung“ bezeichnet wird), die bezüglich einer Spannung der Emitter-Elektrode 50 positiv ist, ein Kanal in der ersten Gate-Kanal-Region 56 ausgebildet. Wenn keine positive Spannung an der ersten Gate-Elektrode 48 anliegt, wird in der ersten Gate-Kanal-Region 56 kein Kanal ausgebildet.
  • Daher verfügt ein erster Gate-Abschnitt auf der Emitter-Seite über eine Anreicherungs-n-Kanal-MOSFET-Struktur, und die normal-aus Gate-Kanal-Region 56 wird durch eine Spannung der ersten Gate-Elektrode 48 (erste Gate-Spannung Vg1) ausgebildet. Die erste Gate-Elektrode 48 korrespondiert mit einem Beispiel der „ersten Steuerelektrode“, welche eine normal-aus Kanalregion steuert. Ein durch die p-Basis 42 und die n-Basis 41 ausgebildeter pn-Übergang wird nachfolgend auch als ein „J2-Übergang“ bezeichnet.
  • Der p-Kollektor 44 ist in der zweiten Hauptfläche der n-Basis 41 angeordnet. Der p-Kollektor 44 korrespondiert mit einem Beispiel der „vierten Halbleiterschicht“. Der n-Kollektor 52 mit einer hohen Konzentration ist selektiv in einer Fläche des p-Kollektors 44 (auf der zweiten Hauptflächenseite) vorgesehen, um einen guten ohmschem Kontakt mit der Kollektor-Elektrode 51 herzustellen und korrespondiert mit einem Beispiel der „fünften Halbleiterschicht“. Die Kollektor-Elektrode 51 ist auf dem p-Kollektor 44 und dem n-Kollektor 52 (auf der zweiten Hauptflächenseite) vorgesehen und auf der zweiten Hauptfläche der Halbleitervorrichtung 200 angeordnet. Die Kollektor-Elektrode 51 korrespondiert mit einem Beispiel der „zweiten Hauptelektrode“. Eine zweite Gate-Kanal-Region 53 ist in der Nähe der zweiten Gate-Elektrode 54 zwischen der n-Basis 41 und dem n-Kollektor 52 vorgesehen. Die zweite Gate-Kanal-Region 53 ist derart ausgebildet, dass der n-Typ bezüglich des Leitfähigkeitstyps identisch zur n-Basis 41 und zum dazu benachbarten n-Kollektor 52 ist. Die zweite Gate-Isolierschicht 57 korrespondiert mit einem Beispiel der „zweiten Gate-Isolierschicht“, welche zwischen der zweiten Gate-Elektrode 54 und der zweiten Gate-Kanal-Region 53 ausgebildet ist.
  • Wenn eine negative Spannung mit einem Absolutwert gleich oder größer einem bestimmten Wert bezüglich einer Spannung der Kollektor-Elektrode 51 (welche nachfolgend auch einfach als eine „negative Spannung“ bezeichnet wird) an der zweiten Gate-Elektrode 54 anliegt, wird in der n-Typ zweiten Gate-Kanal-Region 53 kein Kanal ausgebildet. Wenn keine negative Spannung an der zweiten Gate-Elektrode 54 anliegt, wird ein Kanal in der n-Typ zweiten Gate-Kanal-Region 53 ausgebildet.
  • Folglich weist ein zweiter Gate-Abschnitt auf der Kollektor-Seite eine Verarmungs-n-Kanal-MOSFET-Struktur auf, und die normal-ein zweite Gate-Kanal-Region 53 wird durch eine Spannung der zweiten Gate-Elektrode 54 (zweite Gate-Spannung Vg2) ausgebildet. Die zweite Gate-Elektrode 54 korrespondiert mit einem Beispiel der „zweiten Steuerelektrode“, welche eine normal-ein Kanalregion steuert. Ein durch den p-Kollektor 44 und die n-Basis 41 ausgebildeter pn-Übergang wird nachfolgend auch als „J1 Übergang“ bezeichnet.
  • Die erste Gate-Isolierschicht 47 und die zweite Gate-Isolierschicht 57 werden normalerweise aus einer Oxidschicht (stellvertretend SiO2) ausgebildet. Die erste Gate-Elektrode 48 und die zweite Gate-Elektrode 54 sind stellvertretend aus Polysilizium zusammengesetzt, welches mit einer n-Typ Störstelle dotiert ist.
  • Die erste Gate-Zwischenschicht-Isolierschicht 49 und die zweite Gate-Zwischenschicht-Isolierschicht 55 sind zum Beispiel aus Silikatglas, welches Bor und Phosphor enthält (welches nachfolgend auch als BPSG bezeichnet wird), zusammengesetzt. Die Emitter-Elektrode 50, die Kollektor-Elektrode 51, die Gate-Verbindungen 58 und 61, und die Gate-Pads 59 und 62 können zum Beispiel aus Aluminium (Al), welches Silizium (Si) enthält, ausgebildet werden.
  • Ein Polysiliziumabschnitt in einem Pfad von der ersten Gate-Elektrode 48 zum Gate-Pad 59 und ein Pfad von der zweiten Gate-Elektrode 54 zum Gate-Pad 62 kann durch die Gate-Verbindung 58, welche elektrisch mit der ersten Gate-Elektrode 48 verbunden ist und durch die Gate-Verbindung 61, welche elektrisch mit der zweiten Gate-Elektrode 54 verbunden ist, kleiner ausgebildet werden. Da ein elektrischer Widerstand zwischen der ersten Gate-Elektrode 48 und dem Gate-Pad 59 und zwischen der zweiten Gate-Elektrode 54 und dem Gate-Pad 62 dadurch verringert werden kann, kann ein Steuervorgang in der Halbleitervorrichtung 200 einheitlich sein.
  • Entsprechend der Halbleitervorrichtung 200 der Doppel-Gate-Struktur gemäß der ersten Ausführungsform kann folglich ähnlich zur herkömmlichen Doppel-Gate-Struktur Ein und Aus durch ein Spannungssignal gesteuert werden, welches an der ersten Gate-Elektrode 48 und der zweiten Gate-Elektrode 54 der MOSFET-Struktur anliegt. Insbesondere können eine geringere elektrische Leistung und eine höhere Geschwindigkeit beim Ansteuern durch eine ebenfalls für ein zweites Gate bereitgestellte Verarmungs-MOS-Struktur erzielt werden, welches derart gesteuert wird, dass es normal-ein ist. Darüber hinaus erzielt die Halbleitervorrichtung 200 gemäß der ersten Ausführungsform Vorteile, welche nachfolgend beschrieben werden.
  • Initial weist das zweite Gate eine normal-ein Struktur auf. Selbst wenn eine Sperrspannung (Vce < 0) über der Emitter-Elektrode 50 und der Kollektor-Elektrode 51 anliegt, während kein Spannungssignal an der zweiten Gate-Elektrode 54 (Vg2 = 0) anliegt, kann daher ein Strom in einer umgekehrten Richtung durch einen Pfad von der Emitter-Elektrode 50 durch den p-Emitter 45, die p-Basis 42, die n-Basis 41, die zweite Gate-Kanal-Region 53, und den n-Kollektor 52 zur Kollektor-Elektrode 51 fließen. Selbst wenn eine hohe Sperrspannung (Vce < 0) im Burn-In-Test oder Screening-Test versehentlich über dem Emitter und dem Kollektor anliegt, liegt daher im Wesentlichen keine Sperrspannung am J1-Übergang an, welcher durch den p-Kollektor 44 und die n-Basis 41 ausgebildet wird. Dadurch kann ein Problem der Zerstörung durch das Anlegen einer Sperrspannung, wie in der Halbleitervorrichtung 200# (von der allgemeinen Doppel-Gate-Struktur) gemäß dem oben beschriebenen Vergleichsbeispiel, gelöst werden. Und zwar kann eine Widerstandsfähigkeit gegenüber einer Zerstörung durch eine bidirektionale Spannung zwischen der Kollektor-Elektrode 51 und der Emitter-Elektrode 50 sichergestellt werden.
  • In Verbindung mit der Halbleitervorrichtung gemäß der ersten Ausführungsform wird eine Verbindung wie im Vergleichsbeispiel angenommen, in welcher die Emitter-Elektrode auf Masse liegt und eine Energieversorgungsspannung (zum Beispiel DC 15 (V)) an der Kollektor-Elektrode als eine Kollektor-Spannung anliegt. Anschließend ist eine Spannung, welche an der normal-aus ersten Gate-Elektrode 48 anliegt, ähnlich einer Spannung in der normalen Doppel-Gate-Struktur, welche mit Bezug zu 1 beschrieben ist. Andererseits unterscheidet sich eine an der zweiten Gate-Elektrode 54 anliegende Spannung von einer Spannung in der normalen Doppel-Gate-Struktur. Konkret liegt im Aus-Zustand an der zweiten Gate-Elektrode 54 eine Spannung an, welche bezüglich der Kollektor-Elektrode 51 negativ ist, und die negative Spannung wird entfernt oder es liegt eine Nullspannung (eine Spannung, welche vergleichbar mit einer Spannung der Kollektor-Elektrode 51 ist) im Ein-Zustand an. Infolgedessen liegt im Gegensatz zur normalen Doppel-Gate-Struktur, welche mit Bezug zu 1 beschrieben ist, eine Spannung, die höher als eine Kollektor-Spannung ist, während der Ein- und Ausphasen nicht an der zweiten Gate-Elektrode 54 an. In der Halbleitervorrichtung der Doppel-Gate-Struktur gemäß der ersten Ausführungsform ist daher ein Bereich von Spannungen vergleichbar mit einem Bereich von Spannungen in der Einzel-Gate-Struktur und ist nicht so breit, wie in der normalen Doppel-Gate-Struktur. Infolgedessen ist die maximale Betriebsspannung ebenfalls nicht so hoch, wie in der normalen Doppel-Gate-Struktur, sie ist aber vergleichbar mit der Spannung in der Einzel-Gate-Struktur. Da die Fähigkeit zum Sperren einer Spannung (Spannungsfestigkeit) im Gate-Struktur-Abschnitt ebenso wie jene in der normalen Einzel-Gate-Struktur ausgelegt werden kann, wird ein Freiheitsgrad bei der Auslegung nicht verringert. Da eine Auslegung einer Spannungssperrfähigkeit einer Treibersteuerschaltung zum Bereitstellen der ersten Gate-Spannung Vg1 und der zweiten Gate-Spannung Vg2 ebenfalls wie jene des IGBT der Einzel-Gate-Struktur sein kann, wird die Auslegung vereinfacht.
  • (Ergebnis der Simulation)
  • Ein Ergebnis einer Simulation der Halbleitervorrichtung 200, gemäß der in 5 gezeigten ersten Ausführungsform, wird nun beschrieben. Initial zeigt 6 ein Symboldiagramm der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform.
  • Bezugnehmend auf 6 umfasst die Halbleitervorrichtung 200 gemäß der ersten Ausführungsform ein erstes Gate G1, welches mit der ersten Gate-Elektrode 48 korrespondiert, ein zweites Gate G2, welches mit der zweiten Gate-Elektrode 54 korrespondiert, einen Emitter E, welcher mit der Emitter-Elektrode 50 korrespondiert, und einen Kollektor C, welcher mit der Kollektor-Elektrode 51 korrespondiert.
  • Wie oben beschrieben, ist die Kollektor-Spannung Vce als eine Spannung des Kollektors C bezogen auf den Emitter E definiert, die erste Gate-Spannung Vg1 ist als eine Spannung des ersten Gates G1 bezogen auf den Emitter E definiert, und die zweite Gate-Spannung Vg2 ist als eine Spannung des zweiten Gates G2 bezogen auf den Kollektor C definiert.
  • Eine Treibersteuerschaltung 300 erzeugt die erste Gate-Spannung Vg1 und die zweite Gate-Spannung Vg2, so dass die Halbleitervorrichtung 200 einen Ein-Betrieb und einen Aus-Betrieb im Ansprechen auf ein Ein-Aus-Steuersignal Sigbt ausführt. Die erste Gate-Spannung Vg1 und die zweite Gate-Spannung Vg2 werden, wie in den 3 und 4 gezeigt, jeweils in die Gate-Pads 59 und 62 eingespeist. Die Treibersteuerschaltung 300 kann in Form einer bekannten analogen oder digitalen Schaltung ausgestaltet sein. Insbesondere in den letzten Jahren kann eine Gate-Spannung durch Übernahme eines digitalen Systems fein gesteuert werden.
  • Ein intelligentes Leistungsmodul (IPM) kann auch durch eine integrierte Struktur aus der Treibersteuerschaltung 300 und der Halbleitervorrichtung 200 realisiert werden. Ein detektierter Wert eines Kollektor-Stroms Ic der Halbleitervorrichtung 200 kann zum Schutz vor einem Überstrom in die Treibersteuerschaltung 300 eingespeist werden. Der Kollektor-Strom Ic kann mittels eines Stromerfassungswiderstandes oder einer Rogowskispule zwischen der Emitter-Elektrode 50 und der Kollektor-Elektrode 51 detektiert werden.
  • Die Halbleitervorrichtung gemäß der vorliegenden Erfindung kann durch eine einzelne Halbleitervorrichtung 200 (IGBT) alleine oder durch eine Kombination aus der Halbleitervorrichtung 200 (IGBT) und der Treibersteuerschaltung 300 realisiert werden. Im letzteren Fall können die Halbleitervorrichtung 200 (IGBT) und die Treibersteuerschaltung 300 miteinander integriert oder separat voneinander sein.
  • In der vorliegenden Erfindung wird die Halbleitervorrichtung 200 wie oben beschrieben grundsätzlich ein- und ausgeschaltet, indem der Emitter E auf Masse liegt und der Kollektor C mit einer Energieversorgungsspannung (Vce > 0) versorgt wird. Der Kollektor-Strom Ic repräsentiert einen Strom, der zwischen dem Kollektor C und dem Emitter E mit einer Flussrichtung vom Kollektor C zum Emitter E erzeugt wird, welche als eine positive Richtung definiert ist.
  • 7 zeigt eine Querschnittsansicht eines Zellmodells eines zu simulierenden IGBT der Doppel-Gate-Struktur.
  • Bezugnehmend auf 7 korrespondiert Y = 0 auf einer Y-Achse mit einer Fläche mit Kontakt zur Emitter-Elektrode 50 auf der ersten Hauptfläche der Halbleitervorrichtung 200, und Y = Ymax korrespondiert mit einer Fläche mit Kontakt zur Kollektor-Elektrode 51 auf der zweiten Hauptfläche der Halbleitervorrichtung 200. In der vorliegenden Simulation wird ein Zustand von Ymax = 120 (µm) festgelegt und eine Spannungssperrfähigkeit der Halbleitervorrichtung 200 der 1200 (V) Klasse wird angenommen.
  • Die Querschnittsansicht des in 7 gezeigten Zellmodells ist ähnlich der Struktur in der Querschnittsansicht in 5, und 8 zeigt eine vergrößerte Ansicht einer Region, welche von einer gestrichelten Linie auf der ersten Hauptflächenseite in 7 umgeben ist. 9 zeigt eine vergrößerte Ansicht einer Region, die durch eine gestrichelte Linie auf der zweiten Hauptflächenseite in 7 umgeben ist.
  • Bezugnehmend auf 8 ist der n-Emitter 43, wie mit Bezug zu 5 beschrieben, selektiv in der oberen Fläche (auf der ersten Hauptflächenseite) der p-Basis 42 vorgesehen, welche auf der ersten Hauptfläche der n-Basis 41 ausgebildet ist. Die erste Gate-Kanal-Region 56 ist zwischen dem n-Emitter 43 und der n-Basis 41 ausgebildet. Wie oben beschrieben, wird ein Kanal in der normal-aus Gate-Kanal-Region 56 ausgebildet, wenn ein Spannungs-Positiv bezüglich der Emitter-Elektrode 50 an der ersten Gate-Elektrode 48 anliegt, welche im Graben 46 vorgesehen ist.
  • Bezugnehmend auf 9 ist der n-Kollektor 52 selektiv in der Fläche (auf der zweiten Hauptflächenseite) des p-Kollektors 44 angeordnet, welcher in der zweiten Hauptfläche der n-Basis 41 angeordnet ist. Der p-Kollektor 44 und der n-Kollektor 52 stehen in Kontakt mit der Kollektor-Elektrode 51. Die zweite Gate-Kanal-Region 53 in der Nähe der zweiten Gate-Elektrode 54 ist in einem Abschnitt vorgesehen, welcher die n-Basis 41 und den n-Kollektor 52 verbindet. Wie oben beschrieben, ist ein Kanal zwischen der n-Basis 41 und dem n-Kollektor 52 in der normal-ein zweiten Gate-Kanal-Region 53 nicht ausgebildet, wenn ein Spannungs-Negativ bezüglich der Kollektor-Elektrode 51 an der zweiten Gate-Elektrode 54 anliegt.
  • 10 zeigt ein Diagramm einer Verteilung einer Störstellendichte in einer Region in 9, welche wenigstens eine der Simulationsbedingungen repräsentiert. 10 zeigt die Linien P1 bis P4, die jeweils Verteilungen von Störstellendichten entlang der Y-Achse in Abschnitten zeigen, welche jeweils mit A-A, B-B, C-C, und D-D in 9 gezeigt sind.
  • Bezugnehmen auf 10 entspricht ein Tiefenmaß des p-Kollektors 44 von der Fläche der zweiten Hauptfläche (Y = Ymax) ungefähr 3 (µm), ein Tiefenmaß des n-Kollektors 52 von der Fläche der zweiten Hauptfläche entspricht ungefähr 0,4 (µm), und ein Tiefenmaß der zweiten Gate-Kanal-Region 53 von der Fläche der zweiten Hauptfläche entspricht ungefähr 0,1 (µm).
  • Eine Störstellendichte in der zweiten Gate-Kanal-Region 53 liegt bei ungefähr 3×1017 (Atomen/cm3).
  • In der vorstehenden Struktur beginnt die normal-ein zweite Gate-Kanal-Region 53 Stromunterbrechungseigenschaften aufzuweisen, wenn die zweite Gate-Spannung Vg2 über der Kollektor-Elektrode 51 und der zweiten Gate-Elektrode 54 auf ungefähr -4 (V) bis -5 (V) gesetzt wird, und wenn ein Absolutwert der negativen Spannung weiter erhöht wird, werden der n-Kollektor 52 und die n-Basis 41 elektrisch voneinander getrennt.
  • 11A bis 11D zeigen Simulationsergebnisse von Strom- und Spannungscharakteristiken (was als I-V-Kurve bezeichnet wird) der Halbleitervorrichtung gemäß der ersten Ausführungsform unter Verwendung des Zellmodells des IGBT der Doppel-Gate-Struktur, welches mit Bezug zu den 7 bis 10 beschrieben ist.
  • Die 11A bis 11D zeigen jeweils eine I-V-Kurve bei einer Elementtemperatur T = 25 (°C) und einer Elementtemperatur von 150 (°C) für jede Kombination aus der ersten Gate-Spannung Vg1 und der zweiten Gate-Spannung Vg2. Die Abszisse jeder I-V-Kurve repräsentiert eine Kollektor-Spannung Vce (V) und die Ordinate repräsentiert eine Kollektor-Stromdichte Jce (A/cm2). Die Bedingung von T = 25 (°C) geht von einer Raumtemperatur aus und die Bedingung von T = 150 (°C) geht von einer hohen Temperatur aufgrund einer Wärmeerzeugung durch das Element aus.
  • 11A zeigt I-V-Charakteristiken, wenn eine Bedingung Vg1 = Vg2 = 0 (V) erfüllt ist, das heißt, wenn das normal-aus erste Gate aus ist und das normal-ein zweite Gate ein ist. In diesem Fall ist die Halbleitervorrichtung 200 in einem Spannungssperrzustand (Ic = 0) in einer Region, in der die Bedingung Vce > 0 erfüllt ist. In der Region in der die Bedingung Vce < 0 erfüllt ist, wird andererseits ein Sperrstrom (Ice < 0) in einer Richtung von der Emitter-Elektrode 50 zur Kollektor-Elektrode 51 erzeugt.
  • 11B zeigt I-V-Charakteristiken, wenn eine Bedingung Vg1 = 15 (V) und Vg2 = 0 (V) erfüllt ist, das heißt, wenn sowohl das normal-aus erste Gate, als auch das normal-ein zweite Gate eingeschaltet sind.
  • Erneut bezugnehmend auf 5 wird in der ersten Gate-Kanal-Region 56 durch das Anlegen einer vordefinierten positiven Spannung (15 (V)) über die Emitter-Elektrode 50 und die erste Gate-Elektrode 48 ein Kanal ausgebildet. Das normal-aus erste Gate wird eingeschaltet. Somit werden Elektronen in die n-Basis 41 von der Emitter-Elektrode 50 durch den n-Emitter 43 und die erste Gate-Kanal-Region 56 injiziert. Da die injizierten Elektronen ein Potential der n-Basis 41 verringern, ist der J1-Übergang, welcher durch den p-Kollektor 44 und die n-Basis 41 ausgebildet ist, vorwärts vorgespannt und somit werden Löcher von der Kollektor-Elektrode 51 durch den p-Kollektor 44 in die Basis 41 injiziert.
  • Infolgedessen wird ein elektrischer Widerstand der n-Basis 41 signifikant verringert, aufgrund eines Leitfähigkeitsmodulationseffektes, welcher durch die Erhöhung der Dichte der Elektronen und der Dichte der Löcher in der n-Basis 41 erhalten wird. In der Region, in der die Bedingung Vce > 0 erfüllt ist, befindet sich die Halbleitervorrichtung 200 somit in dem Ein-Zustand, in dem ein hoher Kollektor-Strom von der Kollektor-Elektrode 51 zur Emitter-Elektrode 50 fließt, obwohl die Kollektor-Spannung Vce gering ist. In der Region, in der die Bedingung Vce < 0 erfüllt ist, fließt andererseits im Wesentlichen kein Kollektor-Strom, aber ein geringer Sperrstrom fließt durch den ersten n-Kanal und den zweiten n-Kanal in einer Richtung von der Emitter-Elektrode 50 zur Kollektor-Elektrode 51.
  • Obwohl die Kollektor-Spannung Vce zu dem Zeitpunkt, zu dem der Kollektor-Strom fließt, idealerweise Null ist, ist die Kollektor-Spannung tatsächlich eine positive Spannung, die vergleichbar ist mit dem, was als Ein-Spannung aufgrund eines Spannungsabfalls im IGBT (hauptsächlich n-Basis 41) bezeichnet wird.
  • 11C zeigt I-V-Charakteristiken, wenn eine Bedingung Vg1 = 0 (V) und Vg2 = -15 (V) erfüllt ist, das heißt, wenn sowohl das normal-aus erste Gate, als auch das normal-ein zweite Gate aus sind. In diesem Fall befindet sich die Halbleitervorrichtung 200 vollständig im Spannungssperrzustand (Ic = 0) in der gesamten Region, in welcher die Bedingung Vce > 0 erfüllt ist und in der gesamten Region, in welcher die Bedingung Vce < 0 erfüllt ist.
  • 11D zeigt I-V-Charakteristiken, wenn eine Bedingung Vg1 = 15 (V) und Vg2 = -15 (V) erfüllt ist, das heißt, wenn das normal-aus erste Gate eingeschaltet ist, während das normal-ein zweite Gate ausgeschaltet ist.
  • Bezugnehmend auf 5 werden, wenn eine vorgegebene negative Spannung (-15 (V)) über der Kollektor-Elektrode 51 und der zweiten Gate-Elektrode 54 anliegt, der n-Kollektor 52 und die n-Basis 41 durch eine n-Region voneinander getrennt, welche zu einer Region mit einem hohen Widerstand aufgrund deren Verarmung in der zweiten Gate-Kanal-Region 53 wird, welche den n-Kollektor 52 und die n-Basis 41 leitend zueinander macht oder durch die umgekehrte Vorspannungs-Charakteristik eines pn-Übergangs, welcher durch Inversion zum p-Typ ausgebildet wird. Und zwar wird das normal-ein zweite Gate ausgeschaltet.
  • Infolge einer solchen Unterbrechung kann der J1-Übergang, welcher durch den p-Kollektor 44 und die n-Basis 41 ausgebildet ist, mit einer niedrigen Vce vorwärts vorgespannt werden. Anschließend nimmt eine Injektion von Löchern vom p-Kollektor 44 in die n-Basis 41 zu, so dass eine Dichte der Löcher in der n-Basis 41 zunimmt. Durch das Anlegen einer vorgegebenen negativen Spannung (-15 (V)) über die Kollektor-Elektrode 51 und die zweite Gate-Elektrode 54, wird ein positives Potential in einem Abschnitt im p-Kollektor 44 in der Nähe der Kollektor-Elektrode 51 höher. Die Effizienz beim Injizieren von Löchern in die n-Basis 41 wird weiter verbessert, so dass ein elektrischer Widerstand der n-Basis 41 weiter verringert wird.
  • Erneut bezugnehmend auf 11D wird in 11D, sowie in 11B als Ergebnis des Einschaltens des ersten Gates in der Region, in welcher die Bedingung Vce > 0 erfüllt ist, ein Ein-Zustand, in welchem ein hoher Kollektor-Strom von der Kollektor-Elektrode 51 zur Emitter-Elektrode 50 fließt, hergestellt, obwohl die Kollektor-Spannung Vce niedrig ist. Mit einer Auswirkung einer weiteren Verringerung des elektrischen Widerstandes der n-Basis 41 durch das oben beschriebene Ausschalten des zweiten Gates durch das Setzen von Vg2 auf Vg2 = -15 (V), kann eine Ein-Spannung jedoch niedriger sein, als in 11B. Es versteht sich weiter, dass ein Sperrstrom im Vergleich mit 11B auch in der Region unterdrückt werden kann, in welcher die Bedingung Vce < 0 erfüllt ist.
  • Aus dem Vergleich zwischen den 11B und 11D geht hervor, dass die Halbleitervorrichtung bei einem geringen Strom einen MOSFET-Betrieb ausführt, wenn, wie in 11B keine negative Spannung an der zweiten Gate-Elektrode 54 anliegt beim Ausführen eines Ein-Betriebs der Halbleitervorrichtung 200 durch Anlegen einer positiven Spannung (15 (V)) an die erste Gate-Elektrode 48. Wenn die Kollektor-Spannung Vce zunimmt, führt die Halbleitervorrichtung jedoch einen Übergang zur Ausführung eines IGBT-Betriebs aus. Anschließend kann ein Phänomen (welches Snapback-Phänomen genannt wird), bei welchem die Kollektor-Spannung Vce vorübergehend signifikant verringert wird, auftreten. Im Simulationsergebnis in 11B tritt das Snapback-Phänomen bei einer Raumtemperatur (T = 25 (°C)) ebenfalls erkennbar auf. Es versteht sich andererseits, dass das Snapback-Phänomen durch das Anlegen einer negativen Spannung (Vg2 = -15 (V)) an die zweite Gate-Elektrode 54, beim Ausführen des wie in 11D gezeigten Ein-Betriebs, durch die Halbleitervorrichtung 200, unterdrückt werden kann.
  • (Grundlegende Schaltsteuerung)
  • Eine grundlegende Einschalt- und Ausschaltsteuerung, das heißt, eine Schaltsteuerung der Halbleitervorrichtung 200 gemäß der ersten Ausführungsform wird nun beschrieben.
  • 12 zeigt ein Betriebssignalverlaufsdiagramm, wenn die Halbleitervorrichtung 200 eingeschaltet wird. Der Einschaltvorgang korrespondiert mit dem „ersten Schaltvorgang“.
  • Bezugnehmend auf 12 wird die Halbleitervorrichtung 200, unter der Bedingung Vce > 0, durch das wie in 11A gezeigte Setzen des Zustandes Vg1 = Vg2 = 0, ausgeschaltet.
  • Während des Aus-Zustandes ist die Kollektor-Spannung Vce vergleichbar mit einer Energieversorgungsspannung, welche mit dem Kollektor C in 6 verbunden ist, und der Kollektor-Strom Ic ist idealerweise Null. Tatsächlich fließt jedoch ein Leckstrom (Ic = Ileak).
  • Wie mit Bezug zu den 11C und 11D beschrieben, kann eine bezüglich der Emitter-Elektrode 50 positive Spannung (Vg1 = a (V)) an der ersten Gate-Elektrode 48 anliegen. Wie mit Bezug zu 11D beschrieben, kann das Snapback-Phänomen unterdrückt werden, indem eine Spannung (Vg2 = -β (V)), welche bezüglich der Kollektor-Elektrode 51 negativ ist, an die zweite Gate-Elektrode 54 angelegt wird.
  • Es wird befürchtet, dass das oben beschriebene Snapback-Phänomen zu einem uneinheitlichen Strom führt, insbesondere, wenn eine Mehrzahl parallel verbundener IGBTs verwendet wird. Wie in 12 gezeigt, wird daher eine negative Spannung an die zweite Gate-Elektrode 54 angelegt, das heißt, die zweite Gate-Spannung Vg2 wird von 0 (V) auf -β (V) geändert, gleichzeitig oder vor dem Zeitpunkt des Anlegens einer positiven Spannung an die erste Gate-Elektrode 48, das heißt, dem Zeitpunkt der Änderung der ersten Gate-Spannung Vg1 von 0 (V) auf a (V).
  • Indem solch eine zweite Gate-Spannung Vg2 zum Nichtausbilden eines Kanals in der zweiten Gate-Kanal-Region 53 gleichzeitig mit oder unmittelbar vor dem Erzeugen der ersten Gate-Spannung Vg1 zum Ausbilden eines Kanals in der ersten Gate-Kanal-Region 56 erzeugt wird, kann die Stabilität von Operationen der Halbleitervorrichtung 200 zum Zeitpunkt des Einschaltens erhöht werden.
  • 13 zeigt ein Betriebssignalverlaufsdiagramm, wenn die Halbleitervorrichtung 200 ausgeschaltet wird. Der Ausschaltvorgang korrespondiert mit dem „zweiten Schaltvorgang“.
  • Bezugnehmend auf 13 kann die Halbleitervorrichtung 200 unter der Bedingung Vce > 0 durch das Setzen des in 11A gezeigten Zustandes Vg1 = Vg2 = 0, ausgeschaltet werden. Zum Ausschaltzeitpunkt ändert sich die erste Gate-Spannung Vg1 durch das Beenden des Anlegens einer positiven Spannung an die erste Gate-Elektrode 48 zum Ausschalten des normal-aus Gates von a (V) zu 0 (V).
  • Erneut bezugnehmend auf 5 kehrt die erste Gate-Kanal-Region 56 in der p-Basis 42 deren Leitfähigkeitstyp während des Anliegens einer positiven Spannung zum n-Typ invertiert wurde, zum p-Typ zurück, wenn die Bedingung der ersten Gate-Spannung Vg1 = 0 (V) erfüllt ist, so dass die Injektion von Elektronen von der Emitter-Elektrode 50 in die n-Basis 41 beendet wird. Das Injizieren von Löchern vom p-Kollektor 44 in die n-Basis 41 wird somit ebenfalls beendet. Danach werden die in der n-Basis 41 überschüssig angesammelten Löcher durch Rekombination mit Elektronen oder durch Emission aus der Emitter-Elektrode 50 vom p-Emitter 45 durch die p-Basis 42 reduziert.
  • Wenn das normal-ein zweite Gate zeitgleich mit solch einem Ausschalten des ersten Gates eingeschaltet wird, verarmt die zweite Gate-Kanal-Region 53 oder kehrt vom Zustand der Inversion zum p-Typ zum n-Typ zurück, so dass die zweite Gate-Kanal-Region 53 eine elektrische Leitungsfunktion als n-Typ Halbleiter wiederherstellt. Der n-Kollektor 52 und die n-Basis 41 werden somit leitend gemacht, und die Injektion von Löchern vom J1-Übergang, welcher durch den p-Kollektor 44 und die n-Basis 41 ausgebildet ist, in die n-Basis 41, kann unterdrückt werden. Da die in der n-Basis 41 angesammelten Elektronen unmittelbar durch die zweite Gate-Kanal-Region 53 und den n-Kollektor 52 zur Kollektor-Elektrode 51 emittiert werden, wird das Verschwinden von überschüssigen Elektronen, die in der n-Basis 41 angesammelt sind ebenfalls beschleunigt.
  • Daher kann in der n-Basis 41 eine Schaltzeitdauer, welche zum Ausschalten benötigt wird, durch die unmittelbare Emission überschüssiger Elektronen durch die zweite Gate-Kanal-Region 53, mit einer höheren Rate als in der Rekombination (Kombination zwischen überschüssigen Elektronen und überschüssigen Löchern) in Abhängigkeit einer Lebensdauer von Minoritätsladungsträgern verkürzt werden. Infolgedessen kann ein Schaltverlust zum Zeitpunkt des Ausschaltens ebenfalls unterdrückt werden.
  • Durch die sofortige Emission überschüssiger Ladungen, die in der n-Basis 41 angesammelt sind, wird die Spannungssperrfunktion (Sperren der umgekehrten Vorspannung) durch den J2-Übergang, welcher durch die n-Basis 41 und die p-Basis 42 ausgebildet ist, ebenfalls sofort wiederhergestellt. Als Ergebnis der sofortigen Verarmung der Umgebung des J2-Übergangs werden eine Zeitdauer zum Verringern des Kollektor-Stroms Ic (das heißt, eine Zunahme von dl/dt) und eine Zeitdauer zum Erhöhen einer Kollektor-Spannung Vce (Zunahme von dV/dt) ebenfalls verkürzt. Daher kann die erforderliche Zeit zum Ausschalten in dieser Hinsicht ebenfalls verkürzt werden.
  • Erneut bezugnehmend auf 13 wird, wenn die Halbleitervorrichtung 200 ausgeschaltet wird, die normal-ein zweite Gate-Spannung eingeschaltet durch Ändern einer negativen Spannung (-β (V)), welche über der Kollektor-Elektrode 51 und der zweiten Gate-Elektrode 54 anliegt, zu 0 (V), gleichzeitig mit oder vor dem Ausschalten des ersten Gates an welchem die erste Gate-Spannung Vg1 von a (V) zu 0 (V) geändert wird.
  • Durch ein solches Beenden des Erzeugens der zweiten Gate-Spannung Vg2 zum Nichtausbilden eines Kanals in der zweiten Gate-Kanal-Region 53, gleichzeitig mit, oder unmittelbar vor dem Erzeugen der ersten Gate-Spannung Vg1 zum Ausbilden eines Kanals in der ersten Gate-Kanal-Region 56, zum Verkürzen einer oben beschriebenen erforderlichen Schaltzeitdauer zum Ausschalten, kann ein Schaltverlust zum Zeitpunkt des Ausschaltens unterdrückt werden.
  • 14 zeigt ein Diagramm, welches Strom- und Spannungscharakteristiken zu einem Zeitpunkt veranschaulicht, zu dem die Halbleitervorrichtung 200 in Übereinstimmung mit den 12 und 13 ein- und ausgeschaltet wird.
  • Bezugnehmend auf 14 korrespondiert eine charakteristische Linie T1 mit einem Simulationsergebnis von Strom- und Spannungscharakteristiken (eine I-V-Kurve), wenn die Halbleitervorrichtung 200 entsprechend den 12 und 13 unter Verwendung der Modelle in den 7 bis 10 ein- und ausgeschaltet wird, das heißt, wenn die Halbleitervorrichtung 200 durch das Anlegen einer negativen Spannung an die zweite Gate-Elektrode 54 eingeschaltet wird.
  • Eine charakteristische Linie T2 korrespondiert mit einem Simulationsergebnis von Strom-Spannungscharakteristiken (eine I-V-Kurve), wenn die Halbleitervorrichtung 200 eingeschaltet wird, während keine negative Spannung (Vg2 = 0) an der zweiten Gate-Elektrode 54 anliegt (das heißt, der Zustand in 11B) durch Verwendung der Modelle in den 7 bis 10.
  • Eine charakteristische Linie T0 zeigt Strom- und Spannungscharakteristiken (eine I-V-Kurve) eines allgemeinen IGBT der Einzel-Gate-Struktur in welchem keine zweite Gate-Elektrode auf der zweiten Hauptflächenseite (die Seite der Kollektor-Elektrode) angeordnet ist. Die charakteristische Linie T0 wird durch das Simulieren einer solchen Struktur erhalten, in welcher der p-Kollektor 44 die gesamte Fläche der Kollektor-Elektrode 51 auf der zweiten Hauptflächenseite in den Modellen in den 7 bis 10 überdeckt.
  • Basierend auf einem Vergleich zwischen den charakteristischen Linien T1 und T2 kann durch das Einschalten der Halbleitervorrichtung 200 durch das Anlegen einer negativen Spannung an die zweite Gate-Elektrode 54, wie auch im Vergleich zwischen den 11B und 11 D beschrieben, während der Kollektor-Strom Ic fließt, eine Ein-Spannung, welche der Kollektor-Spannung Vce entspricht, verringert werden und das Snapback-Phänomen kann ebenfalls unterdrückt werden.
  • Basierend auf dem Vergleich zwischen den charakteristischen Linien T0 und T1 in einer Region, in welcher eine Bedingung Jce = 100 (A/cm2) oder höher erfüllt ist, kann erwartet werden, dass die Halbleitervorrichtung 200, welche durch Anlegen einer negativen Spannung an die zweite Gate-Elektrode 54 einen Ein-Betrieb ausführt, über eine geringere Ein-Spannung als der konventionelle IGBT der Einzel-Gate-Struktur verfügt. Die Halbleitervorrichtung 200 der Doppel-Gate-Struktur gemäß der ersten Ausführungsform kann einen reduzierten Leitungsverlust erzielen, wenn ein hoher Strom fließt.
  • In den 12 und 13 wird Ein und Aus der Halbleitervorrichtung 200 durch eine Kombination aus dem Anlegen und dem Beenden des Anlegens der positiven Spannung a (V) an die erste Gate-Elektrode 48 und das Anlegen und das Beenden des Anlegens der negativen Spannung -β (V) an die zweite Gate-Elektrode 54 gesteuert. Durch das zueinander identische Setzen von Absolutwerten der positiven Spannung und der negativen Spannung (das heißt, a = β), kann daher ein Aufbau der Treibersteuerschaltung 300 (6), welche die erste Gate-Spannung Vg1 und die zweite Gate-Spannung Vg2 erzeugt, vereinfacht werden.
  • Die Halbleitervorrichtung 200 kann durch einen elektrisch leitenden Pfad von der Kollektor-Elektrode 51 durch den J1-Übergang, welcher durch den p-Kollektor 44 und die n-Basis 41 ausgebildet ist, im Ein-Zustand gehalten werden, selbst wenn das Anlegen der negativen Spannung (-β (V)) an die zweite Gate-Elektrode 54 nach dem Einschalten in Übereinstimmung mit dem Betriebssignalverlauf in 12 beendet wird.
  • Wenn die zweite Gate-Spannung Vg2 während der Ein-Betriebsphase der Halbleitervorrichtung 200, wie mit Bezug zu 14 beschrieben, bei -β (V) gehalten wird, kann jedoch ein Leistungsverlust aufgrund einer Verringerung der Ein-Spannung unterbunden werden. Wenn die Bedingung Vg2 = -β (V) auf der anderen Seite, wie im Vergleich mit dem Beispiel aufrechterhalten wird, in welchem der Zustand Vg2 = 0 (V) gesetzt wird, bestehen Bedenken bezüglich einer Zunahme eines Energieverbrauchs in der Treibersteuerschaltung 300 (6). Daher kann eine Gate-Spannung während der Ein-Betriebsphase der Halbleitervorrichtung 200 ebenfalls wie in 15 gesteuert werden.
  • Bezugnehmend auf 15 können während der Ein-Betriebsphase der Halbleitervorrichtung 200, in welcher die Bedingung der ersten Gate-Spannung Vg1 = a (V) erfüllt ist, das heißt, während einer Phase, in welcher der Kollektor-Strom Ic erzeugt wird, sowohl eine Phase in welcher die Bedingung Vg2 = 0 (V) erfüllt ist, als auch eine Phase in welcher eine Bedingung Vg2 = -β (V) erfüllt ist, für die zweite Gate-Spannung Vg2 bereitgestellt werden, welche an der zweiten Gate-Elektrode 54 anliegt.
  • Da die Kollektor-Spannung Vce (das heißt, eine Spannung Von) während einer Phase Tg, in welcher Vg2 zu Vg2 = -β (V) gesteuert wird, niedriger ist, als die Kollektor-Spannung während einer Phase, in welcher die Bedingung Vg2 = 0 (V) erfüllt ist, kann ein Leistungsverlust (Leitungsverlust), welcher in der Halbleitervorrichtung 200 (IGBT) aufgrund des Fließens des Kollektor-Stroms Ic erzeugt wird, unterdrückt werden. Durch das Bereitstellen einer Phase Tg in welcher die Bedingung Vg2 = -β (V) in einem Teil der Betriebsphase der Halbleitervorrichtung 200 erfüllt ist, kann ein Energieverbrauch in der Treibersteuerschaltung 300 (6), welche die zweite Gate-Spannung Vg2 bereitstellt, unterdrückt werden.
  • Insbesondere können durch das Bereitstellen einer Phase Tg in Übereinstimmung mit einer Phase, in welcher der Kollektor-Strom Ic hoch ist, der Leitungsverlust im IGBT und der Energieverbrauch in der Treibersteuerschaltung 300 ebenfalls wirksam verringert werden. Zum Beispiel kann die Treibersteuerschaltung 300 eingerichtet sein, Vg2 zu Vg2 = -β (V) während einer Phase zu steuern, in welcher der Kollektor-Strom Ic höher ist, als der Referenzwert und Vg2 zu Vg2 = 0 (V) während einer Phase zu steuern, in welcher der Kollektor-Strom gleich oder geringer ist, als der Referenzwert in Übereinstimmung mit einem detektierten Wert (6) des in die Treibersteuerschaltung 300 eingespeisten Kollektor-Stroms Ic, während der Ein-Betriebsphase der Halbleitervorrichtung 200.
  • Die Steuerung zur Unterdrückung eines Leckstroms während der Aus-Betriebsphase der Halbleitervorrichtung 200 wird nun beschrieben.
  • Erneut bezugnehmend auf 5, bildet die Halbleitervorrichtung 200 einen Spannungssperrzustand (Aus-Zustand) durch die Verarmungsschicht aus, welche um den J2-Übergang ausgebildet ist, der durch die n-Basis 41 und die p-Basis 42 ausgebildet ist, welcher eine Spannung hält, während eine Spannung, die höher als eine Spannung der Emitter-Elektrode 50 ist, an der Kollektor-Elektrode 51 (Vce > 0) anliegt.
  • Wenn ein Strom (Leckstrom Ileak in den 13 und 14) zwischen der Kollektor-Elektrode 51 und der Emitter-Elektrode durch einen Leckstrom am J2-Übergang während des Aus-Betriebs durch die Halbleitervorrichtung 200 erzeugt wird, wird ein Leistungsverlust produziert. Daher ist eine Unterdrückung des Leckstroms wichtig.
  • Eine Zunahme des Unterschieds der Störstellendichte im J2-Übergang (das heißt, ein Unterschied in der Störstellendichte zwischen der n-Basis 41 und der p-Basis 42) hat eine höhere Barriere für ein Übergangspotential zur Folge, und demzufolge wird ein Leckstrom im J2-Übergang verringert. Da der Leckstrom im J2-Übergang als ein Basis-Strom eines pnp-Transistors fungiert, welcher durch den p-Kollektor 44, die n-Basis 41, und die p-Basis 42 realisiert ist, wird der Kollektor-Strom des pnp-Transistors verstärkt. Der Kollektor-Strom wird eine Hauptkomponente des Leckstroms Ileak.
  • Um den Leckstrom Ileak zu verringern, ist es daher wirkungsvoll, einen Leckstrom im J2-Übergang durch Erhöhen einer Störstellendichte in der p-Basis 42 zu unterdrücken, indem ein Spannungs-Negativ bezüglich der Emitter-Elektrode 50 an die erste Gate-Elektrode 48 angelegt wird. Es ist darüber hinaus ebenfalls wirkungsvoll, den Leckstrom Ileak zu verringern, um einen Verstärkungsfaktor des oben beschriebenen pnp-Transistors durch das Verringern des elektrischen Widerstandes der zweiten Gate-Kanal-Region 53 zu verringern, welche parallel zum J1-Übergang angeordnet ist, der durch den p-Kollektor 44 und die n-Basis 41 ausgebildet ist, indem ein Spannungs-Positiv bezüglich der Kollektor-Elektrode 51 zur zweiten Gate-Elektrode 54 angelegt wird.
  • 16 zeigt ein Betriebssignalverlaufsdiagramm, welches eine Gate-Spannungssteuerung zur Unterdrückung eines Leckstroms während der Aus-Betriebsphase der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
  • Bezugnehmend auf 16 können während der Aus-Betriebsphase der Halbleitervorrichtung 200, in welcher eine Bedingung der ersten Gate-Spannung Vg1 = 0 (V) erfüllt ist, sowohl eine Phase, in der die Bedingung Vg2 = 0 (V) erfüllt ist, als auch eine Phase, in der die Bedingung Vg2 = a (V) erfüllt ist, für die zweite Gate-Spannung Vg2 bereitgestellt werden, welche an der zweiten Gate-Elektrode 54 anliegt. Für die zweite Gate-Spannung Vg2 werden sowohl eine Phase, in welcher eine Spannung (Vg2 = a (V)) mit einer umgekehrten Polarität wie eine Spannung (Vg2 = -β (V)) zum Nichtausbilden eines Kanals in der zweiten Gate-Kanal-Region 53 erzeugt wird, als auch eine Phase, in welcher eine Spannung mit gleicher Höhe wie eine Spannung der Kollektor-Elektrode 51 (Vg2 = 0 (V)) erzeugt, bereitgestellt.
  • Während einer Phase Tx, in welcher Vg2 zu Vg2 = a (V) gesteuert wird, ist die Kollektor-Spannung Vce (das heißt, der Leckstrom Ileak) niedriger, als die Kollektor-Spannung während einer Phase, in der die Bedingung Vg2 = 0 (V) erfüllt ist. Daher kann ein in der Halbleitervorrichtung 200 erzeugter Leistungsverlust aufgrund eines Leckstroms unterbunden werden.
  • Insbesondere um eine Standby-Leistung in einer Apparatur zu unterdrücken, auf welche die Halbleitervorrichtung 200 angewendet wird, kann ein Standby-Modus während einer Ausschaltphase der Vorrichtung angewendet werden. Zum Beispiel kann die Treibersteuerschaltung 300 eingerichtet sein, eine Phase Tx bereitzustellen, in welcher die Bedingung Vg2 = a (V) in Übereinstimmung mit einer Phase der Anwendung des Standby-Modus' erfüllt ist, indem ein im Zusammenhang mit der Treibersteuerschaltung 300 (6) eingesetztes Signal eingespeist wird, welches den Standby-Modus anzeigt.
  • Modifikation der ersten Ausführungsform.
  • In einer Modifikation der ersten Ausführungsform wird eine Gate-Spannungssteuerung zur Unterdrückung einer Strom- und Spannungsschwankung zu einem Zeitpunkt des Ein- und Ausschaltens der Halbleitervorrichtung 200 weiter beschrieben.
  • Ein Simulationsergebnis eines Betriebs zu dem Zeitpunkt, zu dem die Halbleitervorrichtung 200 einen Strom ein- und ausschaltet, welcher eine Drossellast passiert, wird initial unter Verwendung eines Modells, ähnlich jenem in den 7 bis 10 in der ersten Ausführungsform beschrieben.
  • Die 18 bis 27 zeigen simulierte Signalverläufe eines Schaltvorgangs, wenn ein Strom bei 100 (A) in Übereinstimmung mit 13 ausgeschaltet wird, indem die Halbleitervorrichtung 200 (IGBT) der Doppel-Gate-Struktur gemäß der ersten Ausführungsform mit einer induktiven Last und einer DC-Energieversorgung von 600 (V) verbunden wird. Wenn die Halbleitervorrichtung 200 ausgeschaltet wird, wird die erste Gate-Spannung Vg1 von a (V) zu 0 (V) geändert und die zweite Gate-Spannung Vg2 wird von -β (V) zu 0 (V) geändert.
  • Die 18 bis 27 zeigen Simulationsergebnisse mit einem unterschiedlichen Zeitpunkt einer Änderung der Elementtemperatur (Übergangstemperatur) T, wobei die erste Gate-Spannung Vg1 und die zweite Gate-Spannung Vg2 verändert werden. 17 zeigt eine Liste von Simulationsbedingungen in den 18 bis 27. Die 18 bis 27 zeigen jeweils mittels einer durchgezogenen Linie einen simulierten Signalverlauf eines Kollektor-Stroms Ic und einer Kollektor-Spannung Vce, wenn die Halbleitervorrichtung 200 gemäß der ersten Ausführungsform ausgeschaltet wird. Zum Vergleich ist ein Signalverlauf eines Kollektor-Stroms Ic und einer Kollektor-Spannung Vce zum Zeitpunkt des Ausschaltens des allgemeinen IGBT der Einzel-Gate-Struktur, wie in 14 simuliert, mittels einer gestrichelten Linie gezeigt.
  • Die 18 bis 22 zeigen simulierte Signalverläufe unter der Bedingung T = 25 °C. Unter der Bedingung T = 25 °C ändert sich eine Höhe einer Stoßspannung (Ausschaltstoß) in Abhängigkeit eines Zeitpunkts der Änderung der ersten Gate-Spannung Vg1 und der zweiten Gate-Spannung Vg2.
  • 18 zeigt einen simulierten Signalverlauf zu dem Zeitpunkt, zu dem der Zeitpunkt der Änderung der ersten Gate-Spannung Vg1 und der Zeitpunkt der Änderung der zweiten Gate-Spannung Vg2 identisch sind. In 18 wird Vsg auf ungefähr 400 (V) gesetzt.
  • 19 zeigt einen simulierten Signalverlauf zu dem Zeitpunkt, zu dem sich die zweite Gate-Spannung Vg2 mit einer Verzögerung von 3 (µs) nach dem Zeitpunkt der Änderung in der ersten Gate-Spannung Vg1 ändert, das heißt, wenn die Verzögerungszeit 3 (µs) entspricht. In 19 wird Vsg auf ungefähr 250 (V) gesetzt.
  • 20 zeigt einen simulierten Signalverlauf zu dem Zeitpunkt, zu dem sich die zweite Gate-Spannung Vg2 mit einer Verzögerung von 1 (µs) nach dem Zeitpunkt der Änderung in der ersten Gate-Spannung Vg1 ändert, das heißt, wenn die Verzögerungszeit 1 (µs) entspricht. In 20 wird Vsg auf ungefähr 300 (V) gesetzt.
  • 21 zeigt einen simulierten Signalverlauf zu dem Zeitpunkt, zu dem die zweite Gate-Spannung Vg2 um 1 (µs) früher verändert wird, als der Zeitpunkt der Änderung in der ersten Gate-Spannung Vg1, das heißt, wenn die Verzögerungszeit Td -1 (µs) entspricht. In 21 wird Vsg auf ungefähr 400 (V) gesetzt.
  • 22 zeigt einen simulierten Signalverlauf zu dem Zeitpunkt, zu dem die zweite Gate-Spannung Vg2 um 3 (µs) früher verändert wird, als der Zeitpunkt der Änderung in der ersten Gate-Spannung Vg1 das heißt, wenn die Verzögerungszeit Td -3 (µs) entspricht. In 22 wird Vsg auf ungefähr 400 (V) gesetzt.
  • Die 23 bis 27 zeigen Signalverläufe der Simulation unter einer Bedingung von T = 150 °C. Unter der Bedingung von T = 150 °C ist eine Stoßspannung nicht hoch und eine Länge einer Zeitdauer (eine Ausschaltzeitdauer Toff), welche zum Ausschalten erforderlich ist, wird in Abhängigkeit des Zeitpunktes der Änderung der ersten Gate-Spannung Vg1 und der zweiten Gate-Spannung Vg2 verändert.
  • Ähnlich zu 18 zeigt 23 einen simulierten Signalverlauf zu dem Zeitpunkt, zu dem der Zeitpunkt der Änderung der ersten Gate-Spannung Vg1 und der Zeitpunkt der Änderung der zweiten Gate-Spannung Vg2 identisch sind. In 23 wird Toff auf ungefähr 0,55 (µs) gesetzt.
  • 24 zeigt einen simulierten Signalverlauf zu dem Zeitpunkt, zu dem die zweite Gate-Spannung Vg2 mit einer Verzögerung von 3 (µs) nach dem Zeitpunkt der Änderung der ersten Gate-Spannung Vg1 verändert wird, das heißt, wenn die Verzögerungszeit Td 3 (µs) entspricht, wie in 19. In 24 wird Toff auf ungefähr 0,75 (µs) gesetzt.
  • 25 zeigt einen simulierten Signalverlauf zu dem Zeitpunkt, zu dem die zweite Gate-Spannung Vg2 mit einer Verzögerung von 1 (µs) nach dem Zeitpunkt der Änderung der ersten Gate-Spannung Vg1 verändert wird, das heißt, wenn die Verzögerungszeit Td 1 (µs) entspricht, wie in 20. In 25 wird Toff auf ungefähr 0,6 (µs) gesetzt.
  • 26 zeigt einen simulierten Signalverlauf zu dem Zeitpunkt, zu dem sich die zweite Gate-Spannung Vg2 um 1 (µs) früher verändert, als der Zeitpunkt der Änderung der ersten Gate-Spannung Vg1 das heißt, wenn die Verzögerungszeit Td -1 (µs) beträgt, wie in 21. In 26 wird Toff auf ungefähr 0,4 (µs) gesetzt.
  • 27 zeigt einen simulierten Signalverlauf zu dem Zeitpunkt, zu dem sich die zweite Gate-Spannung Vg2 um 3 (µs) früher verändert, als der Zeitpunkt der Änderung der ersten Gate-Spannung Vg1 das heißt, wenn die Verzögerungszeit Td -3 (µs) beträgt, wie in 22. In 27 wird Toff auf ungefähr 0,45 (µs) gesetzt.
  • Erneut bezugnehmend auf 17 werden in 17 darüber hinaus die Stoßspannung Vsg unter jeder Simulationsbedingung von T = 25 °C (18 bis 22) und die Ausschaltzeitdauer Toff unter jeder Simulationsbedingung T = 150 °C (23 bis 27) gezeigt.
  • Aus den Ergebnissen der Simulation geht hervor, dass wenn die Verzögerungszeit Td länger ist, das heißt, die Änderung der zweiten Gate-Spannung Vg2 (von -β (V) bis 0 (V)) findet später statt, als die Änderung der ersten Gate-Spannung Vg1 (von a (V) bis 0 (V)), die Stoßspannung geringer ist, wobei die Ausschaltzeitdauer länger ist.
  • Daher wird die zweite Gate-Spannung Vg2 zum Reduzieren des Schaltverlustes durch das Reduzieren einer Ausschaltzeitdauer, bevorzugt grundsätzlich zum Zeitpunkt des Ausschaltens der Halbleitervorrichtung 200 von -β (V) zu 0 (V) geändert, bevor die erste Gate-Spannung Vg1 von a (V) zu (0) geändert wird, wie in der ersten Ausführungsform ( 13) beschrieben.
  • Es versteht sich andererseits im Gegensatz zu oben Genanntem, dass wenn die Halbleitervorrichtung 200 in einer Anwendung verwendet wird, in welcher eine Unterdrückung einer Stoßspannung erforderlich ist, die zweite Gate-Spannung Vg2 zum Zeitpunkt des Ausschaltens der Halbleitervorrichtung 200 bevorzugt von -β (V) zu 0 (V) geändert wird, nachdem die erste Gate-Spannung Vg1 von a (V) zu 0 (V) geändert wird.
  • Solch eine Auswirkung zur Unterdrückung einer Stoßspannung wird erreicht durch Anpassen einer Menge überschüssiger Elektronen, welche in der n-Basis 41 angesammelt sind und durch die zweite Gate-Kanal-Region 53 zur Kollektor-Elektrode 51 emittiert werden. Daher kann die Stoßspannung auch verringert werden, indem eine Emissionsrate überschüssiger Elektronen, basierend auf einer Höhe eines Wertes eines elektrischen Widerstandes der zweiten Gate-Kanal-Region 53 und einer Länge einer Zeitdauer während der ein Kanal ausgebildet oder nicht ausgebildet wird, fein gesteuert wird. Konkret kann eine Höhe eines Wertes eines elektrischen Widerstandes der zweiten Gate-Kanal-Region 53 durch eine Höhe der zweiten Gate-Spannung Vg2 gesteuert werden, und eine Länge einer Zeitdauer, in der ein Kanal ausgebildet wird und nicht ausgebildet wird, kann basierend auf einer Dauer des Anlegens der zweiten Gate-Spannung Vg2 gesteuert werden.
  • Andererseits hängt eine Menge in der n-Basis 41 angesammelter überschüssiger Elektronen auch von einer Menge von Elektronen ab, die durch die erste Gate-Kanal-Region 56 injiziert wird. Daher kann eine Stoßspannung verringert werden, indem eine Höhe eines Wertes eines elektrischen Widerstandes der ersten Gate-Kanal-Region 56 und eine Länge einer Zeitdauer, in der ein Kanal ausgebildet und nicht ausgebildet wird, basierend auf einer Höhe einer Dauer des Anlegens der ersten Gate-Spannung Vg1, fein gesteuert werden.
  • In der Modifikation der ersten Ausführungsform wird, wie in der ersten Ausführungsform ( 13) beschrieben, die Gate-Spannungssteuerung zum Unterdrücken einer Stoßspannung unter einer Bedingung, dass die zweite Gate-Spannung Vg2 vor einer Änderung der ersten Gate-Spannung Vg1 geändert wird, um einen Schaltverlust zu verringern, beschrieben.
  • 28 ist ein Betriebssignalverlaufsdiagramm zum Zeitpunkt des Ausschaltens, welches ein erstes Beispiel der Gate-Spannungssteuerung gemäß der Modifikation der ersten Ausführungsform veranschaulicht.
  • Bezugnehmend auf 28 ändert die Treibersteuerschaltung 300 (6) die zweite Gate-Spannung Vg2 von -β (V) zu 0 (V) und ändert danach die erste Gate-Spannung Vg1 von a (V) zu 0 (V), wenn die Halbleitervorrichtung 200 ausgeschaltet wird. Nachdem die Bedingung der ersten Gate-Spannung Vg1 = 0 (V) und der zweiten Gate-Spannung Vg2 = 0 (V) erfüllt ist, wird wenigstens eine Phase bereitgestellt, in welcher eine negative Spannung erneut an der Kollektor-Elektrode 51 anliegt.
  • Durch das Bereitstellen wenigstens einer Phase, in welcher die zweite Gate-Spannung Vg2 zum Nichtausbilden eines Kanals in der zweiten Gate-Kanal-Region 53 erzeugt wird, nachdem das Erzeugen der ersten Gate-Spannung Vg1 zum Ausbilden eines Kanals in der ersten Gate-Kanal-Region 56 und der zweiten Gate-Spannung Vg2 zum Nichtausbilden eines Kanals in der zweiten Gate-Kanal-Region 53 beendet wurde, nimmt somit eine Menge emittierter Elektronen durch die zweite Gate-Kanal-Region 53 nach einem unmittelbaren Start des Ausschaltvorgangs ab, so dass eine Anstiegsrate der Kollektor-Spannung Vce unterdrückt werden kann und eine Stoßspannung zum Ausschaltzeitpunkt verringert werden kann.
  • 29 ist ein Betriebssignalverlaufsdiagramm zum Zeitpunkt des Ausschaltens, welches ein zweites Beispiel der Gate-Spannungssteuerung gemäß der Modifikation der ersten Ausführungsform veranschaulicht.
  • Bezugnehmend auf 29 kann, wenn die Halbleitervorrichtung 200 wie in 28 ausgeschaltet wird, eine Stoßspannung auch dadurch verringert werden, dass wenigstens eine Phase bereitgestellt wird, in der ein Spannungs-Positiv bezüglich der Emitter-Elektrode 50 erneut an die erste Gate-Elektrode 48 angelegt wird, nachdem die Bedingung der ersten Gate-Spannung Vg1 = 0 (V) und der zweiten Gate-Spannung Vg2 = 0 (V) erfüllt ist, das heißt, indem wenigstens eine Phase bereitgestellt wird, in der die erste Gate-Spannung Vg1 zum Ausbilden eines Kanals in der ersten Gate-Kanal-Region 56 erzeugt wird, nachdem das Erzeugen der ersten Gate-Spannung Vg1 zum Ausbilden eines Kanals in der ersten Gate-Kanal-Region 56 und der zweiten Gate-Spannung Vg2 zum Nichtausbilden eines Kanals in der zweiten Gate-Kanal-Region 53, beendet wurde.
  • Durch das Unterdrücken einer Anstiegsrate der Kollektor-Spannung Vce durch Bereitstellen einer Phase, in welcher Elektronen durch die erste Gate-Kanal-Region 56 während des Ausschaltvorgangs in die n-Basis 41 injiziert werden, kann eine Stoßspannung verringert werden. Während dieser Phase ist die Gate-Spannung Vg1 bevorzugt niedriger als die Spannung im Ein-Betrieb (a (V)), so dass durch die erste Gate-Kanal-Region 56 injizierte Elektronen nicht überschüssig sind.
  • Beim Ausschalten der Halbleitervorrichtung 200 kann sowohl das Anpassen der zweiten Gate-Spannung Vg2 in 28 und das Anpassen der ersten Gate-Spannung Vg1 in 29 kombiniert werden.
  • Wenn die Halbleitervorrichtung 200 eingeschaltet wird, kann eine Gate-Spannung derart gesteuert werden, dass ein Sprung, das heißt, eine abrupte Zunahme des Kollektor-Stroms Ic unterbunden wird.
  • 30 ist ein Betriebssignalverlaufsdiagramm zum Zeitpunkt des Einschaltens, welches ein drittes Beispiel der Gate-Spannungssteuerung gemäß der Modifikation der ersten Ausführungsform veranschaulicht.
  • Bezugnehmend auf 30 wird, wenn die Halbleitervorrichtung 200 eingeschaltet wird, wie in der ersten Ausführungsform (12) beschrieben, nachdem die Treibersteuerschaltung 300 (6) die zweite Gate-Spannung Vg2 von 0 (V) zu -β (V) ändert, die erste Gate-Spannung Vg1 von 0 (V) auf a (V) geändert. Nachdem die Bedingung der ersten Gate-Spannung Vg1 = a (V) und der zweiten Gate-Spannung Vg2 = -β (V) erfüllt ist, wird wenigstens eine Phase bereitgestellt, in der die zweite Gate-Spannung Vg2 von -β (V) erhöht wird. Während dieser Phase kann die zweite Gate-Spannung Vg2 auf ein beliebiges Spannungs-Positiv bezüglich der Kollektor-Elektrode 51, eine Spannung identisch zur Spannung der Kollektor-Elektrode 51, und ein Spannungs-Negativ bezüglich der Kollektor-Elektrode 51 gesetzt werden, und einen kleineren Absolutwert aufweisen als β.
  • Wie in der Steuerung zur Unterdrückung eines Leckstroms in Verbindung mit 16 beschrieben, wird ein Verstärkungsfaktor des pnp-Transistors, welcher sich aus dem p-Kollektor 44, der n-Basis 41, und der p-Basis 42 zusammensetzt, verringert, wenn die zweite Gate-Spannung Vg2 von -β (V) erhöht wird, um einen elektrischen Widerstand der zweiten Gate-Kanal-Region 53 zu verringern. Daher kann durch das Bereitstellen einer Phase, in welcher die zweite Gate-Spannung Vg2 nach dem Beginn des Einschaltvorgangs von -β (V) erhöht wird, eine Anstiegsrate des Kollektor-Stroms Ic, welcher von der Kollektor-Elektrode 51 zur Emitter-Elektrode 50 fließt, unterdrückt werden.
  • Im Einschaltvorgang kann daher ein Sprung des Kollektor-Stroms Ic zum Zeitpunkt des Einschaltens unterdrückt werden, indem wenigstens eine Phase bereitgestellt wird, in welcher das Erzeugen der zweiten Gate-Spannung Vg2 zum Nichtausbilden eines Kanals in der zweiten Gate-Kanal-Region 53 während einer Phase beendet wird, in welcher die erste Gate-Spannung Vg1 zum Ausbilden eines Kanals in der ersten Gate-Kanal-Region 56 erzeugt wird.
  • 31 ist ein Betriebssignalverlaufsdiagramm zum Zeitpunkt des Einschaltens, welches ein viertes Beispiel der Gate-Spannungssteuerung gemäß der Modifikation der ersten Ausführungsform veranschaulicht.
  • Bezugnehmend auf 31 kann, wenn die Halbleitervorrichtung 200 eingeschaltet wird, ein Sprung des Kollektor-Stroms Ic auch unterdrückt werden, indem wenigstens eine Phase bereitgestellt wird, in welcher die erste Gate-Spannung Vg1 von a (V) verringert wird, nachdem die Bedingung der ersten Gate-Spannung Vg1 = a (V) und der zweiten Gate-Spannung Vg2 = -β (V), wie in 30, erfüllt ist. Während dieser Phase kann die erste Gate-Spannung Vg1 auf ein beliebiges Spannungs-Negativ bezüglich der Emitter-Elektrode 50, eine identische Spannung zu jener der Emitter-Elektrode 50, und ein Spannungs-Positiv bezüglich der Emitter-Elektrode 50 gesetzt werden und einen kleineren Absolutwert aufweisen als a.
  • Wenn ein elektrischer Widerstand der ersten Gate-Kanal-Region 56 erhöht wird, um durch die erste Gate-Kanal-Region 56 in die n-Basis 41 injizierte Elektronen zu verringern, indem eine Phase bereitgestellt wird, in welcher die erste Gate-Spannung Vg1 von a (V) verringert wird, wird ein Basis-Strom des pnp-Transistors, welcher sich aus der p-Basis 42, der n-Basis 41, und dem p-Kollektor 44 zusammensetzt, verringert und die Stromleitfähigkeit wird verringert. Daher wird auch durch das Bereitstellen einer Phase, in welcher die erste Gate-Spannung Vg1 nach dem Beginn des Einschaltvorgangs von a (V) verringert wird, die Stromleitungsfähigkeit des pnp-Transistors, welcher sich aus der p-Basis 42, der n-Basis 41, und dem p-Kollektor 44 zusammensetzt, verringert, so dass eine Anstiegsrate des Kollektor-Stroms Ic, welcher von der Kollektor-Elektrode 51 zur Emitter-Elektrode 50 fließt, unterdrückt wird und ein Sprung des Kollektor-Stroms Ic zum Zeitpunkt des Einschalten unterdrückt werden kann.
  • Beim Einschalten der Halbleitervorrichtung 200 können die Anpassung der zweiten Gate-Spannung Vg2 in 30 und die Anpassung der ersten Gate-Spannung Vg1 in 31 auch kombiniert werden.
  • Zweite Ausführungsform
  • In einer zweiten Ausführungsform wird eine Modifikation einer Zellstruktur einer Halbleitervorrichtung 200 gemäß der ersten Ausführungsform beschrieben. Da sich jede in der zweiten Ausführungsform gezeigte Halbleitervorrichtung von der Halbleitervorrichtung 200 gemäß der ersten Ausführungsform nur in einem Teil einer Querschnittsstruktur (Doppel-Gate-Struktur) unterscheidet, wird die Zellstruktur mir Bezug zu einer Teilquerschnittsansicht wie in 5 beschrieben. Jedes Element das in der Halbleitervorrichtung in der zweiten Ausführungsform beschrieben ist, kann grundsätzlich aus einem Material ausgebildet werden, das identisch mit einem namensgleichen Element in der Halbleitervorrichtung 200 gemäß der ersten Ausführungsform ist.
  • (Erstes Beispiel)
  • 32 ist eine Teilquerschnittsansicht einer Halbleitervorrichtung der Doppel-Gate-Struktur gemäß einem ersten Beispiel der zweiten Ausführungsform. 32 ist eine Querschnittsansicht ähnlich zu 5.
  • Bezugnehmend auf 32 unterscheidet sich eine Halbleitervorrichtung 200a gemäß dem ersten Beispiel der zweiten Ausführungsform von der Doppel-Gate-Struktur gemäß der ersten Ausführungsform dahingehend, dass ein zweites Gate auf der zweiten Hauptflächenseite (die Kollektor-Elektrodenseite) derart ausgebildet ist, dass es eine Trench-Gate-Struktur aufweist, welche ähnlich dem ersten Gate auf der ersten Hauptflächenseite (die Emitter-Elektrodenseite) ist.
  • Die Halbleitervorrichtung 200a gemäß dem ersten Beispiel der zweiten Ausführungsform umfasst eine n-Basis 81 umfassend erste und zweite Hauptflächen, eine p-Basis 82, einen n-Emitter 83, einen p-Kollektor 84 einen p-Emitter 85, einen ersten Graben 86, eine erste Gate-Isolierschicht 87, eine erste Gate-Elektrode 88, eine erste Gate-Zwischenschicht-Isolierschicht 89, eine Emitter-Elektrode 90, eine Kollektor-Elektrode 91, einen n-Kollektor 92, einen zweiten Graben 100, eine zweite Gate-Elektrode 94, eine zweite Gate-Zwischenschicht-Isolierschicht 95, eine zweite Gate-Isolierschicht 97, eine n-Typ Ladungsakkumulierungsschicht 98, und einen n-Puffer 99.
  • In der Halbleitervorrichtung 200a korrespondiert die n-Basis 81 mit einem Beispiel der „ersten Halbleiterschicht“, der n-Typ korrespondiert mit dem „ersten Leitfähigkeitstyp“, und der p-Typ korrespondiert mit dem „zweiten Leitfähigkeitstyp“. Die p-Basis 82 ist auf der ersten Hauptfläche der n-Basis 81 angeordnet und korrespondiert mit einem Beispiel der „zweiten Halbleiterschicht“. Der n-Emitter 83 ist selektiv in einer Fläche der p-Basis 82 angeordnet und korrespondiert mit einem Beispiel der „dritten Halbleiterschicht“. Der p-Emitter 85 mit einer hohen Konzentration ist selektiv in der Fläche (auf der ersten Hauptflächenseite) der p-Basis 82 vorgesehen, um einen guten ohmschem Kontakt mit der Emitter-Elektrode 90 herzustellen.
  • Die Emitter-Elektrode 90 ist auf einer oberen Fläche (auf der ersten Hauptflächenseite) der p-Basis 82 und dem n-Emitter 83 vorgesehen und auf der ersten Hauptfläche der Halbleitervorrichtung 200a angeordnet. Die Emitter-Elektrode 90 korrespondiert mit einem Beispiel der „ersten Hauptelektrode“.
  • Der erste Graben 86 ist derart ausgebildet, dass er die n-Basis 81 von einer Fläche des n-Emitters 83 durch die p-Basis 82 und die n-Typ-Ladungsakkumulierungsschicht 98 erreicht. Die erste Gate-Isolierschicht 87 wird auf einer Fläche des ersten Grabens 86 ausgebildet. Im Inneren des ersten Grabens 86 ist die erste Gate-Elektrode 88 auf der ersten Gate-Isolierschicht 87 (auf der ersten Hauptflächenseite) ausgebildet. Wie in der Halbleitervorrichtung 200 weist die erste Gate-Elektrode 88 eine Trench-Gate-Struktur auf. Die erste Gate-Elektrode 88 korrespondiert mit einem Beispiel der „ersten Steuerelektrode“ und die erste Gate-Isolierschicht 87 korrespondiert mit einem Beispiel der „ersten Gate-Isolierschicht“.
  • Eine erste Gate-Kanal-Region 96 ist in einer Region in der p-Basis 82 zwischen der n-Basis 81 und dem n-Emitter 83 ausgebildet. In der ersten Gate-Kanal-Region 96 ist ein Strompfad (Kanal) in Übereinstimmung mit der ersten Gate-Spannung Vg1, welche an der ersten Gate-Elektrode 88 anliegt, wobei die Emitter-Elektrode 90 wie in der ersten Ausführungsform als Bezug definiert ist, ausgebildet oder nicht ausgebildet. Da ein Verhalten der ersten Gate-Kanal-Region 96 im Ansprechen auf die erste Gate-Spannung Vg1 identisch ist, wie ein Verhalten der ersten Gate-Kanal-Region 56 in der ersten Ausführungsform, wird eine detaillierte Beschreibung nicht wiederholt.
  • Der p-Kollektor 84 ist in der zweiten Hauptfläche der n-Basis 81 angeordnet. Der p-Kollektor 84 korrespondiert mit einem Beispiel der „vierten Halbleiterschicht“. Der n-Kollektor 92 mit einer hohen Konzentration ist selektiv in einer Fläche (auf der zweiten Hauptflächenseite) des p-Kollektors 44 angeordnet, um einen guten ohmschem Kontakt mit der Kollektor-Elektrode 91 herzustellen und korrespondiert mit einem Beispiel der „fünften Halbleiterschicht“. Die Kollektor-Elektrode 91 ist auf dem p-Kollektor 84 und dem n-Kollektor 92 (auf der zweiten Hauptflächenseite) vorgesehen und auf der zweiten Hauptfläche der Halbleitervorrichtung 200a angeordnet. Die Kollektor-Elektrode 91 korrespondiert mit einem Beispiel der „zweiten Hauptelektrode“.
  • Auf der zweiten Hauptflächenseite (auf der Seite der Kollektor-Elektrode 51) ist der zweite Graben 100 derart vorgesehen, dass er den n-Puffer 99 von einer Fläche des n-Kollektors 92 durch den p-Kollektor 84 erreicht. Die zweite Gate-Isolierschicht 97 ist auf einer Fläche des zweiten Grabens 100 ausgebildet. Im Inneren des zweiten Grabens 100 ist eine zweite Gate-Elektrode 94 auf einer zweiten Gate-Isolierschicht 97 (auf der zweiten Hauptflächenseite) ausgebildet. Daher weist die zweite Gate-Elektrode 94 in der Halbleitervorrichtung 200a eine ähnliche Trench-Gate-Struktur auf, wie die erste Gate-Elektrode 88. Die zweite Gate-Elektrode 94 korrespondiert mit einem Beispiel der „zweiten Steuerelektrode“ und die zweite Gate-Isolierschicht 97 korrespondiert mit einem Beispiel der „zweiten Gate-Isolierschicht“.
  • Die Ladungsakkumulierungsschicht 98 ist eine n-Typ Halbleiterschicht, welche zwischen der n-Basis 81 und der p-Basis 82 angeordnet ist und eine höhere Störstellendichte aufweist, als die n-Basis 81, und korrespondiert mit einem Beispiel der „sechsten Halbleiterschicht“. Die n-Typ Ladungsakkumulierungsschicht 98 wird derart ausgebildet, dass sie eine geringere Dicke aufweist, als die p-Basis 82. Eine Dicke der p-Basis 82 kann definiert werden als ein kürzestes Maß zwischen einer Übergangsfläche der p-Basis 82 und einer Ladungsakkumulierungsschicht 98 und einer Übergangsfläche der p-Basis 82 und dem n-Emitter 83. Die n-Typ Ladungsakkumulierungsschicht 98 korrespondiert mit einem Beispiel der „sechsten Halbleiterschicht“.
  • Der n-Puffer 99 ist eine n-Typ Halbleiterschicht, welche zwischen der n-Basis 81 und dem p-Kollektor 84 angeordnet ist und eine höhere Störstellenkonzentration aufweist, als die n-Basis 81, und korrespondiert mit einem Beispiel der „siebten Halbleiterschicht“. Der n-Puffer 99 ist derart ausgebildet, dass er eine größere Dicke aufweist, als der p-Kollektor 84. Eine Dicke des p-Kollektors 84 kann definiert werden als ein Tiefenmaß von der Fläche des p-Kollektors 84 auf der zweiten Hauptflächenseite.
  • Eine n-Typ zweite Gate-Kanal-Region 93 ist zwischen dem mit der n-Basis 81 verbundenen n-Puffer 99 und dem n-Kollektor 92 vorgesehen. In der zweiten Gate-Kanal-Region 93 ist die n-Typ zweite Gate-Kanal-Region 93 vorgesehen, in welcher in Übereinstimmung mit der zweiten Gate-Spannung Vg2, welche an der zweiten Gate-Elektrode 94 anliegt, wobei die Kollektor-Elektrode 91 als Referenz definiert ist, ein Kanal ausgebildet oder nicht ausgebildet wird. Da ein Verhalten der zweiten Gate-Kanal-Region 93 im Ansprechen auf die zweite Gate-Spannung Vg2 identisch ist, wie das Verhalten der zweiten Gate-Kanal-Region 53 in der ersten Ausführungsform, wird eine detaillierte Beschreibung nicht wiederholt.
  • Auch das Einschalten und Ausschalten der Halbleitervorrichtung 200a gemäß dem ersten Beispiel der zweiten Ausführungsform kann gesteuert werden, in dem die erste Gate-Spannung Vg1 und die zweite Gate-Spannung Vg2 wie in der ersten Ausführungsform und deren Modifikation gesteuert werden.
  • Entsprechend der Halbleitervorrichtung 200a gemäß dem ersten Beispiel der zweiten Ausführungsform kann ein Wert eines elektrischen Widerstandes der zweiten Gate-Kanal-Region 93 verringert werden, in dem eine Dichte des n-Kanals in der zweiten Gate-Kanal-Region 93 durch das Erstellen der zweiten Gate-Elektrode 94 mit der Trench-Gate-Struktur erhöht wird. Infolgedessen kann ein Schaltverlust während der Ausschaltphase und zum Zeitpunkt des Ausschaltens reduziert werden, da eine Emissionsrate von in der n-Basis 81 angesammelten Elektronen zur Kollektor-Elektrode 91 zum Zeitpunkt des Ausschaltens der Halbleitervorrichtung 200a erhöht werden kann.
  • Durch Bereitstellen der n-Typ Ladungsakkumulierungsschicht 98 kann eine Barriere, welche verhindert, dass Löcher in der n-Basis 81 zur p-Basis 82 abfließen, gleichwertig bereitgestellt werden. Da somit eine Dichte von Ladungen, welche in der n-Basis 81 angesammelt sind, während des Ein-Betriebs der Halbleitervorrichtung 200a erhöht werden kann, kann die Ein-Spannung Von niedriger sein, als in der Doppel-Gate-Struktur (die erste Ausführungsform), in welcher keine Ladungsakkumulierungsschicht 98 vorgesehen ist.
  • Durch das Bereitstellen des n-Puffers 99 in der Halbleitervorrichtung 200a kann darüber hinaus die n-Basis 81 in der Dicke verringert werden, ohne eine Spannungssperrfähigkeit während der Aus-Betriebsphase zu verringern. Die Ein-Spannung Von kann somit niedriger sein, als in der Doppel-Gate-Struktur (die erste Ausführungsform), in welcher der n-Puffer 99 nicht vorgesehen ist.
  • In einer Struktur, in welcher der n-Puffer 99 nicht in der Halbleitervorrichtung 200a in 32 angeordnet ist, kann das zweite Gate auf der zweiten Hauptflächenseite auch derart bereitgestellt werden, dass es die Trench-Gate-Struktur wie in 32 aufweist. In diesem Fall kann der zweite Graben 100 derart bereitgestellt werden, dass er die n-Basis 81 von der Fläche des n-Kollektors 92 durch den p-Kollektor 84 erreicht. Folglich kann durch die oben beschriebene Übernahme der Trench-Gate-Struktur eine Auswirkung eines schnelleren Ausschaltvorgangs erzielt werden.
  • (Zweites Beispiel)
  • 33 ist eine Teilquerschnittsansicht einer Halbleitervorrichtung der Doppel-Gate-Struktur gemäß einem zweiten Beispiel der zweiten Ausführungsform.
  • Bezugnehmend auf 33, unterscheidet sich eine Halbleitervorrichtung 200b gemäß dem zweiten Beispiel der zweiten Ausführungsform von der Doppel-Gate-Struktur gemäß der ersten Ausführungsform dahingehend, dass ein zweites Gate auf der zweiten Hauptflächenseite (die Kollektor-Elektrodenseite) derart ausgebildet ist, dass es eine n-Kanal Sperrschicht-Feldeffekttransistor-Struktur (JFET) aufweist.
  • Die Halbleitervorrichtung 200b gemäß dem zweiten Beispiel der zweiten Ausführungsform umfasst eine n-Basis 121 umfassend erste und zweite Hauptflächen, eine p-Basis 122, einen n-Emitter 123, einen p-Kollektor 124, einen p-Emitter 125, einen Graben 126, eine erste Gate-Isolierschicht 127, eine erste Gate-Elektrode 128, eine erste Gate-Zwischenschicht-Isolierschicht 129, eine Emitter-Elektrode 130, eine Kollektor-Elektrode 131, einen n-Kollektor 132, eine zweite Gate-Elektrode 134, und eine p-Typ Halbleiterregion 137.
  • In der Halbleitervorrichtung 200b korrespondiert die n-Basis 121 mit einem Beispiel der „ersten Halbleiterschicht“, der n-Typ korrespondiert mit dem „ersten Leitfähigkeitstyp“, und der p-Typ korrespondiert mit dem „zweiten Leitfähigkeitstyp“. Die p-Basis 122 ist auf der ersten Hauptfläche der n-Basis 121 vorgesehen und korrespondiert mit einem Beispiel der „zweiten Halbleiterschicht“. Der n-Emitter 123 ist selektiv in einer Fläche der p-Basis 122 angeordnet und korrespondiert mit einem Beispiel der „dritten Halbleiterschicht“. Der p-Emitter 125 mit einer hohen Konzentration ist selektiv in der Fläche (auf der ersten Hauptflächenseite) der p-Basis 122 vorgesehen, um einen guten ohmschem Kontakt mit der Emitter-Elektrode 130 herzustellen.
  • Die Emitter-Elektrode 130 ist auf der oberen Fläche (auf der ersten Hauptflächenseite) der p-Basis 122 und dem n-Emitter 123 vorgesehen und auf der ersten Hauptfläche der Halbleitervorrichtung 200b angeordnet. Die Emitter-Elektrode 130 korrespondiert mit einem Beispiel der „ersten Hauptelektrode“.
  • Der Graben 126 ist derart bereitgestellt, dass er die n-Basis 121 von einer Fläche des n-Emitters 123 durch die p-Basis 122 erreicht. Die erste Gate-Isolierschicht 127 ist auf einer Fläche des Grabens 126 ausgebildet. Im Inneren des Grabens 126 ist die erste Gate-Elektrode 128 auf der ersten Gate-Isolierschicht 127 (auf der ersten Hauptflächenseite) ausgebildet. Wie in der Halbleitervorrichtung 200 ist die erste Gate-Elektrode 128 derart ausgebildet, dass sie eine Trench-Gate-Struktur aufweist. Das erste Gate auf der zweiten Hauptflächenseite (die Kollektor-Elektrodenseite) weist die Anreicherungs-n-Kanal-MOSFET-Struktur wie in der ersten Ausführungsform auf. Die erste Gate-Elektrode 128 korrespondiert mit einem Beispiel der „ersten Steuerelektrode“ und die erste Gate-Isolierschicht 127 korrespondiert mit einem Beispiel der „ersten Gate-Isolierschicht“.
  • Eine erste Gate-Kanal-Region 136 ist in einer Region in der p-Basis 122 zwischen der n-Basis 121 und dem n-Emitter 123 ausgebildet. In der ersten Gate-Kanal-Region 136 wird ein Strompfad (Kanal) ausgebildet oder er verschwindet in Übereinstimmung mit der ersten Gate-Spannung Vg1, welche an der ersten Gate-Elektrode 128 anliegt, wobei die Emitter-Elektrode 130 wie in der ersten Ausführungsform als Bezug definiert ist. Da ein Verhalten der ersten Gate-Kanal-Region 136 im Ansprechen auf die erste Gate-Spannung Vg1 identisch ist zum Verhalten der ersten Gate-Kanal-Region 56 in der ersten Ausführungsform, wird eine detaillierte Beschreibung nicht wiederholt.
  • Der p-Kollektor 124 ist in der zweiten Hauptfläche der n-Basis 121 angeordnet. Der p-Kollektor 124 korrespondiert mit einem Beispiel der „vierten Halbleiterschicht“. Der n-Kollektor 132 mit einer hohen Konzentration ist selektiv in der Fläche (auf der zweiten Hauptflächenseite) des p-Kollektors 124 angeordnet, um einen guten ohmschem Kontakt mit der Kollektor-Elektrode 131 herzustellen und korrespondiert mit einem Beispiel der „fünften Halbleiterschicht“. Die Kollektor-Elektrode 131 ist auf dem p-Kollektor 124 und dem n-Kollektor 132 (auf der Seite der zweiten Fläche) vorgesehen und auf der zweiten Hauptfläche der Halbleitervorrichtung 200b angeordnet. Die Kollektor-Elektrode 131 korrespondiert mit einem Beispiel der „zweiten Hauptelektrode“.
  • Die zweite Gate-Elektrode 134 ist durch eine zweite Gate-Zwischenschicht-Isolierschicht 135 von der Kollektor-Elektrode 131 isoliert. Eine zweite Gate-Kanal-Region 133, welche einen zum n-Kollektor 132 und zur n-Basis 121 identischen Leitfähigkeitstyp (n-Typ) aufweist, ist zwischen dem n-Kollektor 132 und der n-Basis 121 vorgesehen. Die p-Typ Halbleiterregion 137 ist zwischen der zweiten Gate-Elektrode 134 und dem n-Kollektor 132 angeordnet und trennt die zweite Gate-Kanal-Region 133 und die zweite Gate-Elektrode 134 elektrisch voneinander. Die p-Typ Halbleiterregion 137 korrespondiert mit einem Beispiel der „achten Halbleiterschicht“ und die zweite Gate-Kanal-Region 133 ist durch die p-Typ Halbleiterregion 137 von der zweiten Gate-Elektrode 134 isoliert, ohne die zweite Gate-Isolierschicht 57 in 5 vorzusehen.
  • Ein zweiter Gate-Abschnitt auf der Kollektor-Seite weist eine n-Kanal JFET-Struktur auf und verfügt über eine normal-ein Charakteristik. Um den n-Kollektor 132 und die n-Basis 121 elektrisch voneinander zu trennen, indem der n-Kanal JFET ausgeschaltet wird, sollte ein Spannungs-Negativ bezüglich der Kollektor-Elektrode 131 an die zweiten Gate-Elektrode 134 angelegt werden, um die zweite Gate-Kanal-Region 133 zu verarmen, um den Widerstand zu erhöhen. Wenn das Anlegen einer negativen Spannung an die zweite Gate-Elektrode 134 beendet wird, oder ein Spannungs-Positiv an diese angelegt wird, macht die zweite Gate-Kanal-Region 133 den n-Kollektor 132 und die n-Basis 121 elektrisch leitend zueinander. Ein Verhalten der zweiten Gate-Kanal-Region 133 im Ansprechen auf die zweite Gate-Spannung Vg2 ist daher identisch zum Verhalten der zweiten Gate-Kanal-Region 53 in der ersten Ausführungsform. Die zweite Gate-Elektrode 134 korrespondiert mit einem Beispiel der „zweiten Steuerelektrode“.
  • Das Einschalten und Ausschalten der Halbleitervorrichtung 200b gemäß dem zweiten Beispiel der zweiten Ausführungsform kann daher auch durch das Steuern der ersten Gate-Spannung Vg1 und der zweiten Gate-Spannung Vg2 gesteuert werden, wie in der ersten Ausführungsform und deren Modifikation.
  • Entsprechend der Halbleitervorrichtung 200b gemäß dem zweiten Beispiel der zweiten Ausführungsform, muss eine Gate-Isolierschicht (zweite Gate-Isolierschicht 57 in 5) nicht zwischen der zweiten Gate-Elektrode 134 und einer Schnittstelle eines Halbleiters im zweiten Gate-Abschnitt auf der zweiten Hauptflächenseite ausgebildet werden. Da die Halbleitervorrichtung 200b hergestellt werden kann, ohne einen Schritt zum Ausbilden einer Gate-Isolierschicht auszuführen, kann diese daher auf einfachere Weise als die Halbleitervorrichtung 200 gemäß der ersten Ausführungsform umfassend die zweite Gate-Isolierschicht 57 hergestellt werden.
  • (Drittes Beispiel)
  • 34 ist eine Teilquerschnittsansicht einer Halbleitervorrichtung der Doppel-Gate-Struktur gemäß einem dritten Beispiel der zweiten Ausführungsform.
  • Bezugnehmend auf 34 weist in einer Halbleitervorrichtung 200c gemäß dem dritten Beispiel der zweiten Ausführungsform, ähnlich zur Doppel-Gate-Struktur gemäß der ersten Ausführungsform, das erste Gate auf der ersten Hauptflächen- (Emitter-Elektrode) Seite die Anreicherungs-n-Kanal-MOSFET-Struktur auf und das zweite Gate auf der zweiten Hauptflächen- (Kollektor-Elektrode) Seite weist die Verarmungs-n-Kanal-MOSFET-Struktur auf.
  • Die Halbleitervorrichtung 200c umfasst eine n-Basis 161 umfassend erste und zweite Hauptflächen, eine p-Basis 162, einen n-Emitter 163, einen p-Kollektor 164, einen p-Emitter 165, eine p-Basis-Säule 166, eine erste Gate-Isolierschicht 167, eine erste Gate-Elektrode 168, eine erste Gate-Zwischenschicht-Isolierschicht 169, eine Emitter-Elektrode 170, eine Kollektor-Elektrode 171, einen n-Kollektor 172, eine zweite Gate-Elektrode 174, eine zweite Gate-Zwischenschicht-Isolierschicht 175, und eine zweite Gate-Isolierschicht 177.
  • Die n-Basis 161 korrespondiert mit einem Beispiel der „ersten Halbleiterschicht“, und ebenfalls in der Halbleitervorrichtung 200c korrespondiert der n-Typ mit dem „ersten Leitfähigkeitstyp“ und der p-Typ korrespondiert mit dem „zweiten Leitfähigkeitstyp“. Die p-Basis 162 ist auf der ersten Hauptfläche der n-Basis 161 vorgesehen und korrespondiert mit einem Beispiel der „zweiten Halbleiterschicht“. Der n-Emitter 163 ist selektiv in einer Fläche der p-Basis 162 angeordnet und korrespondiert mit einem Beispiel der „dritten Halbleiterschicht“. Der p-Emitter 165 mit einer hohen Konzentration ist selektiv in der Fläche (auf der ersten Hauptflächenseite) der p-Basis 162 vorgesehen, um einen guten ohmschem Kontakt mit der Emitter-Elektrode 170 herzustellen. Die p-Basis-Säule 166 ist als eine p-Typ Halbleiterregion vorgesehen, welche von der p-Basis 162 tief in die n-Basis 161 eintritt.
  • Die Emitter-Elektrode 170 ist auf der oberen Fläche (auf der ersten Hauptflächenseite) der p-Basis 162 und dem n-Emitter 163 vorgesehen und auf der ersten Hauptfläche der Halbleitervorrichtung 200c angeordnet. Die Emitter-Elektrode 170 korrespondiert mit einem Beispiel der „ersten Hauptelektrode“.
  • In der ersten Hauptfläche ist eine Gate-Kanal-Region 176 durch die erste Gate-Isolierschicht 167, die erste Gate-Elektrode 168, und die erste Gate-Zwischenschicht-Isolierschicht 169 in einer Region zwischen der n-Basis 161 und dem n-Emitter 163 in der p-Basis 162 vorgesehen, wo ein erstes Gate einer planaren Gate-Struktur angeordnet ist. In der ersten Gate-Kanal-Region 176, wird, wie in der ersten Ausführungsform, ein Strompfad (Kanal) in Übereinstimmung mit der ersten Gate-Spannung Vg1, welche an der ersten Gate-Elektrode 168 anliegt, wobei die Emitter-Elektrode 170 als Referenz definiert ist, ausgebildet oder nicht ausgebildet. Da ein Verhalten der ersten Gate-Kanal-Region 176 im Ansprechen auf die erste Gate-Spannung Vg1 identisch ist zum Verhalten der ersten Gate-Kanal-Region 56 in der ersten Ausführungsform, wird eine detaillierte Beschreibung nicht wiederholt. Die erste Gate-Elektrode 168 korrespondiert mit einem Beispiel der „ersten Steuerelektrode“ und die erste Gate-Isolierschicht 167 korrespondiert mit einem Beispiel der „ersten Gate-Isolierschicht“.
  • Der p-Kollektor 164 ist in der zweiten Hauptfläche der n-Basis 161 angeordnet. Der p-Kollektor 164 korrespondiert mit einem Beispiel der „vierten Halbleiterschicht“. Der n-Kollektor 172 mit einer hohen Konzentration ist selektiv in der Fläche (auf der zweiten Hauptflächenseite) des p-Kollektors 164 angeordnet, um einen guten ohmschem Kontakt mit der Kollektor-Elektrode 171 herzustellen und korrespondiert mit einem Beispiel der „fünften Halbleiterschicht“. Die Kollektor-Elektrode 171 ist auf dem p-Kollektor 164 und dem n-Kollektor 172 (auf der zweiten Hauptflächenseite) vorgesehen und auf der zweiten Hauptfläche der Halbleitervorrichtung 200c angeordnet. Die Kollektor-Elektrode 171 korrespondiert mit einem Beispiel der „zweiten Hauptelektrode“.
  • Auch auf der zweiten Hauptfläche ist die zweite Gate-Elektrode der planaren Gate-Struktur wie in der Halbleitervorrichtung 200 gemäß der ersten Ausführungsform durch die zweite Gate-Elektrode 174, die zweite Gate-Zwischenschicht-Isolierschicht 175, und die zweite Gate-Isolierschicht 177 bereitgestellt. Eine normal-ein Gate-Kanal-Region 173 ist in Übereinstimmung mit dem zweiten Gate ausgebildet. Ein Verhalten der zweiten Gate-Kanal-Region 173 im Ansprechen auf die zweite Gate-Spannung Vg2 ist identisch zum Verhalten der zweiten Gate-Kanal-Region 53 in der ersten Ausführungsform. Die zweite Gate-Elektrode 174 korrespondiert mit einem Beispiel der „zweiten Steuerelektrode“ und die zweite Gate-Isolierschicht 177 korrespondiert mit einem Beispiel der „zweiten Gate-Isolierschicht“.
  • Das Einschalten und Ausschalten der Halbleitervorrichtung 200c gemäß dem dritten Beispiel der zweiten Ausführungsform kann auch gesteuert werden, indem die erste Gate-Spannung Vg1 und die zweite Gate-Spannung Vg2 wie in der ersten Ausführungsform und deren Modifikation gesteuert werden.
  • Die Halbleitervorrichtung 200c gemäß dem dritten Beispiel der zweiten Ausführungsform verfügt über eine Superjunction-Struktur in welcher eine p-Typ Region tief in eine n-Basis 161 eintritt. Folglich kann ein PN-Übergang (J2-Übergang) der n-Basis 161 mit der p-Basis 162 und der p-Basis-Säule 166 im Wesentlichen senkrecht zur ersten Hauptfläche angeordnet sein. Infolgedessen kann die n-Basis 161 über eine geringere Dicke verfügen und eine Störstellenkonzentration in der n-Basis 161 kann erhöht werden. Die Halbleitervorrichtung 200c kann infolgedessen eine geringe Ein-Spannung während der Ein-Betriebsphase aufweisen.
  • Die Struktur der Halbleitervorrichtung 200c ist insbesondere wirksam, um eine Ein-Spannung während eines MOSFET-Betriebs zu verringern und um die Stromleitfähigkeit während des MOSFET-Betriebs zu verbessern. Wenn die Halbleitervorrichtung 200c einen Ausschaltvorgang ausführt, bestehen andererseits insbesondere Bedenken bezüglich einer Verringerung der Ausschaltleistungsfähigkeit (Spannungsfestigkeit) aufgrund teilweiser uneinheitlicher Vorgänge beim Verarmen des großflächigen J2-Übergangs beim Ausschalten von einer hohen Spannung aus.
  • In der Halbleitervorrichtung 200c kann jedoch während des Ausschaltvorgangs von der hohen Spannung aus, während des MOSFET-Betriebs, die erforderliche Zeit zum Verarmen des J2-Übergangs durch das Anlegen einer negativen Spannung an die zweite Gate-Elektrode 174 für ein geeignetes Zeitintervall gesteuert werden. Durch das Kombinieren der Steuerung der zweiten Gate-Spannung Vg2 zum Zeitpunkt des Ausschaltens in der Halbleitervorrichtung 200c kann daher eine Auswirkung eines geringeren Verlustes aufgrund der Verringerung der Ein-Spannung weiter verbessert werden, während eine oben beschriebene Verringerung der Ausschaltleistungsfähigkeit vermieden wird.
  • Dritte Ausführungsform.
  • Die Halbleitervorrichtungen 200 und 200a bis 200c, welche in den ersten und zweiten Ausführungsformen beschrieben sind, sind eingerichtet, über eine parasitäre Diode zu verfügen, welche zwischen den Emitter und den Kollektor eingebettet ist. Zum Beispiel wird eine Struktur der parasitären Diode mit Bezug zur Halbleitervorrichtung 200a (32) beschrieben.
  • Erneut bezugnehmend auf 32 wird in der Halbleitervorrichtung 200a eine parasitäre Diode, welche durch den durch die p-Basis 82 und die n-Basis 81 ausgebildeten pn-Übergang (J2-Übergang) realisiert ist, durch einen Pfad aus dem p-Emitter 85-der p-Basis 82-der n-Basis 81 (umfassend die n-Typ Ladungsakkumulierungsschicht 98 und den n-Puffer 99)-der zweiten Gate-Kanal-Region 93 (n-Typ)-dem n-Kollektor 92. Da die parasitäre Diode den p-Emitter 85 elektrisch mit der Emitter-Elektrode 90 verbindet und den n-Kollektor 92 elektrisch mit der Kollektor-Elektrode 91 verbindet, ist sie antiparallel zum IGBT verbunden und arbeitet ähnlich wie die FWD, welche einen Pfad für einen Sperrstrom (Ic < 0) sicherstellt, der von der Emitter-Elektrode 90 zur Kollektor-Elektrode 91 fließt.
  • Der durch die parasitäre Diode definierte Strompfad umfasst die zweite Gate-Kanal-Region 93, wobei er die erste Gate-Kanal-Region 96 nicht umfasst. Ein Spannungsabfall und ein Leistungsverlust zum Zeitpunkt des Fließens des Sperrstroms kann daher reduziert werden, indem ein elektrischer Widerstand der zweiten Gate-Kanal-Region (n-Typ) 93 durch das Anlegen der zweiten Gate-Spannung Vg2 verringert wird.
  • Beim Fließen eines Sperrstroms durch das Anlegen eines Spannungs-Positivs bezüglich der Emitter-Elektrode 90 (Vg1 > 0) an die erste Gate-Elektrode 88, das heißt, durch das Einschalten des ersten Gates, um die erste Gate-Kanal-Region 96 vom p-Typ zum n-Typ zu invertieren, während das normal-ein zweite Gate eingeschaltet bleibt (das heißt, die zweite Gate-Kanal-Region 93 bleibt als n-Typ erhalten), kann darüber hinaus ein Pfad für einen Sperrstrom, welcher durch einen Halbleiter mit einem identischen Leitfähigkeitstyp bereitgestellt wird, definiert werden. Konkret kann ein Sperrstrom zwischen der Emitter-Elektrode 90 und der Kollektor-Elektrode 91 durch einen Pfad aus dem n-Emitter 83-der ersten Gate-Kanal-Region 96 (invertiert zum n-Typ)-der n-Basis 81 (umfassend die n-Typ Ladungsakkumulierungsschicht 98 und den n-Puffer 99)-der zweiten Gate-Kanal-Region 93 (n-Typ)-dem n-Kollektor 92 parallel zum Strompfad, der durch die parasitäre Diode definiert ist, fließen.
  • Der Pfad für den Sperrstrom, welcher durch die parasitäre Diode definiert ist, wird nicht ausgebildet, bis eine umgekehrte Vorspannung, die nicht niedriger als ein bestimmter Pegel ist, an den pn-Übergang (J2-Übergang) (zum Beispiel Vce ≤ ungefähr -0,7 (V)) angelegt wird, wobei ein Strompfad, welcher durch das Ausschalten des ersten Gates definiert wird, auch ausgebildet werden kann, während eine umgekehrte Vorspannung, die nicht niedriger als ein bestimmter Pegel ist, nicht am pn-Übergang anliegt.
  • Wenn ein Sperrstrom hoch ist, ist ein Spannungsabfall, welcher durch einen parasitären Widerstand in einem Strompfad erzeugt wird, der durch Einschalten des ersten Gates definiert ist, größer, als ein Spannungsabfall, welcher durch die parasitäre Diode umfassend den pn-Übergang erzeugt wird. Durch das Ein- und Aus-Steuern des ersten Gates in Übereinstimmung mit der Höhe eines Sperrstroms, kann ein Pfad des Sperrstroms effizient sichergestellt werden.
  • 35 ist ein Flussdiagramm, welches eine Gate-Spannungssteuerung gemäß einer dritten Ausführungsform veranschaulicht. Die erste Gate-Spannung Vg1 kann durch die Treibersteuerschaltung 300 (6) entsprechend dem Flussdiagramm in 35 gesteuert werden.
  • Bezugnehmend auf 35 detektiert die Treibersteuerschaltung 300 einen Sperrstrom Iv (Iv = -Ic, Iv > 0) in einem Schritt (welcher unten einfach als „S“ bezeichnet wird) 110.
  • Ein Beispiel eines Aufbaus zum Detektieren des Sperrstroms Iv wird mit Bezug zu 36 beschrieben. 36 veranschaulicht einen Aufbau zum Detektieren des Sperrstroms Iv in der Halbleitervorrichtung 200a (32).
  • Basierend auf einem Vergleich von 36 mit 32 wird zusätzlich zur Kollektor-Elektrode 91 weiter eine Kollektor-Elektrode 101 auf der zweiten Hauptfläche der Halbleitervorrichtung 200a bereitgestellt. Die Kollektor-Elektrode 101 ist auf dem p-Kollektor 84 und dem n-Kollektor 92 (auf der zweiten Hauptflächenseite) ähnlich zur Kollektor-Elektrode 91 vorgesehen und auf der zweiten Hauptfläche der Halbleitervorrichtung 200a angeordnet, und korrespondiert mit einem Beispiel der „dritten Hauptelektrode“. Da 36 im Aufbau ansonsten identisch zu 32 ist, wird eine detaillierte Beschreibung nicht wiederholt. Ein Spannungsdetektor 250 ist ferner zwischen der Emitter-Elektrode 90 und der Kollektor-Elektrode 101 angeordnet.
  • Ein Sperrstrom, welcher vom Emitter zum Kollektor fließt, wird unterteilt in einen Strom, der von der Emitter-Elektrode 90 zur Kollektor-Elektrode 91 fließt und in einen Strom, der von der Emitter-Elektrode 90 zur Kollektor-Elektrode 101 fließt. Da sich ein Verhältnis der Stromteilung hier in Übereinstimmung mit einem Verhältnis der Dichte in der zweiten Gate-Kanal-Region 93 befindet, welche auf der zweiten Hauptflächenseite zwischen den Kollektor-Elektroden 91 und 101 angeordnet ist, kann dieses im Voraus als Sollwert bestimmt werden.
  • Daher misst der Spannungsdetektor 250 eine Spannungsdifferenz zwischen der Kollektor-Elektrode 101 und der Emitter-Elektrode 90, so dass der Sperrstrom Iv gleichwertig detektiert (S110) werden kann durch Berechnen einer Abschätzung eines Stroms unter Verwendung des Verhältnisses der Stromteilung und einem elektrischen Widerstandswert (ein festgelegter Wert) im Inneren des IGBT. Da wie oben beschrieben ein Pfad für einen Sperrstrom, welcher sich von jenem unterscheidet, der durch die parasitäre Diode im Ansprechen auf den Ein-Zustand der ersten Gate-Elektrode ausgebildet wird, wird ein elektrischer Widerstandswert, welcher in der Berechnung zur Abschätzung eines Stroms verwendet wird, bevorzugt in Abstimmung mit dem Ein- und Auszustand des ersten Gates verändert.
  • Bezugnehmend auf 35 ist das erste Gate zum Zeitpunkt des Beginns der Gate-Spannungssteuerung gemäß 35 bevorzugt eingeschaltet, um in der Lage zu sein, einen Sperrstrom Iv (S110) auch in einer Region detektieren zu können, in welcher eine umgekehrte Vorspannung niedrig ist.
  • Wenn der Sperrstrom Iv detektiert (S110) wird, vergleicht die Treibersteuerschaltung 300 den Sperrstrom mit einem vordefinierten Stromreferenzwert Ir in S120. Wenn der Sperrstrom Iv gleich oder geringer als der Stromreferenzwert Ir (Ermittelt als NEIN in S120) ist, wird die erste Gate-Spannung Vg1 so gesteuert, dass sie das normal-ein erste Gate in S140 einschaltet. Das normal-ein zweite Gate wird im Ein-Zustand (zum Beispiel Vg2 = 0) gehalten. Folglich wird ein Pfad für einen Sperrstrom durch die erste Gate-Kanal-Region 96 und die zweite Gate-Kanal-Region 93, umfassend das normal-ein Gate, zwischen dem Emitter und dem Kollektor sichergestellt.
  • Wenn der Sperrstrom Iv größer als der Stromreferenzwert Ir (Ermittelt als JA in S120) ist, steuert die Treibersteuerschaltung 300 die erste Gate-Spannung Vg1 derart, dass sie das erste Gate in S130 ausschaltet. Wenn das erste Gate ausgeschaltet ist, wird ein Pfad für den Sperrstrom durch die parasitäre Diode im IGBT zwischen dem Emitter und dem Kollektor sichergestellt.
  • Der Stromreferenzwert Ir in S120 kann im Voraus in Übereinstimmung mit einer Höhe eines Stroms bestimmt werden, bei welchem ein Spannungsabfall der parasitären Diode, während der Sperrstrom fließt, vergleichbar ist mit einem Spannungsabfall, der in einem Strompfad erzeugt wird, welcher die erste Gate-Kanal-Region 96 und die zweite Gate-Kanal-Region 93 umfasst.
  • Folglich kann es einem hohen Strom (Iv > Ir) ermöglicht werden, mittels der parasitären Diode zu fließen, indem solche Dioden-Charakteristiken verwendet werden, welche einen hohen Strom bei einer niedrigen Spannung fließen lassen, wobei ein Spannungsabfall eines niedrigen Stroms (Iv ≤ Ir) unterdrückt werden kann, in dem ein Strompfad verwendet wird, welcher die erste Gate-Kanal-Region 96 und die zweite Gate-Kanal-Region 93 umfasst. Die Verarbeitung in S110 bis S140 kann wiederholt ausgeführt werden während der Aus-Phase der Halbleitervorrichtung 200a (IGBT).
  • Entsprechend der Gate-Spannungssteuerung gemäß der dritten Ausführungsform kann daher ein Spannungsabfall im IGBT, der zwischen dem Emitter und dem Kollektor hervorgerufen wird, wenn ein Sperrstrom (Ic < 0) fließt, unterdrückt werden, und somit kann der Leitungsverlust des Sperrstroms reduziert werden.
  • Obwohl die Anwendung auf die Halbleitervorrichtung 200a in der dritten Ausführungsform beschrieben ist, kann die Gate-Spannungssteuerung gemäß der dritten Ausführungsform auf ähnliche Weise ebenfalls auf die Halbleitervorrichtungen 200 (5), 200b (33), und 200c (34) angewendet werden, indem ein Aufbau zum Detektieren eines Sperrstroms in der Kollektor-Elektrode wie in 36 bereitgestellt wird.
  • Modifikation der dritten Ausführungsform
  • Wie oben beschrieben, kann in den Halbleitervorrichtungen 200 und 200a bis 200c gemäß der vorliegenden Erfindung ein Pfad für einen Sperrstrom durch Verwendung einer internen parasitären Diode sichergestellt werden. In diesem Fall werden, wenn ein pn-Übergang, welcher die parasitäre Diode realisiert, vorwärts vorgespannt ist, Löcher von der p-Basis 82 in die n-Basis 81 injiziert und Löcher und Elektronen sammeln sich in der n-Basis 81 im Aufbau in 32 an, so dass ein hoher Sperrstrom fließen kann. Sobald der Sperrstrom fließt, kann eine durch den pn-Übergang erzielte Funktion zum Sperren einer Sperrspannung nicht mehr vorgewiesen werden, selbst nach dem Verschwinden des Sperrstroms, bis in der n-Basis 81 angesammelte überschüssige Löcher und Elektronen emittiert werden oder als Ergebnis einer Rekombination verschwinden. Daher sollte in einer Anwendung, in welcher ein Hochfrequenzbetrieb erforderlich ist, eine FWD außerhalb des IGBT angebunden sein, ohne ein Arbeiten einer eingebetteten parasitären Diode zu ermöglichen.
  • Wie in 37 gezeigt, kann zum Beispiel ein Aufbau, in welchem ein Diodenelement Dex extern antiparallel zwischen dem Emitter E und dem Kollektor C der Halbleitervorrichtungen 200 und 200a bis 200c angebunden ist, auf ein Beispiel angewendet werden, in welchem die Halbleitervorrichtungen 200 und 200a bis 200c mit einer hohen Frequenz ein- und ausgeschaltet werden. Zum Beispiel kann als ein solches Diodenelement Dex eine Siliziumkarbid- (SiC-) Schottky-Diode (SBD) eingesetzt werden, welche eingerichtet ist, einen Hochgeschwindigkeitsbetrieb auszuführen.
  • Im Aufbau in 37 sollte eine im IGBT in der dritten Ausführungsform beschriebene parasitäre Diode derart gesteuert werden, dass sie keinen Diodenbetrieb ausführt.
  • 38 ist ein Flussdiagramm, welches eine Gate-Spannungssteuerung gemäß einer Modifikation der dritten Ausführungsform veranschaulicht.
  • Bezugnehmend auf 38 ermittelt die Treibersteuerschaltung 300 in S310, ob eine Spannung des Kollektors C niedriger als eine Spannung des Emitters E ist, das heißt, eine Bedingung Vce < 0 ist erfüllt. Zum Beispiel kann die Halbleitervorrichtung 200a in 32 das Ermitteln in S310 basierend auf einem Ausgang eines Spannungssensors, welcher eine Spannungsdifferenz zwischen der Kollektor-Elektrode 91 und der Emitter-Elektrode 90 misst, durchführen.
  • Wenn der Zustand Vce < 0 detektiert wird (Ermittelt als JA in S310), steuert die Treibersteuerschaltung 300 in S320 die erste Gate-Spannung Vg1 derart, dass das normal-aus erste Gate eingeschaltet wird, das heißt, zum Ausbilden eines Kanals in der ersten Gate-Kanal-Region. Das normal-ein zweite Gate wird ebenfalls im Ein-Zustand (zum Beispiel Vg2 = 0) gehalten.
  • Während der Aus-Betriebsphase des IGBT, durch Aufrechterhalten der ersten und zweiten Gates im Ein-Zustand, kann folglich ein Pfad für einen Sperrstrom, welcher durch einen in der dritten Ausführungsform beschriebenen Halbleiter mit identischem Leitfähigkeitstyp durch die erste Gate-Kanal-Region 96 und die Gate-Kanal-Region 93 definiert ist, parallel zur eingebetteten parasitären Diode ausgebildet werden. Folglich ist es weniger wahrscheinlich, dass eine vorwärts Vorspannung am pn-Übergang der parasitären Diode anliegt, die in den IGBT eingebettet ist und ein Betrieb durch die parasitäre Diode kann eingeschränkt werden. Wenn die Bedingung Vce ≥ 0 erfüllt ist (Ermittelt als NEIN in S320), wird die erste Gate-Spannung Vg1 in S320 nicht gesteuert. Die Verarbeitung in S310 und S320 kann während der Aus-Phase der Halbleitervorrichtung 200a (IGBT) wiederholt ausgeführt werden.
  • Entsprechend der Gate-Spannungssteuerung gemäß der dritten Ausführungsform wird es einem Sperrstrom infolgedessen ermöglicht, mittels eines extern angebundenen Hochgeschwindigkeitsdiodenelementes Dex (37) anstelle einer internen parasitären Diode zu fließen, so dass ein Betrieb, welcher veranlasst, dass die Halbleitervorrichtung in einem Hochfrequenzbetrieb betrieben wird, stabilisiert werden kann. Die Gate-Spannungssteuerung gemäß der Modifikation der dritten Ausführungsform ist ebenso auf die Halbleitervorrichtungen 200 und 200a bis 200c anwendbar.
  • Vierte Ausführungsform
  • Die in den ersten und zweiten Ausführungsformen beschriebenen Halbleitervorrichtungen 200 und 200a bis 200c der Doppel-Gate-Struktur führen einen Betrieb aus, als wenn ein IGBT und ein MOSFET parallel zwischen den Emitter und den Kollektor geschaltet wären, wenn das normal-ein Gate eingeschaltet wird. Als Beispiel sei eine Struktur einer parasitären Diode genannt, die mit Bezug zur Halbleitervorrichtung 200a (32) beschrieben wird.
  • Erneut bezugnehmend auf 32 wird das zweite Gate eingeschaltet, wenn keine Spannung an der zweiten Gate-Elektrode 94 auf der Kollektor-Seite anliegt oder wenn ein Spannungs-Positiv bezüglich der Kollektor-Elektrode 91 anliegt. Zu diesem Zeitpunkt wird eine n-Kanal-IGBT-Struktur ausgebildet, in der ein Kanal in einem Teil der p-Basis 82 in Übereinstimmung mit der ersten Gate-Spannung Vg1 ausgebildet wird, welche durch den p-Kollektor 84-die n-Basis 81 (umfassend die n-Typ Ladungsakkumulierungsschicht 98 und den n-Puffer 99)-die p-Basis 82-den n-Emitter 83 an der ersten Gate-Elektrode 88 anliegt. Eine n-Kanal-MOSFET-Struktur, in welcher ein Kanal in einem Teil der p-Basis 82 ausgebildet wird, wird parallel zur IGBT-Struktur in Übereinstimmung mit der ersten Gate-Spannung Vg1 der ersten Gate-Elektrode 88 ausgebildet, durch den n-Kollektor 92-die zweite Gate-Kanal-Region 93 (n-Typ)-die n-Basis 81 (umfassend die n-Typ Ladungsakkumulierungsschicht 98 und den n-Puffer 99)-die p-Basis 82-den n-Emitter 83. Solch eine IGBT-Struktur und MOSFET-Struktur sind zwischen dem Kollektor und dem Emitter aneinandergereiht, wobei die erste Gate-Elektrode 88 als eine gemeinsame Steuerelektrode definiert ist.
  • Während eine positive Spannung (Vce > 0) über dem Kollektor und dem Emitter der Halbleitervorrichtung 200a anliegt, beginnt der MOSFET einen Strom fließen zu lassen, selbst wenn die Spannung sehr niedrig ist, wenn er durch die erste Gate-Spannung Vg1 eingeschaltet wird. Somit wird ein proportionales Verhältnis zu einem Ein-Widerstand Ron, der als Proportionalitätskoeffizient definiert ist (V = Ron×I), zwischen der Spannung und dem Strom hergestellt.
  • Andererseits fließt im IGBT im Wesentlichen kein Strom, bis der J1-Übergang, der ein durch den p-Kollektor 84 und die n-Basis 81 (n-Puffer 99) auf der Kollektor-Seite ausgebildeter Übergang ist, vorwärts vorgespannt wird. Sobald der Strom zu fließen beginnt, nimmt ein Strom bei einer leichten Erhöhung der Spannung jedoch deutlich zu. Ein differentieller Widerstand (ΔV/ΔI), welcher als ein Verhältnis zwischen einem Ausmaß einer Spannungszunahme (ΔV) und einem Ausmaß einer Stromzunahme (ΔI) ausgedrückt wird, ist viel niedriger, als der Ein-Widerstand Ron eines MOSFET identischer Kenngrößen (identische Nennspannung und identische Chip-Fläche). Normalerweise sind ungefähr 0,7 (V) zum vorwärts Vorspannen des J1 Übergangs erforderlich, wie in Verbindung mit dem Diodenbetrieb in der dritten Ausführungsform beschrieben ist.
  • Daher ist eine Ein-Spannung in der Halbleitervorrichtung 200a in einer Niederspannungsregion, in welcher eine Kollektor-Emitter-Spannung (Vce) bis ungefähr 0,7 (V) vorliegt, geringer, da ein Kollektor-Strom aufgrund eines MOSFET-Betriebs fließt. Mit anderen Worten ist ein Leitungsverlust während des MOSFET Betriebs in einer Region, in welcher der Kollektor-Strom Ic gering ist, geringer. In einer Region, in welcher der Kollektor-Strom Ic hoch ist, ist eine Ein-Spannung andererseits niedriger und ein Leitungsverlust ist ebenfalls niedriger während des MOSFET Betriebs.
  • 39 ist ein Flussdiagramm, welches eine Gate-Spannungssteuerung gemäß einer vierten Ausführungsform veranschaulicht. Die Treibersteuerschaltung (300) (6) kann die zweite Gate-Spannung Vg2 wiederholt in Übereinstimmung mit dem Flussdiagramm in 39 steuern, nachdem die erste Gate-Spannung Vg1 zum Einschalten der Halbleitervorrichtung 200a angelegt wird.
  • Bezugnehmend auf 39 detektiert die Treibersteuerschaltung 300 in S210 den Kollektor-Strom Ic während das erste Gate eingeschaltet ist, basierend auf einem Ausgangswert von einem Stromerfassungswiderstand oder einer Rogowskispule, wie mit Bezug zu 6 beschrieben ist.
  • Die Treibersteuerschaltung 300 vergleicht den detektierten Kollektor-Strom Ic mit dem vordefinierten Stromreferenzwert Ir in S220. Da der Stromreferenzwert Ir in Übereinstimmung mit einem Schwellenwert festgelegt wird, wenn ein eingebetteter pn-Übergang vorwärts vorgespannt ist, wie in dem Beispiel der parasitären Diode in der dritten Ausführungsform beschrieben ist, kann er gleich dem Wert in der dritten Ausführungsform sein.
  • Wenn der Kollektor-Strom Ic geringer als der Stromreferenzwert Ir ist (Ermittelt als JA in S220), steuert die Treibersteuerschaltung 300 die zweite Gate-Spannung Vg2 derart, dass das zweite Gate in S230 (Vg2 = 0 oder Vg2 > 0) eingeschaltet wird. Durch das Beenden der Erzeugung der zweiten Gate-Spannung Vg2 zum Nichtausbilden eines Kanals in der zweiten Gate-Kanal-Region zum Einschalten des zweiten Gates, arbeitet die Halbleitervorrichtung 200a derart, dass es einem Kollektor-Strom durch das Ausführen des MOSFET-Betriebs ermöglicht wird, zu fließen.
  • Wenn der Kollektor-Strom Ic gleich oder höher ist, als der Stromreferenzwert Ir (Ermittelt als NEIN in S220), schaltet die Treibersteuerschaltung 300 das zweite Gate wie in einem normalen Einschaltvorgang (12) in S240 aus. Und zwar steuert die Treibersteuerschaltung die zweite Gate-Spannung Vg2 derart, dass kein Kanal in der zweiten Gate-Kanal-Region (Vg2 < 0) ausgebildet wird. Wenn das zweite Gate ausgeschaltet ist, arbeitet die Halbleitervorrichtung 200a so, dass es einem Kollektor-Strom durch das Ausführen des IGBT-Betriebs ermöglicht wird, zu fließen.
  • Entsprechend der Gate-Spannungssteuerung gemäß der vierten Ausführungsform kann beispielsweise in einer Anwendung, in welcher eine Höhe eines Ausgangsstroms (Kollektor-Strom) variiert, das Schalten zwischen dem MOSFET-Betrieb und dem IGBT-Betrieb durchgeführt werden, um eine Ein-Spannung in Übereinstimmung mit einer Höhe des Stroms zu verringern. Insbesondere in einer Anwendung zum Ausgeben eines geringen Stroms kann ein Leitungsverlust durch das Verringern der Ein-Spannung unterdrückt werden. Die Gate-Spannungssteuerung gemäß der vierten Ausführungsform ist ebenfalls wiederum auf jede der Halbleitervorrichtungen 200 und 200a bis 200c anwendbar.
  • In der Halbleitervorrichtung 200a mit der zweiten Gate-Elektrode 94 auf der Kollektor-Seite umfassend eine Graben-Struktur, wird eine Auswirkung des MOSFET-Betriebs bei einem niedrigen Strom weiter verbessert. Insbesondere da eine Dichte in der zweiten Gate-Kanal-Region 93 höher ist und ein Gesamtkanalwiderstand niedriger ist, als ein Ergebnis der Anwendung der Graben-Struktur, ist ein Strom, welcher durch das Ausführen des MOSFET-Betriebs fließen kann, höher. Wenn eine Dichte negativer Ladungen durch das Anlegen einer positiven Spannung an die zweite Gate-Elektrode 94 höher ist, als eine Störstellendichte in der zweiten Gate-Kanal-Region 93, wird ein Gesamtkanalwiderstand folglich weiter verringert und somit kann eine Ein-Spannung im MOSFET-Betrieb weiter verringert werden.
  • Fünfte Ausführungsform.
  • Wenn ein übermäßig hoher Strom aufgrund eines Kurzschlusses in einer Last oder dergleichen in einem Pfad in einem Beispiel erzeugt wird, in dem die in der ersten und zweiten Ausführungsform beschriebene Halbleitervorrichtung (IGBT) angewendet wird, können die Last und der IGBT beschädigt werden. Wenn ein Fluss eines übermäßig hohen Stroms in einer Halbleitervorrichtung (IGBT) erfasst wird, schaltet die Treibersteuerschaltung 300 daher normalerweise die Halbleitervorrichtung in einer Selbstschutzfunktion ab. Ein Pfad für einen Überstrom kann somit unterbrochen werden und eine Beschädigung einer Vorrichtung kann verhindert werden.
  • Wenn ein Überstrom unterbrochen wird, kann eine Änderungsrate des Stroms dlc/dt zunehmen und kann darüber hinaus eine mehrfach höhere Änderungsrate als die Änderungsrate zum Zeitpunkt des normalen Ausschaltens überschreiten. Daher bestehen Bedenken bezüglich einer Zunahme der Stoßspannung, welche von einem Produkt zwischen der Induktivität L einer Drossellast und dlc/dt zum Zeitpunkt der Unterbrechung des Überstroms abhängt. Wenn die Stoßspannung zu diesem Zeitpunkt das Spannungsfestigkeitsvermögen überschreitet, bestehen Bedenken bezüglich einer Zerstörung der Halbleitervorrichtung.
  • In einer fünften Ausführungsform wird eine Gate-Spannungssteuerung zum Selbstschutz zum Zeitpunkt des Detektierens eines Überstroms in der in der ersten und zweiten Ausführungsform beschriebenen Halbleitervorrichtung beschrieben.
  • Ein Schaltvorgang zum Unterdrücken einer Stoßspannung in einer Halbleitervorrichtung 200a wird mit erneutem Bezug zu 32 beschrieben. Während der Ein-Betriebsphase sammeln sich Elektronen vor dem Detektieren eines Überstroms übermäßig in der n-Basis 81 an. Um die Stoßspannung zum Ausschaltzeitpunkt zu verringern kann dlc/dt durch das Verringern einer Rate der Emission und des Verschwindens überschüssiger Elektronen unterdrückt werden, welche in der n-Basis 81 angesammelt sind.
  • Vor und nach dem Verschwinden eines Kanals in der ersten Gate-Kanal-Region 96 durch das Ausschalten des ersten Gates, kann das zweite Gate daher im Aus-Zustand gehalten werden, um einen Pfad zur Emission überschüssiger Elektronen in der n-Basis 81 zur Kollektor-Elektrode 91 durch die zweite Gate-Kanal-Region 93 zu unterbrechen, so dass dlc/dt unterdrückt werden kann. Darüber hinaus kann dlc/dt auch durch das Fortsetzen der Injektion von Löchern vom p-Kollektor 84 in die n-Basis 81 unterdrückt werden.
  • 40 ist ein Betriebssignalverlaufsdiagramm, welches eine Gate-Spannungssteuerung gemäß der fünften Ausführungsform beschreibt.
  • Bezugnehmend auf 40 wird die Selbstschutzfunktion aktiviert, wenn ein Überstrom auf Basis eines detektierten Wertes eines Kollektor-Stroms Ic, welcher einen vordefinierten oberen Stromgrenzwert zum Zeitpunkt tx während der Ein-Betriebsphase der Halbleitervorrichtung 200a überschreitet, detektiert wird, so dass die Treibersteuerschaltung 300 die Halbleitervorrichtung 200a automatisch ausschaltet. Während der Ein-Betriebsphase wird die erste Gate-Spannung Vg1 auf Vg1 = α (V) gesetzt, um das erste Gate einzuschalten, wobei die zweite Gate-Spannung Vg2 auf Vg2 = -β (V) gesetzt wird, um das zweite Gate auszuschalten. Dieser Zustand korrespondiert mit dem IGBT-Betrieb, welcher für einen in der vierten Ausführungsform beschriebenen hohen Strom geeignet ist.
  • Die Treibersteuerschaltung 300 steuert die erste Gate-Spannung Vg1 derart, dass das erste Gate zum Zeitpunkt ty im Ansprechen auf das Detektieren des Überstroms zum Zeitpunkt tx ausgeschaltet wird. Zum Beispiel wird zu einem Zeitpunkt ty die erste Gate-Spannung zu Vg1 = 0 geändert. Zum Zeitpunkt ty wird die zweite Gate-Spannung Vg2 andererseits so gesteuert, dass das zweite Gate im Aus-Zustand gehalten wird. Zum Beispiel wird die zweite Gate-Spannung Vg2 bei Vg2 = -β (V) gehalten.
  • Die zweite Gate-Spannung Vg2 wird so gesteuert, dass sie das zweite Gate nach der Zeit ty einschaltet. Wenn zum Beispiel eine vordefinierte Zeitdauer seit dem Zeitpunkt ty abgelaufen ist, verändert die Treibersteuerschaltung 300 die zweite Gate-Spannung Vg2 von -β (V) zu 0 (V). Wenn ein Überstrom detektiert wird, wird folglich eine Zeitverzögerung nach dem Beenden der Erzeugung der ersten Gate-Spannung Vg1 zum Ausbilden eines Kanals in der ersten Gate-Kanal-Region gesetzt. Anschließend wird das Erzeugen der zweiten Gate-Spannung Vg2 zum Nichtausbilden eines Kanals in der zweiten Gate-Kanal-Region beendet.
  • Entsprechend der Gate-Spannungssteuerung gemäß der fünften Ausführungsform kann infolgedessen eine Zerstörung des IGBT durch Verringern von dlc/dt und der Stoßspannung verhindert werden, indem der Überstrom beim Ausschalten Halbleitervorrichtung (IGBT) im Ansprechen auf einen detektierten Überstrom zum Selbstschutz unterbrochen wird. Die Gate-Spannungssteuerung gemäß der fünften Ausführungsform ist ebenso auf die Halbleitervorrichtungen 200 bis 200a bis 200c anwendbar.
  • Obwohl Ausführungsformen der vorliegenden Erfindung beschrieben wurden, versteht es sich, dass die hier offenbarten Ausführungsformen in jeder Hinsicht veranschaulichend und nicht einschränkend sind. Der Geltungsbereich der vorliegenden Erfindung wird durch die Ausdrücke der Ansprüche definiert und soll jegliche Modifikationen innerhalb des Geltungsbereichs und der Bedeutung äquivalent zu den Ansprüchen einschließen.

Claims (23)

  1. Halbleitervorrichtung umfassend: • eine erste Halbleiterschicht (41, 81, 121, 161) eines ersten Leitfähigkeitstyps umfassend erste und zweite Hauptflächen; • eine zweite Halbleiterschicht (42, 82, 122, 162) eines zweiten Leitfähigkeitstyps, welche auf der ersten Hauptfläche der ersten Halbleiterschicht angeordnet ist; • eine dritte Halbleiterschicht (43, 83, 123, 163) des ersten Leitfähigkeitstyps, welche selektiv in einer Fläche der zweiten Halbleiterschicht angeordnet ist; • eine erste Hauptelektrode (50, 90, 130, 170) auf einer Seite der ersten Hauptfläche, welche auf der zweiten Halbleiterschicht und der dritten Halbleiterschicht angeordnet ist; • eine erste Gate-Kanal-Region (56, 96, 136, 176), welche in einer Region in der zweiten Halbleiterschicht zwischen der ersten Halbleiterschicht und der dritten Halbleiterschicht ausgebildet ist; • eine erste Steuerelektrode (48, 88, 128, 168), welche durch eine erste Gate-Isolierschicht (47, 87, 127, 167) von der ersten Gate-Kanal-Region isoliert ist; • eine vierte Halbleiterschicht (44, 84, 124, 164) des zweiten Leitfähigkeitstyps, welche in der zweiten Hauptfläche der ersten Halbleiterschicht angeordnet ist; • eine fünfte Halbleiterschicht (52, 92, 132, 172) des ersten Leitfähigkeitstyps, welche selektiv in einer Fläche der vierten Halbleiterschicht angeordnet ist; • eine zweite Hauptelektrode (51, 91, 131, 171) auf einer Seite der zweiten Hauptfläche, welche auf der vierten Halbleiterschicht und der fünften Halbleiterschicht angeordnet ist; • eine zweite Gate-Kanal-Region (53, 93, 133, 173) des ersten Leitfähigkeitstyps, welche zwischen der ersten Halbleiterschicht und der fünften Halbleiterschicht vorgesehen ist; und • eine zweite Steuerelektrode (54, 94, 134, 174), welche durch eine zweite Gate-Isolierschicht (57, 97, 177) von der zweiten Gate-Kanal-Region isoliert ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei • ein n-Typ als der erste Leitfähigkeitstyp definiert ist und ein p-Typ als der zweite Leitfähigkeitstyp definiert ist, • die erste Gate-Kanal-Region (56, 96, 136, 176) eingerichtet ist, derart normal-aus zu sein, dass ein Kanal zwischen der ersten Halbleiterschicht (41, 81, 121, 161) und der dritten Halbleiterschicht (43, 83, 123, 163) durch das Anlegen eines Spannungs-Positivs bezüglich der ersten Hauptelektrode (50, 90, 130, 170) an die erste Steuerelektrode (48, 88, 128, 168) ausgebildet wird, und • die zweite Gate-Kanal-Region (53, 93, 133, 173) eingerichtet ist, derart normal-ein zu sein, dass kein Kanal zwischen der ersten Halbleiterschicht und der fünften Halbleiterschicht (52, 92, 132, 172) durch das Anlegen eines Spannungs-Negativs bezüglich der zweiten Hauptelektrode (51, 91, 131, 171) an die zweite Steuerelektrode (54, 94, 134, 174) ausgebildet wird.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, weiter umfassend einen ersten Graben (46, 86, 126), welcher derart auf der Seite der ersten Hauptfläche vorgesehen ist, dass er die erste Halbleiterschicht (41, 81, 121) durch die dritte Halbleiterschicht (43, 83, 123) und die zweite Halbleiterschicht (42, 82, 122) erreicht, wobei • die erste Gate-Isolierschicht (47, 87, 127, 167) auf einer Fläche des ersten Grabens ausgebildet ist, und • die erste Steuerelektrode (48, 88, 128, 168) auf der ersten Gate-Isolierschicht innerhalb des ersten Grabens ausgebildet ist.
  4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, weiter umfassend eine sechste Halbleiterschicht (98) des ersten Leitfähigkeitstyps, welche zwischen der ersten Halbleiterschicht (81) und der zweiten Halbleiterschicht (82) angeordnet ist, wobei • die sechste Halbleiterschicht mit einer höheren Störstellenkonzentration als die erste Halbleiterschicht und mit einer geringeren Dicke als die zweite Halbleiterschicht ausgebildet ist.
  5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, weiter umfassend eine siebte Halbleiterschicht (99) des ersten Leitfähigkeitstyps, welche zwischen der ersten Halbleiterschicht (81) und der vierten Halbleiterschicht (84) angeordnet ist, wobei • die siebte Halbleiterschicht mit einer höheren Störstellenkonzentration als die erste Halbleiterschicht und mit einer größeren Dicke als die vierte Halbleiterschicht ausgebildet ist, und • die zweite Gate-Kanal-Region (93) zwischen der siebten Halbleiterschicht und der fünften Halbleiterschicht (92) vorgesehen ist.
  6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, weiter umfassend einen zweiten Graben (100), welcher derart auf der Seite der zweiten Hauptfläche vorgesehen ist, dass er die erste Halbleiterschicht (81) durch die fünfte Halbleiterschicht (92) und die zweite Gate-Kanal-Region (93) erreicht, wobei • die zweite Gate-Isolierschicht (97) auf einer Fläche des zweiten Grabens ausgebildet ist, und • die zweite Steuerelektrode (94) auf der zweiten Gate-Isolierschicht innerhalb des zweiten Grabens ausgebildet ist.
  7. Halbleitervorrichtung nach Anspruch 5, weiter umfassend einen zweiten Graben (100), welcher derart auf der Seite der zweiten Hauptfläche vorgesehen ist, dass er die siebte Halbleiterschicht (99) durch die fünfte Halbleiterschicht (92) und die zweite Gate-Kanal-Region (93) erreicht, aber nicht die erste Halbleiterschicht (81) erreicht, wobei • die zweite Gate-Isolierschicht (97) auf einer Fläche des zweiten Grabens ausgebildet ist, und • die zweite Steuerelektrode (94) auf der zweiten Gate-Isolierschicht innerhalb des zweiten Grabens ausgebildet ist.
  8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, weiter umfassend eine achte Halbleiterschicht (137) des zweiten Leitfähigkeitstyps, welche zwischen der zweiten Steuerelektrode (134) und der zweiten Gate-Kanal-Region (133) verbunden ist, wobei • die zweite Steuerelektrode anstatt durch die zweite Gate-Isolierschicht (57, 97) durch die achte Halbleiterschicht von der zweiten Gate-Kanal-Region isoliert ist.
  9. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, wobei • die zweite Gate-Isolierschicht (57, 97, 177) zwischen der zweiten Steuerelektrode (54, 94, 174) und der zweiten Gate-Kanal-Region (53, 93, 173) ausgebildet ist.
  10. Halbleitervorrichtung nach einem der Ansprüche 1 bis 9, weiter umfassend: • eine dritte Hauptelektrode (101), welche auf der vierten Halbleiterschicht (44, 84, 124, 164) und der fünften Halbleiterschicht (52, 92, 132, 172) getrennt von der zweiten Hauptelektrode (51, 91, 131, 171) auf der Seite der zweiten Hauptfläche angeordnet ist; und • einen Spannungsdetektor (250), welcher eingerichtet ist, eine Spannungsdifferenz zwischen der ersten Hauptelektrode (50, 90, 130, 170) und der dritten Hauptelektrode zu messen.
  11. Halbleitervorrichtung nach Anspruch 10, weiter umfassend eine Treibersteuerschaltung (300), welche eingerichtet ist, eine erste Gate-Spannung (Vg1) der ersten Steuerelektrode (48, 88, 128, 168) und eine zweite Gate-Spannung (Vg2) der zweiten Steuerelektrode (54, 94, 134, 174) zu steuern, wobei • die Treibersteuerschaltung eingerichtet ist o einen Sperrstrom (Iv) zu messen, welcher aufgrund der durch den Spannungsdetektor detektierten Spannungsdifferenz während einer Aus-Betriebsphase, in welcher ein Stromfluss von der zweiten Hauptelektrode zur ersten Hauptelektrode unterbrochen ist, von der ersten Hauptelektrode (50, 90, 130, 170, E) zur zweiten Hauptelektrode (51, 91, 131, 171, C) fließt, ◯ die erste Gate-Spannung derart zu steuern, dass kein Kanal in der ersten Gate-Kanal-Region (56, 96, 136, 176) ausbildet wird, wenn der Sperrstrom höher als ein vordefinierter Referenzwert (Ir) ist, und ◯ die erste Gate-Spannung derart zu steuern, dass ein Kanal in der ersten Gate-Kanal-Region ausbildet wird, wenn der Sperrstrom geringer als der Referenzwert ist.
  12. Halbleitervorrichtung nach einem der Ansprüche 1 bis 10, weiter umfassend eine Treibersteuerschaltung (300), welche eingerichtet ist, eine erste Gate-Spannung (Vg1) der ersten Steuerelektrode (48, 88, 128, 168) und eine zweite Gate-Spannung (Vg2) der zweiten Steuerelektrode (54, 94, 134, 174) zu steuern, wobei • die Treibersteuerschaltung eingerichtet ist, die zweite Gate-Spannung zum Nichtausbilden eines Kanals in der zweiten Gate-Kanal-Region (53, 93, 133, 173) gleichzeitig mit, oder unmittelbar vor dem Erzeugen der ersten Gate-Spannung zum Ausbilden eines Kanals in der ersten Gate-Kanal-Region (56, 96, 136, 176) in einem ersten Schaltvorgang zu erzeugen, in welchem ein Übergang von einem Zustand, in dem ein Stromfluss von der zweiten Hauptelektrode (51, 91, 131, 171, C) zur ersten Hauptelektrode (50, 90, 130, 170, E) unterbrochen ist, zu einem Zustand, in dem ein Strom von der zweiten Hauptelektrode zur ersten Hauptelektrode fließt, erfolgt.
  13. Halbleitervorrichtung nach einem der Ansprüche 1 bis 10, weiter umfassend eine Treibersteuerschaltung (300), welche eingerichtet ist, eine erste Gate-Spannung (Vg1) der ersten Steuerelektrode (48, 88, 128, 168) und eine zweite Gate-Spannung (Vg2) der zweiten Steuerelektrode (54, 94, 134, 174) zu steuern, wobei • die Treibersteuerschaltung eingerichtet ist, das Erzeugen der zweiten Gate-Spannung zum Nichtausbilden eines Kanals in der zweiten Gate-Kanal-Region (53, 93, 133, 173) gleichzeitig oder unmittelbar vor dem Beenden der Erzeugung der ersten Gate-Spannung zum Ausbilden eines Kanals in der ersten Gate-Kanal-Region (56, 96, 136, 176) in einem zweiten Schaltvorgang zu beenden, in welchem ein Übergang von einem Zustand, in dem ein Strom von der zweiten Hauptelektrode (51, 91, 131, 171, C) zur ersten Hauptelektrode (50, 90, 130, 170, E) fließt, zu einem Zustand, in welchem ein Stromfluss von der zweiten Hauptelektrode zur ersten Hauptelektrode unterbrochen ist, erfolgt.
  14. Halbleitervorrichtung nach Anspruch 12, wobei • die Treibersteuerschaltung (300) im ersten Schaltvorgang wenigstens eine Phase bereitstellt, in welcher das Erzeugen der zweiten Gate-Spannung (Vg2) zum Nichtausbilden eines Kanals in der zweiten Gate-Kanal-Region (53, 93, 133, 173) während einer Phase, in welcher die erste Gate-Spannung (Vg1) zum Ausbilden eines Kanals in der ersten Gate-Kanal-Region (56, 96, 136, 176) erzeugt wird, beendet wird.
  15. Halbleitervorrichtung nach Anspruch 12, wobei • die Treibersteuerschaltung (300) im ersten Schaltvorgang wenigstens eine Phase bereitstellt, in welcher das Erzeugen der ersten Gate-Spannung (Vg1) zum Ausbilden eines Kanals in der ersten Gate-Kanal-Region (56, 96, 136, 176) beendet wird.
  16. Halbleitervorrichtung nach Anspruch 13, wobei • die Treibersteuerschaltung (300) im zweiten Schaltvorgang wenigstens eine Phase bereitstellt, in welcher die zweite Gate-Spannung (Vg2) zum Nichtausbilden eines Kanals in der zweiten Gate-Kanal-Region (53, 93, 133, 173) erzeugt wird, nachdem das Erzeugen der ersten Gate-Spannung (Vg1) zum Ausbilden eines Kanals in der ersten Gate-Kanal-Region (56, 96, 136, 176) und der zweiten Gate-Spannung zum Nichtausbilden eines Kanals in der zweiten Gate-Kanal-Region beendet wurde.
  17. Halbleitervorrichtung nach Anspruch 13, wobei • die Treibersteuerschaltung (300) im zweiten Schaltvorgang wenigstens eine Phase bereitstellt, in welcher die ersten Gate-Spannung (Vg1), welche eine identische Polarität aufweist, wie die erste Gate-Spannung zum Ausbilden eines Kanals in der ersten Gate-Kanal-Region (56, 96, 136, 176), erzeugt wird, nachdem das Erzeugen der ersten Gate-Spannung zum Ausbilden eines Kanals in der ersten Gate-Kanal-Region und der zweiten Gate-Spannung (Vg2) zum Nichtausbilden eines Kanals in der zweiten Gate-Kanal-Region (53, 93, 133, 173) beendet wurde.
  18. Halbleitervorrichtung nach einem der Ansprüche 12 bis 17, wobei • die durch die Treibersteuerschaltung (300) erzeugte erste Gate-Spannung (Vg1) zum Ausbilden eines Kanals in der ersten Gate-Kanal-Region (56, 96, 136, 176) und die durch die Treibersteuerschaltung erzeugte zweite Gate-Spannung (Vg2) zum Nichtausbilden eines Kanals in der zweiten Gate-Kanal-Region (53, 93, 133, 173) eine zueinander entgegengesetzte Polarität und einen zueinander identischen Absolutwert aufweisen.
  19. Halbleitervorrichtung nach einem der Ansprüche 12 bis 18, wobei • die Treibersteuerschaltung (300) sowohl eine Phase bereitstellt, in welcher die zweite Gate-Spannung (Vg2) mit entgegengesetzter Polarität zur zweiten Gate-Spannung zum Nichtausbilden eines Kanals in der zweiten Gate-Kanal-Region (53, 93, 133, 173) erzeugt wird, als auch eine Phase bereitstellt, in welcher die zweite Gate-Spannung mit einer Spannung so hoch wie eine Spannung der zweiten Hauptelektrode (51, 91, 131, 171, C) erzeugt wird, während ein Stromfluss von der zweiten Hauptelektrode zur ersten Hauptelektrode (50, 90, 130, 170, E) unterbrochen ist.
  20. Halbleitervorrichtung nach einem der Ansprüche 12 bis 18, wobei • die Treibersteuerschaltung (300) die zweite Gate-Spannung (Vg2) zum Nichtausbilden eines Kanals in der zweiten Gate-Kanal-Region (53, 93, 133, 173) erzeugt, während ein Strom vom der zweiten Hauptelektrode (51, 91, 131, 171, C) zur ersten Hauptelektrode (50, 90, 130, 170, E) fließt.
  21. Halbleitervorrichtung nach einem der Ansprüche 12 bis 20, wobei • die Treibersteuerschaltung (300) über der ersten Hauptelektrode (50, 90, 130, 170) und der zweite Hauptelektrode (51, 91, 131, 171) die erste Gate-Spannung (Vg1) zum Ausbilden eines Kanals in der ersten Gate-Kanal-Region (56, 96, 136, 176) erzeugt, wenn eine Spannung der ersten Hauptelektrode höher ist, als eine Spannung der zweiten Hauptelektrode, in einem Fall, in dem ein Gleichrichterelement (Dex) elektrisch mit einer Stromleitungsrichtung von der ersten Hauptelektrode zur zweiten Hauptelektrode verbunden ist, welche als Vorwärtsrichtung definiert ist.
  22. Halbleitervorrichtung nach einem der Ansprüche 12 bis 20, wobei • die Treibersteuerschaltung (300) das Erzeugen der zweiten Gate-Spannung (Vg2) zum Nichtausbilden eines Kanals in der zweiten Gate-Kanal-Region (53, 93, 133, 173) beendet, wenn ein Wert eines Stroms, der von der zweiten Hauptelektrode (51, 91, 131, 171) zur ersten Hauptelektrode (50, 90, 130, 170) fließt, kleiner als ein vordefinierter Stromreferenzwert ist, während der Strom von der zweiten Hauptelektrode zur ersten Hauptelektrode fließt.
  23. Halbleitervorrichtung nach einem der Ansprüche 12 bis 20, wobei • die Treibersteuerschaltung (300) einen Zustand herstellt, in dem ein Stromfluss von der zweiten Hauptelektrode (51, 91, 131, 171, C) zur ersten Hauptelektrode (50, 90, 130, 170, E) durch das Erzeugen der zweiten Gate-Spannung (Vg2) zum Nichtausbilden eines Kanals in der zweiten Gate-Kanal-Region (53, 93, 133, 173) unterbrochen wird, nachdem das Erzeugen der ersten Gate-Spannung (Vg1) zum Ausbilden eines Kanals in der ersten Gate-Kanal-Region (56, 96, 136, 176) beendet wird, wenn ein Wert eines Stroms, welcher von der zweiten Hauptelektrode zur ersten Hauptelektrode fließt, einen vordefinierten oberen Stromgrenzwert überschreitet, während der Strom von der zweiten Hauptelektrode zur ersten Hauptelektrode fließt.
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