JP5417811B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5417811B2
JP5417811B2 JP2008294481A JP2008294481A JP5417811B2 JP 5417811 B2 JP5417811 B2 JP 5417811B2 JP 2008294481 A JP2008294481 A JP 2008294481A JP 2008294481 A JP2008294481 A JP 2008294481A JP 5417811 B2 JP5417811 B2 JP 5417811B2
Authority
JP
Japan
Prior art keywords
layer
semiconductor device
region
trench
outer peripheral
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008294481A
Other languages
English (en)
Other versions
JP2010123667A (ja
Inventor
雅紀 小山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2008294481A priority Critical patent/JP5417811B2/ja
Publication of JP2010123667A publication Critical patent/JP2010123667A/ja
Application granted granted Critical
Publication of JP5417811B2 publication Critical patent/JP5417811B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、トレンチゲート構造の絶縁ゲート型トランジスタ（以下、ＩＧＢＴという）等のような絶縁ゲート型の半導体装置に関するものである。
トレンチゲート構造のＩＧＢＴ等の高耐圧絶縁ゲート型半導体素子の損失には、定常損失とスイッチング損失がある。これらの損失特性は、コレクタからの少数キャリアの注入量によるところが大きい。
図８は、従来のｎチャネルタイプのＩＧＢＴの断面図である。この図に示されるように、コレクタ領域を構成するｐ+型基板１０１の表面にバッファ層として機能するフィールドストップ（以下、ＦＳという）層１０２ａを介してｎ-型ドリフト層１０２が形成されており、このｎ-型ドリフト層１０２の表層部にトレンチゲート構造が形成されている。具体的には、ｎ-型ドリフト層１０２の表層部にｐ型ベース領域１０３が形成されていると共に、このｐ型ベース領域１０３を貫通するようにトレンチ１０４が形成され、このトレンチ１０４によってｐ型ベース領域１０３が複数に分離されている。そして、分離されたうちの一部に対してｎ+型エミッタ領域１０５が形成されることでチャネルｐ層１０３ａとされ、残りに対してはｎ+型エミッタ領域１０５が形成されないことでフロート層１０３ｂとされている。さらに、トレンチ１０４内にゲート絶縁膜１０６を介してゲート電極１０７が形成され、チャネルｐ層１０３ａと接するものがゲート電圧印加用のゲート電極１０７ａ、チャネルｐ層１０３ａと接していないものがダミー用のダミーゲート電極１０７ｂとされている。
このように構成されるＩＧＢＴでは、オン状態において、コレクタ領域となるｐ+型基板１０１からのホールの注入を多くするとＦＳ層１０２ａにより多くのホールが蓄積されるため、これにより導電率変調がより多く促進され、定常損失を低減することができる。その一方、ＩＧＢＴでは、オン状態において、ホールの蓄積量が多過ぎると、ターンオフ時にホールが抜けるまでの時間がより多く掛かり、ターンオフ損失が増大してしまう。
したがって、定常損失とスイッチング損失を足し合わせた全損失が最小となるように、使用する駆動周波数に応じて定常損失とスイッチング損失のバランスをコントロール設計することが求められる。
このため、従来では、電子線照射等を用いたライフタイム制御技術や、図８に示したように、コレクタ領域となるｐ+型基板１０１を研削して薄くしておき、ｐ+型基板１０１とｎ-型ドリフト層１０２の間にｎ+型のＦＳ層１０２ａを形成したＦＳ型ＩＧＢＴが提案されている（特許文献１参照）。
ライフタイム制御技術は、素子製造プロセスにおいて、電子線などを素子に照射してアニールすることにより、再結合中心をドリフト層内に作り、少数キャリアのライフタイムを調整するものである。これにより、少数キャリアの輸送効率を調整でき、最適な損失設計を行うことが可能となる。ＦＳ型ＩＧＢＴでは、裏面のコレクタ領域を構成するｐ+基板１０１の濃度とｎ+型のＦＳ層１０２ａの濃度差を素子製造プロセスでコントロールすることにより、ホール（少数キャリア）の注入量を調整することができるため、最適な損失設計を行うことが可能となる。これらの技術を用いて、各アプリケーションに応じて最適な少数キャリアの注入または輸送効率の調整が行われている。
特開２００３−１０１０２０号公報
しかしながら、上記のような技術は、素子製造プロセスの中でカスタマイズされることであって、デバイスとして汎用性に欠ける。また、ある１つのアプリケーションの中でも駆動周波数等の動作条件や温度などの環境条件は様々に変化し、その変化には対応できない。
本発明は上記点に鑑みて、デバイス製造プロセスが終了した後で、定常損失、スイッチング損失が最適調整できる半導体装置を提供することを特徴とする。
上記目的を達成するため、請求項１に記載の発明では、絶縁ゲート型半導体素子を有した半導体装置において、ドリフト層（２）に対してコレクタ層（１）側には、エミッタ領域（５）が形成されることなくコレクタ層（１）が形成されており、コレクタ層（１）のうちドリフト層（２）が形成された面とは反対側となる裏面側から形成されたトレンチ（１１）と、裏面側のトレンチ（１１）の表面上に形成されたゲート絶縁膜（１２）と、裏面側のトレンチ（１１）内において、ゲート絶縁膜（１２）の上に形成されたコントロールゲート電極（１３）とを有していることを特徴としている。
このように、絶縁ゲート型半導体素子が配置されるセル領域にコレクタ層（１）内のキャリア量を調整することができるコントロールゲート電極（１３）を備えるようにしている。このため、デバイス製造プロセスが終了した後で、定常損失、スイッチング損失が最適調整できる半導体装置とすることが可能となる。
例えば、請求項２に記載の発明のように、裏面側のトレンチ（１１）をコレクタ層（１）が貫通される深さとしても良いし、請求項６に記載の発明のように、裏面側のトレンチ（１１）をコレクタ層（１）が貫通されない深さとしても良い。
また、請求項３に記載したように、コレクタ層（１）とドリフト層（２）との間にドリフト層（２）よりも不純物濃度が高くされた第２導電型のＦＳ層（２ａ）が配置されるようにすることもできる。
このようなＦＳ層（２ａ）を配置する場合には、請求項４に記載したように、裏面側のトレンチ（１１）がＦＳ層（２ａ）も貫通するように形成されるようにすると、コントロールゲート電極（１３）により、ＦＳ層（２ａ）内のキャリア量を調整することもできる。
さらに、請求項５の記載したように、ＦＳ層（２ａ）とドリフト層（２）の間に第１導電型層（６０）を形成し、裏面側において、コレクタ層（１）とＦＳ層（２ａ）と第１導電型層（６０）およびトレンチ（１１）内のコントロールゲート電極（１３）にて、トレンチゲート構造のＭＯＳＦＥＴが構成されるようにすることもできる。
請求項７に記載の発明では、セル領域を囲む外周耐圧構造を備えた外周領域を有し、該外周領域にも裏面側のトレンチ（１１）と、該トレンチ（１１）の表面に形成されたゲート絶縁膜（１２）およびコントロールゲート電極（１３）が備えられていることを特徴としている。
このように、外周領域に対してもコントロールゲート電極（１３）を形成することができる。そして、セル領域および外周領域に配置された各コントロールゲート電極（１３）との電気的接続を外周領域にて行う構造とすることができる。
例えば、請求項８に記載したように、セル領域および外周領域に形成されたコントロールゲート電極（１３）が、共に、外周領域に形成された外周電極（３７）に対して電気的に接続されるような構造とすることができる。
また、請求項９に記載したように、セル領域および外周領域に形成されたコントロールゲート電極（１３）が、共に、外周領域においてドリフト層（２）を貫通するように形成された貫通孔（５０）内に配置された配線層（５２）と電気的に接続され、裏面とは反対側の表面まで引き回された構造とすることもできる。
請求項１０に記載の発明では、コントロールゲート電極（１３）のうちセル領域に形成された部分（１３ａ）同士の間隔と比べて、コントロールゲート電極（１３）のうち外周領域に形成された部分（１３ｂ）同士の間隔の方が狭くされていることを特徴としている。
このような構成によれば、外周領域の方がセル領域よりもコントロールゲート電極（１３）の密度が密にされているため、例えば、コレクタ領域に相当するコレクタ層（１）をｐ型で構成した場合、コントロールゲート電極（１３）にコレクタ領域に対して正の電圧を印加したときに、外周領域に注入される少数キャリア量をセル領域から注入される少数キャリア量よりも抑えることができる。このため、セル領域の終端部でのキャリア集中による素子破壊を防止することが可能となる。
請求項１１に記載の発明では、コントロールゲート電極（１３）のうちセル領域に形成された部分（１３ａ）と外周領域に形成された部分（１３ｂ）とが電気的に分離されており、それぞれが異なる電極（３７ａ、３７ｂ）に電気的に接続されていることを特徴としている。
このような構成とすれば、コントロールゲート電極（１３）のうちセル領域に形成された部分（１３ａ）と外周領域に形成された部分（１３ｂ）とを別々の電位に制御することができる。これにより、請求項１０と同様の効果を得ることができる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかるＩＧＢＴを有する半導体装置の断面構造を示した断面模式図である。以下、この図を参照して、本実施形態にかかるＩＧＢＴを有する半導体装置について説明する。
図１に示すように、本実施形態の半導体装置には、ＩＧＢＴが備えられるセル領域とその外周を囲むように構成された外周領域が形成されている。ｐ+型コレクタ層１の表面に、高濃度のｎ型不純物層で構成されたＦＳ層（フィールドストップ層）２ａが備えられていると共に、このＦＳ層２ａの上にｐ+型コレクタ層１やＦＳ層２ａよりも低不純物濃度で構成されたｎ-型ドリフト層２が備えられている。ＦＳ層２ａは、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図ると共に、基板裏面側から注入されるホールの注入量を制御するために備えてある。
このようなｐ+型コレクタ層１、ＦＳ層２ａ、ｎ-型ドリフト層２が順に配置された構造は、例えば、ｎ-型ドリフト層２を構成するｎ型のＦＺ基板の表層部に後述する素子構造を形成したのち、裏面側を削った後にｎ型不純物やｐ型不純物をイオン注入・熱拡散してｐ+型コレクタ層１やＦＳ層２ａを形成することで構成される。また、ｐ+型コレクタ層１を構成するｐ型の半導体基板上にＦＳ層２ａやｎ-型ドリフト層２をエピタキシャル成長させることによっても構成することができる。
また、ｎ-型ドリフト層２の表層部には、所定厚さのｐ型ベース領域３が形成されている。さらに、ｐ型ベース領域３を貫通してｎ-型ドリフト層２まで達するように複数個のトレンチ４が形成されており、このトレンチ４によってｐ型ベース領域３が複数個に分離されている。具体的には、トレンチ４は複数所定のピッチ（間隔）で形成されており、図１の奥行き方向（紙面垂直方向）において各トレンチ４が平行に延設されたストライプ構造、もしくは並行に延設されたのちその先端部において引き回されることで環状構造とされている。そして、環状構造とされる場合、各トレンチ４が構成する環状構造は複数本ずつを１組として多重リング構造が構成され、隣接する多重リング構造同士の長手方向が平行となるように配置されている。
隣接するトレンチ４によってｐ型ベース領域３が複数に分割された状態となるが、そのうちの一部は、チャネル領域を構成するチャネルｐ層３ａであり、このチャネルｐ層３ａの表層部に、ｎ+型エミッタ領域５が形成されている。
ｎ+型エミッタ領域５は、ｎ-型ドリフト層２よりも高不純物濃度で構成され、ｐ型ベース領域３内において終端しており、かつ、トレンチ４の側面に接するように配置されている。より詳しくは、トレンチ４の長手方向に沿って棒状に延設され、トレンチ４の先端よりも内側で終端した構造とされている。
各トレンチ４内は、各トレンチ４の内壁表面を覆うように形成されたゲート絶縁膜６と、このゲート絶縁膜６の表面に形成されたドープトＰｏｌｙ−Ｓｉ等により構成されるゲート電極７とにより埋め込まれている。
また、基板表面に絶縁膜８が形成されており、この絶縁膜８上にエミッタ電極９が形成されている。このエミッタ電極９は、絶縁膜８に形成されたコンタクトホール８ａを通じてｎ+型エミッタ領域５やチャネルｐ層３ａと電気的に接続されている。さらに、ｐ+型基板１の裏面には、ｐ+型基板１と電気的に接続されるようにコレクタ電極１０が形成されている。このようにして、ＩＧＢＴの基本構造が構成されている。
そして、さらに本実施形態では、上記のように構成されたＩＧＢＴが配置されるセル領域において、ｐ+型基板１側から複数のトレンチ１１を形成している。各トレンチ１１は、ｐ+型基板１およびＦＳ層２ａを貫通してｎ-型ドリフト層２に達するように形成されており、所定間隔（例えば等間隔）を空けてストライプ状に配置されている。トレンチ１１内は、各トレンチ１１の内壁表面を覆うように形成されたゲート絶縁膜１２と、このゲート絶縁膜１２の表面に形成されたドープトＰｏｌｙ−Ｓｉ等により構成されるコントロールゲート電極１３とにより埋め込まれている。本実施形態では、各コントロールゲート電極１３は、すべて別断面において電気的に接続され、外部との電気的な接続が行われることで、コントロールゲート電極１３の電位を制御できるように構成されている。
以上のように構成された本実施形態の半導体装置の作動について説明する。
まず、オフ状態においては、ゲート電極７に対してゲート電圧が印加されていないため、チャネルｐ層３ａに対して反転層が形成されない。このため、コレクタ−エミッタ間の電流がオフとなる。そして、ゲート電極７に対してゲート電圧が印加されると、チャネルｐ層３ａに対して反転層が形成され、コレクタ−エミッタ間に電流が流されてオン状態となる。
このような動作において、コントロールゲート電極１３にコレクタ電圧に対して正の電圧（例えば電圧Ｖ＞０）を印加すると、この電圧がゲート絶縁膜１２を介してコレクタ領域となるｐ+型基板１やＦＳ層２ａに影響し、ｐ+型基板１内においてはホールが減少する方向に進み、ＦＳ層２ａにおいては電子が蓄積される方向に進む。このため、オン状態のときにｐ+型基板１からｎ+型エミッタ領域５側に向かって注入されるホールの注入量が減少することになる。つまり、素子特性としては、定常損失は増大するがスイッチング損失を低減させることが可能となる。
一方、コントロールゲート電極１３にコレクタ電圧に対して負の電圧（例えば電圧Ｖ＜０）を印加すると、この電圧がゲート絶縁膜１２を介してコレクタ領域となるｐ+型基板１やＦＳ層２ａに影響し、ｐ+型基板１内においてはホールが蓄積される方向に進み、ＦＳ層２ａにおいては電子が減少する方向に進む。このため、オン状態のときにｐ+型基板１からｎ+型エミッタ領域５側に向かって注入されるホールの注入量が増加することになる。つまり、素子特性としては、スイッチング損失が増大するが、定常損失を減少させることが可能となる。
以上説明したように、本実施形態の半導体装置では、ＩＧＢＴが配置されるセル領域にコレクタ領域となるｐ+型基板１内のホールの量やＦＳ層２ａ内の電子の量を調整することができるコントロールゲート電極１３を備えるようにしている。
このため、デバイス製造プロセスが終了した後で、定常損失、スイッチング損失が最適調整できる半導体装置とすることが可能となる。また、アプリケーション設計者（素子使用者）は、コントロールゲート電極１３に与える電極を制御することにより、駆動周波数等の使用条件に応じた最適な損失設定をすることができる。また、従来時間が掛かっていたデバイス製造条件の合わせ込みやアプリケーション評価のトライアンドエラーの繰り返しといった時間の掛かるカスタム素子製造工程開発が不要となる。
そして、駆動周波数、温度が動作時に変化していく場合においても、コントロールゲート電極１３に印加する電圧も合せて変化させることにより、その周波数、温度に最適なデバイス性能（損失特性、サージ特性）を発揮することが可能となる。
さらに、コントロールゲート電極１３に印加する電圧を調整することによる定常損失とスイッチング損失の最適化以外にも、スイッチング損失とサージの観点からも最適制御を行うことができる。これについて以下に説明する。
ＩＧＢＴのスイッチングにおいて、コレクタ領域となるｐ+型基板１からのホールの注入が少ないと、ターンオフの際にホールが素早く抜けてスイッチング損失が小さくなる一方、急峻な電位変化による電圧サージが大きくなる。
逆に、コレクタ領域となるｐ+型基板１からのホールの注入量が多いと、ターンオフの際にホールが抜けるのに時間が掛かるため、スイッチング損失が大きくなる一方、電位変化が緩やかで電圧サージが小さくなる。
また、スイッチングによる電圧サージと損失の温度特性は、（１）高温になるほどスイッチング損失が増大する反面、スイッチングによる電圧サージは低減し、（２）低温になるほどスイッチング損失が低減する反面、スイッチングによる電圧サージは増大する。
したがって、高温で電圧サージをあまり重視しなくて良い場合には、コントロールゲート電極１３にコレクタ電圧に対して正の電圧を印加し、損失を効果的に抑制することができ、低温で損失をあまり重視しなくて良い場合には、コントロールゲート電極１３にコレクタ電位に対して負の電圧を印加し、電圧サージを効果的に抑えることが可能となる。このようにすることで、環境温度に対応した最適な性能を実現することが可能となる。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に示した半導体装置のうち、コントロールゲート電極１３の構造を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図２は、本実施形態に係るＩＧＢＴを備えた半導体装置の断面図である。この図に示したように、コントロールゲート電極１３が配置されたトレンチ１１の深さを第１実施形態の場合よりも浅くしてあり、トレンチ１１がｐ+型基板１のみを貫通してＦＳ層２ａは貫通しない構造としてある点が第１実施形態と異なる。
このような構造の場合、コントロールゲート電極１３への電圧印加に基づいてＦＳ層２ａにおける電子の蓄積、減少のコントロールがあまり出来なくなるが、ｐ+型基板１でのホール量については第１実施形態と同様の制御でき、しかも耐圧を向上させるためのＦＳ層２ａをフラットな状態のままにできるため、素子耐圧を効果的に発揮させながらｐ+型基板１からの少数キャリアの注入量の制御を行うことが可能となる。
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１、第２実施形態に示した半導体装置のうち、セル領域を囲む外周領域についてもコントロールゲート電極１３を備えるようにしたものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図３は、本実施形態に係るＩＧＢＴを有する半導体装置の断面構造および配線構造を示した断面図である。この図に示したように、セル領域には第１実施形態と同様の構造のＩＧＢＴが備えられている。そして、外周領域には、ｎ-型ドリフト層２の表層部において、セル領域の外周を囲むようにｐ型ベース領域３よりも深くされたｐ型拡散層２０が形成されていると共に、更にｐ型拡散層２０の外周を囲むようにｐ型ガードリング層２１が多重リング構造として形成されている。各ｐ型ガードリング層２１は、絶縁膜８に形成されたコンタクトホール８ｂを通じて、各ｐ型ガードリング層２１と対応して配置された外周電極２２に対して電気的に接続されている。各外周電極２２は、互いに電気的に分離されており、ｐ型ガードリング層２１と同様に多重リング構造とされている。
さらに、ｐ型ガードリング層２１を囲むように、ｎ-型ドリフト層２の表層部にｎ+型層２３が形成されていると共に、その上に電極２４が形成されることにより、等電位リング（ＥＱＲ）構造が構成されている。そして、外周領域における電気的な接続が行われない場所は、保護膜２５にて覆われた状態とされている。このようにして、外周領域の基本構造が構成されている。
なお、ｐ型拡散層２０の上には絶縁膜８を介してドープトＰｏｌｙ−Ｓｉ層３０が形成されているが、このドープトＰｏｌｙ−Ｓｉ層３０は、各ゲート電極７を外部と電気的に接続させるためのものである。具体的には、Ｐｏｌｙ−Ｓｉ層３０は、各ゲート電極７と電気的に接続されると共に、絶縁膜８に形成されたコンタクトホール８ｃを通じてゲートパッド３１に電気的に接続され、このゲートパッド３１に対してボンディングワイヤ３２が接合されることにより、ゲート電極７と外部との電気的な接続が図られている。
そして、このような基本構造を有する外周領域にも、半導体装置の裏面側において、セル領域と同様の構造、つまりトレンチ１１が形成されていると共に、トレンチ１１内にゲート絶縁膜１２およびコントロールゲート電極１３を配置した構造が備えられている。外周領域のコントロールゲート電極１３とセル領域のコントロールゲート電極１３とは別段面において電気的に接続されている。これらセル領域および外周領域のコントロールゲート電極１３への電圧印加は外周領域で行われ、セル領域では、コレクタ電極およびエミッタ電極を通じて電流を流すための電流経路が構成されている。
具体的には、セル領域では、コレクタ電極１０がはんだ３３を介してリードフレーム３４に電気的に接続されている。外周領域では、絶縁膜３５および保護膜３６によってコレクタ電極１０から絶縁分離されるように外周裏面電極３７が配置されている。この外周裏面電極３７に対し、絶縁膜３５内に形成されたドープトＰｏｌｙ−Ｓｉ層３８を介して、セル領域および外周領域に形成された各コントロールゲート電極１３が電気的に接続されている。そして、外周裏面電極３７がはんだ３９を介してリードフレーム４０と電気的に接続されることで、セル領域および外周領域に備えられた各コントロールゲート電極１３への電圧印加が行えるように構成されている。
なお、エミッタ電極９も、はんだ４１を介してリードフレーム４２に接続されている。そして、コレクタ電極１０と電気的に接続されたはんだ３３およびリードフレーム３４やエミッタ電極９に電気的に接続されたはんだ４１およびリードフレーム４２を通じて、コレクタ−エミッタ間の電流が流されるようになっている。
このように、外周領域に対してもコントロールゲート電極１３を形成することができる。そして、セル領域および外周領域に配置された各コントロールゲート電極１３との電気的接続を外周領域にて行う構造とすることができる。
なお、図３では、第１実施形態のようにコントロールゲート電極１３が備えられるトレンチ１１がＦＳ層２ａを貫通してｎ-型ドリフト層２まで達する構造について説明したが、第２実施形態のようにＦＳ層２ａを貫通しないような構造に対しても本実施形態の構造を適用できる。
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第３実施形態のように外周領域にもコントロールゲート電極１３を備えたものであるが、コントロールゲート電極１３と外部との電気的な接続を行うための配線構造を第３実施形態と異なる構造としたものであり、その他に関しては第３実施形態と同様であるため、第３実施形態と異なる部分についてのみ説明する。
図４は、本実施形態に係るＩＧＢＴを有する半導体装置の断面構造および配線構造を示した断面図である。この図に示したように、コレクタ電極１０やはんだ３３およびリードフレーム３４がセル領域だけでなく外周領域まで全面的に形成されている。そして、コントロールゲート電極１３と外部との電気的接続を行うための配線構造は、外周領域においてｎ-型ドリフト層２などを貫通してトレンチ１１に繋がる貫通孔５０、貫通孔５０の内壁面を覆うように形成された絶縁膜５１、貫通孔５０内に埋め込まれたドープトＰｏｌｙ−Ｓｉなどで構成された配線層５２、および、絶縁膜８に形成されたコンタクトホール８ｃを通じて配線層５２に電気的に接続されたパッド５３にて構成されている。パッド５３にはボンディングワイヤ５４が接続されており、配線層５２、パッド５３およびボンディングワイヤ５４を通じて、外部からコントロールゲート電極１３に対して所望の電圧が印加できる構造とされている。
貫通孔５０が形成される位置はどこであっても構わないが、電位干渉や電位差による絶縁破壊を起こす恐れを回避するために、コレクタ領域と同電位の部分に貫通孔５０を形成するのが好ましい。例えば、ディスクリート素子の場合、図４に示したように外周耐圧構造が備えられる外周領域の外側位置に貫通孔５０を形成すると良い。なお、ここではディスクリート素子を例に挙げているが、勿論、制御ＩＣ内蔵のスイッチング素子に対して本実施形態の構造を適用することもできる。
このように、貫通孔５０を通じて配線層５２が半導体装置の表面側に引き回される構造とし、コントロールゲート電極１３と外部との電気的な接続が表面側で行えるようにすることもできる。
なお、図４でも、第１実施形態のようにコントロールゲート電極１３が備えられるトレンチ１１がＦＳ層２ａを貫通してｎ-型ドリフト層２まで達する構造について説明したが、第２実施形態のようにＦＳ層２ａを貫通しないような構造に対しても本実施形態の構造を適用できる。
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態も、第３、第４実施形態のように外周領域にもコントロールゲート電極１３を備えたものであるが、コントロールゲート電極１３のピッチをセル領域と外周領域とで異ならせたことが第３、第４実施形態と異なる。その他に関しては第３、第４実施形態と同様であるため、第３、第４実施形態と異なる部分についてのみ説明する。
図５は、本実施形態に係るＩＧＢＴを有する半導体装置の断面構造および配線構造を示した断面図である。この図に示されるように、第３実施形態の構造に対して、コントロールゲート電極１３が備えられたトレンチ４同士の間の間隔（ピッチ）がセル領域と外周領域とで異ならせてあり、セル領域よりも外周領域において、当該間隔が狭くなるようにしてある。
このように、セル領域と外周領域とでトレンチ４同士の間隔を異ならせることにより、同一チップ内でｐ+型基板１側から注入される少数キャリア量に差をつけることが可能となる。
例えば、ターンオフ時の少数キャリアの吐き出しにおいて、セル領域を囲むように配置された外周領域からの多量の少数キャリアがセル領域の終端部に集中し、素子破壊に至ることがある。
しかしながら、本実施形態のような構造によれば、外周領域の方がセル領域よりもコントロールゲート電極１３の密度が密にされているため、コントロールゲート電極１３にコレクタ領域に対して正の電圧を印加したときに、外周領域に注入される少数キャリア量をセル領域から注入される少数キャリア量よりも抑えることができる。このため、セル領域の終端部でのキャリア集中による素子破壊を防止することが可能となる。
なお、ここでは第３実施形態の構造に対してコントロールゲート電極１３の間隔を異ならせた例について説明したが、第４実施形態の構造に対しても、同様の構造を採用することができる。
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態も、第３実施形態のように外周領域にもコントロールゲート電極１３を備えたものであるが、コントロールゲート電極１３のうちセル領域に形成された部分と外周領域に形成された部分とで別々に電位を制御できる様にしている点が第３実施形態と異なる。その他に関しては第３実施形態と同様であるため、第３実施形態と異なる部分についてのみ説明する。
図６は、本実施形態に係るＩＧＢＴを有する半導体装置の断面構造および配線構造を示した断面図である。この図に示されるように、外周領域における裏面側において、コントロールゲート電極１３のうちのセル領域に配置された部分１３ａと外周部に配置された部分１３ｂとが異なる外周裏面電極３７ａ、３７ｂにそれぞれ電気的に接続されている。そして、セル領域のコントロールゲート電極１３ａと外周領域のコントロールゲート電極１３ｂとは接続されておらず、互いに絶縁分離されている。
具体的には、外周領域では、絶縁膜３５および保護膜３６によって各外周裏面電極３７ａ、３７ｂとが絶縁分離されており、各外周裏面電極３７ａ、３７ｂが絶縁膜３５内に形成されたドープトＰｏｌｙ−Ｓｉ層３８ａ、３８ｂを介して、はんだ３９ａ、３９ｂおよびリードフレーム４０ａ、４０ｂと電気的に接続されている。このように、セル領域に配置されたコントロールゲート電極１３ａと外周領域に配置されたコントロールゲート電極１３ｂとが別々のリードフレーム４０ａ、４０ｂに対して電気的に接続されるようにすることで、それぞれの領域に配置されたコントロールゲート電極１３ａ、１３ｂに対して異なる電圧を印加することが可能となる。
以上説明したように、本実施形態では、セル領域と外周領域それぞれの領域に配置されたコントロールゲート電極１３ａ、１３ｂに対して異なる電圧を印加できるようにしている。
このような構造では、セル領域のコントロールゲート電極１３ａにかけるコレクタ領域に印加されるコレクタ電圧の対する電圧よりも、外周領域のコントロールゲート電極１３ｂにかけるコレクタ領域に印加されるコレクタ電圧の対する電圧を高くすれば外周領域に注入される少数キャリア量をセル領域から注入される少数キャリア量よりも抑えることが可能となる。このため、セル領域の終端部でのキャリア集中による素子破壊を防止することが可能となる。
なお、ここでは第３実施形態の構造に対して、セル領域と外周領域それぞれの領域に配置されたコントロールゲート電極１３ａ、１３ｂが異なる電極に電気的に接続されるようにした例を挙げたが、第４実施形態の構造を採用する場合にも、同様の構造を採用することができる。その場合、コントロールゲート電極１３ａ、１３ｂそれぞれが電気的に接続される配線が両方共に半導体装置の表面側に引き回される構造としても良いし、いずれか一方のみが引き回される構造としても良い。
（第７実施形態）
本発明の第７実施形態について説明する。本実施形態は、上記第１〜第６実施形態における半導体装置の素子構造を一部変更したものであるが、その他に関しては第１〜第６実施形態と同様であるため、第１〜第６実施形態と異なる部分についてのみ説明する。
図７は、本実施形態に係るＩＧＢＴを有する半導体装置の断面構造および配線構造を示した断面図である。この図に示したように、本実施形態の半導体装置では、ＦＳ層２ａとｎ-型ドリフト層２との間にｐ型層６０を配置することにより、コレクタ側にｐチャンネルタイプのトレンチゲート構造のＭＯＳＦＥＴを形成している。
このような構造においても、上記各実施形態と同様に裏面からのホールの注入を制御することができる。具体的には、コントロールゲート電極１３にコレクタ電圧に対して負の電圧を印加すると、ＦＳ層２ａが反転することによって少数キャリアの注入を開始または増大することができ、正の電圧を印加すると少数キャリアの注入をストップまたは減少させることができる。
このように、本実施形態に示したようなｐチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴを半導体装置の裏面側に配置するようにしても、上記各実施形態と同様の効果を得ることができる。
（他の実施形態）
上記第１〜第６実施形態では、ＦＳ層２ａを備えている例を挙げて説明したが、ＦＳ層２ａを形成していない形態、すなわちｐ+型基板１の表面に直接ｎ-型ドリフト層２が形成される構造であっても、上記各実施形態の構造を適用することができる。この場合、トレンチ１１がｐ+型基板１を貫通するような構造であっても、トレンチ１１の深さがｐ+型基板１の厚みよりも浅く、トレンチ１１の底部がｐ+型基板１内に留まっているような構造であっても構わない。
また、上記各実施形態では、エミッタ電極９、コレクタ電極１０、ゲートパッド３１および外周裏面電極３７、３７ａ、３７ｂと外部との電気的な接続形態の一例として、ワイヤボンディングやはんだおよびリードフレームとの組み合わせなどの例を挙げて説明したが、導電ペーストを用いるなど、他の手法による電気的な接続形態を採用しても構わない。
また、上記実施形態では、第１導電型をｐ型、第２導電型をｎ型とするｎチャネルタイプのＩＧＢＴを例に挙げて説明したが、各部の導電型を反転させたｐチャネルタイプのＩＧＢＴについても本発明を適用することができる。
本発明の第１実施形態にかかるＩＧＢＴを有する半導体装置の断面構造を示した断面模式図である。 本発明の第２実施形態にかかるＩＧＢＴを有する半導体装置の断面構造を示した断面模式図である。 本発明の第３実施形態にかかるＩＧＢＴを有する半導体装置の断面構造および配線構造を示した断面模式図である。 本発明の第４実施形態にかかるＩＧＢＴを有する半導体装置の断面構造および配線構造を示した断面模式図である。 本発明の第５実施形態にかかるＩＧＢＴを有する半導体装置の断面構造および配線構造を示した断面模式図である。 本発明の第６実施形態にかかるＩＧＢＴを有する半導体装置の断面構造および配線構造を示した断面模式図である。 本発明の第７実施形態にかかるＩＧＢＴを有する半導体装置の断面構造および配線構造を示した断面模式図である。 従来のＦＳ層を備えたＩＧＢＴを有する半導体装置の断面構造および配線構造を示した断面模式図である。
符号の説明
１ ｐ+型コレクタ層
２ ｎ-型ドリフト層
２ａ ＦＳ層
３ ｐ型ベース領域
３ａ チャネルｐ層
３ｂ フロート層
４ トレンチ
５ ｎ+型エミッタ領域
６ ゲート絶縁膜
７ ゲート電極
９ エミッタ電極
１０ コレクタ電極
１１ トレンチ
１３ コントロールゲート電極
２０ ｐ型拡散層
２１ ｐ型ガードリング層
２２ 外周電極
３０、３８ ドープトＰｏｌｙ−Ｓｉ層
３３、３７、４１ はんだ
３４、４０、４２ リードフレーム
３７ 外周裏面電極
５０ 貫通孔
５２ 配線層
６０ ｐ型層

Claims (11)

  1. 第１導電型のコレクタ層（１）と、
    前記コレクタ層（１）の上に配置された第２導電型のドリフト層（２）と、
    セル領域に形成され、前記ドリフト層（２）の上に形成された第１導電型のベース領域（３）と、
    前記ベース領域（３）を貫通して前記ドリフト層（２）に達するように形成されることにより前記ベース領域（３）を複数に分離し、一方向を長手方向として延設されたトレンチ（４）と、
    複数に分離された前記ベース領域（３）の少なくとも一部に形成され、該ベース領域（３）内において前記トレンチ（４）の側面に接するように形成された第２導電型のエミッタ領域（５）と、
    前記トレンチ（４）の表面上に形成されたゲート絶縁膜（６）と、
    前記トレンチ（４）内において、前記ゲート絶縁膜（６）の上に形成されたゲート電極（７）と、
    前記エミッタ領域（５）に電気的に接続されたエミッタ電極（９）と、前記コレクタ層（１）の裏面側に形成されたコレクタ電極（１０）とを備えてなる絶縁ゲート型半導体素子を有した半導体装置であって、
    前記ドリフト層（２）に対して前記コレクタ層（１）側には、前記エミッタ領域（５）が形成されることなく前記コレクタ層（１）が形成されており、
    前記コレクタ層（１）のうち前記ドリフト層（２）が形成された面とは反対側となる裏面側から形成されたトレンチ（１１）と、
    前記裏面側のトレンチ（１１）の表面上に形成されたゲート絶縁膜（１２）と、
    前記裏面側のトレンチ（１１）内において、前記ゲート絶縁膜（１２）の上に形成されたコントロールゲート電極（１３）とを有していることを特徴とする半導体装置。
  2. 前記裏面側のトレンチ（１１）は、前記コレクタ層（１）を貫通する深さとされていることを特徴とする請求項１に記載の半導体装置。
  3. 前記コレクタ層（１）と前記ドリフト層（２）との間には前記ドリフト層（２）よりも不純物濃度が高くされた第２導電型のフィールドストップ層（２ａ）が配置されていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記裏面側のトレンチ（１１）は、前記コレクタ層（１）に加えて前記フィールドストップ層（２ａ）も貫通するように形成されていることを特徴とする請求項３に記載の半導体装置。
  5. 前記フィールドストップ層（２ａ）と前記ドリフト層（２）の間に第１導電型層（６０）が形成されることにより、前記裏面側において、前記コレクタ層（１）と前記フィールドストップ層（２ａ）と前記第１導電型層（６０）および前記トレンチ（１１）内の前記コントロールゲート電極（１３）にて、トレンチゲート構造のＭＯＳＦＥＴが構成されていることを特徴とする請求項４に記載の半導体装置。
  6. 前記裏面側のトレンチ（１１）は、前記フィールドストップ層（２ａ）を貫通しない深さとされていることを特徴とする請求項３に記載の半導体装置。
  7. 前記セル領域を囲む外周耐圧構造を備えた外周領域を有し、該外周領域にも前記裏面側のトレンチ（１１）と、該トレンチ（１１）の表面に形成されたゲート絶縁膜（１２）および前記コントロールゲート電極（１３）が備えられていることを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置。
  8. 前記セル領域および前記外周領域に形成された前記コントロールゲート電極（１３）は、共に、前記外周領域に形成された外周電極（３７）に対して電気的に接続されていることを特徴とする請求項７に記載の半導体装置。
  9. 前記セル領域および前記外周領域に形成された前記コントロールゲート電極（１３）は、共に、前記外周領域において前記ドリフト層（２）を貫通するように形成された貫通孔（５０）内に配置された配線層（５２）と電気的に接続され、前記裏面とは反対側の表面まで引き回されていることを特徴とする請求項７に記載の半導体装置。
  10. 前記コントロールゲート電極（１３）のうち前記セル領域に形成された部分（１３ａ）同士の間隔と比べて、前記コントロールゲート電極（１３）のうち前記外周領域に形成された部分（１３ｂ）同士の間隔の方が狭くされていることを特徴とする請求項７ないし９のいずれか１つに記載の半導体装置。
  11. 前記コントロールゲート電極（１３）のうち前記セル領域に形成された部分（１３ａ）と前記外周領域に形成された部分（１３ｂ）とが電気的に分離されており、それぞれが異なる電極（３７ａ、３７ｂ）に電気的に接続されていることを特徴とする請求項７に記載の半導体装置。
JP2008294481A 2008-11-18 2008-11-18 半導体装置 Expired - Fee Related JP5417811B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008294481A JP5417811B2 (ja) 2008-11-18 2008-11-18 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008294481A JP5417811B2 (ja) 2008-11-18 2008-11-18 半導体装置

Publications (2)

Publication Number Publication Date
JP2010123667A JP2010123667A (ja) 2010-06-03
JP5417811B2 true JP5417811B2 (ja) 2014-02-19

Family

ID=42324773

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008294481A Expired - Fee Related JP5417811B2 (ja) 2008-11-18 2008-11-18 半導体装置

Country Status (1)

Country Link
JP (1) JP5417811B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11563113B2 (en) 2020-09-16 2023-01-24 Kabushiki Kaisha Toshiba Semiconductor device and integrated circuit
US11984473B2 (en) 2021-03-17 2024-05-14 Kabushiki Kaisha Toshiba Semiconductor device

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8564057B1 (en) 2007-01-09 2013-10-22 Maxpower Semiconductor, Inc. Power devices, structures, components, and methods using lateral drift, fixed net charge, and shield
JP6064371B2 (ja) 2012-05-30 2017-01-25 株式会社デンソー 半導体装置
DE112013006912B4 (de) 2013-05-10 2022-10-13 Hitachi, Ltd. Vorrichtung zum Steuern eines Halbleiterelements mit isolierendem Gate und Leistungswandlungsvorrichtung, welche die Vorrichtung zum Steuern des Halbleiterelements mit isolierendem Gate verwendet
CN104253153B (zh) * 2013-06-28 2017-09-15 无锡华润上华半导体有限公司 场截止型反向导通绝缘栅双极型晶体管及其制造方法
GB2533063B (en) 2014-01-16 2016-09-28 Ideal Power Inc Semiconductor device structures with reduced sensitivity to surface charge
US20160343838A1 (en) 2014-01-31 2016-11-24 Hitachi, Ltd. Semiconductor Element Drive Apparatus and Power Conversion Apparatus Using Same
CN105932056B (zh) * 2016-07-01 2018-08-31 电子科技大学 一种具有超结的rb-igbt
JP7068981B2 (ja) 2018-09-25 2022-05-17 三菱電機株式会社 半導体装置
JP7234858B2 (ja) 2019-08-22 2023-03-08 三菱電機株式会社 半導体装置及びインバータ
JP7297709B2 (ja) * 2020-03-19 2023-06-26 株式会社東芝 半導体装置及び半導体回路
JP2022089710A (ja) * 2020-12-04 2022-06-16 国立大学法人 東京大学 半導体装置
CN114203810A (zh) * 2021-12-10 2022-03-18 电子科技大学 一种增加背面栅降低关断损耗的超高压igbt结构
CN116779660B (zh) * 2023-06-21 2024-03-01 中国海洋大学 一种抑制电压回折现象的低损耗igbt结构及制备方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3281194B2 (ja) * 1994-09-16 2002-05-13 株式会社東芝 電力用半導体素子
JP4198251B2 (ja) * 1999-01-07 2008-12-17 三菱電機株式会社 電力用半導体装置およびその製造方法
JP4479052B2 (ja) * 2000-05-09 2010-06-09 富士電機システムズ株式会社 半導体装置
JP5070668B2 (ja) * 2001-09-20 2012-11-14 富士電機株式会社 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11563113B2 (en) 2020-09-16 2023-01-24 Kabushiki Kaisha Toshiba Semiconductor device and integrated circuit
US11984473B2 (en) 2021-03-17 2024-05-14 Kabushiki Kaisha Toshiba Semiconductor device

Also Published As

Publication number Publication date
JP2010123667A (ja) 2010-06-03

Similar Documents

Publication Publication Date Title
JP5417811B2 (ja) 半導体装置
JP6443267B2 (ja) 半導体装置
JP6459791B2 (ja) 半導体装置およびその製造方法
JP5636808B2 (ja) 半導体装置
JP6064371B2 (ja) 半導体装置
JP5630582B2 (ja) 半導体装置
JP5470826B2 (ja) 半導体装置
JP5282823B2 (ja) ダイオード領域とｉｇｂｔ領域を有する半導体基板を備える半導体装置
JP2019169597A (ja) 半導体装置
JP5636848B2 (ja) 横型の絶縁ゲート型バイポーラトランジスタ
JP6946219B2 (ja) 半導体装置
JP6416062B2 (ja) 半導体装置
JP7210342B2 (ja) 半導体装置
JP5446233B2 (ja) 絶縁ゲート型半導体装置の駆動回路およびそれに適した半導体装置
JP2019057702A (ja) 半導体装置
JP2006332591A (ja) 半導体装置
JP2011228505A (ja) 半導体集積回路
JP6157338B2 (ja) 半導体装置
JP2007234897A (ja) 半導体装置とその製造方法
JP2021048337A (ja) 半導体装置及び半導体回路
JP7352437B2 (ja) 半導体装置
JP2008227240A (ja) 半導体装置とその製造方法
JP2013069871A (ja) 半導体装置
JP5292157B2 (ja) 横型絶縁ゲートバイポーラトランジスタおよびその製造方法
JP2017045874A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100702

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121106

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121108

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121227

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130806

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131003

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131022

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131104

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees