JP6157338B2

JP6157338B2 - 半導体装置

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Publication number: JP6157338B2
Application number: JP2013256199A
Authority: JP
Inventors: 裕二村上; 時岡　秀忠; 秀忠時岡; 古川　彰彦; 彰彦古川; 川上　剛史; 剛史川上; 聡志奥田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2013-12-11
Filing date: 2013-12-11
Publication date: 2017-07-05
Anticipated expiration: 2033-12-11
Also published as: JP2015115452A

Description

本発明は、半導体装置にかかり、特にパワーエレクトロニクス用のバイポーラ型スイッチング半導体装置に関する。

従来、パワーエレクトロニクスに用いられるバイポーラ型スイッチング半導体装置(パワー半導体デバイス)の代表的なものとして、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）が開示されている。ＩＧＢＴは、半導体表面に対して垂直に高電圧を保持、あるいは大電流を流すことができ、ゲート電極に周期的に１５Ｖ程度の電圧を印加することで、上述の高電圧を保持する（ＩＧＢＴオフ）状態と大電流を流す（ＩＧＢＴオン）状態とを交互に存在させることのできるスイッチング半導体装置（縦型デバイス）である。

一般にＩＧＢＴをスイッチング動作させる場合、上記オフ状態とオン状態とにおける定常損失（電力ロス）と、オフ状態からオン状態あるいはオン状態からオフ状態に移行する際のスイッチング損失とを出来るだけ低減することが望ましい。特に高周波でスイッチング動作させる場合、トータルの損失としてはスイッチング損失が支配的となるため、これを低減することが重要となる。スイッチング損失について、オフ状態からオン状態、オン状態からオフ状態へ移行する際の損失を、それぞれ、オン損失、オフ損失と呼んでいる。特許文献１では、有効領域となるメインセル部表面のアイランド状の拡散層パターンを千鳥配置することにより、オン状態の定常損失を低く保ったままで、オン損失を低減する。

一方、ＩＧＢＴにおいては、例えば定格を超える大電流が流れているオン状態からでも、正常にオフ状態に移行できる安全性も要求され、これを遮断耐量と呼んでいる。バイポーラ型であるＩＧＢＴをオン状態からオフ状態へ移行（遮断）するには、半導体装置内から、電子・正孔の両キャリアが存在しない状態を作ることが必要となる。そのために、エミッタ電極に接続されたコンタクトからは正孔を、コレクタ電極からは電子を半導体装置内から抜くか、両キャリアを半導体装置内で再結合・消滅させるかのいずれかで、半導体装置内に両キャリアが存在しない状態を作る。後者をライフタイム制御と呼び、例えば電子線照射を半導体装置に施し、照射欠陥を効率的に生成することによって、その欠陥をキャリアの再結合・消滅の核とする手法である。ただしライフタイム制御では、欠陥を生成することでＩＧＢＴ自体の抵抗成分が大きくなり、オン状態の定常損失が増大する反作用がある。前者はこの反作用はないが、電子と比べて移動度の低い正孔を、コンタクトを通して、いかにＩＧＢＴ内からすばやく抜くかがポイントとなる。

特許文献１におけるオン損失の低減は、全てがアクティブになっているトレンチゲートの間に、アイランド状のチャネル層を千鳥配置で形成し、ゲート入力容量と帰還容量との比を調整することで実現している。オフ状態からオン状態に移行する際は、半導体装置を流れる電流が出来るだけ短時間で所望のレベルに到達する、すなわちｄＩ／ｄｔを大きくすることが望ましい。ゲート入力容量と帰還容量との比を調整することによりｄＩ／ｄｔを大きくすることができ、オフ状態からオン状態へ移行する期間が短くなるため、結果としてオン損失を低減できる。特許文献１では、有効領域の構造を工夫することで、以上のような効果を、実現している。一方、終端領域などからのキャリアの流入があるため、特に正孔が集まりやすく、かつ半導体装置表面の無効領域でもあるセルコーナ部に、高濃度のｐ型半導体層を形成し、その直上にコンタクトを設けた構造も提案されている（特許文献２）。かかる構成によれば、正孔を抜けやすくして半導体装置のラッチアップを防止し、遮断耐量の向上を図ることができる。

特許第４８５７５６６号公報特許第２８７０４０２号公報

例えば、半導体装置の小型化への要求に加え、チップコストを低減したい要求がある場合、チップサイズを縮小する方法が考えられるが、縮小前と同等レベルの電気特性を得ようとすれば、チャネル層を密に配置することで半導体装置の電流密度を増やす必要がある。しかしながら、上記特許文献１の場合も同様に、チャネル層を密に配置すればチップサイズを縮小することが可能と考えられる。しかしながら、オン損失低減の効果はアイランド状のチャネル層を一定の間隔で千鳥配置することで成り立っているものであり、チャネル層を密に配置することで、オン損失低減の効果が薄れることが推測される。一方、特許文献２の構造は、遮断耐量の向上が見込まれ、非常に安全性の高い半導体装置が実現できると考えられる。しかしながら、終端構造などから集まってくる正孔キャリアを均等に抜くという点において、改善の余地があるように思われる。

本発明は、上記に鑑みてなされたものであって、主だった電気特性を決める有効領域の構造設計の自由度を維持しつつ、オン損失の低減と、遮断耐量の向上とを、無効領域であるセルコーナ部における半導体装置表面のデバイス構造のみで実現することを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、接合を有する第１導電型の半導体基板の周縁部表面に、接合が終端するように形成された帯状の終端領域と、終端領域で囲まれ、第１のトレンチゲートを備えたバイポーラ・トランジスタを含むメインセルの形成された有効領域と、半導体基板のコーナー部に相当する位置において、有効領域と終端領域との間に配され、蛇行部分を含む第２のトレンチゲートを備えた無効領域とを備える。第２のトレンチゲートは、平面視において、第１のトレンチゲートと異なる方向成分をもち、伸長方向が変化し、第２のトレンチゲート間に多角形状の領域と、多角形状の領域を連結する直線状の連結領域とをもつように配列され、かつ多角形状の領域の少なくとも一部には、第２導電型の高濃度半導体層と、第２導電型の高濃度半導体層の直上に第２のトレンチゲートに沿った多角形状のコンタクト層とが形成されている。

本発明によれば、無効領域であるセルコーナ部に、複雑なトレンチゲートパターンを形成することにより、有効領域であるメインセル部のトレンチゲートパターンの影響を少なくしつつ、ゲート入力容量Ｃiesと帰還容量Ｃresとの比Ｃies／Ｃresを比較的容易に調整でき、オン損失を低減する効果を奏する。また、第２導電型の高濃度半導体層および直上のコンタクトの形成により、上記の効果を備えたままで、遮断耐量向上の効果をも奏する。さらに、メインセル部のトレンチゲートパターンと方向の異なるトレンチゲートパターンを形成することで、半導体装置自体の反りの抑制にも効果がある。

図１は、本発明の実施の形態１の半導体装置の上面概要図である。図２は、同半導体装置のレイアウト説明図である。図３は、同半導体装置の要部拡大斜視図であり、（ａ）は有効領域Ｒ_eを示し、（ｂ）は無効領域Ｒ_nである。図４は、無効領域Ｒ_nの上面図である。図５は、ゲート入力容量Ｃiesと帰還容量Ｃresとの比（Ｃies／Ｃres）を小さくしたい場合の無効領域Ｒ_nの上面図である。図６は、ゲート入力容量Ｃiesと帰還容量Ｃresとの比（Ｃies／Ｃres）を大きくしたい場合の無効領域Ｒ_nの上面図である。図７は、本発明の実施の形態２の半導体装置の無効領域Ｒ_nの上面図である。図８は、本発明の実施の形態３の半導体装置の無効領域Ｒ_nの上面図である。図９は、同半導体装置のレイアウト説明図である。

以下に、本発明にかかる半導体装置の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。また、以下に示す図面においては、理解の容易のため、各部材の縮尺が実際とは異なる場合がある。各図面間においても同様である。また、平面図であっても、図面を見易くするためにハッチングを付す場合がある。なお、実施の形態の説明および各図において、同一の符号を付した部分は、同一又は相当する部分を示すものである。

実施の形態１．
図１は、本発明にかかる半導体装置の実施の形態１の上面概要図、図２は、同半導体装置のレイアウト説明図、図３は、同半導体装置の要部拡大斜視図であり、（ａ）は有効領域Ｒ_eを示し、（ｂ）は無効領域Ｒ_nである。図４は、無効領域Ｒ_nの上面図である。本実施の形態の半導体装置は、ＩＧＢＴを構成するもので、チップ１０上に、メインセル部を構成する有効領域Ｒ_eと、メインセル部にゲート電圧を印加するためのゲートパッド１７と、ＩＧＢＴがオフ状態のときに高電圧を保持するための幅広の導体リング２０を形成してなる終端領域Ｒ_gと、有効領域Ｒ_eと終端領域Ｒ_gとの間にある無効領域Ｒ_nで構成される。そして第１のトレンチゲート２ｅの配列された有効領域Ｒ_eと第２のトレンチゲート２ｎの配列された無効領域Ｒ_nとの間にゲート配線１４が配されている。無効領域Ｒ_nの第２のトレンチゲート２ｎで挟まれた領域に第２導電型の高濃度層としての高濃度ｐ型半導体層８とコンタクト９とを選択的に形成することでこの高濃度ｐ型半導体層８と対向する第２のトレンチゲート２ｎとの間にあるゲート酸化膜３によって容量を付加することで、有効領域Ｒ_eであるメインセル部のトレンチゲートパターンに独立して、ゲート入力容量Ｃiesと帰還容量Ｃresとの比Ｃies／Ｃresを調整できるようにしたものである。無効領域Ｒ_nの第２のトレンチゲート２ｎで挟まれた領域に形成される高濃度ｐ型半導体層８およびコンタクト９は、必要なゲート入力容量Ｃiesに応じて決定すればよい。このように、本実施の形態では、トレンチゲート２は、有効領域Ｒ_eにある第１のトレンチゲート２ｅと、無効領域Ｒ_nにある第２のトレンチゲート２ｎとで構成される。

本発明の実施の形態１による半導体装置は、チップ１０のメインセル部を構成する有効領域Ｒ_eおよび有効領域Ｒ_eより突き出した無効領域Ｒ_nのセルコーナ部１１に、アクティブなトレンチゲート２が形成されている。そして有効領域Ｒ_eおよび無効領域Ｒ_nの間にリング状のゲート配線１４が配されている。ここでは有効領域Ｒ_eに形成される第１のトレンチゲート２ｅは、所定の間隔で配列され、両端をゲート配線１４によって接続されている。また、有効領域Ｒ_eの周りにはゲート配線１４がはりめぐらされ、第１のトレンチゲート２ｅが最短距離で接続されるようになっている。そして、無効領域Ｒ_nにおいても、セルコーナ部１１にこのトレンチゲートを隔てて、伸張方向が規則的に変化する第２のトレンチゲート２ｎが形成されている。平面視状において、幅一定の小面積の連結領域１２と比較的面積が大きい八角形状領域１３とが存在する。トレンチゲート２は、有効領域Ｒ_eと無効領域Ｒ_nとで同一工程で形成される。ここで連結領域１２における第２のトレンチゲート２ｎ間の距離は幅Ｌ_T、八角形状領域１３における第２のトレンチゲート２ｎ間の距離は幅Ｌ_Tmaxとし、八角形状領域１３がほぼ正八角形となるようにＬ_TとＬ_Tmaxとの寸法比が決定されている。

半導体装置の上面には、図１に示すように、周縁付近にｐ型拡散領域（図示せず）とその上に形成された金属層で形成された幅広の導体リング２０とを備えた終端領域Ｒ_gが形成され、その内側に両端部分がリング状のゲート配線１４で繋がった、ストライプ状の第１のトレンチゲート２ｅが形成されている。この半導体装置においてメインセル部を構成する有効領域Ｒ_eは、図３（ａ）に示すように、ドリフト層を構成するｎ型単結晶シリコン基板１の上面側に一定の間隔でトレンチが形成され、このトレンチＴ内にゲート酸化膜３を介して充填された多結晶シリコンからなるトレンチゲート２ｅが形成されている。そしてこのｎ型単結晶シリコン基板１の下面には高濃度のｐ型拡散層からなるコレクタ（コンタクト）層４とコレクタ電極５とが形成されている。

トレンチゲート２と、隣接するトレンチゲート２との中間部分には、図３（ａ）に示すようにｐ型ベース領域６が形成されている。そして、この上層に形成されるエミッタ電極（エミッタコンタクト：図示せず）との界面には、ｐ型ベース領域６の上部にｎ型エミッタ領域７が形成され、またｐ型ベース領域６の上部にｐ型ベースコンタクトを構成する高濃度ｐ型半導体層８が形成されている。トレンチゲート２の内部壁面にはゲート酸化膜３が形成されており、その内部に多結晶シリコンが充填されてゲート電極を形成している。なお、各半導体領域はイオン注入によるイオン種、不純物濃度が異なっており、具体的な製造方法、不純物濃度等については後述する。

加えて、第２のトレンチゲート２ｎ間の八角形状領域１３に高濃度ｐ型半導体層８が千鳥配置されている。半導体装置の最表面に形成するエミッタ電極と接続するコンタクト９は、破線で示すように、この高濃度ｐ型半導体層８上に形成する。第２のトレンチゲート２ｎは、セル端で引き回されたゲート配線１４に接続することでアクティブになっている。また、メインセル部の各半導体領域と、無効領域Ｒ_nの各半導体領域は、電気的に絶縁されており、トレンチゲートについてはゲート配線を配して電気的に接続されている。ただし、接続が必要な場合には、コンタクト（配線）９を用いて接続することで、セルコーナー部１１の各半導体領域は、無効領域Ｒ_nと独立して調整することが可能であるため、容量調整も容易に可能である。

この半導体装置の通常動作について説明する。まず、ＯＮ状態への移行については、コレクタ電極（Ｃ）５とエミッタ電極（Ｅ）のコンタクト９との間に電圧を印加し、順バイアスした状態で、ベースコンタクトを構成する高濃度ｐ型半導体層８とエミッタ電極（Ｅ）間に正の電圧を印加する。ベースからエミッタにホール電流が流れ、それに応じてエミッタからベースに電子が注入される。この電子はベース領域６中を拡散し、これがコレクタ-ベース間の接合に達するとドリフトでコレクタ層５に達し、トランジスタはＯＮ状態に遷移する。

トランジスタがＯＮ状態に移行すると、コレクタ-エミッタ間の電圧は低下し、最終的にベース-エミッタ間の電圧よりも低くなる（飽和状態）。その結果、ベース-コレクタ間も順バイアスされるので、ベース領域６からコレクタ領域４側にもホールが注入され、電圧を支えるドリフト層（単結晶シリコン基板）１部分の抵抗が大幅に下がる（これを伝導度変調と呼ぶ）。このため、サイリスタと同様に、導通時の損失を低くすることが可能になる。

次に、ＯＦＦ状態への移行については、ベース-エミッタ間の電圧を０Ｖあるいは負の電圧を印加してベース電流の供給を止めると、素子内の蓄積キャリアは減少し、最終的にベース-コレクタ間が逆バイアスされ、トランジスタはオフ状態になる。このように、バイポーラ・トランジスタは自己消弧能力があるため直流回路へ容易に適用可能である。出力電流はベース電流によって変化し、かつこれが飽和する。したがって、素子自身に電流制限機能を持たせることができるため、サイリスタと比べて特に短絡時の破壊耐量を拡大させることができる。また、コレクタ側にＰＮ接合を持たないため、接合電圧が生じないという利点がある。この結果、電流がＶＣＥ=０Ｖから立ち上がるため、特に低電流領域の導通損失を小さくすることができる。

本実施の形態の半導体装置では、メインセル部の各半導体領域と、無効領域Ｒ_nの各半導体領域は、電気的に絶縁されており、トレンチゲート２がゲート配線を介して繋がっているだけである。従って図４に示すように、コンタクト９の形成されている部分の高濃度ｐ型半導体層８に電圧が印加され、第２のトレンチゲート２ｎとの間に電位差が形成され、この領域にあるゲート酸化膜３が容量をもつ。つまり、無効領域Ｒ_nにおいてコンタクト９の形成されている部分と、第２のトレンチゲート２ｎとで挟まれたゲート酸化膜３の分が容量として加算されることになる。また、第１のトレンチゲート２ｅについてはゲート配線１４を配して電気的に接続されている。そして接続が必要な場合には、コンタクト配線を用いて高濃度ｐ型半導体層８に接続することで、メインセル部の各半導体領域と独立して調整することが可能であるため、容量調整も容易に可能である。したがって、以上の通常動作に影響を与えることなく、このコンタクト９の形成を調整することで、容易にゲート入力容量と帰還容量との比を調整することができる。

次にこの半導体装置の製造工程について説明する。まず、ドリフト層を構成するｎ型単結晶シリコン基板１上に、エピタキシャル成長法を用いてｐ型ベース領域６、ｎ型エミッタ領域７、ｐ型ウェルコンタクト領域（図示せず）、ｐ型高濃度ベースコンタクトとなる高濃度ｐ型半導体層８をイオン注入により形成する。このイオン注入工程において、ｎ型エミッタ領域７は、例えば濃度が約１×１０¹⁹／ｃｍ³のドナー不純物、ｐ型ウェルコンタクト領域、高濃度ｐ型半導体層８にはそれぞれ濃度約１×１０²⁰／ｃｍ³、約１×１０¹⁸／ｃｍ³のアクセプタ不純物を用いて形成できる。

本実施の形態においては、ドナー不純物はリン、アクセプタ不純物はボロンを用いたが、これらに限定するものではない。またイオン注入の濃度も特に限定するものではなく、隣接する半導体層の特性に応じて種々のイオン注入濃度を用いることができる。

次いで、ｎ型エミッタ領域７の中央部にスリット状の隙間を空けたシリコン酸化膜などの材料からなるマスクを形成し、四フッ化炭素（ＣＦ₄）、酸素（Ｏ₂）、アルゴン（Ａｒ）の混合ガスを用いてドライエッチングによりトレンチを形成する。このトレンチは、ｐ型ベース領域６を貫通するように形成する。

この後、トレンチ内部にゲート酸化膜３と電極材料を充填しトレンチゲート２を形成する。最後に、ｎ型エミッタ領域７とｐ型ベースコンタクト領域としての高濃度ｐ型半導体層８に接するようにコンタクト９を形成し、裏面にｐ型不純物を拡散し、ｐ型領域からなるコレクタ層４及びコレクタ電極５を形成することで、図１〜４に示す半導体装置を得ることができる。

レイアウトに用いるマスクを変更するだけで、工数を増大することなく、同一工程で、チップ１０のメインセル部を構成する有効領域Ｒ_eおよび有効領域Ｒ_eより突き出した無効領域Ｒ_nのセルコーナ部１１に、アクティブなトレンチゲート２を形成することができる。ここでは有効領域Ｒ_eに形成される第１のトレンチゲート２ｅは、所定の間隔で配列され、両端をゲート配線１４によって接続されている。

そして、無効領域Ｒ_nの第２のトレンチゲート２ｎで挟まれた領域に形成される高濃度ｐ型半導体層８およびコンタクト９は、必要なゲート入力容量Ｃiesに応じて決定すればよい。必要とするゲート入力容量Ｃiesの大きさに応じて、無効領域Ｒ_nのｐ型高濃度領域およびコンタクト９を形成する位置及び数を選択することで、他の部分の設計を変更することなく所望の特性を得ることができる。形成に際しても、高濃度ｐ型半導体層８およびコンタクト９形成のためのマスクパターンを変更するのみで何ら工数の増大もない。従って容易に容量比Ｃies／Ｃresを調整することができる。

なお、セルコーナ部１１の領域は数百μｍ角程度で、前記のように有効領域Ｒ_eと無効領域Ｒ_nとで同様のものを形成する場合、第１及び第２のトレンチゲート２ｅ，２ｎともにトレンチゲート２の深さは３〜６μｍとし、さらにゲート絶縁膜３（厚み１００ｎｍ前後）を加えた開口幅は、出来るだけ狭い方が望ましいが、第１及び第２のトレンチゲート２ｅ、２ｎを形成するためにトレンチＴ内に充填するゲート電極材料（例えばポリシリコンなどであるが、繰り返し１５Ｖ前後のパルス電圧を印加できるようなゲートとしての機能を満足する場合、電極材料は問わない）の埋め込み性を考慮すると、トレンチゲート２の深さとのアスペクト比が５．０前後となる、０．６〜１．２μｍが望ましい。

トレンチゲート２が３μｍより浅すぎると、ｐ型ベース領域６をトレンチゲート２が貫通せず、チャネルが開かなくなることが懸念される。一方、トレンチゲート２が６μｍより深すぎると、高電圧印加時、トレンチゲート２の底のコーナー部で電界強度が高まり、半導体装置が破壊しやすくなることが懸念される。

また面積が小さい連結領域１２におけるトレンチゲート２間の距離Ｌ_Tは０．８〜１．５μｍ、面積が大きい八角形状領域１３のトレンチゲート２間の最大距離Ｌ_TMAXは２．０〜２．８μｍ程度とするのが望ましい。

トレンチゲート２間の距離Ｌ_Tが狭すぎると、半導体装置を作製中に、この部分において形状を維持できなくなることが懸念されるが、広すぎると後述する半導体装置自体の反り抑制効果が薄くなる。また最大距離Ｌ_TMAXが広すぎると、高電圧印加時、上記と同様の理由で半導体装置が破壊しやすくなることが懸念される。

さらに、千鳥状に配置された高濃度ｐ型半導体層８は１×１０¹⁹〜１０²⁰のほぼ縮退するようなキャリア濃度を有することが望ましい。キャリア濃度が前記より低い場合は、ホール（正孔）の抜けが有効に機能しなくなる可能性がある。一方、高濃度ｐ型半導体層８は、一般的にボロンイオンの注入およびその拡散で形成するが、キャリア濃度を前記より高くする場合、ボロンイオンの注入量をさらに増やす必要があり、現実的ではない。

このような構成によれば、半導体装置表面内に、セルコーナ部１１を４箇所以上設けることができる。さらに、密に配置された深いトレンチゲート２の曲げ形状との相乗効果で、ゲート絶縁膜３の延面積が増大し、容易にコレクタ−エミッタ間電圧（Ｖce）が０Ｖのときのゲート入力容量Ｃiesと帰還容量Ｃresとの比Ｃies／Ｃres（以降、“ゲート容量比”などと記載する）を調整することが可能となり、メインセル部の表面構造の影響をあまり受けずにオン損失低減の効果を得ることができる。

例えば、特許文献１により作製された半導体装置のゲート容量比は２．０前後であり、図３（ａ）のような表面構造で作製された半導体装置の有効領域Ｒ_eのみではゲート容量比に対して半分程度である。そこで本実施の形態では、図４に示す高濃度ｐ型半導体層８及びコンタクト９の形成位置を決定して、無効領域Ｒ_nのゲート容量を付加することで、ゲート入力容量Ｃiesと帰還容量Ｃresとの比（Ｃies／Ｃres）が１．８〜２．２となるように構成する。この構成により、メインセル部の表面構造の影響をあまり受けずに、オン損失の低減効果を得ることができる。

一方で、高濃度ｐ型半導体層８が比較的面積の大きい八角形状領域１３に規則的に配置されていることで、セルコーナ部１１において、効率的にかつ均一に正孔キャリアを半導体装置内から抜くことができ、遮断耐量向上の効果をも得ることができる。特に終端領域Ｒ_gが広く、かつまたはその領域でコンタクトを形成している箇所が少ない場合、セルコーナ部１１に正孔キャリアの流入が集中する可能性が高く、均一にキャリアを抜くことの重要性が増す。

また高濃度ｐ型半導体層８は正孔の抜け口となるため、拡散層として深い方が正孔を捕まえる確率が高くなる点で望ましいが、十分高濃度であるため、チャネル層のキャリア濃度に影響を与え、本実施の形態の半導体装置のしきい値電圧を変えてしまうものでなければ、どのような深さであっても問題ない。さらに、半導体装置内からキャリアを無くす効果を高めたい場合、定常損失の低さを維持できる程度で、電子線照射やプロトン照射など、ライフタイム制御を行うことも可能である。

なお、高濃度ｐ型半導体層８の配置数や配置方法によっても、ゲート容量比を調整することができる。本実施の形態では、図４に示すように、高濃度ｐ型半導体層８を比較的間引いて千鳥配置しており、ゲート容量比の調整に重きを置いている。例えばゲート入力容量Ｃiesと帰還容量Ｃresとの比（Ｃies／Ｃres）を小さくしたい場合には、図５に示すように高濃度ｐ型半導体層８の配置数を多くする。一方ゲート入力容量Ｃiesと帰還容量Ｃresとの比（Ｃies／Ｃres）を大きくしたい場合には、図６に示すように高濃度ｐ型半導体層８の配置数を少なくする。この構成により、メインセル部の表面構造の影響をあまり受けずに、オン損失の低減効果を得ることができる。

前述したように、本実施の形態の半導体装置では、メインセル部の各半導体領域と、無効領域Ｒ_nの各半導体領域は、電気的に絶縁されており、トレンチゲート２がゲート配線を介して繋がっているだけである。従ってコンタクト９の形成されている部分の高濃度ｐ型半導体層８に電圧が印加され、第２のトレンチゲート２ｎとの間に電位差が形成され、この領域にあるゲート酸化膜３が容量をもつ。つまり、無効領域Ｒ_nにおいてコンタクト９の形成されている部分と、第２のトレンチゲート２ｎとで挟まれたゲート酸化膜３の分が容量として加算されることになる。また、第１のトレンチゲート２ｅ及び第２のトレンチゲート２ｎについてはゲート配線１４を配して電気的に接続されている。

そして容量の増大が望ましい場合には、図５に示すように、コンタクト配線を用いて無効領域Ｒ_nの高濃度ｐ型半導体層８に接続するユニットを増大することで、容易に容量の増大を図ることができる。

一方、容量の低減が望ましい場合には、図６に示すようにコンタクト配線を用いて無効領域Ｒ_nの高濃度ｐ型半導体層８に接続するユニットを低減する。このようにして、メインセル部の各半導体領域と独立して調整することが可能であるため、容量調整も容易に可能である。したがって、以上の通常動作に影響を与えることなく、このコンタクト９の形成を調整することで、容易にゲート入力容量と帰還容量との比を調整することができる。

また、本実施の形態のように、トレンチゲート２を曲げ形状とすることにより、トレンチゲート２内にゲート電極材料を埋め込む際に発生する引張り応力のベクトルを分散させることができ、半導体装置自体の反りを抑制する効果が生じる。

これは、この半導体装置を搭載するアセンブリ工程、例えばダイボンドのようにボイドを出来るだけ少なくしたい工程における不良率を低減するものであり、製造上のコスト低減につながる。

なお、トレンチゲート２は、生産性の点からは有効領域Ｒ_eと無効領域Ｒ_nとで同様のものを形成することが望ましいが、ゲート容量をより詳細に調整したい場合は、有効領域Ｒ_eと無効領域Ｒ_nとで別々の仕様で形成しても問題ない。またトレンチゲート２の形状そのものについても、本実施の形態では図３（ｂ）に示すように深さ方向に一定の幅としているが、チャネルを開くことが本来の役割なので、テーパ形状、逆テーパ形状、ボーイング形状などの形状であっても問題ない。なお、八角形状の角の部分は曲率を持つような丸みを帯びた形状であってもよい。

なお、この半導体装置を構成するための半導体材料としては単結晶シリコン基板など、シリコンが一般的であるが、ＳｉＣやＳｉＧｅなどのような他の半導体材料を用いてもよい。特にＳｉＣを用いる場合は、２００℃以上の高温でもデバイスとして動作することから、シリコンと比べて有利である。

上記の八角形状領域１３は、八角形以外の、角数または辺数が偶数の多角形であってもよい。八角形状にすることで、コンタクトの形成面積を大きくとることができ、容量調整範囲を大きくとることができる。また、無効領域Ｒ_nを構成する第２のトレンチゲート２ｎの形状は変形可能であり、メインセル部を構成する第１のトレンチゲート２ｅと同様のストライプ構造でもよい。この場合は、容量調整効果は小さく、オン損失の低減効果および遮断耐量の向上効果については、小さいが若干の効果もある。また第１のトレンチゲート２ｅに対する第２のトレンチゲート２ｎの方向が異なるようにすることで半導体装置自体の反り抑制量の低減をはかることができる。

実施の形態２．
次に本発明の実施の形態２について説明する。図７は、本発明の実施の形態２の半導体装置の無効領域Ｒ_nの上面図である。本実施の形態では、無効領域Ｒ_nに形成される第２のトレンチゲート２ｎの曲げの角度を９０度にしたものである。なお、９０度に曲げた角の部分は、実施の形態１と同様に曲率を持つような丸みを帯びた形状であってもよい。半導体装置自体の反り抑制量が、実施の形態１の半導体装置と比べて変化するが、オン損失の低減効果および遮断耐量の向上効果については、同程度の効果が得られる。

トレンチゲート２の曲げ角度を９０度とすることにより、ゲート酸化膜３の膜厚がウエハ面方位の影響を受けにくく均一に形成できるようになる。ゲート酸化膜３の厚みがばらつくと、ゲートそのものの耐圧や半導体装置のしきい値電圧もばらつくため、本実施の形態のようにゲート酸化膜３の膜厚を均一に形成できると、半導体装置の安定した製造を図ることができる。

実施の形態３．
次に本発明の実施の形態３について説明する。図８は、本発明の実施の形態３の半導体装置の無効領域Ｒ_nの上面図である。また、図７においては、トレンチゲート２を曲げることによりゲート酸化膜３の延面積を稼いでいるが、本実施の形態では、実施の形態１の無効領域Ｒ_nに形成される第２のトレンチゲート２ｎに加え、図８に示すように、面積の小さい連結領域１２かつまたは面積の大きい八角形状領域１３において、隣り合う第２のトレンチゲート２ｎを接続する連結ゲート２ｃを設けることにより、さらにゲート酸化膜３の延面積を稼ぐことも可能である。なお、角のある部分は、曲率を持つような丸みを帯びた形状であってもよい。

かかる構成により、実施の形態１と比較してゲート容量比の調整がさらに容易となるばかりでなく、第２のトレンチゲート２ｎ同士が架橋していることで、実施の形態１および２と比較して、装置自体の反りを抑制する効果がさらに向上する。

実施の形態４．
また、前記実施の形態１では４つのセルコーナー部１１に無効領域Ｒ_nを形成したが、図９に示すように、ゲートパッド１７と、終端領域Ｒ_gとの間にさらに無効領域Ｒ_n1を形成し、第２のトレンチゲートを形成してもよい。

この構成により、さらに容量の自由度が増大し、装置自体の反りを抑制する効果がさらに向上する。

なお、無効領域Ｒ_nに形成される第２のトレンチゲートは必ずしも、トレンチゲート間に多角形状の領域と、多角形状の領域を連結する連結領域をもつように配列されている必要はなく、高濃度半導体層上のコンタクトを形成することで、第２のトレンチゲート２ｎとの間に容量を形成できるものであればよい。ただし、容量比の調整範囲を大きくとるためには、実施の形態で示したような形状のパターンを形成するのが望ましい。

以上のように、本発明にかかる半導体装置は、ＩＧＢＴの小型化に有用であり、特に、エアコン、コンプレッサなどの駆動装置のような小容量のデバイス、あるいは電車の駆動装置などの大容量のデバイスに適している。

１ｎ型単結晶シリコン基板、２トレンチゲート、２ｅ第１のトレンチゲート、２ｎ第２のトレンチゲート、２ｃ連結ゲート、３ゲート酸化膜、４コレクタ層、５コレクタ電極、６ｐ型ベース領域、７ｎ型エミッタ領域、８高濃度ｐ型半導体層、Ｒ_e 有効領域、Ｒ_n 無効領域、Ｒ_g 終端領域、１１セルコーナ部、１２連結領域、１３八角形状領域、１４ゲート配線、２０導体リング。

Claims

接合を有する第１導電型の半導体基板の周縁部表面に、前記接合が終端するように形成された帯状の終端領域と、
前記終端領域で囲まれ、第１のトレンチゲートを備えたバイポーラ・トランジスタを含むメインセルの形成された有効領域と、
前記半導体基板のコーナー部に相当する位置において、前記有効領域と前記終端領域との間に配され、蛇行部分を含む第２のトレンチゲートを備えた無効領域とを備え、
前記第２のトレンチゲートは、平面視において、前記第１のトレンチゲートと異なる方向成分をもち、伸長方向が変化し、前記第２のトレンチゲート間に多角形状の領域と、前記多角形状の領域を連結する直線状の連結領域とをもつように配列され、
かつ前記多角形状の領域の少なくとも一部には、第２導電型の高濃度半導体層と、前記第２導電型の高濃度半導体層の直上に前記第２のトレンチゲートに沿った多角形状のコンタクト層とが形成されたことを特徴とする半導体装置。
前記有効領域と前記無効領域の間に、前記有効領域を囲むようにゲート配線が配されており、前記第１のトレンチゲート及び前記第２のトレンチゲートは前記ゲート配線に電気的に接続されたことを特徴とする請求項１に記載の半導体装置。
前記第２のトレンチゲートは、伸長方向が規則的に変化することを特徴とする請求項１に記載の半導体装置。
前記第２のトレンチゲートは、曲げ角が直角となるように形成された請求項３に記載の半導体装置。
前記第２のトレンチゲートは、隣接するトレンチが互いに電気的に接続される接続部を有する請求項３または４に記載の半導体装置。
前記第１のトレンチゲートおよび第２のトレンチゲートは、同一深さを有することを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
前記第１のトレンチゲートおよび第２のトレンチゲートは、同一工程で形成されたものであることを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
前記多角形状の領域は、八角形状領域であり、前記第２のトレンチゲートが前記八角形状領域の６辺と接することを特徴とする請求項３に記載の半導体装置。
前記半導体装置は、
第１導電型の半導体基板と、
前記半導体基板の第１の面に形成され、前記半導体基板よりも低濃度の第１導電型のドリフト層と、
前記ドリフト層上に形成された第２導電型のベース領域と、
前記ドリフト層よりも高濃度の第１導電型のエミッタ領域と、前記ベース領域のコンタクトを形成する前記第２導電型の高濃度半導体層と、
を備え、
前記第１のトレンチゲートは、前記ベース領域、前記エミッタ領域および前記第２導電型の高濃度半導体層を貫通し、前記第２のトレンチゲートは、前記ベース領域および前記第２導電型の高濃度半導体層を貫通し、前記第１のトレンチゲートおよび前記第２のトレンチゲートは、内部にゲート酸化膜を介してゲート電極が形成されていることを特徴とする請求項１から８のいずれか１項に記載の半導体装置。