JP2012009811A - 半導体装置 - Google Patents

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Abstract

【課題】ダイオードに流れる順方向電圧降下上昇を招かず、ダイオードのリカバリー動作時のエッジターミネーション近傍における破壊耐量が向上される半導体装置を提供する。
【解決手段】互いに隣り合うダイオード活性領域とエッジターミネーション領域とを有する半導体基板と、ダイオード活性領域における第１導電型の第１領域と、第２導電型の第２領域と、エッジターミネーション領域における第１導電型の第３領域と、第２導電型の第４領域とを備える。第１領域と第３領域とは第１導電型のドリフト領域を共有しており、第３領域におけるドリフト領域のキャリアライフタイムが、第１領域におけるドリフト領域のキャリアライフタイムよりも短くなるように、第３領域のドリフト領域中の単位体積あたりの結晶欠陥の数が、第１領域のドリフト領域中の単位体積あたりの結晶欠陥の数より多い。
【選択図】図２

Description

本発明は半導体装置に関し、特に、ダイオードを備えた電力用の高耐圧の半導体装置に関するものである。
電力用半導体装置として、たとえば６００Ｖ以上の電圧に耐え得るような、高耐圧パワーモジュールがある。このようなパワーモジュールには、ＩＧＢＴとダイオードとが搭載されているものがある。
たとえば特開２００９−２８３７８１号公報（特許文献１）に開示される、ダイオードを備えた半導体装置は、ｎ型の半導体基板の一方の主面の側にアノードが、他方の主面の側にカソードが形成されている。アノードはｐ型拡散領域であり、カソードはｎ型超高濃度不純物層とｎ型高濃度不純物層とからなっている。このアノードを取り囲むようにガードリングが形成されている。カソードのうちガードリングと対向する領域にはカソード側ｐ型拡散領域が形成されている。
このような半導体装置の、アノード電極とカソード電極との間に順方向の電圧が印加されるとダイオードはオン状態となる。このとき、半導体基板の内部（ドリフト層）に多数のキャリアが蓄積される。つまりｐ型拡散領域からドリフト層に向かってホール（正孔）が注入され、ｎ型高濃度不純物層などからドリフト層に向かって電子が注入される。一方、アノード電極とカソード電極との間に逆方向の電圧が印加されるとダイオードはオフ状態となる。このとき、ドリフト層に蓄積されたキャリアのうち、電子はカソード電極から排出され、ホールはアノード電極から排出される。
このオフ状態において、カソード側にｐ型拡散領域が形成されているため、カソード側のｎ型領域の体積が減少する。このため、オフ状態としたときのアノードの外周端部における電流集中を緩和させることができる。つまり、オフ状態としたときのガードリング近傍の領域における電流集中が緩和され、当該領域における破壊耐量が向上する。
特開２００９−２８３７８１号公報
しかし、特開２００９−２８３７８１号公報の半導体装置においては、オン状態としたときにダイオードの主要な領域（アノードとカソードとに挟まれたドリフト層）に流れる順方向電流が減少する可能性がある。これにより、オン状態としたときにドリフト層に蓄積されるキャリア密度が減少することにより、ダイオードに本来流れるべき電流量が減少する可能性がある。
本発明は、以上の問題に鑑みなされたものである。その目的は、ダイオードに流れる順方向電圧降下上昇を招かず、ダイオードをオン状態からオフ状態に切り替えるリカバリー動作時の、ガードリングなどのエッジターミネーションの近傍における破壊耐量が向上される半導体装置を提供することである。
本発明の一の局面にしたがう半導体装置は、半導体基板と、第１導電型の第１領域と、第２導電型の第２領域と、第１導電型の第３領域と、第２導電型の第４領域と、第１導電型の第５領域とを備える。半導体基板は、互いに対向する第１主面および第２主面を有し、かつ互いに隣り合うダイオード活性領域とエッジターミネーション領域とを有する。第１領域は、ダイオード活性領域において半導体基板内に形成される。第２領域は、ダイオード活性領域において第１領域とともにダイオードを構成するように半導体基板の第１主面に形成される。第３領域は、エッジターミネーション領域において半導体基板内に形成される。第４領域は、エッジターミネーション領域において半導体基板の第１主面に形成されたエッジターミネーションとなる領域である。第５領域は、第１領域と第３領域とのうち第２主面に位置し、かつ第１領域と第３領域とが共有するドリフト領域より第１導電型不純物の濃度が高い。上記第３領域におけるドリフト領域のキャリアライフタイムが、第１領域におけるドリフト領域のキャリアライフタイムよりも短くなるように、第３領域のドリフト領域中の単位体積あたりの結晶欠陥の数が、第１領域のドリフト領域中の単位体積あたりの結晶欠陥の数より多い。
本発明の他の局面にしたがう半導体装置は、半導体基板と、第１導電型の第１領域と、第２導電型の第２領域と、第１導電型の第３領域と、第２導電型の第４領域とを備える。半導体基板は、互いに対向する第１主面および第２主面を有し、かつ互いに隣り合うダイオード活性領域とエッジターミネーション領域とを有する。第１領域は、ダイオード活性領域において半導体基板内に形成される。第２領域は、ダイオード活性領域において第１領域とともにダイオードを構成するように半導体基板の第１主面に形成される。第３領域は、エッジターミネーション領域において半導体基板内に形成される。第４領域は、エッジターミネーション領域において半導体基板の第１主面に形成されたエッジターミネーションとなる領域である。上記第１領域と第３領域とは第１導電型のドリフト領域を共有している。上記第１領域はドリフト領域よりも第１導電型不純物の濃度が高い第１導電型の第５領域を有している。上記エッジターミネーション領域では第２主面にドリフト領域が形成されており、ダイオード活性領域では第２主面に第５領域が形成されている。
本発明のさらに他の局面にしたがう半導体装置は、半導体基板と、第１導電型の第１領域と、第２導電型の第２領域と、第１導電型の第３領域と、第２導電型の第４領域とを備える。半導体基板は、互いに対向する第１主面および第２主面を有し、かつ互いに隣り合うダイオード活性領域とエッジターミネーション領域とを有する。第１領域は、ダイオード活性領域において半導体基板内に形成される。第２領域は、ダイオード活性領域において第１領域とともにダイオードを構成するように半導体基板の第１主面に形成される。第３領域は、エッジターミネーション領域において半導体基板内に形成される。第４領域は、エッジターミネーション領域において半導体基板の第１主面に形成されたエッジターミネーションとなる領域である。上記第１領域と第３領域とは第１導電型のドリフト領域を共有している。上記第１領域はドリフト領域よりも第１導電型不純物の濃度が高い第５領域を有している。上記ダイオード活性領域の第２主面において第５領域と隣り合うように形成された第２導電型の第１逆導電型領域と、エッジターミネーション領域の第２主面に形成された第２導電型の第２逆導電型領域とを備える。上記第１領域と第３領域とは、第５領域より第１導電型不純物の濃度が低く、ドリフト領域より第１導電型不純物の濃度が高い第１導電型の第６領域を共有している。上記第６領域は、ダイオード活性領域においては第５領域および第１逆導電型領域とドリフト領域との間に位置し、かつエッジターミネーション領域においては第２逆導電型領域とドリフト領域との間に位置している。上記第５領域の直上に位置する第６領域の領域と第１逆導電型領域の直上に位置する第６領域の領域とは異なる第１導電型不純物の濃度を有している。
本発明の一の局面にしたがう半導体装置によれば、ダイオードの活性領域に流れる電流の量を確保しつつ、エッジターミネーション領域とダイオード活性領域との境界部における電流密度の増加を抑制し、当該境界部における温度上昇による熱破壊を抑制することができる。つまり当該境界部における破壊耐量が向上される。
本発明の他の局面およびさらに他の局面にしたがう半導体装置によれば、上記の効果に加えて、順電圧降下（ＶF）が低減され、かつリカバリー時の発振が抑制される。
本実施の形態１に係る半導体装置の平面視における概略図である。 本実施の形態１の、第１実施例に係る半導体装置の概略断面図である。 図２の半導体装置に順方向の電圧を加えたときのキャリアの動きを示す概略断面図である。 図２の半導体装置に逆方向の電圧を加えたときのキャリアの動きを示す概略断面図である。 図２の比較例としての半導体装置に順方向の電圧を加えたときのキャリアの動きを示す概略断面図である。 図２の比較例としての半導体装置に逆方向の電圧を加えたときのキャリアの動きを示す概略断面図である。 本実施の形態１の、第２実施例に係る半導体装置の概略断面図である。 図７の半導体装置に順方向の電圧を加えたときのキャリアの動きを示す概略断面図である。 図７の半導体装置に逆方向の電圧を加えたときのキャリアの動きを示す概略断面図である。 図７の半導体装置における、定格電流密度でのＶFおよびサージ電圧Ｖsurgeの各々と、ｎ+層とｐ型領域とを合わせた幅ＷCに占めるｐ型領域の幅Ｗpの割合との関係の一例を示すグラフである。 図７において、ｎ+層とｐ型領域とを合わせた幅ＷCに占めるｐ型領域の幅Ｗpの割合が０％の場合のダイオードのリカバリー特性の一例を示すグラフである。 図７において、ｎ+層とｐ型領域とを合わせた幅ＷCに占めるｐ型領域の幅Ｗpの割合が１０％の場合のダイオードのリカバリー特性の一例を示すグラフである。 図７において、ｎ+層とｐ型領域とを合わせた幅ＷCに占めるｐ型領域の幅Ｗpの割合が２０％の場合のダイオードのリカバリー特性の一例を示すグラフである。 図７において、ｎ+層とｐ型領域とを合わせた幅ＷCに占めるｐ型領域の幅Ｗpの割合が５０％の場合のダイオードのリカバリー特性の一例を示すグラフである。 本実施の形態１の、第３実施例に係る半導体装置の概略断面図である。 図１５の半導体装置に順方向の電圧を加えたときのキャリアの動きを示す概略断面図である。 図１５の半導体装置に逆方向の電圧を加えたときのキャリアの動きを示す概略断面図である。 リカバリー特性を計測するためのシミュレーションに用いられた回路を示す図である。 図１８中の従来例のダイオードにおける、リカバリー特性の波形のシミュレーションの一例を示すグラフである。 比較例の半導体装置のモデル内部における、リカバリー時の電流密度分布をシミュレーションした結果を示す概略断面図である。 本実施の形態１の半導体装置のモデル内部における、リカバリー時の温度分布をシミュレーションした結果を示す概略断面図である。 比較例の半導体装置のモデル内部における、リカバリー時の電流密度分布をシミュレーションした結果を示す概略断面図である。 本実施の形態１の半導体装置のモデル内部における、リカバリー時の温度分布をシミュレーションした結果を示す概略断面図である。 オン状態時における、図２０の点Ｃから深さ方向に延びる領域における電子の濃度を示すグラフである。 オン状態時における、図２０の点Ｃから深さ方向に延びる領域におけるホールの濃度を示すグラフである。 オン状態時における、図２０の点Ｂから深さ方向に延びる領域における電子の濃度を示すグラフである。 オン状態時における、図２０の点Ｂから深さ方向に延びる領域におけるホールの濃度を示すグラフである。 リカバリー時における、図２０の点Ｂから深さ方向に延びる領域における電子の濃度を示すグラフである。 リカバリー時における、図２０の点Ｂから深さ方向に延びる領域におけるホールの濃度を示すグラフである。 エッジターミネーション領域のキャリアライフタイムと、半導体装置の最高温度との関係を示すグラフである。 従来例および実施例のダイオードにおける、リカバリー時の発振特性の波形のシミュレーションの一例を示すグラフである。 従来例および実施例のダイオードの、ＶF−ＥRECトレードオフ特性を比較したグラフである。 本実施の形態２の、第１実施例に係る半導体装置の概略断面図である。 本実施の形態２の、第２実施例に係る半導体装置の概略断面図である。 本実施の形態２の、第３実施例に係る半導体装置の概略断面図である。 本実施の形態３の、第１実施例に係る半導体装置の概略断面図である。 本実施の形態３の、第２実施例に係る半導体装置の概略断面図である。 本実施の形態３の、第３実施例に係る半導体装置の概略断面図である。 本実施の形態３の、第４実施例に係る半導体装置の概略断面図である。 本実施の形態３の、第５実施例に係る半導体装置の概略断面図である。 本実施の形態３の、第６実施例に係る半導体装置の概略断面図である。 本実施の形態４の、第１実施例に係る半導体装置の概略断面図である。 本実施の形態４の、第２実施例に係る半導体装置の概略断面図である。 本実施の形態４の、第３実施例に係る半導体装置の概略断面図である。 本実施の形態４の、第４実施例に係る半導体装置の概略断面図である。 本実施の形態４の、第５実施例に係る半導体装置の概略断面図である。 本実施の形態４の、第６実施例に係る半導体装置の概略断面図である。
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１を参照して、本実施の形態の半導体装置（ダイオード）は、ダイオード活性領域と、エッジターミネーション領域とを備えている。エッジターミネーション領域は、平面視においてダイオード活性領域を取り囲んでいる。
図２は、図１のＩＩ−ＩＩ線に沿った断面図である。図２を参照して、本実施の形態の第１実施例に係る半導体装置は、半導体基板１を有している。半導体基板１は、たとえばシリコンの単結晶からなり、互いに対向する第１主面と第２主面とを有し、かつ上記ダイオード活性領域とエッジターミネーション領域とを有している。
ダイオード活性領域は、ｎ型（第１導電型）の領域（第１領域）と、ｐ型（第２導電型）の領域（第２領域）とが接合されることにより、ｐｎ接合ダイオードを構成している。具体的には、ｎ型の領域として、ｎ-ドリフト層１０（ドリフト領域）と、ｎ+層２（第５領域）と、ｎ型層３（第６領域）とを有している。ｎ-ドリフト層１０は、半導体基板１内に形成されており、かつ半導体基板１の主要部分をなす領域である。ｎ+層２は半導体基板１の第２主面（下側の主面）から所定の深さにわたって形成されている。ｎ型層３はｎ+層２の上、より具体的にはｎ-ドリフト層１０とｎ+層２との間に位置するように形成されている。
ｎ+層２が形成されることにより、カソード電極２９とのコンタクト抵抗の値が低減される。またｎ-ドリフト層１０とｎ+層２との間にｎ型層３が形成されることにより、ｎ型層３をｎ-ドリフト層１０とｎ+層２とのバッファ層として機能させることができる。
また半導体基板１は、ｐ型の領域（第２領域）として、ｐ型領域４を有している。ｐ型領域４は、半導体基板１の第１主面（上側の主面）からたとえば１．０〜１０．０μｍの深さにわたって形成されている。
ｎ型層３の不純物濃度のピーク値は、ｎ-ドリフト層１０の不純物濃度のピーク値に比べて高い。またｎ+層２の不純物濃度のピーク値は、ｎ型層３の不純物濃度のピーク値に比べて高い。
たとえばｎ-ドリフト層１０の濃度は１×１０12〜１×１０15ｃｍ-3であり、ｎ型層３のピーク濃度は１×１０16〜１×１０17ｃｍ-3である。またピーク濃度とは、当該領域における最大濃度である。またｎ+層２の表面濃度（ｎ+層２とカソード電極２９との界面における不純物濃度）は１×１０18〜１×１０20ｃｍ-3であり、ｐ型領域４におけるｐ型不純物の表面濃度は１×１０16〜１×１０18ｃｍ-3である。ｎ型層３の深さは２０．０〜３０．０μｍであり、ｎ+層２の深さは０．５〜５．０μｍである。
半導体基板１を構成する各領域が、上記の不純物濃度を有することにより、ダイオード活性領域をｐｎ接合ダイオードとして機能させることができる。
エッジターミネーション領域は、ｎ型の領域（第３領域）とｐ型の領域（第４領域）とが形成されている。具体的には、ｎ型の領域としてｎ-ドリフト層１０と、ｎ+層２、ｎ型層３と、ｎ+領域１１とを有している。これらの配置は、ダイオード活性領域における配置と同様である。またｐ型の領域（第４領域）として、ｐ型領域５を有している。ｐ型領域５はエッジターミネーションとしてのガードリングとなる領域である。
エッジターミネーション領域は、半導体装置の耐圧の低下を抑制するために配置された領域である。具体的には、ダイオード活性領域をオフ状態としたときに、エッジターミネーション領域におけるｎ-ドリフト層１０の内部に、図１の左右方向に延びる空乏層が形成されることにより、当該半導体装置の耐圧が向上される。
上記のようなエッジターミネーション領域の機能を達成するためには、エッジターミネーション領域のｐ型領域５における、ｐ型の不純物濃度はたとえば１×１０16〜１×１０18ｃｍ-3であることが好ましい。ただしエッジターミネーション領域のｎ-ドリフト層１０、ｎ+層２、ｎ型層３については、それぞれダイオード活性領域のｎ-ドリフト層１０、ｎ+層２、ｎ型層３と同様の不純物濃度分布であることが好ましい。つまり、たとえばｎ-ドリフト層１０は、ダイオード活性領域とエッジターミネーション領域とのｎ型領域が共有している。ｎ+層２、ｎ型層３についても同様に、ダイオード活性領域とエッジターミネーション領域とのｎ型領域が共有している。
図２の半導体装置は、エッジターミネーション領域のｎ-ドリフト層１０におけるキャリアライフタイムτGRが、ダイオード活性領域のｎ-ドリフト層１０におけるキャリアライフタイムτcellよりも短い。ここでｎ-ドリフト層１０のキャリアライフタイムとは、キャリア（電子やホール）が、ｎ-ドリフト層の内部に進入してから消滅するまでの時間である。
具体的には、エッジターミネーション領域のｎ-ドリフト層１０を構成する結晶の、単位体積あたりの結晶欠陥の数が、ダイオード活性領域のｎ-ドリフト層１０を構成する結晶の、単位体積あたりの結晶欠陥の数よりも多い。このような構成とするために、エッジターミネーション領域のｎ-ドリフト層１０にのみ、粒子線が照射される。
この粒子線としては、たとえば電子線、プロトンおよびヘリウムなどが用いられる。このときたとえばステンレスなどで加工されたマスクを用いて、粒子線がエッジターミネーション領域のみに照射され、ダイオード活性領域に照射されないようにする。
このことにより、エッジターミネーション領域のｎ-ドリフト層１０のみに結晶欠陥が発生する。この結晶欠陥が、エッジターミネーション領域のｎ-ドリフト層１０に侵入した電子とホールとの再結合中心となる。したがってエッジターミネーション領域のｎ-ドリフト層１０におけるキャリアライフタイムτGRが、ダイオード活性領域のｎ-ドリフト層１０におけるキャリアライフタイムτcellよりも短くなる。
ここでエッジターミネーション領域のｎ-ドリフト層１０におけるキャリアライフタイムτGRの平均値は１．０μｓｅｃ以下であることが好ましい。このとき、ダイオード活性領域のｎ-ドリフト層１０におけるキャリアライフタイムτcellの平均値は１．０μｓｅｃを超えることが好ましい。
半導体基板１の第１主面上には、アノード電極２０が形成されている。アノード電極２０はたとえばアルミニウム系の金属材料からなり、アノードとしてのｐ型領域４、５の上に形成される。隣接するアノード電極２０に挟まれた領域には、酸化膜２４、２５、２６が形成される。酸化膜２４はたとえばシリコンの酸化膜であり、酸化膜２５はたとえばシリケートガラスに不純物がドーピングされた酸化膜であることが好ましい。酸化膜２６は酸化膜２４と同様の材質からなるが、酸化膜２４より薄く形成されることが好ましい。またアノード電極２０や酸化膜２５を覆うように、パッシベーション膜２７、２８が形成される。パッシベーション膜２７はシリコン酸化膜またはシリコン窒化膜からなり、パッシベーション膜２８はたとえばポリイミドの樹脂系の膜であることが好ましい。
半導体基板１の第２主面上（カソードとしてのｎ+層２上）には、カソード電極２９が形成されている。カソード電極２９はたとえばアルミニウム系の金属材料からなるが、たとえば金の薄膜とアルミニウムの薄膜との多層構造であってもよい。
次に本半導体装置の作用効果について説明する。
図３を参照して、本半導体装置のアノード電極２０とカソード電極２９との間に順方向に高電圧が印加されたオン状態では、ダイオード活性領域のｎ-ドリフト層１０に、多数のキャリアが蓄積される。すなわち、ｐ型領域４からｎ-ドリフト層１０に向かってホールが注入されるとともに、ｎ型層３からｎ-ドリフト層１０に向かって電子が注入される。ｐ型領域４からｎ-ドリフト層１０に注入されるホールの一部は、エッジターミネーション領域のｎ-ドリフト層１０に向かう。エッジターミネーション領域のｎ型層３からｎ-ドリフト層１０に注入される電子の一部は、ダイオード活性領域のｎ-ドリフト層１０に向かう。このため、順方向が印加された状態では、ダイオード活性領域に電流が流れる。
ここでエッジターミネーション領域は、ダイオード活性領域よりもｎ-ドリフト層１０の結晶欠陥が多くキャリアライフタイムが短い。このため、エッジターミネーション領域のｎ-ドリフト層１０に進入した電子とホールとは、ダイオード活性領域のｎ-ドリフト層１０に進入した電子やホールよりも速やかに再結合して消滅する。
図４を参照して、上記のオン状態から、本半導体装置のアノード電極２０とカソード電極２９との間に逆方向に高電圧が印加されると、ダイオードはオフ状態に変わる。するとｎ-ドリフト層１０に蓄積されたキャリアのうち、電子はカソード電極２９から排出され、ホールはアノード電極２０から排出される。
しかし、オン状態においてエッジターミネーション領域のｎ-ドリフト層１０に進入したキャリアの多くが消滅されている。このため、オフ状態に切り替えたときにエッジターミネーション領域のｎ-ドリフト層１０から、ダイオード活性領域のカソード電極２９やアノード電極２０に流れるキャリアの量が減少する。このことについて、エッジターミネーション領域のｎ-ドリフト層１０のキャリアライフタイムが短くなっていない通常の半導体装置を比較例として挙げて説明する。
図５および図６の半導体装置は、図２〜図４の半導体装置と比較して、エッジターミネーション領域のｎ-ドリフト層１０のキャリアライフタイムが短くなっていない点においてのみ異なる。その他の構成はすべて図２〜図４の半導体装置と同様である。
図５を参照して、本半導体装置のアノード電極２０とカソード電極２９との間に順方向に高電圧が印加されたオン状態では、ダイオード活性領域のｎ-ドリフト層１０に、多数のキャリアが蓄積される。図５の半導体装置の、エッジターミネーション領域のｎ-ドリフト層１０に進入したキャリアは、図２〜図４の半導体装置の、エッジターミネーション領域のｎ-ドリフト層１０に進入した電子やホールよりも蓄積されやすい。
図６を参照して、上記のオン状態からオフ状態に切り替えると、エッジターミネーション領域のｎ-ドリフト層１０に蓄積された多数のキャリアが、ダイオード活性領域に向けて流れる。この多数のキャリアの流れにより、ダイオード活性領域とエッジターミネーション領域との境界部において電流密度が増加する。すると特に図６中の丸点線で囲まれた領域（アノードの外周端部）において電流が集中する。その結果、当該領域において温度上昇による熱破壊が起こる可能性がある。
しかし本実施例の半導体装置は、図４に示すように、オン状態からオフ状態に切り替えるリカバリー動作を行なったときにエッジターミネーション領域のｎ-ドリフト層１０に蓄積されるキャリアの量が少ない。このためエッジターミネーション領域からダイオード活性領域に向けて流れるキャリアの量が少ない。このため、エッジターミネーション領域とダイオード活性領域との境界部における電流密度の増加や、温度上昇による熱破壊を抑制することができる。その結果、ダイオード活性領域のリカバリー時に、当該ダイオードが安全に動作する安全動作領域（ＳＯＡ：Safety Operating Area）を拡大することができる。
一方、ダイオード活性領域においては、電流密度の増加が抑制されることなく、通常の量の電流を流すことができる。これはダイオード活性領域のｎ-ドリフト層１０においてはキャリアライフタイムを短縮させる処理が行なわれていないためである。すなわち、オン状態においてｎ型層３やｐ型領域４からｎ-ドリフト層１０に進入したキャリアは、ダイオード活性領域に印加された電圧により、通常の整流作用を示すように動作する。
以上より、半導体装置によれば、ダイオードの活性領域に流れる電流の量を確保しつつ、エッジターミネーション領域とダイオード活性領域との境界部における電流密度増加を抑制し、当該境界部における温度上昇による熱破壊を抑制することができる。つまりダイオードのリカバリー動作時の破壊耐量が向上される。
次に、本実施の形態に係る、図２〜図４の半導体装置とは異なる第２実施例に係る半導体装置について説明する。
図７を参照して、本実施の形態の第２実施例に係る半導体装置は、第１実施例の半導体装置に対して、カソードの構成において異なっている。具体的には、ｎ+層２（第５領域）およびｎ型層３（第６領域）が、ダイオード活性領域にのみ形成されている。またｎ+層２はｐ型の領域であるｐ型領域１４（第２導電型の逆導電型領域）と、平面視において隣り合うように交互に並んでいる。またエッジターミネーション領域の第２主面はｎ-ドリフト層１０により形成されている。
ｎ型層３の表面濃度は１×１０16〜１×１０17ｃｍ-3である。またｎ+層２の表面濃度は１×１０19〜１×１０20ｃｍ-3であり、ｐ型領域１４における、ｐ型の不純物濃度は１×１０17〜１×１０19ｃｍ-3である。ｎ型層３の深さは１．５〜３．０μｍであり、ｎ+層２およびｐ型領域１４の深さは０．２〜１．０μｍである。その他の各領域における不純物濃度は、図２の半導体装置と同様である。
なお、図７の半導体装置においては、図２〜図４の半導体装置のような、エッジターミネーション領域のｎ-ドリフト層１０のキャリアライフタイムを短くする措置はなされていない。しかし図７の半導体装置においても上記措置を施してもよい。
第２実施例の構成は、上記以外は第１実施例とほぼ同じである。このため、図７において第１実施例と同一の要素については同一の符号を付し、その説明を繰り返さない。
次に本半導体装置の作用効果について、上記の図５や図６と比較しながら説明する。
図８を参照して、本半導体装置のアノード電極２０とカソード電極２９との間に順方向に高電圧が印加されたオン状態では、ダイオード活性領域のｎ-ドリフト層１０に、多数のキャリアが蓄積される。すなわち、ｐ型領域４からｎ-ドリフト層１０に向かってホールが注入されるとともに、ｎ型層３からｎ-ドリフト層１０に向かって電子が注入される。ｐ型領域４からｎ-ドリフト層１０に注入されるホールの一部は、エッジターミネーション領域のｎ-ドリフト層１０に向かう。エッジターミネーション領域のｎ型層３からｎ-ドリフト層１０に注入される電子の一部は、ダイオード活性領域のｎ-ドリフト層１０に向かう。このため、順方向が印加された状態では、ダイオード活性領域に電流が流れる。
ここでエッジターミネーション領域の第２主面側には、たとえばｎ型層３やｎ+層２に比べて不純物濃度の低いｎ-ドリフト層１０が、カソード電極２９と接続されている。このため、たとえばエッジターミネーション領域の第２主面側にｎ型層３などが配置されている図５に比べて、ｎ-ドリフト層１０のカソード電極２９側からアノード電極２０側へ向かって移動する電子の量が少なくなる。このため、エッジターミネーション領域のカソード電極２９側からダイオード活性領域のアノード電極２０側へ流れる電子の量が少なくなる。
図９を参照して、上記のオン状態から、本半導体装置のアノード電極２０とカソード電極２９との間に逆方向に高電圧が印加されると、ダイオードはオフ状態に変わる。このとき、ｎ-ドリフト層１０に蓄積されたキャリアのうち、電子はカソード電極２９から排出され、ホールはアノード電極２０から排出される。
しかし図６に比べて、エッジターミネーション領域とダイオード活性領域との境界部を行き来するキャリアの量が減少する。これはオン状態においてエッジターミネーション領域のカソード電極２９側からダイオード活性領域のアノード電極２０側へ流れる電子の量が少ないためである。
このため、図５や図６の半導体装置に比べて、エッジターミネーション領域とダイオード活性領域との境界部における電流密度の増加や、温度上昇による熱破壊を抑制することができる。つまりダイオードのリカバリー動作時の破壊耐量が向上される。また、ダイオード活性領域をオン状態からオフ状態に切り替えるリカバリー時に、当該ダイオードが安全に動作する安全動作領域（ＳＯＡ：Safety Operating Area）を拡大することができる。
一方、ダイオード活性領域のカソードには、電子をほとんど注入しないｐ型領域１４が形成されている。しかしｐ層と並んで、多数の電子を注入することが可能なｎ+層２が形成されている。このため、オン状態およびオフ状態においてダイオード活性領域のｎ-ドリフト層１０に流れる電流の量にはほとんど影響しない。このためダイオード活性領域においては、通常のダイオードの機能を確保することができる。
また、本実施例のダイオード活性領域のカソードとして、ｎ+層２と、ｐ型領域１４とを備える。このため、順電圧降下（ＶF）が低減され、リカバリー時の発振が抑制される。この点について、以下により詳しく説明する。
図７を再度参照して、本実施例のダイオード構造では、リカバリー現象時にｐ型領域１４からホールが注入されることで、カソード側のホール濃度が、たとえば図５の比較例のダイオード構造の場合のカソード側のホール濃度に比して高められる。
その結果、比較例に比して本実施の形態ではカソード側の電界が緩和されるので、主接合であるｐ型領域４とｎ-ドリフト層１０との接合部からカソード側への空乏層の伸びが抑制される。これにより、リカバリー時の発振現象が抑制されるので、ダイオードのＳＯＡ耐量が向上する。
このように図７のダイオードはリカバリー現象時にｐ型領域４からのホール注入により電界緩和（空乏層伸びを抑える）を起こすことで発振対策できるため、ｎ-ドリフト層１０の厚さｔ3を小さくすることができ、リカバリー損失ＥRECと、ＶFとのトレードオフ特性が改善する。このことを以下の数式を用いて説明する。
オン状態でのｎ-ドリフト層１０の電気抵抗Ｒは一般的に、
Ｒ∝ｔ2／（２√（Ｄ・τ2）） ・・・（１）
で表わされる。ここでｔはドリフト層の厚み（＝ｔ3）、Ｄは拡散係数、τはドリフト層中のキャリアライフタイムである。つまりｔが大きくなると、Ｒが大きくなり、その結果ダイオードのＶFが増加する。その結果、ＶFとＥRECとのトレードオフ特性が劣化する方向へシフトする。つまりｔを小さくすることにより、ＶF−ＥRECトレードオフ特性を改善することができる。
ダイオードのリカバリーの際の電圧ＶAKのピーク値であるサージ電圧Ｖsurgeと、ＶFとを低減するためには、ダイオード活性領域の面積に占めるｐ型領域１４の面積の割合（ｐ型領域１４の面積Ｗpの、ｎ+層２とｐ型領域１４とを合わせた領域の面積Ｗcに占める割合）が重要なパラメータとなる。
主に図１０〜図１４を参照して、ＶFおよびサージ電圧Ｖsurgeの各々と、図７〜図９における幅の比Ｗp／Ｗcとの相関（図１０）を検討するために、様々な比Ｗp／Ｗcの下でのリカバリー特性波形（電流ＩAおよび電圧ＶAKの各々のリカバリー時の時間変化）とのシミュレーション（たとえば図１１〜図１４）を行なった。
この結果、幅Ｗpが幅Ｗcの２０％以上の場合、すなわちｎ+層２およびｐ型領域１４（図７〜図９）の総面積に対してｐ型領域１４の面積が占める割合が２０％以上の場合、リカバリー時の発振が抑制されることで、定格電圧である３３００Ｖ以下にまでサージ電圧Ｖsurgeが顕著に抑制される。
また幅Ｗpが幅Ｗcの９５％を超えると、ＶFが急増することでダイオードの動作に支障が生じ得る。逆に言えば、幅Ｗpが幅Ｗcの９５％以下、すなわちｎ+層２およびｐ型領域１４の総面積に対してｐ型領域１４の面積が占める割合が９５％以下とされることで、ＶFが顕著に抑制される。
以上より、以下の式（２）が満たされることで、リカバリー時の発振を抑制しながらダイオードの良好な動作が保障される。
２０％ ≦ Ｗp／Ｗc ≦ ９５％ ・・・（２）
このように式（２）を満たし、かつ厚みｔ3を薄くすることで、ＶFが低減し、かつリカバリー時の発振が抑制される。
以上より、第２実施例の半導体装置は、第１実施例の半導体装置の効果に加えて、ＶFの低減をすることができ、かつリカバリー時の発振を抑制することができるという効果をもたらす。
次に、本実施の形態に係る、図７〜図９の半導体装置とは異なる第３実施例に係る半導体装置について説明する。
図１５を参照して、本実施の形態の第３実施例に係る半導体装置は、第２実施例の半導体装置に対して、カソードの構成において異なっている。具体的には、エッジターミネーション領域において、ｐ型の領域であるｐ型層１４（第２導電型の第２逆導電型領域）と、ｎ型の領域であるｎ型層３とを有している。すなわち、ダイオード活性領域のｐ型領域１４（第２導電型の第１逆導電型領域）およびｎ型層３のそれぞれが、エッジターミネーション領域にまで延びる構成となっている。
エッジターミネーション領域のｐ型層１４およびｎ型層３における不純物濃度や深さは、それぞれ図７の半導体装置のｐ型領域１４やｎ型層３における不純物濃度や深さと同様である。
第３実施例の構成は、上記以外は第２実施例とほぼ同じである。このため、図１５において第２実施例と同一の要素については同一の符号を付し、その説明を繰り返さない。
次に本半導体装置の作用効果について、上記の図５や図６と比較しながら説明する。
図１６を参照して、本半導体装置のアノード電極２０とカソード電極２９との間に順方向に高電圧が印加されたオン状態では、上記の第１および第２実施例の半導体装置と同様に、ダイオード活性領域に電流が流れる。
ここでエッジターミネーション領域の第２主面側には、たとえばｎ型層３やｎ+層２に比べて電子の濃度の低いｐ型層１４が、カソード電極２９と接続されている。エッジターミネーション領域のｐ型層１４は、本半導体装置のオン状態において、カソード電極２９からｎ-ドリフト層１０への電子の流入を抑制する目的で形成されている。このため、エッジターミネーション領域のカソード電極２９側からダイオード活性領域のアノード電極２０側へ流れる電子の量が少なくなる。
図１７を参照して、上記のオン状態から、本半導体装置のアノード電極２０とカソード電極２９との間に逆方向に高電圧が印加されると、ダイオードはオフ状態に変わる。このとき、ｎ-ドリフト層１０に蓄積されたキャリアのうち、電子はカソード電極２９から排出され、ホールはアノード電極２０から排出される。しかし図９と同様に、エッジターミネーション領域とダイオード活性領域との境界部を行き来するキャリアの量が減少する。
このため、本実施例の半導体装置についても、第２実施例の半導体装置と同様に、エッジターミネーション領域とダイオード活性領域との境界部における電流密度の増加や、温度上昇による熱破壊を抑制することができる。また、ダイオード活性領域をオン状態からオフ状態に切り替えるリカバリー時に、当該ダイオードが安全に動作する安全動作領域（ＳＯＡ：Safety Operating Area）を拡大することができる。
また本実施例の半導体装置の、ダイオード活性領域のカソードの構成は、第２実施例の半導体装置と同様である。このため、ダイオード活性領域においては通常のダイオードの機能を確保することができる。
また、本実施例のダイオード活性領域のカソードとして、ｎ+層２と、ｐ型領域１４とを備える。このため、第２実施例の半導体装置と同様に、順電圧降下（ＶF）が低減され、かつリカバリー時の発振が抑制される。
以上より、第３実施例の半導体装置は、第２実施例の半導体装置と同様の効果をもたらす。
さらに本実施例においては、エッジターミネーション領域にｎ型層３が形成されている。このため図１７のリカバリー時に、アノード側からカソード側に向けて空乏層が広がり、ｐ型層１４に到達することが抑制される。したがって、空乏層がｐ型層１４に到達することにより、半導体装置の耐圧が低下することを抑制することができる。
次に以上に述べた各実施例の半導体装置の動作を実証するシミュレーションの結果について説明する。
図１８を参照して、たとえば図５や図６に示す、従来から用いられる定格３３００Ｖクラスのダイオードを含む回路に対してシミュレーションを行なった。この回路は、ダイオードＤＤと、ＩＧＢＴ(Insulated Gate Bipolar Transistor)であるトランジスタＴＲと、コイルＬＭ、ＬＡＫ、ＬＣＥと、抵抗ＲＬ、ＲＡＫ、ＲＣＥ、ＲＧと、電源Ｖｃｃ、ＶＧと、電流源ＩＯＮとを有する。コイルＬＭは寄生インダクタンスに対応し、抵抗ＲＧはＩＧＢＴのゲート抵抗に対応し、電源ＶＧはＩＧＢＴのゲート電圧に対応する。またコイルＬＡＫ、ＬＣＥは、実測結果とシミュレーション結果とを合わせるための配線インピーダンスに対応する。また抵抗ＲＬ、ＲＡＫ、ＲＣＥは、実測結果とシミュレーション結果とを合わせるための配線関連抵抗に対応する。以下に、このシミュレーションの結果について説明する。
図１９を参照して、従来から用いられるダイオードを含む回路におけるリカバリー特性波形、すなわちリカバリーの際の電圧ＶAKおよび電流密度ＪAの時間変化のシミュレーションを行なった。図中、電圧ＶAK１および電流密度ＪA１はダイオードＤＤ（図１８参照）に対応するものである。
なお、当該シミュレーションにおいては、ダイオード活性領域の幅（たとえば図２における左右方向の幅）およびエッジターミネーション領域の幅のそれぞれを２８００μｍとした。またリカバリー特性の評価におけるシミュレーション条件は、Ｖccを１０００Ｖ、ＪAを９６．０Ａ／ｃｍ2、リカバリー発生前の半導体装置の内部の温度を３９８Ｋとした。
図１９中に点Ａで示す、約５．６×１０-6秒の時点で、半導体装置の内部が７７０〜８００Ｋ程度に温度上昇することにより熱破壊が起こることがわかる。
図２０には、たとえば図２、図７、図１５などの本実施の形態の半導体装置のうち、ダイオード活性領域とエッジターミネーション領域との境界部の近傍におけるｐ型領域４、５および酸化膜２４のみ図示される。比較例および各実施例の半導体装置の、リカバリー時における内部の電流の分布をシミュレーションした。その結果、特に比較例の半導体装置の内部のうち図２０の点Ｂの近傍（ダイオード活性領域とエッジターミネーション領域との境界部の近傍）において、電流値や温度が最大となることがわかった。具体的には、図２０の点Ｂの近傍において、電流密度が１．０×１０5Ａ／ｃｍ2近くに上がり、図２２に示すように、点Ｂにおける温度は９００Ｋ近くに上昇する。このため点Ｂの近傍において熱破壊が起こる可能性がある。
一方、本実施例の半導体装置においては、上記の電流密度や温度の上昇はほとんど見られない。具体的には、点Ｂにおける電流密度が１．０×１０1.575Ａ／ｃｍ2〜１．０×１０2.515Ａ／ｃｍ2程度となり、点Ｂにおける温度は４００Ｋ程度になる。また半導体基板１の内部においてはさらに電流密度が低くなり、１．０×１０0.6288Ａ／ｃｍ2〜１．０×１０-0.3144Ａ／ｃｍ2程度となる。なお図２０および図２２において、ハッチングの濃厚な領域ほど電流密度が高く、また図２１および図２３において、ハッチングの濃厚な領域ほど温度が高い。
以下の図２４〜図２５は、オン状態時（図１９の５．０×１０-6秒の時点）における、図２０の点Ｃから深さ方向（図の下方向）に延びる領域におけるキャリア濃度を示す。つまり図２４〜図２５の横軸の深さが０μｍとは点Ｃを示し、深さが１００μｍとは点Ｃから図２０の下方向へ１００μｍ離れた箇所を示す。
一方、図２６〜図２７は、オン状態時（図１９の５．０×１０-6秒の時点）における、図２０の点Ｂから深さ方向（図の下方向）に延びる領域におけるキャリア濃度を示す。また図２８〜図２９は、リカバリー時（図１９の点Ａの時点）における、図２０の点Ｂから深さ方向（図の下方向）に延びる領域におけるキャリア濃度を示す。
図２４〜図２５を参照して、従来構造（図５）、第１実施例（図２）、第２実施例（図７）、第３実施例（図１５）のいずれの半導体装置においても、ダイオード活性領域におけるキャリア濃度の変化はほとんどない。
このことから点Ｃおよびその真下、すなわちエッジターミネーション領域から離れたダイオード活性領域においては、従来例と本実施例とのいずれの半導体装置においても、オン状態時においてキャリア濃度の変化はない。つまり本実施例の半導体装置のダイオードのＶFは、従来例の半導体装置のダイオードのＶFとほとんど差がない。
図２６〜図２７を参照して、点Ｂおよびその真下のいずれの領域においても、従来構造に比べて、各実施例のキャリア濃度が減少している。図２８〜図２９についても同様の結果となっている。
このことから、オン状態時においてもリカバリー時においても、ダイオード活性領域とエッジターミネーション領域との境界部の近傍においては、本実施例の各構成とすることにより、電流の集中を抑制することができることがわかる。つまり、ダイオード活性領域とエッジターミネーション領域とを行き来するキャリアの数を減少することにより、電流値を抑えることができる。その結果、当該境界部の近傍における温度上昇による熱破壊を抑制することができる。
図３０の横軸は、たとえば図２の半導体装置のエッジターミネーション領域のキャリアライフタイムτGRを示し、図３０の縦軸は当該半導体装置のリカバリー時の最高温度を示す。図３０より、τGRを短くすることにより、半導体装置の熱破壊を抑制することができることがわかる。
図３１を参照して、本実施例および比較例に関して、図１９と同様のリカバリーの際の電圧ＶAKおよび電流密度ＪAの時間変化、および発振特性のシミュレーションを行なった。このときのシミュレーション条件は、Ｖccを１６００Ｖ、ＪAを９．６Ａ／ｃｍ2、リカバリー発生前の半導体装置の内部の温度を２９８Ｋとした。またコイルＬＭは２．０μＨとした。本実施の形態の第２実施例および第３実施例によれば、ＪAが反転するリカバリー時におけるＶAKおよびＪAの発振が抑制されることがわかる。従来から用いられるダイオードの構造で発振を抑制するには、厚みｔ3を大きくする必要がある。このため当該ダイオードのＶFとＥRECとのトレードオフ特性を悪化させる。
図３２を参照して、本実施の形態の第３実施例の半導体装置は、従来構造の半導体装置に比べて全体にＶFやＥRECの値が減少している。このことから、本実施例の半導体装置は、従来構造の半導体装置に比べてＶFとＥRECとのトレードオフ特性が改善することがわかる。
以上の図２４〜図３２より、本実施の形態による、半導体装置の特性の向上が実証される。
（実施の形態２）
本実施の形態の半導体装置は、実施の形態１の半導体装置と比較して、アノードの構成において異なっている。以下、本実施の形態について説明する。
図３３を参照して、本実施の形態の第１実施例に係る半導体装置におけるダイオード活性領域のアノード側には、ｐ型拡散層８と、ｎ型拡散層１７と、トレンチ構造２２と、ｐ+拡散層９とが形成されている。
ｎ型拡散層１７はｐ型領域４、５と同様に、ｎ-ドリフト層１０の第１主面側に形成されるｎ型の領域である。ｐ型拡散層８はｎ型拡散層１７の第１主面側に形成されるｐ型の領域である。ｐ型拡散層８およびｎ型拡散層１７は、エッジターミネーション領域のｎ+領域１１の下側にも形成されている。トレンチ構造２２は、半導体基板１の第１主面からｐ型拡散層８およびｎ型拡散層１７を貫通するトレンチを有している。トレンチ構造２２は、そのトレンチの内壁に沿って形成された材料絶縁膜２２ｂと、そのトレンチ内を埋め込む材料電極２２ａとを有している。
ｐ型拡散層８は、たとえば表面濃度が１×１０16〜１×１０18ｃｍ-3であり、深さが１〜４μｍである。ｎ型拡散層１７における不純物のピーク濃度は、ｎ-ドリフト層１０の不純物の濃度以上であり、かつｐ型拡散層８の不純物濃度のピーク値以下である。
ここで材料電極２２ａの電位は、トレンチ構造２２の真上のアノード電極２０の電位と等しくなるようにすることが好ましい。このようにすれば、半導体基板１の内部に埋め込まれた材料電極２２ａを用いて、アノード電極２０に所望の電圧を印加することができる。
図３３の半導体装置の構成は、上記以外は図１５（実施の形態１の第３実施例）の半導体装置とほぼ同じである。このため、図３３において図１５と同一の要素については同一の符号を付し、その説明を繰り返さない。
次に本半導体装置の作用効果について説明する。
本実施の形態の半導体装置についても、実施の形態１の各実施例における半導体装置と同様の効果を奏する。それに加えて、本実施の形態においては、擬似的なフィールドプレート構造として機能するトレンチ構造２２が配置される。このため、ダイオード活性領域に逆方向の電圧が印加される際に、１対のトレンチ構造２２の間のｐ型拡散層８とｎ型拡散層１７との接合部からの空乏層の延びが促進される。このため、最大遮断電圧ＶRRMを保持することができる。
また、たとえば従来のダイオードおよび、実施の形態１のダイオードは、キャリアライフタイムをパラメータとすることにより、リカバリー損失ＥRECとＶFとのトレードオフ特性が制御される。これに対して本実施の形態によれば、ｐ型拡散層８の濃度を調整することによってこのトレードオフ特性を制御し、このトレードオフ特性の制御可能な範囲を拡大し、かつキャリアライフタイム調整工程を廃することによってウエハプロセスを簡易化することができる。
さらにｎ型拡散層１７によって、オン状態時にｐ型拡散層８から注入されるホールの量を制御することができる。
なお、図３３と同様にトレンチ構造２２などを有する構成を、実施の形態１の第１および第２実施例に組み合わせても、同様の効果を奏する。
次に、本実施の形態に係る、図３３の半導体装置とは異なる第２実施例に係る半導体装置について説明する。
図３４を参照して、本実施の形態の第２実施例に係る半導体装置は、図３３の第１実施例の半導体装置に対して、ダイオード活性領域のカソードの構成において異なっている。具体的には、ｎ+層２およびｐ型層１４の上のｎ層が、ｎ+層２（第５領域）の直上に位置するｎ型の領域であるｎ'層１５と、ｐ型層１４（第１逆導電型領域）の直上に位置するｎ型の領域であるｎ型層３とを有する。ｎ'層１５は図３４中にてｎ'で示される。
ｎ'層１５とｎ型層３とは、ｎ型不純物の濃度が異なる。具体的には、ｎ型層３における不純物のピーク濃度は、図３３のｎ型層３における不純物のピーク濃度と同様である。これに対しｎ'層１５における不純物のピーク濃度は、ｎ型層３における不純物のピーク濃度よりも高い。具体的には、ｎ'層１５のピーク濃度は１×１０17〜１×１０18ｃｍ-3である。
図３４の半導体装置の構成は、上記以外は図３３の半導体装置とほぼ同じである。このため、図３３において図１５と同一の要素については同一の符号を付し、その説明を繰り返さない。
次に本半導体装置の作用効果について説明する。
本実施の形態の半導体装置についても、実施の形態１の各実施例や、実施の形態２の第１実施例における半導体装置と同様の効果を奏する。それに加えて、本実施の形態においては、ｎ+層２上のｎ'層１５の不純物濃度が、ｐ型層１４上のｎ型層３の不純物濃度よりも高くなっている。このようにすれば、ダイオードがオン状態の際に、ｎ'層１５とｎ型層３との間で逆電圧が印加されたのと同様の状態になる。このため、ダイオードのＶFを低減することができる。
なお、図３４に示すｎ'層１５を有する構成を、実施の形態１の、図７に示す第２実施例に組み合わせても、実施の形態１の第３実施例とはカソード構造が異なるものの、同様の効果を奏する。実施の形態１の第２実施例に図３４の構成を組み合わせた半導体装置の例を、本実施の形態の第３実施例として図３５に示す。
本発明の実施の形態２は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態２について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
（実施の形態３）
本実施の形態の半導体装置は、実施の形態１および２の半導体装置と比較して、エッジターミネーションの構成において異なっている。以下、本実施の形態について説明する。
図３６〜図４１を参照して、本実施の形態の第１〜第６実施例に係る半導体装置は、それぞれ図１５、図２、図７、図３３、図３４および図３５の本実施の形態の１および２の各実施例に係る半導体装置と、大筋で同様の態様を備えている。ただし本実施の形態の第１〜第６実施例に係る半導体装置におけるエッジターミネーション領域のアノード側には、エッジターミネーションとしてのｐ型領域５が、半導体基板１の第１主面に関して複数、互いに間隔をあけて形成されている。このように互いに間隔をあけて複数配置されたエッジターミネーション（ガードリング）が形成された領域を、multiple floating limiting ring regionと呼ぶ。
図３６〜図４１においては、ｐ型領域５は３本ずつ形成されている。しかしｐ型領域５の形成される数は、当該半導体装置の保持する耐圧に応じて変化する任意の数とすることができる。また各ｐ型領域５におけるｐ型不純物の表面濃度や、各ｐ型領域５の半導体基板１の第１主面からの深さについても、当該半導体装置の耐圧に応じて変化する。すなわちｐ型領域５におけるｐ型不純物の表面濃度や深さは、ｐ型領域４におけるそれらと同じであってもよいし、異なっていてもよい。ただしｐ型領域５におけるｐ型の不純物濃度（表面濃度）は１×１０16〜１×１０19ｃｍ-3の範囲内とし、ｐ型領域５の深さは２．０〜９．０ｎｍの範囲内の深さとすることが好ましい。
図３６〜図４１における各ｐ型領域５の、第１主面に沿う方向に関する幅や、隣接するｐ型領域５の、第１主面に沿う方向に関する間隔についても、各半導体装置の保持する耐圧や各ｐ型領域５の数、各ｐ型領域５の不純物濃度や深さに応じて個々に最適な値を有する。したがって当該半導体装置の耐圧などの条件次第で、本実施の形態におけるｐ型領域５の幅を、たとえば実施の形態１のｐ型領域５とほぼ同一の幅としてもよい。
図３６〜図４１の半導体装置の構成は、上記以外はそれぞれ図１５、図２、図７、図３３、図３４および図３５（それぞれ実施の形態１の第３、第１、第２実施例、実施の形態２の第１、第２、第３実施例）の半導体装置とほぼ同じである。このため、図３６〜図４１において図１５、図２、図７、図３３、図３４および図３５と同一の要素については同一の符号を付し、その説明を繰り返さない。
ガードリングとしてのｐ型領域５は、本実施の形態に示すようにmultiple floating limiting ring regionとして複数（たとえば３つ）並ぶ構成を有していてもよい。この場合においても、実施の形態１および２に示す各半導体装置と同様に、ダイオード活性領域における順方向電流を低下することなく、リカバリー時における破壊耐圧向上およびリカバリー時の発振を抑制する効果を得ることができる。また本実施の形態においても、実施の形態１および２に示す各半導体装置と同様に、リカバリー時のＳＯＡを拡大する効果を得ることもできる。
本発明の実施の形態３は、以上に述べた各点についてのみ、本発明の実施の形態１および２と異なる。すなわち、本発明の実施の形態３について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１および２に順ずる。
（実施の形態４）
本実施の形態の半導体装置は、実施の形態３の半導体装置と比較して、エッジターミネーションの構成において異なっている。以下、本実施の形態について説明する。
図４２〜図４７を参照して、本実施の形態の第１〜第６実施例に係る半導体装置は、それぞれ図３６〜図４１の本実施の形態３の各実施例に係る半導体装置と、大筋で同様の態様を備えている。ただし本実施の形態の第１〜第６実施例に係る半導体装置におけるエッジターミネーション領域のアノード側には、ガードリングとしてのｐ型領域３０が、半導体基板１の第１主面上の広範囲にわたり形成されている。ｐ型領域３０はその一部がダイオード活性領域に入り込み、ｐ型領域４と互いに接触するように形成されている。より具体的には、ｐ型領域３０はｐ型領域４よりも第１主面に対してより深い領域に回りこみ、ｐ型領域４の下面と互いに接触するように形成されている。したがってｐ型領域３０はｐ型領域４より深く形成されることが好ましい。
ｐ型領域３０におけるｐ型不純物濃度（表面濃度）は、１×１０15ｃｍ-3以上１×１０17ｃｍ-3以下でありかつ、ｐ型領域４におけるｐ型不純物の濃度（表面濃度）よりも低いことが好ましい。本実施の形態におけるエッジターミネーションとしてのｐ型領域３０はいわゆるリサーフ領域（resurf region）として形成される。
図４２〜図４７におけるｐ型領域３０の、第１主面に沿う方向に関する幅（第１主面の面積に対してｐ型領域３０が形成される領域の割合）は、各半導体装置の保持する耐圧に応じて個々に最適な値を有する。したがって当該半導体装置の耐圧などの条件次第で、本実施の形態におけるｐ型領域５の幅を、たとえば図４２〜図４７における酸化膜２４の平面視における幅とほぼ同一としてもよい。
図４２〜図４７の半導体装置の構成は、上記以外は図３６〜図４１に示す実施の形態３の半導体装置とほぼ同じである。このため、本実施の形態において実施の形態１〜３と同一の要素については同一の符号を付し、その説明を繰り返さない。
本実施の形態においても、実施の形態３と同様に、ダイオード活性領域における順方向電流を低下することなく、リカバリー時における破壊耐圧向上およびリカバリー時の発振を抑制する効果を得ることができる。また本実施の形態においては、いわゆるリサーフ領域としてのｐ型領域３０とｎ-ドリフト層１０との接合部分から、ｐ型領域３０とｎ-ドリフト層１０の内部に向けて空乏層が延びる。この空乏層が図の縦方向に延びて、ｐ型領域３０がほぼ完全に空乏化されれば、ｐ型領域３０の表面における電界（表面電界）が緩和される。この表面電界の緩和により、本実施の形態においては、リカバリー時のｐ型領域３０の近傍における発振をさらに確実に抑制することができる。また本実施の形態においても、実施の形態１および２に示す各半導体装置と同様に、リカバリー時のＳＯＡを拡大する効果を得ることもできる。
本発明の実施の形態４は、以上に述べた各点についてのみ、本発明の実施の形態３と異なる。すなわち、本発明の実施の形態４について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１〜３に順ずる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。また、本実施の形態において、半導体基板１はシリコンの単結晶からなるものとしている。しかし半導体基板１として、たとえばＳｉＣ、ＧａＮ、ＧａＡｓ、サファイアなどの他の半導体材料を用いた場合においても、上記本実施の形態と同様の効果を奏する。
本発明は、高耐圧パワーモジュールを形成する半導体装置に、特に有効に利用されうる。
１ 半導体基板、２ ｎ+層、３ ｎ型層、４，５，１４，３０ ｐ型領域、８ ｐ型拡散層、９ ｐ+拡散層、１０ ｎ-ドリフト層、１１ ｎ+領域、１５ ｎ'層、１７ ｎ型拡散層、２０ アノード電極、２２ トレンチ構造、２２ａ 材料電極、２２ｂ 材料絶縁膜、２４，２５ 酸化膜、２７，２８ パッシベーション膜、２９ カソード電極。

Claims (12)

  1. 互いに対向する第１主面および第２主面を有し、かつ互いに隣り合うダイオード活性領域とエッジターミネーション領域とを有する半導体基板と、
    前記ダイオード活性領域において前記半導体基板内に形成された第１導電型の第１領域と、
    前記ダイオード活性領域において前記第１領域とともにダイオードを構成するように前記半導体基板の前記第１主面に形成された第２導電型の第２領域と、
    前記エッジターミネーション領域において前記半導体基板内に形成された第１導電型の第３領域と、
    前記エッジターミネーション領域において前記半導体基板の前記第１主面に形成されたエッジターミネーションとなる第２導電型の第４領域とを備え、
    前記第１領域と前記第３領域とは、前記第４領域とｐｎ接合を構成する第１導電型のドリフト領域を共有しており、
    前記第１領域と前記第３領域とは、前記第２主面に位置し、かつ前記ドリフト領域より
    第１導電型不純物の濃度が高い第１導電型の第５領域を共有しており、
    前記第３領域における前記ドリフト領域のキャリアライフタイムが、前記第１領域における前記ドリフト領域のキャリアライフタイムよりも短くなるように、前記第３領域の前記ドリフト領域中の単位体積あたりの結晶欠陥の数が、前記第１領域の前記ドリフト領域中の単位体積あたりの結晶欠陥の数より多い、半導体装置。
  2. 前記エッジターミネーション領域における前記キャリアライフタイムの平均値は１．０μｓｅｃ以下である、請求項１に記載の半導体装置。
  3. 前記第１領域と前記第３領域とは、前記ドリフト領域と前記第５領域との間に位置し、かつ前記第５領域より第１導電型不純物の濃度が低く、前記ドリフト領域より第１導電型不純物の濃度が高い第１導電型の第６領域を共有している、請求項１または２に記載の半導体装置。
  4. 互いに対向する第１主面および第２主面を有し、かつ互いに隣り合うダイオード活性領域とエッジターミネーション領域とを有する半導体基板と、
    前記ダイオード活性領域において前記半導体基板内に形成された第１導電型の第１領域と、
    前記ダイオード活性領域において前記第１領域とともにダイオードを構成するように前記半導体基板の前記第１主面に形成された第２導電型の第２領域と、
    前記エッジターミネーション領域において前記半導体基板内に形成された第１導電型の第３領域と、
    前記エッジターミネーション領域において前記半導体基板の前記第１主面に形成されたエッジターミネーションとなる第２導電型の第４領域とを備え、
    前記第１領域と前記第３領域とは、前記第４領域とｐｎ接合を構成する第１導電型のドリフト領域を共有しており、
    前記第１領域は前記ドリフト領域よりも第１導電型不純物の濃度が高い第１導電型の第５領域を有しており、
    前記エッジターミネーション領域では前記第２主面に前記ドリフト領域が形成されており、前記ダイオード活性領域では前記第２主面に前記第５領域が形成されている、半導体装置。
  5. 前記ダイオード活性領域の前記第２主面において前記第５領域と隣り合うように形成された第２導電型の逆導電型領域をさらに備え、
    前記第１領域は、前記第５領域および前記逆導電型領域と前記ドリフト領域との間に位置し、かつ前記第５領域より第１導電型不純物の濃度が低く、前記ドリフト領域より第１導電型不純物の濃度が高い第１導電型の第６領域を有している、請求項４に記載の半導体装置。
  6. 前記第５領域の直上に位置する前記第６領域の領域と前記逆導電型領域の直上に位置する前記第６領域の領域とは異なる第１導電型不純物の濃度を有している、請求項５に記載の半導体装置。
  7. 前記第２主面における前記ダイオード活性領域の総面積に対して前記逆導電型領域の面積が占める割合は２０％以上９５％以下である、請求項５または６に記載の半導体装置。
  8. 互いに対向する第１主面および第２主面を有し、かつ互いに隣り合うダイオード活性領域とエッジターミネーション領域とを有する半導体基板と、
    前記ダイオード活性領域において前記半導体基板内に形成された第１導電型の第１領域と、
    前記ダイオード活性領域において前記第１領域とともにダイオードを構成するように前記半導体基板の前記第１主面に形成された第２導電型の第２領域と、
    前記エッジターミネーション領域において前記半導体基板内に形成された第１導電型の第３領域と、
    前記エッジターミネーション領域において前記半導体基板の前記第１主面に形成されたエッジターミネーションとなる第２導電型の第４領域とを備え、
    前記第１領域と前記第３領域とは、前記第４領域とｐｎ接合を構成する第１導電型のドリフト領域を共有しており、
    前記第１領域は前記ドリフト領域よりも第１導電型不純物の濃度が高い第５領域を有しており、さらに
    前記ダイオード活性領域の前記第２主面において前記第５領域と隣り合うように形成された第２導電型の第１逆導電型領域と、
    前記エッジターミネーション領域の前記第２主面に形成された第２導電型の第２逆導電型領域とを備え、
    前記第１領域と前記第３領域とは、前記第５領域より第１導電型不純物の濃度が低く、かつ前記ドリフト領域より第１導電型不純物の濃度が高い第１導電型の第６領域を共有しており、
    前記第６領域は、前記ダイオード活性領域においては前記第５領域および前記第１逆導電型領域と前記ドリフト領域との間に位置し、かつ前記エッジターミネーション領域においては前記第２逆導電型領域と前記ドリフト領域との間に位置しており、
    前記第５領域の直上に位置する前記第６領域の領域と前記第１逆導電型領域の直上に位置する前記第６領域の領域とは異なる第１導電型不純物の濃度を有している、半導体装置。
  9. 前記第２主面における前記ダイオード活性領域の総面積に対して前記第１逆導電型領域の面積が占める割合は２０％以上９５％以下である、請求項８に記載の半導体装置。
  10. 前記第４領域は、前記第１主面において互いに間隔をあけて形成された複数の第２導電型領域を有している、請求項１〜９のいずれかに記載の半導体装置。
  11. 前記第４領域は、前記第２領域と接触するように形成されている、請求項１〜９のいずれかに記載の半導体装置。
  12. 前記第４領域における第２導電型不純物の濃度は、前記第２領域における第２導電型不純物の濃度よりも低い、請求項１１に記載の半導体装置。
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