JP2017059712A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】所望の領域を選択的に指定でき、当該指定領域においてｐｎ接合部のターンオフ時のキャリヤライフタイムを制御できながら、耐圧の低下を抑制できる半導体装置およびその製造方法を提供する。
【解決手段】アクティブ領域３および非アクティブ領域４を有する半導体基板２と、アクティブ領域３に形成され、少なくともｎ型ベース層１３とｐｎ接合部を形成するｐ型コラム層１４およびｐ型ベース層１５を含むＭＩＳＦＥＴ構造と、非アクティブ領域４に形成され、ｎ型ベース層１３とｐｎ接合部を形成するｐ型ガードリング１１と、ｐ型コラム層１４およびｐ型ベース層１５に電気的に接続されたソースパッド８と、ｎ＋型ドレイン層１２に電気的に接続されたドレイン電極２２とを含む半導体装置１において、アクティブ領域３と非アクティブ領域４とで互いに深さが異なる結晶欠陥領域２３を形成する。
【選択図】図２

Description

本発明は、縦型の半導体装置およびその製造方法に関する。
縦型の半導体装置において、シリコン基板の裏面側からプロトンやヘリウム等の加速イオンを照射することが知られている。これにより、半導体装置の寄生ダイオードのターンオフ時のキャリヤライフタイムを制御して、当該寄生ダイオードの逆回復時間（ｔｒｒ）の短縮化が図られている。
たとえば、特許文献１は、ｎ＋型ドレイン層と、ｎ型ベース層と、ｐ型コラム層と、ｐ型ベース層と、ｎ＋型ソース層と、ゲート絶縁膜と、ゲート電極と、ソース電極と、ドレイン電極と、空乏層緩和領域と、トラップレベル領域とを含むスーパージャンクション構造を有するｎチャネル型ＭＩＳＦＥＴを開示している。ｐ型ベース層およびｐ型コラム層とｎ型ベース層との界面は、ｐｎ接合面であり、寄生ダイオード（ボディダイオード）を形成している。
特開２０１２−１４２３３０号公報
しかしながら、本発明者の研究によって、プロトンやヘリウム等の加速イオンをシリコン基板の裏面全域に亘って照射するやり方では、キャリヤライフタイムを制御できる一方で、半導体装置の耐圧が低下する場合がある。
本発明の一実施形態は、所望の領域を選択的に指定でき、当該指定領域においてｐｎ接合部のターンオフ時のキャリヤライフタイムを制御できながら、耐圧の低下を抑制できる半導体装置およびその製造方法を提供する。
本発明の一実施形態は、アクティブ領域および非アクティブ領域を有するｎ型半導体層と、前記アクティブ領域に形成され、少なくとも前記ｎ型半導体層のｎ型部分とｐｎ接合部を形成するアクティブ側ｐ型層を含む素子構造と、前記非アクティブ領域に形成され、前記ｎ型半導体層のｎ型部分とｐｎ接合部を形成する非アクティブ側ｐ型層と、前記ｎ型半導体層の表面側で前記アクティブ側ｐ型層に電気的に接続された第１電極と、前記ｎ型半導体層の裏面で前記ｎ型半導体層のｎ型部分に電気的に接続された第２電極と、前記アクティブ領域および前記非アクティブ領域の両方に形成され、前記アクティブ領域と前記非アクティブ領域とで互いに深さが異なる結晶欠陥領域とを含む、半導体装置を提供する。
前記ｐｎ接合部は、前記素子構造が縦型ＭＩＳＦＥＴや縦型ＩＧＢＴである場合には、たとえば、その素子のｐ型ベース層等とｎ型ドレイン層との間のｐｎ接合によって構成された寄生ダイオードであってもよい。また、前記素子構造がｐｎダイオードである場合には、当該ｐｎダイオード自体であってもよい。
この種のｐｎ接合部は、順方向電圧がかかっているときにはオン状態となり、逆方向電圧がかかっているときはオフ状態となる。ｐｎ接合部がターンオフするとき、ｎ型半導体層のｎ型部分に注入されたキャリヤ（ホール）が第１電極へと引き寄せられ、アクティブ側ｐ型層に注入されたキャリヤ（電子）が第２電極へと引き寄せられる逆回復現象が生じる。これによって流れる電流が逆回復電流である。キャリヤの移動によって、ｐｎ接合部から空乏層が広がり、寄生ダイオードはオフ状態となる。
この一実施形態によれば、アクティブ領域に結晶欠陥領域が配置されている。当該結晶欠陥領域は、ドナー化された荷電粒子を含む。一方、非アクティブ領域にも結晶欠陥領域が形成されているが、アクティブ領域の結晶欠陥領域とは深さが異なっている。したがって、結晶欠陥領域を、アクティブ側のｐｎ接合部に近づけつつ、非アクティブ側のｐｎ接合部からは遠ざけて形成することによって、ｐｎ接合部のターンオフ時のキャリヤライフタイムを制御できながら、耐圧の低下を抑制できる。具体的には、アクティブ領域では、結晶欠陥領域によって形成されたトラップレベル（再結合中心）がｐｎ接合部に近いので、逆回復時にホールと電子とを短時間で対消滅させることができ、逆回復時間を短縮できる。一方、非アクティブ領域では、結晶欠陥領域の影響を小さくできるので、結晶欠陥領域による耐圧の低下を抑制できる。すなわち、この一実施形態では、所望の領域（ここではアクティブ領域）を選択的に選ぶことができ、当該領域におけるｐｎ接合部のターンオフ時のキャリヤライフタイムを制御できながら、耐圧の低下を抑制することができる。
本発明の一実施形態では、前記アクティブ領域において前記結晶欠陥領域は、前記アクティブ側ｐ型層の底部近傍（前記アクティブ側のｐｎ接合部近傍）に形成されており、前記非アクティブ領域において前記結晶欠陥領域は、前記非アクティブ側ｐ型層の底部よりも裏面側に離れた位置（前記非アクティブ側のｐｎ接合部から裏面側に離れた位置）に形成されていてもよい。
本発明の一実施形態では、前記アクティブ領域において前記結晶欠陥領域は、前記アクティブ側ｐ型層の底部から５μｍ以内の位置に形成されており、前記非アクティブ領域において前記結晶欠陥領域は、前記非アクティブ側ｐ型層の底部よりも５μｍ以上離れた位置に形成されていてもよい。
本発明の一実施形態では、前記アクティブ側ｐ型層および前記非アクティブ側ｐ型層は、互いに同じ深さを有していてもよい。
本発明の一実施形態では、前記素子構造は、ｎ型ベース層と、前記アクティブ領域において前記ｎ型ベース層の表層部に部分的に形成されたｐ型ベース層と、前記アクティブ領域において前記ｎ型ベース層の表層部に部分的に形成されたｎ型ソース層と、前記ｎ型ソース層および前記ｎ型ベース層の間の前記ｐ型ベース層の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記ｎ型ソース層および前記ｐ型ベース層に対向している、前記ゲート絶縁膜上のゲート電極とを含み、前記アクティブ側ｐ型層は、前記ｐ型ベース層に連なるように前記ｎ型ベース層内に形成され、前記ｎ型ベース層の表面側から裏面側に向かって延びたｐ型コラム層を含んでいてもよい。
本発明の一実施形態では、前記非アクティブ側ｐ型層は、前記アクティブ領域を取り囲むｐ型ガードリングを含んでいてもよい。
本発明の一実施形態では、前記ｐ型ガードリングは、前記ｐ型コラム層と同じ深さを有していてもよい。
本発明の一実施形態は、アクティブ領域および非アクティブ領域を有するｎ型半導体層の前記アクティブ領域に、少なくとも前記ｎ型半導体層のｎ型部分とｐｎ接合部を形成するアクティブ側ｐ型層を含む素子構造を形成する工程と、前記非アクティブ領域に、前記ｎ型半導体層のｎ型部分とｐｎ接合部を形成する非アクティブ側ｐ型層を形成する工程と、前記ｎ型半導体層の裏面側において、前記アクティブ領域と前記非アクティブ領域との間に、前記アクティブ領域側が低くなる段差を形成する工程と、前記段差の形成後、前記ｎ型半導体層の裏面全域に亘って荷電粒子を照射する工程と、前記ｎ型半導体層の表面側で前記アクティブ側ｐ型層に電気的に接続されるように第１電極を形成する工程と、前記ｎ型半導体層の裏面で前記ｎ型半導体層のｎ型部分に電気的に接続されるように第２電極を形成する工程とを含む、半導体装置の製造方法を提供する。
この方法によって、前記半導体装置を製造できる。より具体的には、段差が形成されたｎ型半導体層の裏面全域に亘って荷電粒子を照射することによって、アクティブ領域と非アクティブ領域とで荷電粒子の飛程（打ち込み深さ）の終点に段差を形成できる。この段差によって、アクティブ領域と非アクティブ領域とで互いに深さ位置が異なる結晶欠陥領域を形成できる。たとえばプロトン、３Ｈｅ＋＋、４Ｈｅ＋＋等の荷電粒子の照射では、イオンの飛程（イオンの半導体基板中への進入深さ）付近に結晶欠陥が誘起される。したがって、上記のような段差を形成した上で荷電粒子を照射することによって、任意の領域に対してライフタイム制御活性を行うことができる。
また、この方法は、半導体基板に形成した段差を利用して、粒子線を遮蔽することなく、比較的簡便な方法かつ高い位置合わせ制度で所望の領域を実質的にキャリヤライフタイム制御することができる。マスクで遮蔽する場合には、たとえば、数十μｍ以上にもなる非常に分厚いレジスト膜や絶縁膜、金属膜を形成する必要があり、技術的、生産効率の観点から現実的ではない。また、任意の開口パターンに切削加工した金属板を半導体基板と重ねて遮蔽する場合には、寸法や位置合わせ精度が、数μｍ以下に抑えられる半導体プロセスと比べて、著しく劣るという課題がある。すなわち、この方法では、上記のような方法と比較して、精度や生産性の面で改善することもできる。
本発明の一実施形態では、前記段差を形成する工程は、前記ｎ型半導体層の裏面に、前記アクティブ領域上の開口を有するマスクを形成する工程と、前記マスクを介して前記アクティブ領域を深掘りエッチングすることによって前記ｎ型半導体層に凹部を形成する工程とを含んでいてもよい。
この方法によれば、ｎ型半導体層の裏面に大きな段差（たとえば、１０μｍ以上）を形成できるので、キャリヤライフタイム制御の活性エリアと不活性エリアとを確実に分けることができる。
この場合、前記荷電粒子の照射後、前記ｎ型半導体層の裏面を研削して平坦化する工程をさらに含んでいてもよい。
これにより、ｎ型半導体層の裏面に対して第２電極を良好に形成できる。
本発明の一実施形態では、前記段差を形成する工程は、前記ｎ型半導体層の裏面全域に第１マスクを形成する工程と、前記第１マスク上に、前記アクティブ領域上の開口を有する第２マスクを形成する工程と、前記第２マスクを介して前記第１マスクをエッチングすることによって、当該ｎ型半導体層の裏面と前記第１マスクの残りの部分との間に段差を形成する工程とを含んでいてもよい。
この方法によれば、第１マスクのエッチングをｎ型半導体層の裏面で停止できるので、段差底部における深さのばらつきを減らすことができる。これにより、アクティブ領域における荷電粒子の注入始点の位置をほぼ一定にできるので、結果として、アクティブ側の結晶欠陥領域の深さ位置のばらつきを減らすことができる。
本発明の一実施形態は、前記ｎ型半導体層を所定の第１温度で熱処理することによって、前記ｎ型半導体層に注入された荷電粒子による結晶欠陥領域を活性化させる工程をさらに含んでいてもよい。この場合、前記第１温度は、３２０℃〜３８０℃であってもよい。
本発明の一実施形態は、前記ｎ型半導体層の熱処理後、前記ｎ型半導体層の裏面にｎ型不純物をイオン注入し、レーザアニールを用いた熱処理によって当該ｎ型不純物イオンの注入部を活性化させて裏面コンタクトを形成する工程とを含んでいてもよい。これにより、裏面コンタクトを形成する際に荷電粒子がさらに活性化して、結晶欠陥領域の拡散度合が変動することを抑制できる。
本発明の一実施形態では、前記荷電粒子は、プロトン、３Ｈｅ＋＋、４Ｈｅ＋＋のいずれかを含んでいてもよい。
図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。 図２は、前記半導体装置の要部を示す断面図である。 図３Ａは、前記半導体装置の製造工程の一部を示す図である。 図３Ｂは、図３Ａの次の工程を示す図である。 図３Ｃは、図３Ｂの次の工程を示す図である。 図３Ｄは、図３Ｃの次の工程を示す図である。 図３Ｅは、図３Ｄの次の工程を示す図である。 図４Ａは、前記半導体装置の製造工程の一部を示す図である。 図４Ｂは、図４Ａの次の工程を示す図である。 図４Ｃは、図４Ｂの次の工程を示す図である。 図４Ｄは、図４Ｃの次の工程を示す図である。 図４Ｅは、図４Ｄの次の工程を示す図である。 図５は、イオン停止位置に対するピーク耐圧変動の検証結果を示す図である。 図６は、イオン停止位置に対するピーク耐圧変動の検証結果を示す図である。 図７は、イオン停止位置に対するピーク耐圧変動の検証結果を示す図である。 図８は、イオン停止位置に対するピーク耐圧変動の検証結果を示す図である。 図９は、外周フィールド領域をマスクすることによる効果の検証に使用した照射パターンを示す図である。 図１０は、３Ｈｅ＋＋イオンの照射前後における耐圧変動の検証結果を示す図である。 図１１は、３Ｈｅ＋＋イオンの照射前後における耐圧変動の検証結果を示す図である。 図１２は、３Ｈｅ＋＋イオンの照射前後における耐圧変動の検証結果を示す図である。 図１３は、３Ｈｅ＋＋イオンの照射前後における耐圧変動の検証結果を示す図である。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１の模式的な平面図である。
半導体装置１は、本発明のｎ型半導体層の一例としての半導体基板２を含む。半導体基板２は、Ｓｉ基板であってもよいし、その他、ＳｉＣ基板、ＧａＮ基板等のパワーデバイスに使用される基板であってもよい。半導体基板２は、図１のように、平面視四角形状であってもよい。
半導体基板２上には、アクティブ領域３と、アクティブ領域３を取り囲む非アクティブ領域４が定義されている。非アクティブ領域４は、ゲートパッド領域５および外周フィールド領域６を含んでいてもよい。アクティブ領域３、ゲートパッド領域５および外周フィールド領域６は、それぞれ、図１に太い破線で囲まれた領域である。外周フィールド領域６が半導体基板２の周縁に沿う環状に形成されており、当該外周フィールド領域６の内方領域に、アクティブ領域３およびゲートパッド領域５が定義されている。ゲートパッド領域５は、外周フィールド領域６の内周縁から内方に突出している。
半導体基板２上には、電極膜７が形成されている。電極膜７は、たとえば、アルミニウムその他の金属からなる。電極膜７は、アクティブ領域３上の本発明の第１電極の一例としてのソースパッド８と、ゲートパッド領域５上のゲートパッド９と、外周フィールド領域６上のフィールドプレート１０とを含んでいてもよい。ソースパッド８、ゲートパッド９およびフィールドプレート１０は、互いに分離されて絶縁されている。ソースパッド８の周縁部は、図１に示すように、アクティブ領域３と外周フィールド領域６の境界（太い破線）から外周フィールド領域６側に配置されていてもよい。これにより、外周フィールド領域６に形成されたｐ型ガードリング１１の上方にソースパッド８の一部が配置されていてもよい。
図２は、半導体装置１の要部を示す断面図である。なお、図２は、半導体装置１の断面構造を詳細に説明するための模式図であり、図１の半導体装置１の特定の位置での切断面を表しているものではない。
半導体装置１は、スーパージャンクション構造を有するｎチャネル型ＭＩＳＦＥＴである。より具体的には、半導体装置１は、ｎ＋型ドレイン層１２と、本発明のｎ型部分の一例としてのｎ型ベース層１３と、本発明のアクティブ側ｐ型層の一例としてのｐ型コラム層１４およびｐ型ベース層１５と、ｎ＋型ソース層１６と、ゲート絶縁膜１７と、ゲート電極１８と、本発明の非アクティブ側ｐ型層の一例としてのｐ型ガードリング１１と、フィールド絶縁膜１９と、フィールド埋め込み電極２０、層間絶縁膜２１と、ソースパッド８と、フィールドプレート１０と、本発明の第２電極の一例としてのドレイン電極２２と、結晶欠陥領域２３とを含む。
ｎ＋型ドレイン層１２は、ｎ＋型の半導体基板（たとえばシリコン基板）からなっていてもよい。ｎ＋型の半導体基板は、ｎ型不純物をドープしながら結晶成長させた半導体基板であってもよい。ｎ型不純物としては、Ｐ（燐）、Ａｓ（砒素）、Ｓｂ（アンチモン）等を使用できる。ｎ＋型ドレイン層１２は、たとえば、９０μｍ〜３１０μｍの厚さを有していてもよい。
ｎ型ベース層１３は、ｎ型不純物がドープされた半導体層であってもよい。より具体的には、ｎ型不純物をドープしながらエピタキシャル成長されたｎ型エピタキシャル層であってもよい。ｎ型不純物としては、前述のものを使用できる。つまり、図１の半導体基板２は、ｎ＋型ドレイン層１２（ベース基板）およびその上のｎ型ベース層１３（エピタキシャル層）を含むエピタキシャル基板であってもよい。ｎ型ベース層１３は、たとえば、４０μｍ〜６０μｍの厚さを有していてもよい。したがって、ｎ＋型ドレイン層１２およびｎ型ベース層１３を含む半導体基板２のトータル厚さは、たとえば、１５０μｍ〜３５０μｍであってもよい。
ｐ型コラム層１４およびｐ型ベース層１５は、ｐ型不純物がドープされた半導体層であってもよい。より具体的には、ｎ型ベース層１３に対してｐ型不純物をイオン注入することによって形成された半導体層であってもよい。ｐ型不純物としては、Ｂ（ホウ素）、Ａｌ（アルミニウム）、Ｇａ（ガリウム）等を使用できる。
ｐ型ベース層１５は、半導体装置１の平面視において周期的に離散配置された複数の領域において、ｎ型ベース層１３の表層部に選択的に形成されていてもよい。各ｐ型ベース層１５およびその周囲のｎ型ベース層１３を含む領域は、単位セル２４を形成していてもよい。半導体装置１は、平面視において格子状に配列された多数（複数）の単位セル２４を有していてもよい。
ｐ型コラム層１４は、平面視において、各単位セル２４のｐ型ベース層１５の内方の領域に形成されていてもよい。より具体的には、ｐ型コラム層１４は、平面視において、ｐ型ベース層１５のほぼ中央の領域において、たとえばｐ型ベース層１５と相似形に形成されていてもよい。ｐ型コラム層１４は、ｐ型ベース層１５に連なるように形成されており、ｎ型ベース層１３において、ｐ型ベース層１５よりも深い位置までｎ＋型ドレイン層１２に向かって延びていてもよい。すなわち、ｐ型コラム層１４は、ほぼ柱状に形成されていてもよい。むろん、ｐ型コラム層１４の形状は、柱状に制限されず、たとえば平面視ストライプ状であってもよい。ｐ型コラム層１４の底面１４ａは、ｎ型ベース層１３の厚さ方向に関して、中央よりもｎ＋型ドレイン層１２に近い位置に配置されていてもよい。ｐ型コラム層１４の深さは、たとえば、ｎ型ベース層１３の厚さよりも１５μｍ浅い程度、つまり、２５μｍ〜４５μｍであってもよい。ｐ型コラム層１４の底面１４ａ（ｎ型ベース層１３との界面）は、前記厚さ方向に関して、ｎ型ベース層１３を挟んでｎ＋型ドレイン層１２の表面（図２における上面）に対向している。また、ｐ型コラム層１４の側面１４ｂ（ｎ型ベース層１３との界面）は、周囲の別のｐ型コラム層１４の側面１４ｂに対して、ｎ型ベース層１３を挟んで対向している。
ｐ型ベース層１５およびｐ型コラム層１４とｎ型ベース層１３との界面は、ｐｎ接合面であり、寄生ダイオード（ボディダイオード）２５を形成している。
ｎ＋型ソース層１６は、各単位セル２４のｐ型ベース層１５の内方領域に形成されていてもよい。ｎ＋型ソース層１６は、当該領域において、ｐ型ベース層１５の表層部に選択的に形成されていてもよい。ｎ＋型ソース層１６は、ｐ型ベース層１５にｎ型不純物を選択的にイオン注入することによって形成されていてもよい。ｎ型不純物としては、前述のものを使用できる。ｎ＋型ソース層１６は、ｐ型ベース層１５とｎ型ベース層１３との界面から所定距離だけ内側に位置するようにｐ型ベース層１５内に形成されている。これにより、ｎ型ベース層１３およびｐ型ベース層１５等を含む半導体層の表層領域において、ｎ＋型ソース層１６とｎ型ベース層１３との間には、ｐ型ベース層１５の表層部が介在し、この介在している表層部がチャネル領域２６を提供する。ｎ＋型ソース層１６は、ｐ型コラム層１４の側面１４ｂの内側と外側とに跨がる領域に形成されていてもよい。
ゲート絶縁膜１７は、たとえば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミナ膜、タンタル酸化膜等からなっていてもよい。ゲート絶縁膜１７は、少なくともチャネル領域２６におけるｐ型ベース層１５の表面を覆うように形成されている。この実施形態では、ゲート絶縁膜１７は、ｎ＋型ソース層１６の一部、チャネル領域２６、およびｎ型ベース層１３の表面を覆うように形成されている。より端的には、ゲート絶縁膜１７は、各単位セル２４のｐ型ベース層１５の中央領域およびこの領域に連なるｎ＋型ソース層１６の内縁領域に開口を有するパターンで形成されている。また、ゲート絶縁膜１７は、たとえば、０．００５μｍ〜０．０３μｍの厚さを有していてもよい。
ゲート電極１８は、ゲート絶縁膜１７を介してチャネル領域２６に対向するように形成されている。ゲート電極１８は、たとえば、不純物をドープして低抵抗化したポリシリコンからなっていてもよい。この実施形態では、ゲート電極１８は、ゲート絶縁膜１７とほぼ同じパターンに形成されており、ゲート絶縁膜１７の表面を覆っている。すなわち、ゲート電極１８は、ｎ＋型ソース層１６の一部、チャネル領域２６、およびｎ型ベース層１３の表面の上方に配置されている。より端的には、ゲート電極１８は、各単位セル２４のｐ型ベース層１５の中央領域およびこの領域に連なるｎ＋型ソース層１６の内縁領域に開口を有するパターンで形成されている。すなわち、ゲート電極１８は、複数の単位セル２４を共通に制御するように形成されている。
ｐ型ガードリング１１は、ｐ型不純物がドープされた半導体層であってもよい。より具体的には、ｎ型ベース層１３に対してｐ型不純物をイオン注入することによって形成された半導体層であってもよい。ｐ型不純物としては、前述のものを使用できる。
ｐ型ガードリング１１は、平面視において、アクティブ領域３を取り囲む閉領域であってもよい（図１参照）。ｐ型ガードリング１１は、図２に示すように複数であってもよいし、単数であってもよい。ｐ型ガードリング１１は、ｎ型ベース層１３において、ｐ型ベース層１５よりも深い位置までｎ＋型ドレイン層１２に向かって延びている。より具体的には、ｐ型ガードリング１１は、ｐ型コラム層１４と同じ深さを有していてもよい。
フィールド絶縁膜１９は、たとえば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミナ膜、タンタル酸化膜等からなっていてもよい。フィールド絶縁膜１９は、少なくとも複数のｐ型ガードリング１１を覆うように形成されている。また、フィールド絶縁膜１９は、ゲート絶縁膜１７よりも厚く、たとえば、１μｍ〜７μｍの厚さを有していてもよい。
フィールド埋め込み電極２０は、フィールド絶縁膜１９を介してｐ型ガードリング１１に対向するように形成されていてもよい。たとえば、複数のｐ型ガードリング１１の少なくとも一つ（たとえば、少なくとも最内周のｐ型ガードリング１１およびそれの外側で隣接するｐ型ガードリング１１）に選択的に対向し、残りのｐ型ガードリング１１には対向していなくてもよい。フィールド埋め込み電極２０は、たとえば、不純物をドープして低抵抗化したポリシリコンからなっていてもよい。このフィールド埋め込み電極２０は、ゲート電極１８と同一工程で形成されていてもよい。また、フィールド埋め込み電極２０は、図示しない位置でソース電位に固定されていてもよい。
層間絶縁膜２１は、たとえば、シリコン酸化膜、シリコン窒化膜、ＴＥＯＳ（テトラエトキシシラン）等の絶縁材料からなっていてもよい。層間絶縁膜２１は、ゲート電極１８の上面および側面、ならびにフィールド埋め込み電極２０の上面および側面を覆い、各単位セル２４のｐ型ベース層１５の中央領域およびこの領域に連なるｎ＋型ソース層１６の内縁領域にコンタクト孔２７を有するパターンで形成されている。
ソースパッド８は、層間絶縁膜２１の表面を覆い、かつ各単位セル２４のコンタクト孔２７に埋め込まれるように形成されている。これにより、ソースパッド８は、ｎ＋型ソース層１６にオーミック接続されている。したがって、ソースパッド８は、複数の単位セル２４に並列に接続されており、複数の単位セル２４に流れる全電流が流れるように構成されている。また、ソースパッド８は、コンタクト孔２７を介して各単位セル２４のｐ型ベース層１５にオーミック接続されており、ｐ型ベース層１５の電位を安定化する。
フィールドプレート１０は、層間絶縁膜２１の表面に形成されている。フィールドプレート１０は、層間絶縁膜２１を介してフィールド埋め込み電極２０に対向していてもよい。
ドレイン電極２２は、アルミニウムその他の金属からなる。ドレイン電極２２は、ｎ＋型ドレイン層１２の裏面（ｎ型ベース層１３とは反対側の表面。図２における下面）に形成されている。これにより、ドレイン電極２２は、複数の単位セル２４に並列に接続されており、複数の単位セル２４に流れる全電流が流れるように構成されている。ｎ＋型ドレイン層１２のドレイン電極２２との界面近傍には、選択的にｎ型不純物濃度が高くなった裏面コンタクト領域１２ａが形成されていてもよい。
ドレイン電極２２を高電位側、ソースパッド８を低電位側として、ソースパッド８およびドレイン電極２２の間に電源を接続すると、寄生ダイオード２５には逆バイアスが与えられる。このとき、ゲート電極１８に所定の閾値電圧よりも低い制御電圧が与えられていると、ドレイン−ソース間にはいずれの電流経路も形成されない。すなわち、半導体装置１は、オフ状態となる。一方、ゲート電極１８に閾値電圧以上の制御電圧を与えると、チャネル領域２６の表面に電子が引き寄せられて反転層（チャネル）が形成される。これにより、ｎ＋型ソース層１６とｎ型ベース層１３との間が導通する。すなわち、ソースパッド８から、ｎ＋型ソース層１６、チャネル領域２６の反転層、ｎ型ベース層１３、およびｎ＋型ドレイン層１２を順に通って、ドレイン電極２２に至る電流経路が形成される。
電動モータ等の誘導性負荷を駆動するインバータ回路に半導体装置１が適用されるとき、ソースパッド８がドレイン電極２２よりも高電位となって、寄生ダイオード２５の順方向電流が流れる場合がある。その後、ソースパッド８がドレイン電極２２よりも低電位となると、寄生ダイオード２５は、逆バイアス状態となる。この時には、寄生ダイオード２５のｐｎ接合部から空乏層が広がり、ｎ型ベース層１３に注入されたキャリヤ（正孔）がソースパッド８側に移動し、ｐ型ベース層１５およびｐ型コラム層１４に注入されたキャリヤ（電子）がドレイン電極２２側へと移動する。このキャリヤの移動により、逆回復電流が流れる逆回復電流は、一旦増加し、その後に減少する。ダイオードの順方向電流が０（ゼロ）となってから、逆回復電流の大きさがその最大値の１０％にまで減少するまでの時間は逆回復時間と呼ばれる。
結晶欠陥領域２３は、逆回復時間の短縮に寄与する。結晶欠陥領域２３は、ｎ＋型ドレイン層１２側から荷電粒子を照射することによって形成された領域である。結晶欠陥領域２３には、キャリヤをトラップして再結合させることにより消失させる再結合中心が多く存在している。これにより、逆回復現象のときにキャリヤを速やかに消失させてキャリアライフタイムを短くできるから、逆回復時間および逆回復電流を低減できる。
結晶欠陥領域２３は、ｎ型ベース層１３内において、ｎ＋型ドレイン層１２の裏面（ドレイン電極２２との界面）から予め定めた深さ位置に薄く（たとえば１０μｍ〜１５μｍ程度の厚さで）広がるように局所的に形成されている。なお、結晶欠陥領域２３ができる深さ方向の幅は、たとえば、イオン種、照射エネルギ等で決まるものであり、たとえば、３Ｈｅ＋＋（２４ＭｅＶ）であれば半値幅が１０μｍ程度となる。結晶欠陥領域２３は、アクティブ側結晶欠陥領域２８と、非アクティブ側結晶欠陥領域２９とを含み、これらの領域２８，２９は、互いに（ｎ＋型ドレイン層１２の裏面からの）深さが異なっている。
アクティブ側結晶欠陥領域２８は、ｐ型コラム層１４の底面１４ａの近傍に位置している。アクティブ側結晶欠陥領域２８は、ｐ型コラム層１４に接していてもよいし、ｐ型コラム層１４と接しておらず、ｐ型コラム層１４の底面１４ａとｎ＋型ドレイン層１２との間に位置していてもよい。アクティブ側結晶欠陥領域２８は、その厚さ方向中心位置が、ｐ型コラム層１４の底面１４ａとｎ＋型ドレイン層１２の表面との中間位置よりもｐ型コラム層１４の近くに位置していることが好ましく、より具体的には、ｐ型コラム層１４の底面１４ａから５μｍ以内に位置していることが好ましい。アクティブ側結晶欠陥領域２８は、ｐ型コラム層１４の底面１４ａの近くに位置している方が逆回復時間の短縮に効果的である反面、ｐ型コラム層１４の底面１４ａから離れている方がドレイン・ソース間のリーク電流の低減に効果的である。
したがって、半導体装置１のオン動作に直接寄与しないｐ型ガードリング１１に対向する非アクティブ側結晶欠陥領域２９は、ｐ型ガードリング１１の底面１１ａから離れて位置している。非アクティブ側結晶欠陥領域２９は、その厚さ方向中心位置が、ｐ型ガードリング１１の底面１１ａとｎ＋型ドレイン層１２の表面との中間位置よりもｎ＋型ドレイン層１２の近くに位置していることが好ましく、より具体的には、ｐ型ガードリング１１の底面１１ａから１０μｍ以上離れて位置していることが好ましい。これにより、非アクティブ領域４においては、結晶欠陥領域２３の形成による影響を小さくでき、ドレイン・ソース間のリーク電流を低減できるので、半導体装置１の耐圧の低下を抑制できる。なお、図２では図示しないが、非アクティブ側結晶欠陥領域２９は、図１のゲートパッド領域５の下方に位置していてもよい。
結晶欠陥領域２３の形成には、プロトン、３Ｈｅ＋＋、４Ｈｅ＋＋等の荷電粒子イオンの照射を適用できる。なかでも、質量の大きなヘリウム原子核（３Ｈｅ＋＋、または４Ｈｅ＋＋）は、結晶欠陥生成層の厚さ方向の分布域を狭くすることができ、厚さ方向に関して狭い範囲に結晶欠陥生成層を局所的に分布させることができるので、好ましい。
次に、半導体装置１の製造方法を詳細に説明する。この実施形態では、図３Ａ〜図３Ｅに示す第１の方法および図４Ａ〜図４Ｅに示す第２の方法を取り上げるが、半導体装置１の製造方法はこれらに制限されない。
＜第１の方法＞
図３Ａ〜図３Ｅは、半導体装置１の製造工程の一部を工程順に示す図である。
まず、図３Ａに示すように、半導体基板２の表層部にＭＩＳＦＥＴ構造が形成される。この際、ｐ型コラム層１４およびｐ型ガードリング１１は、同一のイオン注入工程で形成されてもよい。次に、半導体基板２のｎ＋型ドレイン層１２（ベース基板）が、必要に応じて裏面側から研削されて薄くされる。研削量は、特に制限されないが、たとえば、研削後のｎ＋型ドレイン層１２が２５０μｍ〜３５０μｍの厚さとなるようにすることが好ましい。研削後の前記厚さがこの範囲であれば、たとえば、荷電粒子の飛程を精密に制御（たとえば、１μｍ単位で制御）するためのアブソーバ厚さを確保しやすい。
次に、図３Ｂに示すように、半導体基板２の裏面に、非アクティブ領域４を覆い、アクティブ領域３上の開口３１を有する本発明のマスクの一例としてのレジスト膜３０が形成される。開口３１は、たとえば図１に破線ハッチングで示すように、アクティブ領域３を選択的に露出させる。したがって、ゲートパッド領域５および外周フィールド領域６は、レジスト膜３０で覆われた状態となる。
なお、レジスト膜３０の形成に先立って、半導体基板２の表面側に保護膜（図示せず）を形成してもよい。保護膜を形成することによって、図３Ｃで示すエッチング工程時に、表面側のＭＩＳＦＥＴ構造を保護できる。そのような保護膜としては、たとえば、レジスト膜を使用できる。より具体的には、表面側にポジ型レジスト膜を全面塗布して現像しておき、そのポジ型レジスト膜と同じ膜をレジスト膜３０として使用すれば、開口３１の形成時に表面側のレジスト膜が除去されることもない。
次に、図３Ｃに示すように、レジスト膜３０を介して半導体基板２がエッチングされる。このエッチングは、深掘りエッチングによって行われ、たとえば、狙い深さは１０μｍ〜１００μｍの範囲であってもよい。この狙い深さは、照射する荷電粒子の飛程の半値幅よりも十分大きくすることが好ましい。これにより、半導体基板２（ｎ＋型ドレイン層１２）に凹部３２が形成される。この凹部３２の深さは、半導体基板２の裏面において、アクティブ領域３（凹部３２の底面）と非アクティブ領域４（凹部３２以外の裏面）との間に段差３３を提供する。その後、レジスト膜３０および半導体基板２の表面側の保護膜（図示せず）が除去される。
次に、図３Ｄに示すように、ｎ＋型ドレイン層１２側から、荷電粒子照射が行われる。このときに照射される荷電粒子としては、たとえば、プロトン、３Ｈｅ＋＋、４Ｈｅ＋＋を使用できる。荷電粒子の飛程（打ち込み深さ）は、たとえば、アクティブ側結晶欠陥領域２８の位置を優先して定める。ｐ型コラム層１４の底面１４ａの近傍にアクティブ側結晶欠陥領域２８が形成されるように、荷電粒子イオンの加速エネルギまたは荷電粒子イオンのエネルギを減速させるアブソーバを調節する。たとえば、荷電粒子（たとえば３Ｈｅ＋＋）の照射エネルギは、１５ＭｅＶ〜３０ＭｅＶ程度であってもよい。たとえば、サイクロトロンによる一般的なヘリウムイオンエネルギは、１０ＭｅＶ〜１００ＭｅＶである。また、荷電粒子（たとえば３Ｈｅ＋＋）のドーズ量は、たとえば、１×１０１１個／ｃｍ２〜１×１０１３個／ｃｍ２程度とすればよい。このようにして、結晶欠陥領域２３が形成される。
次に、図３Ｅに示すように、半導体基板２のｎ＋型ドレイン層１２（ベース基板）が、裏面側から研削されて平坦化される。研削量は、段差３３を除去して裏面を平坦にできれば特に制限されないが、たとえば、研削後のｎ＋型ドレイン層１２が９０μｍ〜３１０μｍの厚さとなるようにすることが好ましい。
次に、たとえば、本発明の第１温度の一例としての低温の熱処理（低温アニール）が行われる。これにより、照射された荷電粒子がドナー化（活性化）する。荷電粒子として３Ｈｅ＋＋を選択した場合には、たとえば、３２０℃〜３８０℃程度（たとえば３５０℃）で３０分〜９０分程度（たとえば６０分）の熱処理により、導入された３Ｈｅ＋＋をドナー化できる。
この実施形態では、段差３３が形成されたｎ＋型ドレイン層１２の裏面全域に亘って粒子線を照射することによって、アクティブ領域３と非アクティブ領域４とで粒子線の飛程に段差３９を形成できる。そのため、キャリヤライフタイム制御の活性エリア（アクティブ側結晶欠陥領域２８）と不活性なエリア（非アクティブ側結晶欠陥領域２９）とを確実に分けることができる。
この実施形態の特徴は、半導体プロセスによって半導体基板に形成した段差３３を利用して、キャリヤライフタイム不活性としたい領域を粒子線から遮蔽することなく、比較的簡便な方法かつ高い位置合わせ精度で実質的にキャリヤライフタイム制御活性エリアと不活性のエリアとを区分けすることができる点にある。マスクで遮蔽する場合には、たとえば、数十μｍ以上にもなる非常に分厚いレジスト膜や絶縁膜、金属膜を形成する必要があり、技術的、生産効率の観点から現実的ではない。また、任意の開口パターンに切削加工した金属板を半導体基板と重ねて遮蔽する場合には、寸法や位置合わせ精度が、数μｍ以下に抑えられる半導体プロセスと比べて、著しく劣るという課題がある。一方、この実施形態では、キャリヤライフタイム制御の活性エリア（アクティブ側結晶欠陥領域２８）と不活性エリア（非アクティブ側結晶欠陥領域２９）とを区画するために、フォトリソグラフィによるレジスト膜３０のパターニングを適用しているので、数μｍ以下の精度で上記エリアを指定できる。また、既製の半導体製造装置を用いることができるので、生産性の面でも、無理、無駄がない。
その後、ｎ＋型ドレイン層１２側から、ｎ型不純物（たとえばＡｓ）が注入され、続いて、前記荷電粒子の活性化温度（たとえば３２０℃〜３５０℃）よりも低い本発明の第２温度の一例としての低温で、熱処理が行われる。そのような熱処理としては、レーザアニールを適用できる。これにより、注入されたｎ型不純物がドナー化（活性化）して、裏面コンタクト領域１２ａ（図示せず）が形成される。このときの熱処理温度を荷電粒子の活性化温度よりも低くすることで、裏面コンタクト領域１２ａを形成する際に荷電粒子がさらに活性化して、結晶欠陥領域２３の拡散度合が変動することを抑制できる。裏面コンタクト領域１２ａの形成後、ドレイン電極２２が形成される。以上の工程を経て、半導体装置１が得られる。
＜第２の方法＞
図４Ａ〜図４Ｅは、半導体装置１の製造工程の一部を工程順に示す図である。
まず、図４Ａに示すように、図３Ａと同じ工程が行われる。つまり、半導体基板２の表層部にＭＩＳＦＥＴ構造が形成される。次に、半導体基板２のｎ＋型ドレイン層１２（ベース基板）が、必要に応じて裏面側から研削されて薄くされる。研削量は、前述の範囲が好ましい。
次に、図４Ｂに示すように、ｎ＋型ドレイン層１２の裏面全域に、たとえばＣＶＤ法によって、本発明の第１マスクの一例としての絶縁膜３４が形成される。絶縁膜３４は、たとえば、シリコン酸化膜、シリコン窒化膜等からなっていてもよい。また、絶縁膜３４の厚さは、たとえば、５μｍ〜１０μｍであってもよい。
次に、図４Ｃに示すように、絶縁膜３４上に、非アクティブ領域４を覆い、アクティブ領域３上の開口３６を有する本発明の第２マスクの一例としてのレジスト膜３５が形成される。開口３６は、たとえば図１に破線ハッチングで示すように、アクティブ領域３を選択的に露出させる。したがって、ゲートパッド領域５および外周フィールド領域６上の絶縁膜３４は、レジスト膜３５で覆われた状態となる。なお、この場合も前述と同様に、レジスト膜３５の形成に先立って、半導体基板２の表面側に保護膜（図示せず）を形成してもよい。
次に、レジスト膜３５を介して絶縁膜３４がエッチングされる。このエッチングは、半導体基板２（ｎ＋型ドレイン層１２）の裏面に達するまで行われる。これにより、絶縁膜３４に開口３７が形成される。この開口３７は、半導体基板２の裏面側において、アクティブ領域３（開口３７の底面、つまり、ｎ＋型ドレイン層１２の裏面）と非アクティブ領域４（絶縁膜３４の裏面）との間に段差３８を提供する。段差３８は、絶縁膜３４の厚さに一致する。その後、レジスト膜３５および半導体基板２の表面側の保護膜（図示せず）が除去される。
次に、図４Ｄに示すように、ｎ＋型ドレイン層１２側から、荷電粒子照射が行われる。このときに照射される荷電粒子としては、たとえば、プロトン、３Ｈｅ＋＋、４Ｈｅ＋＋を使用できる。荷電粒子の飛程（打ち込み深さ）は、たとえば、アクティブ側結晶欠陥領域２８の位置を優先して定める。ｐ型コラム層１４の底面１４ａの近傍にアクティブ側結晶欠陥領域２８が形成されるように、荷電粒子イオンの加速エネルギまたは荷電粒子イオンのエネルギを減速させるアブソーバを調節する。たとえば、荷電粒子（たとえば３Ｈｅ＋＋）の照射エネルギは、１５ＭｅＶ〜３０ＭｅＶ程度であってもよい。また、荷電粒子（たとえば３Ｈｅ＋＋）のドーズ量は、たとえば、１×１０１１個／ｃｍ２〜１×１０１３個／ｃｍ２程度とすればよい。このようにして、結晶欠陥領域２３が形成される。
次に、図４Ｅに示すように、半導体基板２のｎ＋型ドレイン層１２（ベース基板）が、裏面側から研削されて薄くされる。研削量は、特に制限されないが、たとえば、研削後のｎ＋型ドレイン層１２が９０μｍ〜３１０μｍの厚さとなるようにすることが好ましい。
次に、前述と同様に、本発明の第１温度の一例としての低温の熱処理（低温アニール）が行われる。これにより、照射された荷電粒子がドナー化（活性化）する。
この実施形態では、段差３８が形成されたｎ＋型ドレイン層１２の裏面全域に亘って粒子線を照射することによって、アクティブ領域３と非アクティブ領域４とで粒子線の飛程に段差４０を形成できる。この段差４０によって、アクティブ領域３と非アクティブ領域４とで互いに深さが異なるアクティブ側結晶欠陥領域２８および非アクティブ側結晶欠陥領域２９を形成できる。しかも、段差３８を形成する際に、絶縁膜３４のエッチングをｎ＋型ドレイン層１２の裏面で停止できるので、段差３８の底部における深さのばらつきを減らすことができる。これにより、アクティブ領域３における荷電粒子の注入始点の位置をほぼ一定にできるので、結果として、アクティブ側結晶欠陥領域２８の深さ位置のばらつきを減らすことができる。
また、この実施形態は、アクティブ領域３のみに選択的に荷電粒子を照射するものではないため、非アクティブ領域４への荷電粒子の注入を完全に遮蔽する必要がない。したがって、前述のように、生産性の面での課題を改善することもできる。
その後、前述と同様に、ｎ＋型ドレイン層１２側から、ｎ型不純物（たとえばＡｓ）が注入され、続いて、前記荷電粒子の活性化温度（たとえば３２０℃〜３５０℃）よりも低い本発明の第２温度の一例としての低温で、熱処理が行われる。これにより、注入されたｎ型不純物がドナー化（活性化）して、裏面コンタクト領域１２ａ（図示せず）が形成される。裏面コンタクト領域１２ａの形成後、ドレイン電極２２が形成される。以上の工程を経て、半導体装置１が得られる。
以上、本発明の一実施形態について説明したが、本発明は他の形態で実施することもできる。
たとえば、結晶欠陥領域２３を形成するための粒子として、アルファ線、重金属等を使用してもよい。
また、半導体基板２に形成される素子構造は、縦型ＭＩＳＦＥＴ構造に制限されず、たとえば、縦型ＩＧＢＴ、ｐｎダイオード等であってもよい。縦型ＩＧＢＴの場合には、前述と同様に寄生ダイオードの近傍にアクティブ側結晶欠陥領域２８を形成し、ｐｎダイオードの場合には、当該ｐｎダイオードのｐｎ接合部の近傍にアクティブ側結晶欠陥領域２８を形成すればよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
次に、本発明の作用効果を実証するために、以下の点について検証を行った。
（１）イオン停止位置に対するピーク耐圧変動
これは、結晶欠陥領域２３の位置をｐｎ接合部から離せば半導体装置１の耐圧の低下を抑制できることを検証したものである。
具体的には、図２の構造において、ｐ型コラム層１４の底面１４ａからｎ＋型ドレイン層１２の裏面までの推定距離を１７５μｍとし、ｎ＋型ドレイン層１２の裏面から１５０μｍ、１５５μｍ、１６０μｍおよび１６５μｍの位置に停止するように荷電粒子（イオン）を照射した。各実験では、６点の半導体ウエハ（Ｓ１〜Ｓ６）についてＢＶＤＳＳの測定を行った。各実験における照射前後におけるピーク耐圧の変動を図５〜図８に示す。図５〜図８の各図の横軸は、スーパージャンクションＭＩＳＦＥＴ構造のｐｎチャージバランスを示している。横軸の０（ゼロ）付近がほぼｐ＝ｎのバランスでピーク耐圧を示している。また、図５〜図８の各図の縦軸は、ブレークダウン電圧（ＢＶＤＳＳ）を示している。また、図５〜図８の各図の左側の数字は、「イオン停止位置の（ｎ＋型ドレイン層１２の裏面からの距離／ｐ型コラム層１４の底面１４ａのｐｎ接合からの推定距離）」を示している。
図５〜図８から、ｐ型コラム層１４の底面１４ａのｐｎ接合からの推定距離が５μｍでは半導体装置１のピーク耐圧が大きく変動しているのに対し、当該推定距離が大きくなるに従って変動量が小さくなり、１５μｍ（図６）および２０μｍ（図５）の実験では、ほとんど、もしくは全く変動していなかった。したがって、この結果より、前述のように耐圧構造であるｐ型ガードリング１１から離れた位置に結晶欠陥領域２３（非アクティブ側結晶欠陥領域２９）を形成することによって、当該非アクティブ側結晶欠陥領域２９による影響を小さくでき、半導体装置１の耐圧構造の機能を維持できることが分かった。
（２）外周フィールド領域をマスクすることによる効果
これは、非アクティブ領域４に結晶欠陥領域２３を形成しなければ半導体装置１の耐圧の低下を抑制できることを検証したものである。
具体的には、図２のＭＩＳＦＥＴ構造が多数作り込まれたシリコンウエハ内に、図９に示すパターン１およびパターン２のＴＥＧ（Test Element Group）を作製した。パターン１は、各半導体装置１の裏面がマスクで覆われず、荷電粒子が裏面全域に注入されるパターンである。パターン２は、各半導体装置１の非アクティブ領域４をマスクプレートで覆い、非アクティブ領域４に荷電粒子が注入されないようにしたパターンである。そして、パターン１および２それぞれについて、ｐ型コラム層１４の底面１４ａからｎ＋型ドレイン層１２の裏面までの推定距離を１７５μｍとし、ｎ＋型ドレイン層１２の裏面から１６５μｍおよび１７５μｍの位置に停止するように荷電粒子を照射した。荷電粒子の照射条件は、イオン種：３Ｈｅ＋＋、ドーズ量：１．０×１０１２個／ｃｍ２、低温アニール：３５０℃で６０分間とした。各実験における照射前後におけるピーク耐圧の変動を図１０〜図１３に示す。図１０〜図１３の各図の横軸は、スーパージャンクションＭＩＳＦＥＴ構造のｐｎチャージバランスを示している。横軸の０（ゼロ）付近がほぼｐ＝ｎのバランスでピーク耐圧を示している。また、図１０〜図１３の各図の縦軸は、ブレークダウン電圧（ＢＶＤＳＳ）を示している。
図１０〜図１３から、パターン２（特に、図１３）では、アクティブ領域３のｐ型コラム層１４の底面１４ａ近傍に結晶欠陥領域２３が形成される結果、若干のピーク耐圧の変動が見られるものの、その変動量は、同じ照射条件のパターン１（図１２）に比べて１／２程度である。言い換えれば、パターン１のように外周のｐ型ガードリング１１の底面１１ａの近傍に結晶欠陥領域２３を形成してしまうと、半導体装置１の耐圧の低下が顕著である。したがって、この結果より、前述のようにｐ型コラム層１４の底面１４ａ近傍に結晶欠陥領域２３（アクティブ側結晶欠陥領域２８）を形成しても耐圧の低下を懸念する必要性は低く、むしろ当該アクティブ側結晶欠陥領域２８は、キャリヤ（電子）をトラップして逆回復時間を短縮するために優先的に機能することが分かった。また、前述のように耐圧構造であるｐ型ガードリング１１から離れた位置に結晶欠陥領域２３（非アクティブ側結晶欠陥領域２９）を形成することによって、当該非アクティブ側結晶欠陥領域２９による影響を小さくでき、半導体装置１の耐圧構造の機能を維持できることが分かった。
１ 半導体装置
２ 半導体基板
３ アクティブ領域
４ 非アクティブ領域
５ ゲートパッド領域
６ 外周フィールド領域
７ 電極膜
８ ソースパッド
９ ゲートパッド
１０ フィールドプレート
１１ ｐ型ガードリング
１１ａ 底面
１２ ｎ＋型ドレイン層
１３ ｎ型ベース層
１４ ｐ型コラム層
１４ａ 底面
１４ｂ 側面
１５ ｐ型ベース層
１６ ｎ＋型ソース層
１７ ゲート絶縁膜
１８ ゲート電極
１９ フィールド絶縁膜
２０ フィールド埋め込み電極
２１ 層間絶縁膜
２２ ドレイン電極
２３ 結晶欠陥領域
２４ 単位セル
２５ 寄生ダイオード
２６ チャネル領域
２７ コンタクト孔
２８ アクティブ側結晶欠陥領域
２９ 非アクティブ側結晶欠陥領域
３０ レジスト膜
３１ 開口
３２ 凹部
３３ 段差
３４ 絶縁膜
３５ レジスト膜
３６ 開口
３７ 開口
３８ 段差
３９ 段差
４０ 段差

Claims (18)

  1. アクティブ領域および非アクティブ領域を有するｎ型半導体層と、
    前記アクティブ領域に形成され、少なくとも前記ｎ型半導体層のｎ型部分とｐｎ接合部を形成するアクティブ側ｐ型層を含む素子構造と、
    前記非アクティブ領域に形成され、前記ｎ型半導体層のｎ型部分とｐｎ接合部を形成する非アクティブ側ｐ型層と、
    前記ｎ型半導体層の表面側で前記アクティブ側ｐ型層に電気的に接続された第１電極と、
    前記ｎ型半導体層の裏面で前記ｎ型半導体層のｎ型部分に電気的に接続された第２電極と、
    前記アクティブ領域および前記非アクティブ領域の両方に形成され、前記アクティブ領域と前記非アクティブ領域とで互いに深さが異なる結晶欠陥領域とを含む、半導体装置。
  2. 前記アクティブ領域において前記結晶欠陥領域は、前記アクティブ側ｐ型層の底部近傍に形成されており、
    前記非アクティブ領域において前記結晶欠陥領域は、前記非アクティブ側ｐ型層の底部よりも裏面側に離れた位置に形成されている、請求項１に記載の半導体装置。
  3. 前記アクティブ領域において前記結晶欠陥領域は、前記アクティブ側ｐ型層の底部から５μｍ以内の位置に形成されており、
    前記非アクティブ領域において前記結晶欠陥領域は、前記非アクティブ側ｐ型層の底部よりも５μｍ以上離れた位置に形成されている、請求項２に記載の半導体装置。
  4. 前記アクティブ側ｐ型層および前記非アクティブ側ｐ型層は、互いに同じ深さを有している、請求項１〜３のいずれか一項に記載の半導体装置。
  5. 前記素子構造は、
    ｎ型ベース層と、
    前記アクティブ領域において前記ｎ型ベース層の表層部に部分的に形成されたｐ型ベース層と、
    前記アクティブ領域において前記ｎ型ベース層の表層部に部分的に形成されたｎ型ソース層と、
    前記ｎ型ソース層および前記ｎ型ベース層の間の前記ｐ型ベース層の表面に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記ｎ型ソース層および前記ｐ型ベース層に対向している、前記ゲート絶縁膜上のゲート電極とを含み、
    前記アクティブ側ｐ型層は、前記ｐ型ベース層に連なるように前記ｎ型ベース層内に形成され、前記ｎ型ベース層の表面側から裏面側に向かって延びたｐ型コラム層を含む、請求項１〜４のいずれか一項に記載の半導体装置。
  6. 前記非アクティブ側ｐ型層は、前記アクティブ領域を取り囲むｐ型ガードリングを含む、請求項５に記載の半導体装置。
  7. 前記ｐ型ガードリングは、前記ｐ型コラム層と同じ深さを有している、請求項６に記載の半導体装置。
  8. アクティブ領域および非アクティブ領域を有するｎ型半導体層の前記アクティブ領域に、少なくとも前記ｎ型半導体層のｎ型部分とｐｎ接合部を形成するアクティブ側ｐ型層を含む素子構造を形成する工程と、
    前記非アクティブ領域に、前記ｎ型半導体層のｎ型部分とｐｎ接合部を形成する非アクティブ側ｐ型層を形成する工程と、
    前記ｎ型半導体層の裏面側において、前記アクティブ領域と前記非アクティブ領域との間に、前記アクティブ領域側が低くなる段差を形成する工程と、
    前記段差の形成後、前記ｎ型半導体層の裏面全域に亘って荷電粒子を照射する工程と、
    前記ｎ型半導体層の表面側で前記アクティブ側ｐ型層に電気的に接続されるように第１電極を形成する工程と、
    前記ｎ型半導体層の裏面で前記ｎ型半導体層のｎ型部分に電気的に接続されるように第２電極を形成する工程とを含む、半導体装置の製造方法。
  9. 前記段差を形成する工程は、
    前記ｎ型半導体層の裏面に、前記アクティブ領域上の開口を有するマスクを形成する工程と、
    前記マスクを介して前記アクティブ領域を深掘りエッチングすることによって前記ｎ型半導体層に凹部を形成する工程とを含む、請求項８に記載の半導体装置の製造方法。
  10. 前記荷電粒子の照射後、前記ｎ型半導体層の裏面を研削して平坦化する工程をさらに含む、請求項９に記載の半導体装置の製造方法。
  11. 前記段差を形成する工程は、
    前記ｎ型半導体層の裏面全域に第１マスクを形成する工程と、
    前記第１マスク上に、前記アクティブ領域上の開口を有する第２マスクを形成する工程と、
    前記第２マスクを介して前記第１マスクをエッチングすることによって、当該ｎ型半導体層の裏面と前記第１マスクの残りの部分との間に段差を形成する工程とを含む、請求項８に記載の半導体装置の製造方法。
  12. 前記ｎ型半導体層を所定の第１温度で熱処理することによって、前記ｎ型半導体層に注入された荷電粒子による結晶欠陥領域を活性化させる工程をさらに含む、請求項８〜１１のいずれか一項に記載の半導体装置の製造方法。
  13. 前記第１温度は３２０℃〜３８０℃である、請求項１２に記載の半導体装置の製造方法。
  14. 前記ｎ型半導体層の熱処理後、前記ｎ型半導体層の裏面にｎ型不純物をイオン注入し、レーザアニールを用いた熱処理によって当該ｎ型不純物イオンの注入部を活性化させて裏面コンタクトを形成する工程とを含む、請求項１２または１３に記載の半導体装置の製造方法。
  15. 前記荷電粒子は、プロトン、３Ｈｅ＋＋、４Ｈｅ＋＋のいずれかを含む、請求項８〜１４のいずれか一項に記載の半導体装置の製造方法。
  16. 前記素子構造は、
    ｎ型ベース層と、
    前記アクティブ領域において前記ｎ型ベース層の表層部に部分的に形成されたｐ型ベース層と、
    前記アクティブ領域において前記ｎ型ベース層の表層部に部分的に形成されたｎ型ソース層と、
    前記ｎ型ソース層および前記ｎ型ベース層の間の前記ｐ型ベース層の表面に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記ｎ型ソース層および前記ｐ型ベース層に対向している、前記ゲート絶縁膜上のゲート電極とを含み、
    前記アクティブ側ｐ型層は、前記ｐ型ベース層に連なるように前記ｎ型ベース層内に形成され、前記ｎ型ベース層の表面側から裏面側に向かって延びたｐ型コラム層を含む、請求項８〜１５のいずれか一項に記載の半導体装置の製造方法。
  17. 前記非アクティブ側ｐ型層は、前記アクティブ領域を取り囲むｐ型ガードリングを含む、請求項１６に記載の半導体装置の製造方法。
  18. 前記ｐ型ガードリングは、前記コラム層と同じ深さを有している、請求項１７に記載の半導体装置の製造方法。
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