JP6530867B1 - Ｍｏｓｆｅｔ、ｍｏｓｆｅｔの製造方法及び電力変換回路 - Google Patents

Ｍｏｓｆｅｔ、ｍｏｓｆｅｔの製造方法及び電力変換回路 Download PDF

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Abstract

ｎ型コラム領域１１３及びｐ型コラム領域１１５でスーパージャンクション構造が構成された半導体基体１１０と、ゲート絶縁膜１２０を介して形成されたゲート電極１２２とを備え、半導体基体１１０のうち、ＭＯＳＦＥＴとしての主動作を提供する領域をアクティブ領域Ａ１とし、耐圧を保持する領域を外周領域Ａ３とし、アクティブ領域Ａ１と外周領域Ａ３との中間にある領域をアクティブ接続領域Ａ２とするとき、半導体基体１１０のアクティブ領域Ａ１、アクティブ接続領域Ａ２及び外周領域Ａ３のうち、アクティブ領域Ａ１及びアクティブ接続領域Ａ２のみに結晶欠陥が生成されているＭＯＳＦＥＴ１００。また、ＭＯＳＦＥＴ１００を製造するための製造方法及びＭＯＳＦＥＴ１００を備える電力変換回路。本発明に係るＭＯＳＦＥＴ１００は、リカバリ損失を低減することができ、かつ、従来のＭＯＳＦＥＴと比較して発振が発生しにくいＭＯＳＦＥＴとなる。

Description

本発明は、ＭＯＳＦＥＴ、ＭＯＳＦＥＴの製造方法及び電力変換回路に関する。
従来、スーパージャンクション構造を用いたＭＯＳＦＥＴであって、結晶欠陥が形成されているものが知られている（例えば、特許文献１参照。）。
ここで、従来のＭＯＳＦＥＴとして、以下に示すＭＯＳＦＥＴ９００を例示して説明を行う。なお、ＭＯＳＦＥＴ９００は結晶欠陥について説明するために例示するものであり、以下の説明においては、ＭＯＳＦＥＴ９００が有する具体的な構成（例えば、トレンチゲート型であるか否か、金属プラグを備えるか否か等）は本質的なものではない。
従来のＭＯＳＦＥＴ９００は、図１４に示すように、ｎ型コラム領域９１３及びｐ型コラム領域９１５を有し、ｎ型コラム領域９１３及びｐ型コラム領域９１５でスーパージャンクション構造が構成された半導体基体９１０と、半導体基体９１０の第１主面側にゲート絶縁膜９２０を介して形成されたゲート電極９２２とを備える。
また、ＭＯＳＦＥＴ９００は、上記した構成要素の他に、低抵抗半導体層（ドレイン層）９１２、バッファ層９１４、ベース領域９１６、ソース領域９２４、層間絶縁膜９２６、金属プラグ９３０、ソース電極９３４及びドレイン電極９３６を備える。
ＭＯＳＦＥＴ９００は、いわゆるトレンチゲート型のＭＯＳＦＥＴである。
なお、図１４に示すのは、従来のＭＯＳＦＥＴ９００における、いわゆるアクティブ領域の一部である。
また、従来のＭＯＳＦＥＴ９００においては、半導体基体９１０に結晶欠陥が生成されている（図１４の×印参照。）。ＭＯＳＦＥＴ９００においては、スーパージャンクション構造の最深部と低抵抗半導体層９１２の上面部との間の深さ（バッファ層９１４が存在する深さ）において、結晶欠陥の密度が最大値を示す。
従来のＭＯＳＦＥＴ９００によれば、ボディダイオードの逆回復時においてキャリアを結晶欠陥で再結合させる（キャリアのライフタイムを制御する）ことが可能となり、その結果、キャリアが電極まで移動しなくてもキャリアを消滅させることができる。このため、従来のＭＯＳＦＥＴ９００は、逆回復時間（Ｔｒｒ）を短縮してスイッチング速度を早くすることが可能となり、その結果、逆回復電荷量（Ｑｒｒ）を低減することができ、スーパージャンクション構造を有し、かつ、結晶欠陥が生成されていないＭＯＳＦＥＴと比較してリカバリ損失を低減することが可能なＭＯＳＦＥＴとなる。
なお、以下、単に「リカバリ損失を低減する」と記載する場合には、スーパージャンクション構造を有し、かつ、結晶欠陥が生成されていないＭＯＳＦＥＴと比較した場合のことをいう。
特開２０１５−１３５９８７号公報
ところで、一般に、スーパージャンクション構造を有するＭＯＳＦＥＴにおいては、スーパージャンクション構造の接合容量が大きく、ボディダイオードの逆回復時にはｐｎ接合から空乏層が急速に伸展するため、逆回復電流（Ｉｒｒ）がピーク値（Ｉｒｐ）を過ぎた後に急激に小さくなる（ｄＩｒ／ｄｔが大きくなる）傾向がある。言い換えれば、ハードリカバリとなる傾向がある（後述する図４参照。）。
また、ＭＯＳＦＥＴの半導体基体に結晶欠陥が生成されている場合には、キャリアのライフタイムが短くなりすぎることに起因して逆回復電流（Ｉｒｒ）がピーク値（Ｉｒｐ）を過ぎた後に一層急激に小さくなる場合がある。特に、従来のＭＯＳＦＥＴ９００のようにスーパージャンクション構造の最深部よりも深い深さ位置において結晶欠陥の密度が最大値を示す場合には、逆回復電流（Ｉｒｒ）がピーク値（Ｉｒｐ）を過ぎた後に一層急激に小さくなる傾向が一層顕著となる（後述する図４参照。）。
逆回復電流（Ｉｒｒ）がピーク値（Ｉｒｐ）を過ぎた後に急激に小さくなると、寄生インダクタンス成分（Ｌｓ）によって発生する誘導起電力（Ｖ＝Ｌｓ×ｄＩｒ／ｄｔ）が大きくなり、発振が発生しやすくなる。つまり、スーパージャンクション構造を有するＭＯＳＦＥＴには発振が発生しやすいという問題があり、結晶欠陥が形成されたＭＯＳＦＥＴ（例えば従来のＭＯＳＦＥＴ９００のようなＭＯＳＦＥＴ）には発振が一層発生しやすいという問題がある。
本発明は上記した問題を解決するためになされたものであり、リカバリ損失を低減することができ、かつ、従来のＭＯＳＦＥＴ（スーパージャンクション構造を有し、かつ、結晶欠陥が生成されているＭＯＳＦＥＴ）と比較して発振が発生しにくいＭＯＳＦＥＴを提供することを目的とする。また、本発明は、リカバリ損失を低減することができ、かつ、従来のＭＯＳＦＥＴと比較して発振が発生しにくいＭＯＳＦＥＴを製造するためのＭＯＳＦＥＴの製造方法を提供することも目的とする。さらに、本発明は、上記したようにリカバリ損失を低減することができ、かつ、従来のＭＯＳＦＥＴと比較して発振が発生しにくいＭＯＳＦＥＴを用いた高品質な電力変換回路を提供することも目的とする。
［１］本発明のＭＯＳＦＥＴは、ｎ型コラム領域及びｐ型コラム領域を有し、前記ｎ型コラム領域及び前記ｐ型コラム領域でスーパージャンクション構造が構成された半導体基体と、前記半導体基体の第１主面側にゲート絶縁膜を介して形成されたゲート電極とを備えるＭＯＳＦＥＴであって、前記半導体基体のうち、前記ＭＯＳＦＥＴとしての主動作を提供する領域をアクティブ領域とし、前記アクティブ領域の外周側にあり前記ＭＯＳＦＥＴの耐圧を保持する領域を外周領域とし、前記アクティブ領域と前記外周領域との中間にある領域をアクティブ接続領域とするとき、前記半導体基体の前記アクティブ領域、前記アクティブ接続領域及び前記外周領域のうち、前記アクティブ領域及び前記アクティブ接続領域のみに結晶欠陥が生成されていることを特徴とする。
［２］本発明のＭＯＳＦＥＴにおいては、前記半導体基体は、前記ｎ型コラム領域及び前記ｐ型コラム領域の前記第１主面側に形成されている第１導電型のベース領域と、前記ベース領域の第１主面側に形成され前記ゲート絶縁膜と接触する第２導電型のソース領域とをさらに有し、前記ＭＯＳＦＥＴは、前記ベース領域、前記ゲート絶縁膜、前記ゲート電極及び前記ソース領域を覆うように形成されている層間絶縁膜と、前記層間絶縁膜の表面に形成され、前記ベース領域及び前記ソース領域と電気的に接続されているソース電極とをさらに備え、前記半導体基体を前記半導体基体の深さ方向と平行な断面で見たとき、前記ＭＯＳＦＥＴとしての主動作を提供可能な前記ソース領域と前記ゲート電極とのうち最外部にあるものの外端が前記アクティブ領域と前記アクティブ接続領域との境界であり、前記ベース領域の外端が前記アクティブ接続領域と前記外周領域との境界であることが好ましい。
［３］本発明のＭＯＳＦＥＴにおいては、前記半導体基体を平面的に見て、前記アクティブ領域の総面積をＳ１とし、前記アクティブ接続領域の総面積をＳ２とし、前記外周領域の総面積をＳ３とし、前記ＭＯＳＦＥＴの耐圧をＶＤＳＳとするときに、Ｓ３＞（Ｓ１＋Ｓ２＋Ｓ３）×０．０５×（ＶＤＳＳ／６００）の関係を満たすことが好ましい。
［４］本発明のＭＯＳＦＥＴにおいては、前記結晶欠陥は、深さ方向に沿ってみたときに局所的に密度が高くなるように生成されていることが好ましい。
［５］本発明のＭＯＳＦＥＴにおいては、前記アクティブ領域における前記半導体基体の前記第１主面を基準として、前記スーパージャンクション構造の最深部までの深さをＤｐとし、前記結晶欠陥の密度が最大値を示す深さをＤｄとし、前記結晶欠陥の密度分布の半値幅をＷとしたときに、０．２５Ｄｐ≦Ｄｄ≦１．１Ｄｐかつ０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たすことが好ましい。
［６］本発明のＭＯＳＦＥＴの製造方法は、ｎ型コラム領域及びｐ型コラム領域を有し、前記ｎ型コラム領域及び前記ｐ型コラム領域でスーパージャンクション構造が構成された半導体基体と、前記半導体基体の第１主面側にゲート絶縁膜を介して形成されたゲート電極とを備える所定の構造体を準備する準備工程と、前記半導体基体に結晶欠陥を生成する結晶欠陥生成工程と、をこの順序で含み、前記半導体基体のうち、ＭＯＳＦＥＴとして完成したときに前記ＭＯＳＦＥＴとしての主動作を提供する領域をアクティブ領域とし、前記アクティブ領域の外周側にあり前記ＭＯＳＦＥＴの耐圧を保持する領域を外周領域とし、前記アクティブ領域と前記外周領域との中間にある領域をアクティブ接続領域とするとき、前記結晶欠陥生成工程では、前記半導体基体の前記アクティブ領域、前記アクティブ接続領域及び前記外周領域のうち、前記アクティブ領域及び前記アクティブ接続領域のみに前記結晶欠陥を生成することを特徴とする。
［７］本発明のＭＯＳＦＥＴの製造方法においては、前記準備工程で準備する前記所定の構造体の前記半導体基体は、前記ｎ型コラム領域及び前記ｐ型コラム領域の前記第１主面側に形成されている第１導電型のベース領域と、前記ベース領域の第１主面側に形成され前記ゲート絶縁膜と接触する第２導電型のソース領域とをさらに有し、前記準備工程で準備する前記所定の構造体は、前記ベース領域、前記ゲート絶縁膜、前記ゲート電極及び前記ソース領域を覆うように形成されている層間絶縁膜と、前記層間絶縁膜の表面に形成され、前記ベース領域及び前記ソース領域と電気的に接続されているソース電極とをさらに備え、前記結晶欠陥生成工程では、前記半導体基体を前記半導体基体の深さ方向と平行な断面で見たとき、前記ＭＯＳＦＥＴとしての主動作を提供可能な前記ソース領域と前記ゲート電極とのうち最外部にあるものの外端を前記アクティブ領域と前記アクティブ接続領域との境界とし、前記ベース領域の外端を前記アクティブ接続領域と前記外周領域との境界として前記結晶欠陥を生成することが好ましい。
［８］本発明のＭＯＳＦＥＴの製造方法においては、前記準備工程では、前記半導体基体を平面的に見て、前記アクティブ領域の総面積をＳ１とし、前記アクティブ接続領域の総面積をＳ２とし、前記外周領域の総面積をＳ３とし、製造すべき前記ＭＯＳＦＥＴの耐圧をＶＤＳＳとするときに、前記所定の構造体としてＳ３＞（Ｓ１＋Ｓ２＋Ｓ３）×０．０５×（ＶＤＳＳ／６００）の関係を満たす所定の構造体を準備することが好ましい。
［９］本発明のＭＯＳＦＥＴの製造方法においては、前記結晶欠陥生成工程では、深さ方向に沿ってみたときに局所的に密度が高くなるように前記結晶欠陥を生成することが好ましい。
［１０］本発明のＭＯＳＦＥＴの製造方法においては、前記結晶欠陥生成工程では、前記アクティブ領域における前記半導体基体の前記第１主面を基準として、前記スーパージャンクション構造の最深部までの深さをＤｐとし、前記結晶欠陥の密度が最大値を示す深さをＤｄとし、前記結晶欠陥の密度分布の半値幅をＷとしたときに、０．２５Ｄｐ≦Ｄｄ≦１．１Ｄｐかつ０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たすように前記結晶欠陥を生成することが好ましい。
［１１］本発明のＭＯＳＦＥＴの製造方法においては、前記結晶欠陥生成工程では、Ｈｅ照射又はプロトン照射によって前記結晶欠陥を生成することが好ましい。
［１２］本発明の電力変換回路は、ボディダイオードに順方向電流を流す用途に用いるＭＯＳＦＥＴと、スイッチング素子と、誘導性負荷とを備える電力変換回路であって、前記ＭＯＳＦＥＴとして、ｎ型コラム領域及びｐ型コラム領域を有し、前記ｎ型コラム領域及び前記ｐ型コラム領域でスーパージャンクション構造が構成された半導体基体と、前記半導体基体の第１主面側にゲート絶縁膜を介して形成されたゲート電極とを備え、前記半導体基体のうち、前記ＭＯＳＦＥＴとしての主動作を提供する領域をアクティブ領域とし、前記アクティブ領域の外周側にあり前記ＭＯＳＦＥＴの耐圧を保持する領域を外周領域とし、前記アクティブ領域と前記外周領域との中間にある領域をアクティブ接続領域とするとき、前記半導体基体の前記アクティブ領域、前記アクティブ接続領域及び前記外周領域のうち、前記アクティブ領域及び前記アクティブ接続領域のみに結晶欠陥が生成されているものを用いることを特徴とする。
本発明のＭＯＳＦＥＴによれば、半導体基体に結晶欠陥が生成されているため、従来のＭＯＳＦＥＴと同様に、ボディダイオードの逆回復時においてキャリアを結晶欠陥で再結合させる（キャリアのライフタイムを制御する）ことが可能となり、その結果、キャリアが電極まで移動しなくてもキャリアを消滅させることができる。このため、本発明のＭＯＳＦＥＴは、逆回復時間（Ｔｒｒ）を短縮してスイッチング速度を早くすることが可能となり、その結果、逆回復電荷量（Ｑｒｒ）を低減することができ、リカバリ損失を低減することが可能なＭＯＳＦＥＴとなる。
また、本発明のＭＯＳＦＥＴにおいては、半導体基体のアクティブ領域、アクティブ接続領域及び外周領域のうち、アクティブ領域及びアクティブ接続領域のみに結晶欠陥が生成されている、つまり、外周領域には結晶欠陥が生成されていないため、ボディダイオードの逆回復時において、外周領域のキャリアが再結合しにくくなり、外周領域においてはキャリアが電極まで移動してから引き抜かれるようになる。
このため、本発明のＭＯＳＦＥＴにおいては、外周領域のキャリアが消滅するタイミングがアクティブ領域及びアクティブ接続領域のキャリアが消滅するタイミングと比較して遅くなる（後述する図５参照。）ことから、外周領域に残存するキャリアの影響により逆回復電流（Ｉｒｒ）が緩やかに減少する。言い換えれば、リカバリ波形をソフト化することができる。
その結果、本発明のＭＯＳＦＥＴによれば、逆回復電流（Ｉｒｒ）がピーク値（Ｉｒｐ）を過ぎた後に急激に小さくなる（ｄＩｒ／ｄｔが大きくなる）ことを抑制することにより、寄生インダクタンス成分により発生する誘導起電力が大きくなることを抑制することが可能となる。
つまり、本発明のＭＯＳＦＥＴは、従来のＭＯＳＦＥＴと比較して発振が発生しにくいＭＯＳＦＥＴとなる。
従って、本発明のＭＯＳＦＥＴは、リカバリ損失を低減することができ、かつ、従来のＭＯＳＦＥＴと比較して発振が発生しにくいＭＯＳＦＥＴとなる。
本発明のＭＯＳＦＥＴの製造方法によれば、半導体基体に結晶欠陥を生成する結晶欠陥生成工程を含み、かつ、当該結晶欠陥生成工程では、半導体基体のアクティブ領域、アクティブ接続領域及び外周領域のうち、アクティブ領域及びアクティブ接続領域のみに結晶欠陥を生成するため、上記したようにリカバリ損失を低減することができ、かつ、従来のＭＯＳＦＥＴと比較して発振が発生しにくいＭＯＳＦＥＴを製造することができる。
本発明の電力変換回路によれば、半導体基体のアクティブ領域、アクティブ接続領域及び外周領域のうち、アクティブ領域及びアクティブ接続領域のみに結晶欠陥が生成されているＭＯＳＦＥＴ（本発明のＭＯＳＦＥＴ）を備えるため、上記したようにリカバリ損失を低減することができ、かつ、従来のＭＯＳＦＥＴと比較して発振が発生しにくいＭＯＳＦＥＴを用いた高品質な電力変換回路とすることができる。
実施形態に係る電力変換回路１を示す回路図である。 実施形態に係るＭＯＳＦＥＴ１００を説明するために示す図である。図２（ａ）はＭＯＳＦＥＴ１００の一部（後述する図３に表示するＳ−Ｓの断面におよそ相当する、アクティブ領域Ａ１、アクティブ接続領域Ａ２及び外周領域Ａ３を含む部分。以下、単に「ＭＯＳＦＥＴの一部」という場合において同じ。）を示す断面図であり、図２（ｂ）はＭＯＳＦＥＴ１００における結晶欠陥の分布を示すグラフである。図２（ａ）はＭＯＳＦＥＴ１００の一部を示す断面図であるため、図２（ａ）の左右両端は必ずしもＭＯＳＦＥＴ１００の末端を示すものではない（後述する図８〜図１３においても同様である。）。図２（ｂ）のグラフの縦軸は半導体基体１１０の第１主面を基準とした深さを示し、横軸は結晶欠陥の密度を示す。図２（ａ）における、×印（結晶欠陥の密度が高い位置を模式的に示す印）を結ぶ破線は、結晶欠陥の密度が最大値を示す深さＤｐを視覚的にわかりやすくするための補助線である。また、図２（ａ）における一点鎖線は、アクティブ領域Ａ１とアクティブ接続領域Ａ２との境界、又は、アクティブ接続領域Ａ２と外周領域Ａ３との境界を示す補助線である。図２（ｂ）のグラフは、結晶欠陥の密度分布を模式的に示したものであり、縦軸及び横軸は具体的な数値を示すものではない。ただし、図２（ａ）と図２（ｂ）とは半導体基体１１０の深さ方向において対応している。 実施形態に係る半導体基体１１０の平面図（上面図）である。図３においては、アクティブ領域Ａ１、アクティブ接続領域Ａ２及び外周領域Ａ３の分布をわかりやすくするために、各領域以外の具体的な構成要素等については図示していない。また、図３は模式図であり、図３に示すアクティブ領域Ａ１、アクティブ接続領域Ａ２及び外周領域Ａ３の形状や面積比は正確なものではない。なお、図３において符号Ｇで示す領域は、ゲートパッドが配置されている領域である。 ボディダイオードの逆回復時における、結晶欠陥の有無による逆回復電流の差異を説明するためのグラフである。図４のグラフの縦軸は電流（正方向を順方向とする。単位：アンペア）を示し、横軸は時間（単位：秒）を示す。図４における各グラフ（波形）の右側にある矢印は、各グラフ（波形）のおおよそのｄＩｒ／ｄｔ（逆回復電流のピーク値（Ｉｒｐ）を過ぎた後のグラフのおおよその傾き）を示すものである。図４における符号Ｐ１を付した一点鎖線は比較例１の逆回復電流のピーク値（Ｉｒｐ）の位置を示すものであり、符号Ｐ２を付した一点鎖線は比較例２の逆回復電流のピーク値（Ｉｒｐ）の位置を示すものである。なお、図４のグラフは、適切と考えられる条件で行った実験の実測値に基づくものである。このため、図４のグラフは全てのＭＯＳＦＥＴにそのまま当てはまるものではないが、多くのＭＯＳＦＥＴ（スーパージャンクション構造を有し、かつ、結晶欠陥が生成されていないＭＯＳＦＥＴや従来のＭＯＳＦＥＴ）では、基本的には図４に示したグラフと同様の傾向を示すと考えられる。 ボディダイオードの逆回復時における、アクティブ領域と外周領域との逆回復電流の差異を説明するためのグラフである。図５のグラフの縦軸は電流（正方向を順方向とする。単位：アンペア）を示し、横軸は時間（単位：マイクロ秒）を示す。図５のグラフの縦軸左側に示す数値はアクティブ領域における逆回復電流についての電流の値を示し、縦軸右側に示す数値は外周領域における逆回復電流についての電流の値を示す。図５における符号Ｐ３を付した一点鎖線は外周領域における逆回復電流のピーク値（Ｉｒｐ）の位置を示すものであり、符号Ｐ３を付した一点鎖線はアクティブ領域における逆回復電流のピーク値（Ｉｒｐ）の位置を示すものである。なお、図５のグラフは、適切と考えられる条件で行ったシミュレーションに基づくものである。このため、図５のグラフは全てのＭＯＳＦＥＴにそのまま当てはまるものではないが、本発明に含まれるＭＯＳＦＥＴについては、基本的には図５に示したグラフと同様の傾向を示すと考えられる。 アクティブ領域におけるキャリア溜まりについて説明するための、ＭＯＳＦＥＴ１９０のアクティブ領域Ａ１を示す断面図である。なお、ＭＯＳＦＥＴ１９０においては、結晶欠陥の密度が最大値を示す深さが２つ記載されている（符号Ｄｄ１及び符号Ｄｄ２参照。）が、これは、結晶欠陥の密度が最大値を示す深さＤｄとキャリア溜まりが形成されやすい領域Ｃとの位置関係を説明するためのものである。つまり、ＭＯＳＦＥＴ１９０において結晶欠陥の密度が最大値を示す深さが２つ存在することを示すものではない。 アクティブ領域におけるキャリア溜まりの形成について説明するために示す図である。符号Ｒで示す領域はホール（正孔）の密度が高い（キャリアの密度が高い）領域であり、図７（ａ）〜図７（ｅ）はこの順序で時間経過を表す。図７に示す領域は、図６において符号Ａで示す領域に相当する領域であるが、図６は模式図である（理解しやすさを優先するために、表示する構造の寸法や比率が正確ではない図である）ため、図６に示す構造と図７に示す構造とは厳密に一致しない。なお、図７に示すシミュレーションにおいては、本発明における必須要素ではない金属プラグについては考慮に入れていない。なお、図７は、適切と考えられる条件で行ったシミュレーションの結果に基づく図である。このため、図７は全てのＭＯＳＦＥＴにそのまま当てはまるものではないが、スーパージャンクション構造を用いたＭＯＳＦＥＴであれば、図７に示したものと同様の傾向を示す。 実施形態に係るＭＯＳＦＥＴの製造方法を説明するために示す図である。図８（ａ），図８（ｂ）は各工程図である。 実施形態に係るＭＯＳＦＥＴの製造方法を説明するために示す図である。図９（ａ），図９（ｂ）は各工程図である。 変形例１に係るＭＯＳＦＥＴ１０１の一部の構成を示す断面図である。 変形例２に係るＭＯＳＦＥＴ１０２の一部の構成を示す断面図である。 変形例３に係るＭＯＳＦＥＴ１０３の一部の構成を示す断面図である。 変形例４に係るＭＯＳＦＥＴ１０４の一部の構成を示す断面図である。 従来のＭＯＳＦＥＴ９００のアクティブ領域の構成を示す断面図である。
以下、本発明のＭＯＳＦＥＴ、ＭＯＳＦＥＴの製造方法及び電力変換回路について、図に示す実施形態に基づいて説明する。各図面は模式図であり、必ずしも実際の構造や構成を厳密に反映したものではない。以下に説明する実施形態及び変形例は、請求の範囲に係る発明を限定するものではない。また、実施形態及び変形例の中で説明されている諸要素及びその組み合わせの全てが本発明の解決手段に必須であるとは限らない。実施形態及び変形例においては、基本的な構成や特徴が同じ構成要素（形状や構成等が完全に同一ではない構成要素を含む。）については、同じ符号を使用し、再度の説明を省略することがある。
［実施形態］
１．電力変換回路１の構成
まず、実施形態に係る電力変換回路１について説明する。
実施形態に係る電力変換回路１は、ＤＣ−ＤＣコンバータやインバータ等の構成要素であるチョッパ回路（昇圧チョッパ回路）である。実施形態に係る電力変換回路１は、図１に示すように、ボディダイオードに順方向電流を流す用途に用いるＭＯＳＦＥＴ１００と、スイッチング素子２００と、誘導性負荷（リアクトル）３００と、電源４００と、平滑コンデンサ５００とを備える。電力変換回路１の外部端子には、負荷６００が接続されている。
電力変換回路１におけるＭＯＳＦＥＴ１００は、後述する実施形態に係るＭＯＳＦＥＴ１００である。ＭＯＳＦＥＴ１００は、ゲート電極１２２（後述）に電圧が印加されていないとき（オフ状態であるとき）には、電源４００が誘導性負荷３００に供給する電流の整流動作を行う。つまり、ゲート電極１２２に電圧が印加されていないときのＭＯＳＦＥＴ１００は、いわゆるフリーホイールダイオードとして扱うことができる。
スイッチング素子２００は、電源４００が誘導性負荷３００に供給する電流及び電源４００から供給される電流を制御する。実施形態におけるスイッチング素子２００は、ＭＯＳＦＥＴ（実施形態に係るＭＯＳＦＥＴ１００とは別のＭＯＳＦＥＴ）である。
スイッチング素子２００は、ドライブ回路（図示せず）からスイッチング素子２００のゲート電極に印加されるクロック信号に応答してスイッチングし、オン状態になると、誘導性負荷３００と電源４００との間を導通させる。
誘導性負荷３００は、電流によって形成される磁場にエネルギーを蓄えることができる受動素子（インダクタ）である。
電源４００の陽極は、誘導性負荷３００の一方端と電気的に接続されており、電源４００の負極は、スイッチング素子２００のソース電極と電気的に接続されている。また、スイッチング素子２００のドレイン電極は、誘導性負荷３００の他方端及びＭＯＳＦＥＴ１００のボディダイオードにおけるアノード電極に相当するソース電極１３４（後述）と電気的に接続されている。
２．ＭＯＳＦＥＴ１００の構成
次に、実施形態に係るＭＯＳＦＥＴ１００について説明する。
以下の説明においては、半導体基体１１０（後述）のうち、ＭＯＳＦＥＴ１００としての主動作を提供する領域をアクティブ領域Ａ１とし、アクティブ領域Ａ１の外周側にありＭＯＳＦＥＴ１００の耐圧を保持する領域を外周領域Ａ３とし、アクティブ領域Ａ１と外周領域Ａ３との中間にある領域をアクティブ接続領域Ａ２とする（後述する図３参照。）。
なお、「ＭＯＳＦＥＴとしての主動作を提供する領域」とは、ＭＯＳＦＥＴとして動作する（電流制御を行うことが可能な）構成要素を含む領域のことをいう。
実施形態に係るＭＯＳＦＥＴ１００は、図２（ａ）に示すように、ｎ型コラム領域１１３及びｐ型コラム領域１１５を有し、ｎ型コラム領域１１３及びｐ型コラム領域１１５でスーパージャンクション構造が構成された半導体基体１１０と、半導体基体１１０の第１主面側にゲート絶縁膜１２０を介して形成されたゲート電極１２２とを備える。
実施形態に係るＭＯＳＦＥＴ１００は、いわゆるトレンチゲート型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ１００の耐圧は３００Ｖ以上であり、例えば６００Ｖである。なお、本明細書においては、ＭＯＳＦＥＴの「耐圧」とは、「ドレイン・ソース間耐圧」のことをいう。
本明細書における「スーパージャンクション構造」とは、所定の断面（例えば、第１主面に対して垂直かつトレンチの形成方向に対して垂直である断面）で見たときにｎ型コラム領域とｐ型コラム領域とが交互に繰り返し配列されている構造のことをいう。
実施形態における半導体基体１１０は、ｎ型コラム領域１１３及びｐ型コラム領域１１５以外に、低抵抗半導体層１１２と、バッファ層１１４と、ベース領域１１６と、ソース領域１２４と、ガードリング１１８と、チャネルストッパ１１９とをさらに有する。
また、実施形態に係るＭＯＳＦＥＴ１００は、半導体基体１１０及びゲート電極１２２以外に、層間絶縁膜１２６と、金属プラグ１３０と、ソース電極１３４と、ドレイン電極１３６と、ゲート配線１３８とをさらに備える。
なお、本明細書における「第１主面」は、半導体基体（連続する半導体で構成される部分）の主構造（ゲート電極等）が存在する側の表面のことをいう。ＭＯＳＦＥＴ１００においては、ベース領域１１６と層間絶縁膜１２６との境界面が第１主面である。
上記した半導体基体１１０及びＭＯＳＦＥＴ１００の構成要素はいずれも公知の範囲に属するものであるため、以下の説明においては基本的な事項について記載する。
低抵抗半導体層１１２は、ｎ＋型である。低抵抗半導体層１１２の厚さは、例えば、１００μｍ〜４００μｍの範囲内にある。低抵抗半導体層の不純物濃度は、例えば１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３の範囲内にある。
ｎ型コラム領域１１３及びｐ型コラム領域１１５はそれぞれ同様の断面形状を有し、等間隔で配列されている。なお、スーパージャンクション構造としての効果が得られる限り、ｎ型コラム領域とｐ型コラム領域とは同様の断面形状を有していなくてもよいし、配列が等間隔でなくてもよい。
ｎ型コラム領域１１３及びｐ型コラム領域１１５の不純物濃度は、例えば５×１０１３ｃｍ−３〜１×１０１６ｃｍ−３の範囲内にある。スーパージャンクション構造としての効果が得られる限り、ｎ型コラム領域１１３の不純物総量とｐ型コラム領域１１５の不純物総量とは、同じでもよいし、異なっていてもよい。
ＭＯＳＦＥＴ１００においてはｎ型コラム領域１１３とバッファ層１１４とは一体的に形成されており、ｎ型半導体層を構成している。ｎ型半導体層の厚さは、例えば５μｍ〜１２０μｍの範囲内にある。
ベース領域１１６は、ｎ型コラム領域１１３及びｐ型コラム領域１１５の第１主面側に形成されている第１導電型の領域であり、具体的にはｐ＋型の領域である。実施形態におけるＭＯＳＦＥＴ１００においては、第１導電型とはｐ型（濃度については任意）である。
アクティブ領域Ａ１における半導体基体１１０の第１主面を基準とするとき、ベース領域１１６の最深部の深さ位置は、例えば０．５μｍ〜４．０μｍの範囲内にある。ベース領域１１６の不純物濃度は、例えば５×１０１６ｃｍ−３〜１×１０１８ｃｍ−３の範囲内にある。
ガードリング１１８は、ＭＯＳＦＥＴ１００の耐圧を高くするための構造である。ガードリング１１８により、逆バイアス時にｐｎ接合から広がる空乏層を外周領域に広げることで耐圧を高くすることができる。実施形態におけるガードリング１１８は、外周領域Ａ３において、アクティブ領域Ａ１及びアクティブ接続領域Ａ２を囲むように形成されている第１導電型の領域であり、具体的にはｐ＋型の領域である。
なお、実施形態におけるアクティブ領域Ａ１、アクティブ接続領域Ａ２及び外周領域Ａ３については後述する。
チャネルストッパ１１９は、逆バイアス時における空乏層の広がりを抑制するための構造である。実施形態におけるチャネルストッパ１１９は、外周領域Ａ３において、ガードリング１１８を囲むように形成されている第２導電型の領域であり、具体的にはｎ＋型の領域である。
ゲート電極１２２は、ベース領域１１６を貫通してｎ型コラム領域１１３に達する深さ位置まで形成されたトレンチ（符号を図示せず）の内周面に、ゲート絶縁膜１２０を介して埋め込まれるように形成されている。
トレンチの深さは、例えば３μｍである。
ゲート絶縁膜１２０は、例えば熱酸化法により形成された二酸化珪素膜からなり、厚さは例えば１００ｎｍである。
ゲート電極１２２は、ＣＶＤ法及びイオン注入法により形成された低抵抗ポリシリコンからなる。
ソース領域１２４は、ベース領域１１６の第１主面側に形成されゲート絶縁膜１２０と接触する、つまり、一部がトレンチの内周面に露出するように形成されている第２導電型の領域であり、具体的にはｎ＋型の領域である。実施形態におけるＭＯＳＦＥＴ１００においては、第２導電型とはｎ型（濃度については任意）である。
アクティブ領域Ａ１における半導体基体１１０の第１主面を基準とするとき、ソース領域１２４の最深部の深さ位置は、例えば０．１μｍ〜０．４μｍの範囲内とすることができる。ソース領域１２４の不純物濃度は、例えば５×１０１９ｃｍ−３〜２×１０２０ｃｍ−３の範囲内にある。
層間絶縁膜１２６は、ベース領域１１６、ゲート絶縁膜１２０、ゲート電極１２２及びソース領域１２４を覆うように形成されている。層間絶縁膜１２６は、ＣＶＤ法により形成された、アクティブ領域Ａ１における厚さが例えば１０００ｎｍのＰＳＧ膜からなる。
外周領域Ａ３における絶縁膜は、半導体基体１１０の表面に形成されているフィールド絶縁膜（符号を図示せず。）の上に層間絶縁膜１２６が乗り上げる構造となる。このため、外周領域Ａ３における絶縁膜の厚さは両者の合計となる。つまり、外周領域Ａ３においては、アクティブ領域Ａ１と比較して絶縁膜が厚く形成されていることになる。
フィールド絶縁膜は、厚さ５００ｎｍ〜１０００ｎｍ程度の酸化膜である。当該フィールド絶縁膜は、例えば、熱酸化によって形成することができる。
ＭＯＳＦＥＴ１００においては、フィールド絶縁膜の端部はアクティブ接続領域Ａ２と外周領域Ａ３との境界とほぼ一致している。
なお、図２のようなＭＯＳＦＥＴの外周領域を表示する断面図においては、層間絶縁膜とフィールド絶縁膜との境界を表示していない。
金属プラグ１３０は、層間絶縁膜１２６を貫通してベース領域１１６に達するコンタクトホール（符号を図示せず）の内部に所定の金属が充填されてなる。金属プラグ１３０の底面には、ベース領域１１６よりも不純物濃度が高いｐ＋＋型拡散領域が形成されていてもよい。
コンタクトホール及び金属プラグ１３０のストライプ幅は、例えば０．５μｍである。コンタクトホールの内表面には、バリアメタル（図示せず）が形成されている。金属プラグ１３０は当該バリアメタルを介して、例えばタングステンがコンタクトホールの内部に充填されてなる。
ソース電極１３４は、層間絶縁膜１２６の表面に形成され、金属プラグ１３０を介して、ベース領域１１６及びソース領域１２４と電気的に接続されている。ソース電極１３４は、スパッタ法により形成された、厚さが例えば４μｍのアルミニウム系の金属（例えば、Ａｌ−Ｃｕ系の合金）からなる。
ドレイン電極１３６は、低抵抗半導体層１１２の表面（ソース電極１３４が形成されている側の面を表面とした場合における裏面）に形成されている。ドレイン電極１３６は、Ｔｉ−Ｎｉ−Ａｕ等の多層金属膜により形成されている。当該多層金属膜の全体としての厚さは、例えば０．５μｍである。
ゲート配線１３８は、ゲート電極１２２と電気的に接続されている配線であり、金属からなる。ゲート配線１３８は、ＭＯＳＦＥＴ１００の外部との接点となるゲートパッド（図示せず。）と接続されている。ゲート配線１３８及びゲートパッドは、アクティブ接続領域Ａ２に配置されている。なお、ゲート配線１３８は、アクティブ領域Ａ１全てを囲むように配置されている必要はない。ゲート配線は、ゲートフィンガーと呼称されることもある。
なお、実施形態に係るＭＯＳＦＥＴ１００においては、半導体基体１１０を半導体基体１１０の深さ方向と平行な断面で見たとき、ＭＯＳＦＥＴ１００としての主動作を提供可能なソース領域１２４とゲート電極１２２とのうち最外部にあるもの（実施形態においては、図２（ａ）に表示するゲート電極１２２）の外端がアクティブ領域Ａ１とアクティブ接続領域Ａ２との境界であり、ベース領域１１６の外端がアクティブ接続領域Ａ２と外周領域Ａ３との境界である。
本明細書において、「ＭＯＳＦＥＴとしての主動作を提供可能なソース領域とゲート電極」とは、互いにゲート絶縁膜を介して接しているソース領域とゲート電極とのことをいう。例えば、ソース領域とゲート絶縁膜を介して接していないゲート電極は、ＭＯＳＦＥＴとしての主動作を提供可能なゲート電極ではないため、当該ゲート電極が存在する領域はアクティブ領域には含まれない。しかし、半導体基体を半導体基体の深さ方向と平行な断面で見たとき、トレンチの一方の側のみにソース領域が存在する場合には、便宜上、当該断面におけるゲート電極全てがアクティブ領域に含まれるものとする（図２（ａ）参照。）。
ＭＯＳＦＥＴ１００においては、半導体基体１１０のアクティブ領域Ａ１、アクティブ接続領域Ａ２及び外周領域Ａ３のうち、アクティブ領域Ａ１及びアクティブ接続領域Ａ２のみに結晶欠陥が生成されている。つまり、ＭＯＳＦＥＴ１００においては、外周領域Ａ３には結晶欠陥が形成されていない。
このようにした理由については、後述する。
ＭＯＳＦＥＴ１００の半導体基体１１０を平面的に見ると、図３のようになる。ここで、半導体基体１１０を平面的に見て、アクティブ領域Ａ１の総面積をＳ１とし、アクティブ接続領域Ａ２の総面積をＳ２とし、外周領域Ａ３の総面積をＳ３とし、ＭＯＳＦＥＴ１００の耐圧をＶＤＳＳとするときに、Ｓ３＞（Ｓ１＋Ｓ２＋Ｓ３）×０．０５×（ＶＤＳＳ／６００）の関係を満たす。
なお、ＭＯＳＦＥＴの構成を示す各図面は模式図である関係上、Ｓ１、Ｓ２及びＳ３に関する数値設定と図３の表示とは正確には対応していない。
また、ＭＯＳＦＥＴ１００においては、結晶欠陥は、深さ方向に沿ってみたときに局所的に密度が高くなるように生成されている（図２（ｂ）参照。）。
ＭＯＳＦＥＴ１００においては、アクティブ領域Ａ１における半導体基体１１０の第１主面を基準として、スーパージャンクション構造の最深部までの深さをＤｐとし、結晶欠陥の密度が最大値を示す深さ（図２（ａ）の×印参照。）をＤｄとし、結晶欠陥の密度分布の半値幅をＷとしたときに、０．２５Ｄｐ≦Ｄｄ≦１．１Ｄｐかつ０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たす（図２（ａ）及び図２（ｂ）参照。）。
０．２５Ｄｐ≦Ｄｄ≦１．１Ｄｐとした理由については後述する。
Ｗ＜０．５Ｄｐとしたのは、結晶欠陥の分布が広すぎる場合には、ｐ型コラム領域及びｎ型コラム領域（バッファ層が存在する場合には、バッファ層も含む）の広い範囲にわたってキャリアが再結合するため、結局逆回復電流（Ｉｒｒ）がピーク値（Ｉｒｐ）を過ぎた後に一層急激に小さくなってしまう（ｄＩｒ／ｄｔが大きくなる）ためである。
また、０．０５Ｄｐ＜Ｗとしたのは、結晶欠陥の分布が狭すぎる場合には、キャリアが再結合する領域を十分に確保することができないためである。
本明細書における「スーパージャンクション構造の最深部までの深さ」とは、アクティブ領域の半導体基体の第１主面を基準としたときにおける、ｎ型コラム領域とｐ型コラム領域とがスーパージャンクション構造を構成する領域の最深部までの深さのことをいう。このため、スーパージャンクション構造の最深部までの実質的な深さは、基本的にはｎ型コラム領域及びｐ型コラム領域のうち最大深さが浅い方の最深部までの深さと同じ深さとなる。このため、実施形態においては、スーパージャンクション構造の最深部までの深さは、ｐ型コラム領域１１５の最深部までの深さと同じである。
なお、半導体基体１１０における第1主面は、ベース領域１１６と層間絶縁膜１２６との境界面であるため、スーパージャンクション構造の深さにはベース領域１１６の深さも含まれる。しかし、一般的にベース領域の深さはスーパージャンクション構造の深さと比較してごく浅いため、スーパージャンクション構造の最深部までの深さにベース領域１１６の深さが含まれていても問題はない。
「深さ方向に沿ってみたときに局所的に密度が高くなる結晶欠陥」は、後述するＭＯＳＦＥＴの製造方法に記載するように、Ｈｅ照射又はプロトン照射によって生成されたものである。
本明細書において「照射」とは、結晶欠陥を生成するために、イオン化したＨｅやプロトン（水素イオン）を対象（半導体基体）に打ち込むことをいう。
実施形態に係るＭＯＳＦＥＴ１００は、さらに、０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐの関係を満たすことが好ましく、０．４Ｄｐ≦Ｄｄ＜０．９Ｄｐの関係を満たすことが一層好ましい。
また、実施形態に係るＭＯＳＦＥＴ１００は、（Ｄｐ−Ｄｄ）＞０．５Ｗの関係も満たすことが好ましい。
０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐの関係を満たすことが好ましく、０．４Ｄｐ≦Ｄｄ＜０．９Ｄｐの関係を満たすことが一層好ましいとした理由については後述する。
好ましい関係として（Ｄｐ−Ｄｄ）＞０．５Ｗとしたのは、結晶欠陥の密度が最大値を示す深さが深い場合（Ｄｐ−Ｄｄが小さい場合）に結晶欠陥の密度分布であるＷが大きいと、スーパージャンクション構造より深い位置にも結晶欠陥が多く存在することになり、結局、逆回復電流（Iｒｒ）がピーク値（Ｉｒｐ）を過ぎた後に一層急激に小さくなってしまう（ｄＩｒ／ｄｔが大きくなる）場合があるためである。
実施形態におけるＤｄは、具体的には０．６Ｄｐである。
実施形態におけるＷは、具体的には０．３Ｄｐである。
実施形態におけるＤｐ−Ｄｄは具体的には０．４Ｄｐであり、０．５Ｗは具体的には０．１５Ｄｐである。
なお、ＭＯＳＦＥＴの構成を示す各図面は模式図である（特に、第１主面側の構造をわかりやすくするために、スーパージャンクション構造の深さに対するベース領域１１６の深さを実際よりも大きく表示している）関係上、上記のＤｄ、Ｗ及びＤｐ−Ｄｄに関する数値設定と図２（ａ）の表示とは正確には対応していない。
ここで、半導体基体１１０のアクティブ領域Ａ１、アクティブ接続領域Ａ２及び外周領域Ａ３のうち、アクティブ領域Ａ１及びアクティブ接続領域Ａ２のみに結晶欠陥が生成されていることとした理由について説明する。また、０．２５Ｄｐ≦Ｄｄ≦１．１Ｄｐ、０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐ及び０．４Ｄｐ≦Ｄｄ＜０．９Ｄｐとした理由についても説明する。なお、以下の説明におけるＭＯＳＦＥＴは、結晶欠陥の有無又は位置以外については実施形態に係るＭＯＳＦＥＴ１００と基本的に同様の構成を有する。
図４に示す比較例１のグラフは、スーパージャンクション構造を有し、かつ、結晶欠陥が生成されていないＭＯＳＦＥＴのリカバリ波形に係るものである。なお、比較例１のグラフは、アクティブ領域、アクティブ接続領域及び外周領域をすべて含む領域の実測値である。比較例１のグラフからは、逆回復電流（Ｉｒｒ）がピーク値（Ｉｒｐ、比較例１のグラフとＰ１で示す一点鎖線との交点を参照。）を過ぎた後に急激に小さくなる（ｄＩｒ／ｄｔが大きくなる）ことがわかる。つまり、ハードリカバリとなっている。また、比較例１のグラフからは、逆回復電流のピーク値（Ｉｒｐ）が比較的大きく、逆回復時間（Ｔｒｒ）も比較的長いため、逆回復電荷量（Ｑｒｒ）も比較的大きいこともわかる。
図４に示す比較例２のグラフは、スーパージャンクション構造を有し、かつ、結晶欠陥が生成されているＭＯＳＦＥＴのリカバリ波形に係るものである。なお、比較例２のグラフも、アクティブ領域、アクティブ接続領域及び外周領域をすべて含む領域の実測値である。当該ＭＯＳＦＥＴは、結晶欠陥の密度が最大値を示す深さＤｄが、スーパージャンクション構造の最深部より僅かに第１主面側（Ｄｄ＝Ｄｐ〜０．９５Ｄｐの間であり、かつ、ほぼ０．９５Ｄｐ）であり、上記した従来のＭＯＳＦＥＴ９００と構成が近いＭＯＳＦＥＴである。
比較例２のグラフからは、比較例１と比較して逆回復電流のピーク値（Ｉｒｐ、比較例２のグラフとＰ２で示す一点鎖線との交点を参照。）が小さくなるとともに逆回復時間（Ｔｒｒ）も短くなり、逆回復電荷量（Ｑｒｒ）は大きく低減できているものの、比較例１と比較して逆回復電流のピーク値（Ｉｒｐ）を過ぎた後の逆回復電流の時間変化率（ｄＩｒ／ｄｔ）が大きくなってしまっている、つまり、ハードリカバリとなっていることがわかる。また、比較例２のグラフの波形からは、発振が発生していることもわかる。
つまり、単に結晶欠陥を生成しただけでは、発振を抑制するという観点からは不利になる場合がある。結晶欠陥の密度が最大値を示す深さＤｄが０．９５Ｄｐよりも深い場合（上記した従来のＭＯＳＦＥＴ９００のような場合）には、発振を抑制するという観点からは一層不利になる傾向がある。
なお、逆に結晶欠陥の密度が最大値を示す深さＤｄが浅すぎる場合には、結晶欠陥を生成する意味が薄れる（キャリアが回収されるまでの移動距離が長くなり、逆回復電荷量（Ｑｒｒ）があまり低減できなくなる）。
図５に示す外周領域のグラフは、結晶欠陥が生成されていない外周領域のリカバリ波形に係るものである。また、図５に示すアクティブ領域のグラフは、上記外周領域のグラフと同条件でシミュレーションを行った場合における、結晶欠陥が生成されているアクティブ領域のリカバリ波形に係るものである。
図５に示すように、外周領域の逆回復電流のピークは、アクティブ領域の逆回復電流のピークよりもわずかに遅れる。これは、ボディダイオードの逆回復時において、外周領域のキャリアが再結合しにくくなり、外周領域においてはキャリアが電極まで移動してから引き抜かれるようになるためである。
つまり、半導体基体のアクティブ領域、アクティブ接続領域及び外周領域のうち、アクティブ領域及びアクティブ接続領域のみに結晶欠陥が生成されているようにすることで、外周領域のキャリアが消滅するタイミングがアクティブ領域及びアクティブ接続領域のキャリアが消滅するタイミングと比較して遅くなり、外周領域に残存するキャリアの影響により逆回復電流（Ｉｒｒ）が緩やかに減少する。つまり、リカバリ波形をソフト化し、発振の発生を抑制することができる。
なお、結晶欠陥が生成されていない外周領域の存在によりリカバリ波形をソフト化するという観点からは、半導体基体における外周領域がある程度の面積を有することが好ましい。このため、アクティブ領域の総面積をＳ１とし、アクティブ接続領域の総面積をＳ２とし、外周領域の総面積をＳ３とし、ＭＯＳＦＥＴの耐圧をＶＤＳＳとするときに、Ｓ３＞（Ｓ１＋Ｓ２＋Ｓ３）×０．０５×（ＶＤＳＳ／６００）の関係を満たすようにすることが好ましい。
また、逆回復電流のピーク値（Ｉｒｐ）を過ぎた後の逆回復電流の時間変化率（ｄＩｒ／ｄｔ）を十分に小さくし、逆回復電荷量（Ｑｒｒ）を低減してリカバリ損失を低減し、かつ、アクティブ領域の構成により発振を抑制するという観点からは、スーパージャンクション構造の最深部までの深さＤｐ及び結晶欠陥の密度が最大値を示す深さＤｄが、０．２５Ｄｐ≦Ｄｄ＜１．１Ｄｐの範囲内にあることが好ましく、０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐの範囲内にあることが一層好ましく、０．４Ｄｐ≦Ｄｄ＜０．９Ｄｐの範囲内にあることがより一層好ましい。
以下、アクティブ領域における結晶欠陥の密度が最大値を示す深さＤｄが０．９５Ｄｐ以上、特にＤｐ以上である場合において、逆回復電流のピーク値（Ｉｒｐ）を過ぎた後の逆回復電流の時間変化率（ｄＩｒ／ｄｔ）が一層急激に大きくなることについて、図６及び図７を用いて説明する。なお、以下の説明におけるＭＯＳＦＥＴ１９０及びシミュレーションに係るＭＯＳＦＥＴは、結晶欠陥の有無又は位置以外については実施形態に係るＭＯＳＦＥＴ１００と基本的に同様の構成を有するものとする。
スーパージャンクション構造の最深部付近と低抵抗半導体層の上面部との間の深さ領域（ｐ型コラム領域の底部付近からｎ型のバッファ層にかけての深さ領域）には、以下に説明する理由及びメカニズムにより、逆回復時にはいわゆる「キャリア溜まり」が形成される。
図６に示すＭＯＳＦＥＴ１９０は、結晶欠陥の密度が最大値を示す深さＤｐとキャリア溜まりとの関係について説明するためのものである。図６の符号Ｃで示す領域は、キャリア溜まりが形成されやすい領域である。
キャリア溜まりの形成について、図７を用いてさらに説明する。
まず、ボディダイオードが順バイアスされ、順方向電流が流れているときには、伝導度変調により、同数の電子とホールとがｎ型コラム領域、ｐ型コラム領域及びバッファ層の全域にわたって充満するように分布する（図７（ａ）参照。）。
次に、逆回復過程に入ると、ホールは第１主面側に、電子は第１主面とは反対の側に抜けていく（図７（ｂ）〜図７（ｅ）参照。）。ここで、電子よりもホールの方が移動の速さが遅いため、ホールがキャリアの抜けの律速要因となる。ホールは第１主面側から抜けるので、第１主面とは反対の側に近い（第１主面から比較的遠い）領域、つまり、スーパージャンクション構造の最深部付近と低抵抗半導体層の上面部との間の深さ領域（ｐ型コラム領域の底部付近からｎ型のバッファ層にかけての深さ領域）においては、ホールが最後まで残ることになる（図７（ｅ）参照。）。また、電荷中性条件を満たすために、電子も同様の深さの領域にほぼ同数残ることになる。
以上のメカニズムにより、残ったホール及び電子が「キャリア溜まり」を形成する。
このとき、上記のようにして形成されたキャリア溜まりから、少しずつキャリアが抜けるようにすることにより、逆回復電流のピーク値（Ｉｒｐ）を過ぎた後の逆回復電流の時間変化率（ｄＩｒ／ｄｔ）を小さくすることができる。
しかし、キャリア溜まりに残った電子とホールとが再結合してしまうと、逆回復電流（Ｉｒｒ）が急激に減少するため、ピーク値（Ｉｒｐ）を過ぎた後の逆回復電流の時間変化率（ｄＩｒ／ｄｔ）が大きくなり、発振の原因となってしまう。
したがって、結晶欠陥の密度が最大値を示す深さＤｄが大きい場合（図６のＤｄ２参照。）には、結晶欠陥で電子とホールとの再結合を促進し、逆回復時間（Ｔｒｒ）を短縮するのには都合がよい一方で、キャリア溜まりにおけるキャリアのライフタイムが短くなりすぎ、逆回復電流のピーク値（Ｉｒｐ）を過ぎた後の逆回復電流の時間変化率（ｄＩｒ／ｄｔ）は大きくなってしまうため、発振が発生しやすくなってしまう。
なお、結晶欠陥の密度が最大値を示す深さＤｄが、キャリア溜まりが形成されやすい領域と重なる場合には、逆回復特性が結晶欠陥の密度や位置に強く影響されるようになり、当該密度や位置のばらつきによる影響が大きく出るようになる。このため、結晶欠陥の密度が最大値を示す深さＤｄを０．９５Ｄｐ以上である場合、特に１．１Ｄｐより大きい場合には、ＭＯＳＦＥＴごとに逆回復特性が大きく変わってしまうことが考えられ、ＭＯＳＦＥＴの量産には不向きとなる場合がある。
一方、アクティブ領域のことだけを考えた場合、結晶欠陥の密度が最大値を示す深さＤｄを０．９５Ｄｐより小さくした場合には、結晶欠陥はキャリア溜まりが発生しやすい領域の第１主面側に存在するようになることから（図６のＤｄ１参照。）、結晶欠陥がキャリア溜まりに残存するキャリアの急激な再結合を促進することがないため、従来のＭＯＳＦＥＴと比較して、スーパージャンクション構造の最深部付近にあるキャリアが再結合するまでの時間が比較的長くなり、ボディダイオードの逆回復時にｐｎ接合から空乏層が急速に進展することを抑制することが可能となる。
その結果、結晶欠陥の密度が最大値を示す深さＤｄを０．９５Ｄｐより小さくしたＭＯＳＦＥＴは、逆回復電流（Ｉｒｒ）がピーク値（Ｉｒｐ）を過ぎた後に急激に小さくなる（ｄＩｒ／ｄｔが大きくなる）ことを抑制することにより、寄生インダクタンス成分により発生する誘導起電力が大きくなることを抑制することが可能となり、その結果、従来のＭＯＳＦＥＴと比較して発振が発生しにくいＭＯＳＦＥＴとなる。
また、本発明のＭＯＳＦＥＴにおいては、結晶欠陥が形成されていない外周領域が発振の発生を抑制することから、結晶欠陥の密度が最大値を示す深さＤｄが０．９５Ｄｐ以上であっても、発振が発生しにくいＭＯＳＦＥＴとすることができる。ただし、本発明のＭＯＳＦＥＴにおいても、結晶欠陥の密度が最大値を示す深さＤｄがキャリア溜まりが形成されやすい領域と重なっていたとしても浅い位置にあることが好ましく、具体的には結晶欠陥の密度が最大値を示す深さＤｄが１．１Ｄｐ以下であることが好ましい。
なお、結晶欠陥がｎ＋型の低抵抗半導体層１１２にまで達する場合には、低抵抗半導体層１１２はもともとキャリアのライフタイムが短い領域であることから、ライフタイムコントロールを行うという効果が実質的に得られず、結晶欠陥を形成する意味がなくなってしまう。この場合には、結晶欠陥を生成しない場合とほぼ同様の逆回復特性を有するようになると考えられる。
以上の知見により、妥当に導き出せるＤｄの範囲を０．２５Ｄｐ≦Ｄｄ≦１．１Ｄｐとした。また、０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐを妥当に導き出せる好ましい範囲とし、０．４Ｄｐ≦Ｄｄ＜０．９Ｄｐを妥当に導き出せる一層好ましい範囲とした。
念のため記載すると、従来のＭＯＳＦＥＴのように発振が発生しやすいＭＯＳＦＥＴは、実用上使用できないものではない。ＭＯＳＦＥＴの構造又は用途（回路の構成等）において発振の発生を抑制する必要性がない又はその必要性が低く、かつ、逆回復時間（Ｔｒｒ）、逆回復のピーク電流（Iｒｐ）及び逆回復電荷（Ｑｒｒ）が小さければ小さいほどよい場合には、十分実用的に使用することができる。
例えば、電流不連続型又は電流臨界型の昇圧チョッパでは、フリーホイールダイオードの逆回復電流の経路がリアクトルを通るため、急峻な電流の変化はリアクトルによって抑制される。この場合には、発振の発生を抑制する必要性が低いといえる。
３．ＭＯＳＦＥＴの製造方法
次に、実施形態に係るＭＯＳＦＥＴの製造方法について説明する。
実施形態に係るＭＯＳＦＥＴの製造方法は、実施形態に係るＭＯＳＦＥＴ１００を製造するための方法である。
実施形態に係るＭＯＳＦＥＴの製造方法は、準備工程Ｓ１と、結晶欠陥生成工程Ｓ２と、アニール工程Ｓ３と、バックグラインド工程Ｓ４と、ドレイン電極形成工程Ｓ５とをこの順序で含む。
準備工程Ｓ１は、図８（ａ）に示すように、ｎ型コラム領域１１３及びｐ型コラム領域１１５を有し、ｎ型コラム領域１１３及びｐ型コラム領域１１５でスーパージャンクション構造が構成された半導体基体１１０と、半導体基体１１０の第１主面側にゲート絶縁膜１２０を介して形成されたゲート電極１２２とを備える所定の構造体１００ａを準備する工程である。
準備工程Ｓ１で準備する所定の構造体１００ａの半導体基体１１０は、低抵抗半導体層１１２となる部分１１２ａと、バッファ層１１４と、ベース領域１１６と、ソース領域１２４と、ガードリング１１８と、チャネルストッパ１１９とをさらに有する。
また、準備工程Ｓ１で準備する所定の構造体１００ａは、層間絶縁膜１２６と、金属プラグ１３０と、ソース電極１３４と、ゲート配線１３８とをさらに備える。
本明細書における「所定の構造体」とは、本発明のＭＯＳＦＥＴと比較して少なくとも結晶欠陥が生成されていないもののことをいう。所定の構造体は、ｎ型コラム領域及びｐ型コラム領域でスーパージャンクション構造が構成された半導体基体と、ゲート絶縁膜を介して形成されたゲート電極とを備えていれば、結晶欠陥が生成されていない他にも、本発明のＭＯＳＦＥＴに存在すべき構成要素を備えていなくてもよい。
実施形態における所定の構造体１００ａは、ＭＯＳＦＥＴ１００と比較して、結晶欠陥が生成されていない他にドレイン電極１３６を備えていない。また、ＭＯＳＦＥＴ１００としたときに低抵抗半導体層１１２となる部分１１２ａは、ＭＯＳＦＥＴ１００の低抵抗半導体層１１２と比較して厚い。
なお、準備工程Ｓ１で準備する所定の構造体１００ａの半導体基体１１０は、実施形態に係るＭＯＳＦＥＴ１００（つまり、実施形態に係るＭＯＳＦＥＴの製造方法で製造するＭＯＳＦＥＴ）における半導体基体１１０とは、上記した点で構成が異なる。しかし、両者の主要な構成は同様であるため、同じ符号を付して説明する。以下、ＭＯＳＦＥＴにおける半導体基体について同様である。
準備工程Ｓ１は、既知のＭＯＳＦＥＴの製造方法で用いられる既知の工程を用いて実施することができる。一例としては、（１）半導体基体１１０の元となる基体（スーパージャンクション構造を構成可能なｎ型コラム領域１１３及びｐ型コラム領域１１５を有する基体）を準備する工程、（２）基体にゲート電極１２２用のトレンチを形成する工程、（３）ゲート絶縁膜１２０及びゲート電極１２２を形成する工程、（４）基体にベース領域１１６、ガードリング１１８及びチャネルストッパ１１９を形成する工程、（５）基体にソース領域１２４を形成する工程、（６）層間絶縁膜１２６を形成する工程、（７）金属プラグ１３０用のコンタクトホールを形成する工程、（８）金属プラグ１３０を形成する工程、（９）ソース電極１３４を形成する工程を順番に実施することにより、所定の構造体１００ａを準備することができる。各工程は既知の方法により実施することが可能であるため、詳細な説明は省略する。
なお、実施形態においては、準備工程Ｓ１ではドレイン電極１３６は形成しない。
また、低抵抗半導体層１１２となる部分１１２ａの厚さは、例えば、必要な厚さよりも厚く形成したｎ＋型の半導体層を常法のバックグラインドにより研削することで調節することができる。
半導体基体１１０のうち、ＭＯＳＦＥＴ１００として完成したときにＭＯＳＦＥＴ１００としての主動作を提供する領域をアクティブ領域Ａ１とし、アクティブ領域Ａ１の外周側にありＭＯＳＦＥＴ１００の耐圧を保持する領域を外周領域Ａ３とし、アクティブ領域Ａ１と外周領域Ａ３との中間にある領域をアクティブ接続領域Ａ２とする。
準備工程Ｓ１では、半導体基体１１０を平面的に見て、アクティブ領域Ａ１の総面積をＳ１とし、アクティブ接続領域Ａ２の総面積をＳ２とし、外周領域Ａ３の総面積をＳ３とし、製造すべきＭＯＳＦＥＴ１００の耐圧をＶＤＳＳとするときに、所定の構造体１００ａとしてＳ３＞（Ｓ１＋Ｓ２＋Ｓ３）×０．０５×（ＶＤＳＳ／６００）の関係を満たす所定の構造体を準備する。
結晶欠陥生成工程Ｓ２は、図８（ｂ）に示すように半導体基体１１０に結晶欠陥を生成する工程である。
結晶欠陥生成工程Ｓ２では、半導体基体１１０のアクティブ領域Ａ１、アクティブ接続領域Ａ２及び外周領域Ａ３のうち、アクティブ領域Ａ１及びアクティブ接続領域Ａ２のみに結晶欠陥を生成する。
なお、結晶欠陥生成工程Ｓ２では、半導体基体１１０を半導体基体１１０の深さ方向と平行な断面で見たとき、ＭＯＳＦＥＴ１００としての主動作を提供可能なソース領域１２４とゲート電極１２２とのうち最外部にあるものの外端をアクティブ領域Ａ１とアクティブ接続領域Ａ２との境界とし、ベース領域１１６の外端をアクティブ接続領域Ａ２と外周領域Ａ３との境界として結晶欠陥を生成する。
また、結晶欠陥生成工程Ｓ２では、深さ方向に沿ってみたときに局所的に密度が高くなるように結晶欠陥を生成する。
結晶欠陥生成工程Ｓ２では、アクティブ領域Ａ１における半導体基体１１０の第１主面を基準として、スーパージャンクション構造の最深部までの深さをＤｐとし、結晶欠陥の密度が最大値を示す深さをＤｄとし、結晶欠陥の密度分布の半値幅をＷとしたときに、０．２５Ｄｐ≦Ｄｄ≦１．１Ｄｐかつ０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たすように結晶欠陥を生成する。
結晶欠陥生成工程Ｓ２では、０．４Ｄｐ≦Ｄｄ＜０．９Ｄｐの関係を満たすように結晶欠陥を生成することが好ましい。
また、結晶欠陥生成工程Ｓ２では、（Ｄｐ−Ｄｄ）＞０．５Ｗの関係を満たすように結晶欠陥を生成することが好ましい。
実施形態における結晶欠陥生成工程Ｓ２では、Ｄｄは、具体的には０．６Ｄｐである。
結晶欠陥生成工程Ｓ２では、Ｈｅ照射又はプロトン照射によって結晶欠陥を生成する。
結晶欠陥は、結晶欠陥を生成したくない領域（外周領域Ａ３）を覆うようにマスク（Ｈｅ又はプロトンを通過させない部材）７００を配置してからＨｅ照射又はプロトン照射を行うことにより、領域を限定して生成することができる。
また、結晶欠陥の密度が最大値を示す深さＤｄについては、例えば、Ｈｅ照射又はプロトン照射のエネルギーとアブソーバー７０２（Ｈｅ又はプロトンを通過させることでこれらの飛程を調節する部材）とにより調節することができる。アブソーバー７０２は、例えばアルミニウムからなる。
なお、結晶欠陥の密度が最大値を示す深さＤｄの調節（イオン種の飛程の調節）には、必ずしもアブソーバー７０２を用いなくてもよい。
まず、低抵抗半導体層１１２となる部分１１２ａの第１主面とは反対の表面（裏面）から、結晶欠陥の密度が最大値を示す深さＤｄまでの深さ方向に沿う距離をＤｂｄとする。Ｈｅ照射又はプロトン照射の所定の照射エネルギーにおける、所定の構造体１００ａを構成する物質（シリコン）中での飛程Ｒｐが距離Ｄｂｄと等しい、又は、等しくなるように低抵抗半導体層１１２となる部分１１２ａの厚さを調節してある場合には、アブソーバー７０２を用いなくても、適切な深さに結晶欠陥を生成することができる。
アブソーバー７０２が必要となるのは、Ｒｐ＞Ｄｂｄの関係を満たす場合である。この場合には、アブソーバー７０２中におけるイオン種の減速量が実効的にＲｐ−Ｄｂｄにより求められる厚さ（換算係数により求められる厚さ）のシリコンにおける減速量と等しくなる厚さのアブソーバー７０２を用いる。
例えば、半導体基体１１０を構成する物質がシリコンであり、アブソーバー７０２としてアルミニウムからなるものを用いる場合には、シリコンからアルミニウムへの換算係数は１をやや下回る程度であるため、上記したように、アブソーバー７０２の厚さは、Ｒｐ−Ｄｂｄにより求められる厚さよりもやや薄く設定する。
なお、Ｒｐ＜Ｄｂｄである場合には、アブソーバー７０２により結晶欠陥の密度が最大値を示す深さＤｄを適切に調節することはできないため、低抵抗半導体層１１２となる部分１１２ａの厚さをバックグラインド等で薄くする必要がある。
また、結晶欠陥の密度分布の半値幅については、Ｈｅ照射又はプロトン照射のエネルギーにより調節することができる。当該エネルギーを小さくすることで結晶欠陥の密度分布の半値幅を小さくすることができ、大きくすることで結晶欠陥の密度分布の半値幅を大きくすることができる。
Ｈｅ照射又はプロトン照射のドーズ量は、５×１０１０個／ｃｍ２〜２×１０１２個／ｃｍ２の範囲内にある。
Ｈｅ照射又はプロトン照射のエネルギーは、所定の構造体１００ａの厚さや用いるイオン種によって異なるが、一般的には、例えば、１ＭｅＶ〜４０ＭｅＶの範囲内とすることができる。
Ｈｅ照射に用いることができる主なイオン種としては、３Ｈｅ２＋、４Ｈｅ２＋、３Ｈｅ＋及び４Ｈｅ＋を挙げることができる。
アニール工程Ｓ３は、３００℃〜５００℃でアニールを行う工程である（図示せず。）。アニールにより、Ｈｅ照射又はプロトン照射に起因する所望しない結晶欠陥を消滅させるとともに、結晶欠陥の密度を調節することができる。アニールの時間は、アニールの効果を十分に得るという観点及び結晶欠陥を十分に残すという観点からは、０．５時間〜５時間とすることが好ましく、１時間〜２時間とすることが一層好ましい。
なお、所定の構造体１００ａ（特に周辺領域）の第１主面側にポリイミド系樹脂が用いられている場合には、ポリイミド系樹脂の変質等を防ぐため、アニールの温度を３５０℃以下とすることが好ましい。
バックグラインド工程Ｓ４は、図９（ａ）に示すように、低抵抗半導体層１１２となる部分１１２ａの厚さを減らして低抵抗半導体層１１２とする工程である。バックグラインド工程Ｓ４には、低抵抗半導体層１１２の表面を清浄化する効果もある。
なお、低抵抗半導体層１１２となる部分１１２ａの厚さが既に低抵抗半導体層１１２の厚さと同等であり、かつ、低抵抗半導体層１１２となる部分１１２ａの表面（露出面）が十分に清浄である（汚れの付着等が十分に少ない）場合には、本工程は省略してもよい。
ドレイン電極形成工程Ｓ５は、図９（ｂ）に示すように、低抵抗半導体層１１２上に金属膜を成膜し、ドレイン電極１３６を形成する工程である。
以上の工程により、実施形態に係るＭＯＳＦＥＴ１００を製造することができる。
４．実施形態に係るＭＯＳＦＥＴ１００、ＭＯＳＦＥＴの製造方法及び電力変換回路の効果
以下、実施形態に係るＭＯＳＦＥＴ１００、ＭＯＳＦＥＴの製造方法及び電力変換回路の効果について記載する。
実施形態に係るＭＯＳＦＥＴ１００によれば、半導体基体１１０に結晶欠陥が生成されているため、従来のＭＯＳＦＥＴと同様に、ボディダイオードの逆回復時においてキャリアを結晶欠陥で再結合させる（キャリアのライフタイムを制御する）ことが可能となり、その結果、キャリアが電極まで移動しなくてもキャリアを消滅させることができる。このため、実施形態に係るＭＯＳＦＥＴ１００は、逆回復時間（Ｔｒｒ）を短縮してスイッチング速度を早くすることが可能となり、その結果、逆回復電荷量（Ｑｒｒ）を低減することができ、リカバリ損失を低減することが可能なＭＯＳＦＥＴとなる。
また、実施形態に係るＭＯＳＦＥＴ１００においては、半導体基体１１０のアクティブ領域Ａ１、アクティブ接続領域Ａ２及び外周領域Ａ３のうち、アクティブ領域Ａ１及びアクティブ接続領域Ａ２のみに結晶欠陥が生成されている、つまり、外周領域Ａ３には結晶欠陥が生成されていないため、ボディダイオードの逆回復時において、外周領域Ａ３のキャリアが再結合しにくくなり、外周領域Ａ３においてはキャリアが電極まで移動してから引き抜かれるようになる。
このため、実施形態に係るＭＯＳＦＥＴ１００においては、外周領域Ａ３のキャリアが消滅するタイミングがアクティブ領域Ａ１及びアクティブ接続領域Ａ２のキャリアが消滅するタイミングと比較して遅くなり、外周領域Ａ３に残存するキャリアの影響により逆回復電流（Ｉｒｒ）が緩やかに減少する（リカバリ波形をソフト化することができる）。
その結果、実施形態に係るＭＯＳＦＥＴ１００によれば、逆回復電流（Ｉｒｒ）がピーク値（Ｉｒｐ）を過ぎた後に急激に小さくなる（ｄＩｒ／ｄｔが大きくなる）ことを抑制することにより、寄生インダクタンス成分により発生する誘導起電力が大きくなることを抑制することが可能となる。
つまり、実施形態に係るＭＯＳＦＥＴ１００は、従来のＭＯＳＦＥＴと比較して発振が発生しにくいＭＯＳＦＥＴとなる。
従って、実施形態に係るＭＯＳＦＥＴ１００は、リカバリ損失を低減することができ、かつ、従来のＭＯＳＦＥＴと比較して発振が発生しにくいＭＯＳＦＥＴとなる。
また、実施形態に係るＭＯＳＦＥＴ１００によれば、半導体基体１１０は、ベース領域１１６と、ソース領域１２４とをさらに有し、ＭＯＳＦＥＴ１００は、層間絶縁膜１２６と、ソース電極１３４とをさらに備え、半導体基体１１０を半導体基体１１０の深さ方向と平行な断面で見たとき、ＭＯＳＦＥＴ１００としての主動作を提供可能なソース領域１２４とゲート電極１２２とのうち最外部にあるものの外端がアクティブ領域Ａ１とアクティブ接続領域Ａ２との境界であり、ベース領域１１６の外端がアクティブ接続領域Ａ２と外周領域Ａ３との境界であるため、各領域の境界を明確にして結晶欠陥生成の精度を高くし、リカバリ損失の低減及び発振の発生しにくさのコントロールを精度よく行うことが可能となる。
また、実施形態に係るＭＯＳＦＥＴ１００によれば、Ｓ３＞（Ｓ１＋Ｓ２＋Ｓ３）×０．０５×（ＶＤＳＳ／６００）の関係を満たすため、半導体基体１１０における外周領域Ａ３が占める割合を十分に大きくして、発振の発生を抑制する効果を十分に確保することが可能となる。
また、実施形態に係るＭＯＳＦＥＴ１００によれば、結晶欠陥は、深さ方向に沿ってみたときに局所的に密度が高くなるように生成されているため、結晶欠陥が半導体基体１１０に満遍なく生成されている場合と比較して、ｐ型コラム領域及びｎ型コラム領域の広い範囲にわたってキャリアが再結合することにより逆回復電流（Iｒｒ）がピーク値（Ｉｒｐ）を過ぎた後に一層急激に小さくなってしまう（ｄＩｒ／ｄｔが大きくなる）ことを防ぐことが可能となり、かつ、結晶欠陥の分布を適度に確保してキャリアのライフタイムを十分に制御することが可能となる。
また、実施形態に係るＭＯＳＦＥＴ１００によれば、０．２５Ｄｐ≦Ｄｄ≦１．１Ｄｐの関係を満たすため、スーパージャンクション構造の最深部付近にあるキャリアが再結合するまでの時間を比較的長くし、ボディダイオードの逆回復時にｐｎ接合から空乏層が急速に進展することを一層確実に抑制することが可能となる。その結果、実施形態に係るＭＯＳＦＥＴ１００は、逆回復電流（Ｉｒｒ）がピーク値（Ｉｒｐ）を過ぎた後に急激に小さくなる（ｄＩｒ／ｄｔが大きくなる）ことを一層確実に抑制することによって、寄生インダクタンス成分により発生する誘導起電力が大きくなることを抑制することが可能となり、その結果、より一層発振が発生しにくいＭＯＳＦＥＴとなる。
また、実施形態に係るＭＯＳＦＥＴ１００によれば、０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たすため、ｐ型コラム領域及びｎ型コラム領域の広い範囲にわたってキャリアが再結合することにより結局逆回復電流（Iｒｒ）がピーク値（Ｉｒｐ）を過ぎた後に一層急激に小さくなってしまう（ｄＩｒ／ｄｔが大きくなる）ことを一層確実に防ぐことが可能となり、かつ、結晶欠陥の分布を適度に確保してキャリアのライフタイムを一層確実に制御することが可能となる。
実施形態に係るＭＯＳＦＥＴの製造方法によれば、半導体基体１１０に結晶欠陥を生成する結晶欠陥生成工程Ｓ２を含み、かつ、当該結晶欠陥生成工程Ｓ２では、半導体基体１１０のアクティブ領域Ａ１、アクティブ接続領域Ａ２及び外周領域Ａ３のうち、アクティブ領域Ａ１及びアクティブ接続領域Ａ２のみに結晶欠陥を生成するため、上記したようにリカバリ損失を低減することができ、かつ、従来のＭＯＳＦＥＴと比較して発振が発生しにくいＭＯＳＦＥＴ１００を製造することができる。
また、実施形態に係るＭＯＳＦＥＴの製造方法によれば、準備工程Ｓ１で準備する所定の構造体１００ａの半導体基体１１０は、ベース領域１１６と、ソース領域１２４とをさらに有し、準備工程Ｓ１で準備する所定の構造体１００ａは、層間絶縁膜１２６と、ソース電極１３４とをさらに備え、結晶欠陥生成工程Ｓ２では、半導体基体１１０を半導体基体１１０の深さ方向と平行な断面で見たとき、ＭＯＳＦＥＴ１００としての主動作を提供可能なソース領域１２４とゲート電極１２２とのうち最外部にあるものの外端をアクティブ領域Ａ１とアクティブ接続領域Ａ２との境界とし、ベース領域１１６の外端をアクティブ接続領域Ａ２と外周領域Ａ３との境界として結晶欠陥を生成するため、各領域の境界を明確にして結晶欠陥生成の精度を高くし、リカバリ損失の低減及び発振の発生しにくさのコントロールを精度よく行うことが可能となる。
また、実施形態に係るＭＯＳＦＥＴの製造方法によれば、所定の構造体１００ａとしてＳ３＞（Ｓ１＋Ｓ２＋Ｓ３）×０．０５×（ＶＤＳＳ／６００）の関係を満たす所定の構造体を準備するため、半導体基体１１０における外周領域Ａ３が占める割合を十分に大きくして、製造するＭＯＳＦＥＴ１００において発振の発生を抑制する効果を十分に確保することが可能となる。
また、実施形態に係るＭＯＳＦＥＴの製造方法によれば、結晶欠陥生成工程Ｓ２では、深さ方向に沿ってみたときに局所的に密度が高くなるように結晶欠陥を生成するため、製造するＭＯＳＦＥＴ１００において、結晶欠陥が半導体基体１１０に満遍なく生成されている場合と比較して、ｐ型コラム領域及びｎ型コラム領域の広い範囲にわたってキャリアが再結合することにより逆回復電流（Iｒｒ）がピーク値（Ｉｒｐ）を過ぎた後に一層急激に小さくなってしまう（ｄＩｒ／ｄｔが大きくなる）ことを防ぐことが可能となり、かつ、結晶欠陥の分布を適度に確保してキャリアのライフタイムを十分に制御することが可能となる。
また、実施形態に係るＭＯＳＦＥＴの製造方法によれば、結晶欠陥生成工程Ｓ２では、０．２５Ｄｐ≦Ｄｄ≦１．１Ｄｐの関係を満たすように結晶欠陥を生成するため、製造するＭＯＳＦＥＴ１００において、スーパージャンクション構造の最深部付近にあるキャリアが再結合するまでの時間を比較的長くし、ボディダイオードの逆回復時にｐｎ接合から空乏層が急速に進展することを一層確実に抑制することが可能となる。その結果、逆回復電流（Ｉｒｒ）がピーク値（Ｉｒｐ）を過ぎた後に急激に小さくなる（ｄＩｒ／ｄｔが大きくなる）ことを一層確実に抑制することによって、寄生インダクタンス成分により発生する誘導起電力が大きくなることを抑制することが可能となり、その結果、より一層発振が発生しにくいＭＯＳＦＥＴ１００を製造することが可能となる。
また、実施形態に係るＭＯＳＦＥＴの製造方法によれば、結晶欠陥生成工程Ｓ２では、０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たすように結晶欠陥を生成するため、製造するＭＯＳＦＥＴ１００において、ｐ型コラム領域及びｎ型コラム領域の広い範囲にわたってキャリアが再結合することにより結局逆回復電流（Iｒｒ）がピーク値（Ｉｒｐ）を過ぎた後に一層急激に小さくなってしまう（ｄＩｒ／ｄｔが大きくなる）ことを一層確実に防ぐことが可能となり、かつ、結晶欠陥の分布を適度に確保してキャリアのライフタイムを一層確実に制御することが可能となる。
また、実施形態に係るＭＯＳＦＥＴの製造方法によれば、結晶欠陥生成工程Ｓ２では、Ｈｅ照射又はプロトン照射によって結晶欠陥を生成するため、ライフタイム制御に適した適切な結晶欠陥を生成することが可能となる。
実施形態に係る電力変換回路１によれば、半導体基体１１０のアクティブ領域Ａ１、アクティブ接続領域Ａ２及び外周領域Ａ３のうち、アクティブ領域Ａ１及びアクティブ接続領域Ａ２のみに結晶欠陥が生成されているＭＯＳＦＥＴ１００を備えるため、上記したようにリカバリ損失を低減することができ、かつ、従来のＭＯＳＦＥＴと比較して発振が発生しにくいＭＯＳＦＥＴ１００を用いた高品質な電力変換回路とすることができる。
以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
（１）上記実施形態において記載した構成要素の形状、数、位置等は例示であり、本発明の効果を損なわない範囲において変更することが可能である。
（２）上記実施形態においては、結晶欠陥の密度が最大値を示す深さＤｄを０．６Ｄｐ（Ｄｐはスーパージャンクション構造の最深部までの深さ）とし、結晶欠陥の密度分布の半値幅Ｗを０．３Ｄｐとしたが、本発明はこれに限定されるものではない。本発明の効果を損なわない範囲において、結晶欠陥の密度が最大値を示す深さＤｄ及び結晶欠陥の密度分布の半値幅Ｗを自由に設定することができる。ただし、これらをあまりに極端な値とすると、本発明の効果が損なわれる可能性が高くなるため、上記したように、結晶欠陥の密度が最大値を示す深さＤｄについては、０．２５Ｄｐ≦Ｄｄ≦１．１Ｄｐの関係を満たすことが好ましく、０．２５Ｄｐ≦Ｄｄ＜０．９５Ｄｐの関係を満たすことが一層好ましく、０．４Ｄｐ≦Ｄｄ＜０．９Ｄｐの関係を満たすことがより一層好ましい。また、結晶欠陥の密度分布の半値幅Ｗについては、０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たすことが好ましい。
（３）本発明のＭＯＳＦＥＴは、図１０の変形例１に係るＭＯＳＦＥＴ１０１のように、ソース電極と電気的に接続されているソース引き回し配線（図１０のソース引き回し配線１３９参照。）をさらに備えてもよい。この場合、ソース引き回し配線はアクティブ接続領域に配置される。
（４）本発明のＭＯＳＦＥＴにおいては、図１１の変形例２に係るＭＯＳＦＥＴ１０２のように、フィールド絶縁膜の端部（絶縁膜が厚くなりはじめる箇所）がアクティブ接続領域Ａ２の中に含まれていてもよい（図１１における、層間絶縁膜１２７の符号を付した近辺の箇所を参照。）。つまり、フィールド絶縁膜については、ベース領域１１６と重なる場合と重ならない場合との両方が考えられ、両方とも本発明の範囲内に含まれる。
（５）上記実施形態においては、ＭＯＳＦＥＴ１００の半導体基体１１０は、耐圧を確保するための構造として、外周領域Ａ３においてガードリング１１８を有するが、本発明はこれに限定されるものではない。本発明のＭＯＳＦＥＴは、ガードリング以外の耐圧を確保するための構造（例えば、フィールドプレート）を、ガードリングの代わりに備えていてもよいし、ガードリングとともに備えていてもよい。また、本発明のＭＯＳＦＥＴは、外周領域の存在だけで十分に耐圧が確保できる場合には、外周領域に耐圧を確保するための特別な構造を備えていなくてもよい。
（６）上記実施形態においては、低抵抗半導体層１１２とｎ型コラム領域１１３及びｐ型コラム領域１１５（スーパージャンクション構造）との間にｎ型のバッファ層１１４が存在するが、本発明はこれに限定されるものではない。図１２に示すように、低抵抗半導体層１１２とｎ型コラム領域１１３及びｐ型コラム領域１１５とが直接接していてもよい。
（７）上記実施形態においては、結晶欠陥生成工程Ｓ２では第１主面とは反対側からＨｅ照射又はプロトン照射を行うこととしたが、本発明はこれに限定されるものではない。結晶欠陥生成工程では第１主面側からＨｅ照射又はプロトン照射を行ってもよい。ただし、この場合、照射により第１主面側のゲート絶縁膜、層間絶縁膜およびパッシベーション膜の品質に影響が出る可能性があるため、上記実施形態のように第１主面とは反対側からＨｅ照射又はプロトン照射を行うことが好ましい。
（８）上記実施形態においては、結晶欠陥生成工程Ｓ２の後にバックグラインド工程Ｓ４とドレイン電極形成工程Ｓ５とを実施したが、本発明はこれに限定されるものではない。結晶欠陥生成工程の前にバックグラインド工程を実施してもよいし、バックグラインド構成を実施する場合にはドレイン電極形成工程も実施してもよい。ただし、照射によりドレイン電極側の構造に影響が出る可能性があるため、上記実施形態のように結晶欠陥生成工程の後にバックグラインド工程とドレイン電極形成工程とを実施することが好ましい。
（９）上記実施形態においては、いわゆるトレンチゲート型のＭＯＳＦＥＴ１００を用いて本発明を説明したが、本発明はこれに限定されるものではない。例えば、図１３に示すように、本発明は、いわゆるプレーナーゲート型のＭＯＳＦＥＴに適用することもできる。なお、図１３の変形例４に係るＭＯＳＦＥＴ１０４は、プレーナーゲート型のＭＯＳＦＥＴに対応する半導体基体１１１、ゲート絶縁膜１５０、ゲート電極１５２及び層間絶縁膜１５４を備える。
（１０）上記各実施形態においては、金属プラグ１３０を備えるＭＯＳＦＥＴ１００を用いて本発明を説明したが、本発明はこれに限定されるものではない。本発明は、金属プラグを備えていないＭＯＳＦＥＴに適用することもできる。
（１１）本発明は、上記各実施形態とはｎ型とｐ型とが逆の場合でも成立する。
１…電力変換回路、１００,１０１,１０２，１０３，１０４，１９０…ＭＯＳＦＥＴ、１００ａ…所定の構造体、１１０，１１１…半導体基体、１１２…低抵抗半導体層、１１２ａ…低抵抗半導体層となる部分、１１３…ｎ型コラム領域、１１４…バッファ層、１１５…ｐ型コラム領域、１１６…ベース領域、１１８…ガードリング、１１９…チャネルストッパ、１２０,１５０…ゲート絶縁膜、１２２，１５２…ゲート電極、１２４…ソース領域、１２６，１２７，１５４…層間絶縁膜、１３０…金属プラグ、１３４…ソース電極、１３６…ドレイン電極、１３８…ゲート配線、１３９…ソース引き回し配線、２００…スイッチング素子、３００…誘導性負荷、４００…電源、５００…平滑コンデンサ、６００…負荷、７００…マスク、７０２…アブソーバー、Ａ１…アクティブ領域、Ａ２…アクティブ接続領域、Ａ３…外周領域、Ｃ…キャリア溜まりが形成されやすい領域、Ｒ…ホールの密度が高い（キャリアの密度が高い）領域

Claims (11)

  1. ｎ型コラム領域及びｐ型コラム領域を有し、前記ｎ型コラム領域及び前記ｐ型コラム領域でスーパージャンクション構造が構成された半導体基体と、
    前記半導体基体の第１主面側にゲート絶縁膜を介して形成されたゲート電極とを備えるＭＯＳＦＥＴであって、
    前記半導体基体のうち、前記ＭＯＳＦＥＴとしての主動作を提供する領域をアクティブ領域とし、前記アクティブ領域の外周側にあり前記ＭＯＳＦＥＴの耐圧を保持する領域を外周領域とし、前記アクティブ領域と前記外周領域との中間にある領域をアクティブ接続領域とするとき、
    前記半導体基体の前記アクティブ領域、前記アクティブ接続領域及び前記外周領域のうち、前記アクティブ領域及び前記アクティブ接続領域のみに結晶欠陥が生成され、
    前記半導体基体は、
    前記ｎ型コラム領域及び前記ｐ型コラム領域の前記第１主面側に形成されている第１導電型のベース領域と、
    前記ベース領域の前記第１主面側に形成され前記ゲート絶縁膜と接触する第２導電型のソース領域とをさらに有し、
    前記ＭＯＳＦＥＴは、
    前記ベース領域、前記ゲート絶縁膜、前記ゲート電極及び前記ソース領域を覆うように形成されている層間絶縁膜と、
    前記層間絶縁膜の表面に形成され、前記ベース領域及び前記ソース領域と電気的に接続されているソース電極とをさらに備え、
    前記半導体基体を前記半導体基体の深さ方向と平行な断面で見たとき、
    前記ＭＯＳＦＥＴとしての主動作を提供可能な前記ソース領域と前記ゲート電極とのうち最外部にあるものの外端が前記アクティブ領域と前記アクティブ接続領域との境界であり、
    前記ベース領域の外端が前記アクティブ接続領域と前記外周領域との境界であることを特徴とするＭＯＳＦＥＴ。
  2. 前記半導体基体を平面的に見て、前記アクティブ領域の総面積をＳ１とし、前記アクティブ接続領域の総面積をＳ２とし、前記外周領域の総面積をＳ３とし、前記ＭＯＳＦＥＴの耐圧をＶＤＳＳとするときに、Ｓ３＞（Ｓ１＋Ｓ２＋Ｓ３）×０．０５×（ＶＤＳＳ／６００）の関係を満たすことを特徴とする請求項１に記載のＭＯＳＦＥＴ。
  3. 前記結晶欠陥は、深さ方向に沿ってみたときに局所的に密度が高くなるように生成されていることを特徴とする請求項１又は２に記載のＭＯＳＦＥＴ。
  4. 前記アクティブ領域における前記半導体基体の前記第１主面を基準として、前記スーパージャンクション構造の最深部までの深さをＤｐとし、前記結晶欠陥の密度が最大値を示す深さをＤｄとし、前記結晶欠陥の密度分布の半値幅をＷとしたときに、０．２５Ｄｐ≦Ｄｄ≦１．１Ｄｐかつ０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たすことを特徴とする請求項３に記載のＭＯＳＦＥＴ。
  5. ｎ型コラム領域及びｐ型コラム領域を有し、前記ｎ型コラム領域及び前記ｐ型コラム領域でスーパージャンクション構造が構成された半導体基体と、前記半導体基体の第１主面側にゲート絶縁膜を介して形成されたゲート電極とを備える所定の構造体を準備する準備工程と、
    前記半導体基体に結晶欠陥を生成する結晶欠陥生成工程と、をこの順序で含み、
    前記半導体基体のうち、ＭＯＳＦＥＴとして完成したときに前記ＭＯＳＦＥＴとしての主動作を提供する領域をアクティブ領域とし、前記アクティブ領域の外周側にあり前記ＭＯＳＦＥＴの耐圧を保持する領域を外周領域とし、前記アクティブ領域と前記外周領域との中間にある領域をアクティブ接続領域とするとき、
    前記結晶欠陥生成工程では、前記半導体基体の前記アクティブ領域、前記アクティブ接続領域及び前記外周領域のうち、前記アクティブ領域及び前記アクティブ接続領域のみに前記結晶欠陥を生成することを特徴とするＭＯＳＦＥＴの製造方法。
  6. 前記準備工程で準備する前記所定の構造体の前記半導体基体は、
    前記ｎ型コラム領域及び前記ｐ型コラム領域の前記第１主面側に形成されている第１導電型のベース領域と、
    前記ベース領域の前記第１主面側に形成され前記ゲート絶縁膜と接触する第２導電型のソース領域とをさらに有し、
    前記準備工程で準備する前記所定の構造体は、
    前記ベース領域、前記ゲート絶縁膜、前記ゲート電極及び前記ソース領域を覆うように形成されている層間絶縁膜と、
    前記層間絶縁膜の表面に形成され、前記ベース領域及び前記ソース領域と電気的に接続されているソース電極とをさらに備え、
    前記結晶欠陥生成工程では、前記半導体基体を前記半導体基体の深さ方向と平行な断面で見たとき、前記ＭＯＳＦＥＴとしての主動作を提供可能な前記ソース領域と前記ゲート電極とのうち最外部にあるものの外端を前記アクティブ領域と前記アクティブ接続領域との境界とし、前記ベース領域の外端を前記アクティブ接続領域と前記外周領域との境界として前記結晶欠陥を生成することを特徴とする請求項５に記載のＭＯＳＦＥＴの製造方法。
  7. 前記準備工程では、前記半導体基体を平面的に見て、前記アクティブ領域の総面積をＳ１とし、前記アクティブ接続領域の総面積をＳ２とし、前記外周領域の総面積をＳ３とし、製造すべき前記ＭＯＳＦＥＴの耐圧をＶＤＳＳとするときに、前記所定の構造体としてＳ３＞（Ｓ１＋Ｓ２＋Ｓ３）×０．０５×（ＶＤＳＳ／６００）の関係を満たす所定の構造体を準備することを特徴とする請求項５又は６に記載のＭＯＳＦＥＴの製造方法。
  8. 前記結晶欠陥生成工程では、深さ方向に沿ってみたときに局所的に密度が高くなるように前記結晶欠陥を生成することを特徴とする請求項５〜７のいずれかに記載のＭＯＳＦＥＴの製造方法。
  9. 前記結晶欠陥生成工程では、前記アクティブ領域における前記半導体基体の前記第１主面を基準として、前記スーパージャンクション構造の最深部までの深さをＤｐとし、前記結晶欠陥の密度が最大値を示す深さをＤｄとし、前記結晶欠陥の密度分布の半値幅をＷとしたときに、０．２５Ｄｐ≦Ｄｄ≦１．１Ｄｐかつ０．０５Ｄｐ＜Ｗ＜０．５Ｄｐの関係を満たすように前記結晶欠陥を生成することを特徴とする請求項８に記載のＭＯＳＦＥＴの製造方法。
  10. 前記結晶欠陥生成工程では、Ｈｅ照射又はプロトン照射によって前記結晶欠陥を生成することを特徴とする請求項５〜９のいずれかに記載のＭＯＳＦＥＴの製造方法。
  11. ボディダイオードに順方向電流を流す用途に用いるＭＯＳＦＥＴと、スイッチング素子と、誘導性負荷とを備える電力変換回路であって、
    前記ＭＯＳＦＥＴとして、
    ｎ型コラム領域及びｐ型コラム領域を有し、前記ｎ型コラム領域及び前記ｐ型コラム領域でスーパージャンクション構造が構成された半導体基体と、
    前記半導体基体の第１主面側にゲート絶縁膜を介して形成されたゲート電極とを備え、
    前記半導体基体のうち、前記ＭＯＳＦＥＴとしての主動作を提供する領域をアクティブ領域とし、前記アクティブ領域の外周側にあり前記ＭＯＳＦＥＴの耐圧を保持する領域を外周領域とし、前記アクティブ領域と前記外周領域との中間にある領域をアクティブ接続領域とするとき、
    前記半導体基体の前記アクティブ領域、前記アクティブ接続領域及び前記外周領域のうち、前記アクティブ領域及び前記アクティブ接続領域のみに結晶欠陥が生成され、
    前記半導体基体は、
    前記ｎ型コラム領域及び前記ｐ型コラム領域の前記第１主面側に形成されている第１導電型のベース領域と、
    前記ベース領域の前記第１主面側に形成され前記ゲート絶縁膜と接触する第２導電型のソース領域とをさらに有し、
    前記ＭＯＳＦＥＴは、
    前記ベース領域、前記ゲート絶縁膜、前記ゲート電極及び前記ソース領域を覆うように形成されている層間絶縁膜と、
    前記層間絶縁膜の表面に形成され、前記ベース領域及び前記ソース領域と電気的に接続されているソース電極とをさらに備え、
    前記半導体基体を前記半導体基体の深さ方向と平行な断面で見たとき、
    前記ＭＯＳＦＥＴとしての主動作を提供可能な前記ソース領域と前記ゲート電極とのうち最外部にあるものの外端が前記アクティブ領域と前記アクティブ接続領域との境界であり、
    前記ベース領域の外端が前記アクティブ接続領域と前記外周領域との境界であるものを用いることを特徴とする電力変換回路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11756791B2 (en) 2020-03-24 2023-09-12 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11362179B2 (en) 2020-07-21 2022-06-14 Icemos Technology Ltd. Radiation hardened high voltage superjunction MOSFET

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000269234A (ja) * 1999-03-15 2000-09-29 Toshiba Corp 半導体装置
JP2001358146A (ja) * 2000-06-16 2001-12-26 Toyota Central Res & Dev Lab Inc 半導体装置および半導体基板の処理方法
JP2002368214A (ja) * 2001-06-07 2002-12-20 Denso Corp Ｍｏｓトランジスタ
US20090032851A1 (en) * 2007-08-02 2009-02-05 Infineon Technologies Ag Method for Producing a Semiconductor Body Having a Recombination Zone, Semiconductor Component Having a Recombination Zone, and Method for Producing Such a Semiconductor Component
WO2010024433A1 (ja) * 2008-09-01 2010-03-04 ローム株式会社 半導体装置およびその製造方法
JP2012064717A (ja) * 2010-09-15 2012-03-29 Toshiba Corp 半導体装置
WO2012063342A1 (ja) * 2010-11-10 2012-05-18 トヨタ自動車株式会社 半導体装置の製造方法
JP2015018913A (ja) * 2013-07-10 2015-01-29 富士電機株式会社 超接合ｍｏｓｆｅｔとその製造方法およびダイオードを並列接続させた複合半導体装置
JP2017059712A (ja) * 2015-09-17 2017-03-23 ローム株式会社 半導体装置および半導体装置の製造方法
JP2017098449A (ja) * 2015-11-26 2017-06-01 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5439969B2 (ja) * 2009-06-18 2014-03-12 富士電機株式会社 半導体装置
TW201234524A (en) * 2011-01-28 2012-08-16 Trinno Technology Co Ltd Charge balance power device and manufacturing method thereof
JP5450490B2 (ja) * 2011-03-24 2014-03-26 株式会社東芝 電力用半導体装置
US8975136B2 (en) 2013-02-18 2015-03-10 Infineon Technologies Austria Ag Manufacturing a super junction semiconductor device
JP6135178B2 (ja) 2013-02-25 2017-05-31 富士電機株式会社 超接合半導体装置の製造方法
US9881997B2 (en) * 2015-04-02 2018-01-30 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
JP6676988B2 (ja) * 2016-01-29 2020-04-08 株式会社デンソー 半導体装置
TWI590445B (zh) * 2016-03-09 2017-07-01 拓緯實業有限公司 功率金氧半導體元件

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000269234A (ja) * 1999-03-15 2000-09-29 Toshiba Corp 半導体装置
JP2001358146A (ja) * 2000-06-16 2001-12-26 Toyota Central Res & Dev Lab Inc 半導体装置および半導体基板の処理方法
JP2002368214A (ja) * 2001-06-07 2002-12-20 Denso Corp Ｍｏｓトランジスタ
US20090032851A1 (en) * 2007-08-02 2009-02-05 Infineon Technologies Ag Method for Producing a Semiconductor Body Having a Recombination Zone, Semiconductor Component Having a Recombination Zone, and Method for Producing Such a Semiconductor Component
WO2010024433A1 (ja) * 2008-09-01 2010-03-04 ローム株式会社 半導体装置およびその製造方法
JP2012064717A (ja) * 2010-09-15 2012-03-29 Toshiba Corp 半導体装置
WO2012063342A1 (ja) * 2010-11-10 2012-05-18 トヨタ自動車株式会社 半導体装置の製造方法
JP2015018913A (ja) * 2013-07-10 2015-01-29 富士電機株式会社 超接合ｍｏｓｆｅｔとその製造方法およびダイオードを並列接続させた複合半導体装置
JP2017059712A (ja) * 2015-09-17 2017-03-23 ローム株式会社 半導体装置および半導体装置の製造方法
JP2017098449A (ja) * 2015-11-26 2017-06-01 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法

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* Cited by examiner, † Cited by third party
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