JP5935951B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置に関する。
近年のパワーエレクトロニクス分野における電源機器の小型化、高性能化への要求を受けて、電力用半導体装置では、高耐圧化、大電流化とともに、低損失化、高破壊耐量化、高速化に対する性能の改善に力が注がれている。これらの大電流化、低損失化が可能な電力用半導体装置として、ＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）により駆動されるＭＯＳパワーデバイスが公知である。
このＭＯＳパワーデバイスのＭＯＳゲート構造として、半導体基板上に平板状にＭＯＳゲートを設けたプレーナゲート構造、および、半導体基板に形成したトレンチ内にＭＯＳゲートを埋め込んだトレンチゲート構造の２種類の構造が広く知られている。最近の縦型パワーデバイスにおいては、構造的に低オン抵抗特性を得やすいことから、トレンチゲート構造が注目されている。
このトレンチゲート構造の縦型ＭＯＳパワーデバイスとして、並列トレンチ間の長手方向にｐ型チャネル領域とｎ型半導体基板の各表面が交互に現われるように配設され、該ｐ型チャネル領域の表面層に選択的に形成されるｎ+型エミッタ領域の表面形状が、トレンチ側で広く、トレンチ間の中央側で狭くなっている装置が提案されている（例えば、下記特許文献１参照。）。
また、別の縦型ＭＯＳパワーデバイスとして、電力変換装置全体の小型化を図るために、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）と当該ＩＧＢＴに逆並列に接続された還流ダイオード（ＦＷＤ）とを同一半導体基板（半導体チップ）に内蔵して一体化した構造の逆導通型ＩＧＢＴ（ＲＣ−ＩＧＢＴ）についても開発が進んでいる。
従来のＲＣ−ＩＧＢＴについて説明する。図１８は、従来のＲＣ−ＩＧＢＴの構造を示す平面図である。図１９は、図１８の切断線ＡＡ−ＡＡ’における断面構造を示す断面図である。図１８，１９に示すように、従来のＲＣ−ＩＧＢＴは、ｎ-ドリフト領域１０１となる同一のｎ-型半導体基板上に、一般的なフィールドストップ型ＩＧＢＴ（ＦＳ−ＩＧＢＴ）と、当該ＦＳ−ＩＧＢＴに逆並列に接続されたＦＷＤと、を備える。
通常、ＲＣ−ＩＧＢＴは、ＦＳ−ＩＧＢＴにＦＷＤを逆並列に接続するために、ｎ-型半導体基板のおもて面側のＭＯＳゲート構造を構成するｐベース領域をｐアノード領域１０５−２とし、ｎ-型半導体基板の裏面側に設けられるｐ+コレクタ領域１１１の一部をｎ+カソード領域１１２に置き換えた構造を有する。具体的には、同一のｎ-型半導体基板に、ＦＳ−ＩＧＢＴが設けられたＩＧＢＴ部１２１と、ＦＷＤが設けられたＦＷＤ部１２２と、が設けられている。
ＩＧＢＴ部１２１において、ｎ-型半導体基板のおもて面側には、トレンチ１０２、ゲート絶縁膜１０３、ゲート電極１０４、ｐベース領域１０５−１、ｎ+エミッタ領域１０６およびｐ+コンタクト領域１０７からなるトレンチゲート型のＭＯＳゲート構造と、エミッタ電極１０９とが設けられている。ｐベース領域１０５−１は、隣り合うトレンチ１０２の間のメサ部（隣り合うトレンチ１０２間に挟まれた領域）において、トレンチ１０２の長手方向に所定の間隔で配置されている。
トレンチ１０２、ゲート絶縁膜１０３およびゲート電極１０４からなるトレンチゲートは、ＩＧＢＴ部１２１からＦＷＤ部１２２にわたって、ＩＧＢＴ部１２１とＦＷＤ部１２２とが並ぶ方向（短手方向）と直交する方向（長手方向）に延びるストライプ状に設けられている。ＦＷＤ部１２２において、隣り合うトレンチ１０２の間のメサ部には、ｎ-型半導体基板のおもて面の全面にｐアノード領域１０５−２が設けられている。
ｐアノード領域１０５−２は、エミッタ電極１０９に導通接続されている。ｎ-型半導体基板の裏面側には、ＩＧＢＴ部１２１にｐ+コレクタ領域１１１が設けられ、ＦＷＤ部１２２にｎ+カソード領域１１２が設けられている。ｐ+コレクタ領域１１１およびｎ+カソード領域１１２と、ｎ-ドリフト領域１０１との間に、ｎバッファ層１１０が設けられている。コレクタ電極１１３は、ｐ+コレクタ領域１１１およびｎ+カソード領域１１２に接する。符号１０８は層間絶縁膜である。
このようなＲＣ−ＩＧＢＴとして、半導体チップのおもて面に通常のＩＧＢＴと同様のパターンでＭＯＳゲート構造を繰り返し配置し、半導体チップの裏面に、ＦＷＤ部のｎ+カソード領域とＩＧＢＴ部のｐ+コレクタ領域とを並列に配置したコレクタショート型の装置が提案されている（例えば、下記特許文献２参照。）。
また、別のＲＣ−ＩＧＢＴとして、ｎ-型ドリフト層を含む半導体基板にＩＧＢＴ素子として動作するＩＧＢＴ部とダイオード素子として動作するダイオード領域とが交互に繰り返しレイアウトされており、ダイオード領域のうちもっともＩＧＢＴ部側であって、ｎ-型ドリフト層の表層部に、ｎ-型ドリフト層からホールを引き抜くｐ型のショットキーコンタクト領域を設けた装置が提案されている（例えば、下記特許文献３参照。）。
また、別のＲＣ−ＩＧＢＴとして、半導体基板の第１主面側の第１領域にエミッタ層が設けられ、第２領域にはエミッタ層が設けられない構造とするとともに、半導体基板の第２主面側の第１領域にコレクタ層が設けられ、第２領域にカソード層が設けられた構造とした装置が提案されている（例えば、下記特許文献４参照。）。
また、別のＲＣ−ＩＧＢＴとして、ダイオード部の基板おもて面側に異なる間隔で複数のトレンチゲートが形成され、さらにトレンチゲート間の間隔が狭い方にｎ型エミッタ領域およびｐ型ベース領域が形成された装置が提案されている（例えば、下記特許文献５参照。）。
また、メサ部を備えた装置として、基板おもて面側にトレンチを備える縦型のダイオードであって、トレンチが異なる間隔で配置され、トレンチの短手方向におけるトレンチ間の間隔が長い領域と短い領域との２つの領域を備えた半導体装置が提案されている（例えば、下記特許文献６参照。）。
また、別のＲＣ−ＩＧＢＴとして、次の装置が提案されている。層間絶縁膜の表面および第２トレンチの内表面には、チタン（Ｔｉ）やタングステン（Ｗ）等を用いてバリアメタルが形成されている。エミッタ（アノード）電極は、ｐベース（アノード）層、ｎエミッタ領域およびｐコンタクト領域とバリアメタルを介して接する（例えば、下記特許文献７（第００５４，００８０段落、第５図）参照。）。
また、別のＲＣ−ＩＧＢＴとして、次の装置が提案されている。裏面電極は、ｐ型コレクタ領域およびｎ型カソード領域との双方に接するように第２主面上に形成され、かつ第２主面側から順に積層されたチタン層、ニッケル（Ｎｉ）層および金（Ａｕ）層を有している。チタン層はｐ型コレクタ領域およびｎ型カソード領域の双方にオーミック接触している（例えば、下記特許文献８参照。）。
また、別のＲＣ−ＩＧＢＴとして、ＩＧＢＴ領域とＦＷＤ領域とが互いに隣接して交互に設けられ、幅の異なる２種類のＦＷＤ領域を有する装置が提案されている（例えば、下記特許文献９（第００６８段落、第６図）参照。）。下記特許文献９では、幅広領域としてのＦＷＤ領域の幅（幅狭領域としてのＦＷＤ領域を間に挟む２つのチャネル間距離）を１７０μｍ以上とすることで、ＦＷＤ領域として機能しない領域の割合を相対的に減少させて順方向電圧のスナップバックを抑制している。
また、別のＲＣ−ＩＧＢＴとして、次の装置が提案されている。ＩＧＢＴ部のｐベース層に、トレンチの深さ方向にエミッタ領域およびコンタクト領域よりも深いフローティング層が設けられている。ダイオード部には、フローティング層およびエミッタ領域が設けられていない。ダイオード部のゲート電極はエミッタ電位となっている（例えば、下記特許文献１０参照。）。下記特許文献１０では、フローティング層を設けることで、ＩＧＢＴ部のコンタクト領域からダイオード部への過剰なホール注入を抑制している。
特開２００８−０３４７９４号公報 特開２００５−１０１５１４号公報 特開２００９−０７１２１７号公報 特開２００８−０５３６４８号公報 特開２０１２−００９６２９号公報 特開２００８−０４７５６５号公報 特開２００９−０２７１５２号公報 特開２０１３−０１２７８３号公報 特開２０１０−１７１３８５号公報 特開２０１２−０４３８９０号公報
しかしながら、上述した従来技術では、ＩＧＢＴ部に、比較的狭いピッチで、トレンチが並ぶ方向と直交する方向に延びるストライプ状にトレンチを配置している。このため、ＦＷＤ部において基板おもて面からｐアノード領域（ｐベース領域）とｎ-ドリフト層とのショットキー接合を貫通するトレンチを設けない場合、ＩＧＢＴ部の最もＦＷＤ部側に設けられたトレンチの底部にオフ状態で電界強度が集中し、耐圧が低下するという問題がある。
また、上述した特許文献２では、ＩＧＢＴ部全体に部分的にＦＷＤ部を設けているため、ＦＷＤ部からキャリアが引き抜かれ、ＩＧＢＴ部のキャリアが減少してオン抵抗が高くなるため、オン電圧が高くなる虞がある。また、上述した特許文献４のようにＦＷＤ部の基板おもて面側全体にｐアノード領域を設けた構成では、ＦＷＤ部における電界強度は緩和されるが、ＦＷＤ部で正孔の注入効率が増加し、逆回復電流が増加するため、ＩＧＢＴのターンオン損失が増加するほか、ＦＷＤの逆回復耐量が低下するという問題がある。
この発明は、上述した従来技術による問題点を解消するため、絶縁ゲート型バイポーラトランジスタとダイオードとを同一半導体基板に内蔵して一体化した構造の逆導通型半導体装置において、ダイオード特性を向上させることができる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第１導電型のドリフト領域となる半導体基板に、絶縁ゲート型バイポーラトランジスタが設けられた第１素子領域と、ダイオードが設けられた第２素子領域と、を備えた半導体装置であって、次の特徴を有する。前記半導体基板のおもて面に、前記第１素子領域から前記第２素子領域にわたって、前記第１素子領域と前記第２素子領域とが並ぶ方向と直交する長手方向に延びるストライプ状に複数のトレンチが設けられている。前記トレンチの側壁および底面に沿ってゲート絶縁膜が設けられている。前記トレンチの内部の、前記ゲート絶縁膜の内側にゲート電極が設けられている。前記第１素子領域の隣り合う前記トレンチの間のメサ部に、第２導電型のベース領域が選択的に設けられている。前記第２素子領域の隣り合う前記トレンチの間のメサ部に、第２導電型のアノード領域が選択的に設けられている。前記ベース領域の内部に第１導電型のエミッタ領域が選択的に設けられている。前記ベース領域、前記エミッタ領域および前記アノード領域に接する第１電極が設けられている。前記第１素子領域において前記半導体基板の裏面に第２導電型のコレクタ領域が設けられている。前記第２素子領域において前記半導体基板の裏面に第１導電型のカソード領域が設けられている。前記コレクタ領域および前記カソード領域に接する第２電極が設けられている。そして、前記第２素子領域の隣り合う前記トレンチの間のメサ部には、前記トレンチの長手方向に沿って前記アノード領域と前記ドリフト領域とが交互に繰り返し配置されている。前記アノード領域、および、当該アノード領域と当該アノード領域の前記トレンチの長手方向に隣り合う前記アノード領域とに挟まれた部分における前記ドリフト領域からなる単位領域のうち、当該アノード領域が占める割合は５０％以上１００％未満である。
また、この発明にかかる半導体装置は、上述した発明において、前記隣り合う前記アノード領域からそれぞれ前記メサ部に広がるビルトイン空乏層同士が互いにつながっていることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第１導電型のドリフト領域となる半導体基板に、絶縁ゲート型バイポーラトランジスタが設けられた第１素子領域と、ダイオードが設けられた第２素子領域と、を備えた半導体装置であって、次の特徴を有する。前記半導体基板のおもて面に、前記第１素子領域から前記第２素子領域にわたって、前記第１素子領域と前記第２素子領域とが並ぶ方向と直交する長手方向に延びるストライプ状に複数のトレンチが設けられている。前記トレンチの側壁および底面に沿ってゲート絶縁膜が設けられている。前記トレンチの内部の、前記ゲート絶縁膜の内側にゲート電極が設けられている。前記第１素子領域の隣り合う前記トレンチの間のメサ部に、第２導電型のベース領域が選択的に設けられている。前記第２素子領域の隣り合う前記トレンチの間のメサ部に、第２導電型のアノード領域が選択的に設けられている。前記ベース領域の内部に第１導電型のエミッタ領域が選択的に設けられている。前記ベース領域、前記エミッタ領域および前記アノード領域に接する第１電極が設けられている。前記第１素子領域において前記半導体基板の裏面に第２導電型のコレクタ領域が設けられている。前記第２素子領域において前記半導体基板の裏面に第１導電型のカソード領域が設けられている。前記コレクタ領域および前記カソード領域に接する第２電極が設けられている。そして、前記第２素子領域の隣り合う前記トレンチの間のメサ部には、前記トレンチの長手方向に沿って前記アノード領域と前記ドリフト領域とが交互に繰り返し配置されている。前記第１電極は、さらに前記第２素子領域における前記ドリフト領域に接している。そして、前記アノード領域、および、当該アノード領域と当該アノード領域の前記トレンチの長手方向に隣り合う前記アノード領域とに挟まれた部分における前記ドリフト領域からなる単位領域のうち、当該アノード領域が占める割合は５０％未満である。
また、この発明にかかる半導体装置は、上述した発明において、前記隣り合う前記トレンチからそれぞれ当該トレンチ間のメサ部に広がるビルトイン空乏層同士が互いにつながっていることを特徴とする。
本発明にかかる半導体装置によれば、絶縁ゲート型バイポーラトランジスタとダイオードとを同一半導体基板に内蔵して一体化した構造の逆導通型半導体装置において、逆回復電流を低減することができ、逆回復損失を低減することができるため、ダイオード特性を向上させることができるという効果を奏する。
図１は、実施の形態１にかかる半導体装置の構造を示す平面図である。 図２は、図１の切断線Ａ−Ａ’における断面構造を示す断面図である。 図３は、実施の形態１にかかる半導体装置の逆回復特性を示す特性図である。 図４は、実施の形態１にかかる半導体装置の逆回復特性を示す特性図である。 図５は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図６は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図７は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図８は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図９は、実施の形態１にかかる半導体装置の製造途中の状態を示す説明図である。 図１０は、実施の形態１にかかる半導体装置の製造途中の状態を示す説明図である。 図１１は、実施の形態１にかかる半導体装置の製造途中の状態を示す説明図である。 図１２は、実施の形態１にかかる半導体装置の製造途中の状態を示す説明図である。 図１３は、実施の形態２にかかる半導体装置の構造を示す平面図である。 図１４は、図１３の切断線Ｃ−Ｃ’における断面構造を示す断面図である。 図１５は、実施の形態２にかかる半導体装置の逆回復特性を示す特性図である。 図１６は、実施の形態２にかかる半導体装置の逆回復特性を示す特性図である。 図１７は、実施の形態３にかかる半導体装置の構造を示す断面図である。 図１８は、従来のＲＣ−ＩＧＢＴの構造を示す平面図である。 図１９は、図１８の切断線ＡＡ−ＡＡ’における断面構造を示す断面図である。 図２０Ａは、実施の形態４にかかる半導体装置の構造を示す平面図である。 図２０Ｂは、実施の形態４にかかる半導体装置の別の一例の構造を示す平面図である。 図２１は、図２０Ａ，２０Ｂの切断線Ｄ−Ｄ’における断面構造を示す断面図である。 図２２Ａは、実施の形態５にかかる半導体装置の構造を示す平面図である。 図２２Ｂは、図２２Ａの切断線Ｅ−Ｅ’における断面構造を示す断面図である。 図２２Ｃは、図２２Ａの切断線Ｆ−Ｆ’における断面構造を示す断面図である。 図２３Ａは、実施の形態６にかかる半導体装置の構造を示す平面図である。 図２３Ｂは、図２３Ａの切断線Ｇ−Ｇ’における断面構造を示す断面図である。 図２３Ｃは、図２３Ａの切断線Ｇ−Ｇ’における断面構造の別の一例を示す断面図である。 図２４は、実施の形態２にかかる半導体装置のＩＧＢＴ部の幅とＦＷＤ部の幅との関係を示す特性図である。 図２５は、実施の形態２にかかる半導体装置の平面構造を示す平面図である。 図２６は、実施の形態２にかかる半導体装置の別の一例を示す平面図である。 図２７は、図２６の切断線Ｈ−Ｈ’における断面構造を示す断面図である。 図２８は、図２６の半導体装置のトレンチ間隔比Ｌｂ／Ｌａと逆回復電流ＩAKとの関係を示す特性図である。 図２９Ａは、図２６の半導体装置のトレンチ間隔比Ｌｂ／Ｌａと順方向電圧降下Ｖｆとの関係を示す特性図である。 図２９Ｂは、図２６の半導体装置のトレンチ間隔比Ｌｂ／Ｌａと逆回復ピーク電流Ｉｒｐとの関係を示す特性図である。 図３０Ａは、定常的な順電流を導通させたときのダイオード内部の電流密度を示す特性図である（トレンチ間隔比Ｌｂ／Ｌａ＝８）。 図３０Ｂは、定常的な順電流を導通させたときのダイオード内部の電流密度を示す特性図である（トレンチ間隔比Ｌｂ／Ｌａ＝１）。 図３１は、実施の形態７にかかる半導体装置の構造を示す断面図である。 図３２は、実施の形態７にかかる半導体装置の別の一例の構造を示す断面図である。 図３３は、比較例の半導体装置の構造を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置の構成について説明する。図１は、実施の形態１にかかる半導体装置の構造を示す平面図である。図２は、図１の切断線Ａ−Ａ’における断面構造を示す断面図である。図１，２に示すように、実施の形態１にかかる半導体装置は、ｎ-ドリフト領域１となる同一のｎ-型半導体基板上に、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）が設けられたＩＧＢＴ部２１と、還流用ダイオード（ＦＷＤ）が設けられたＦＷＤ部２２と、を備える。
ＦＷＤ部２２のＦＷＤは、ＩＧＢＴ部２１のＩＧＢＴに逆並列に接続されている。すなわち、実施の形態１にかかる半導体装置は、逆導通型ＩＧＢＴ（ＲＣ−ＩＧＢＴ）である。ｎ-型半導体基板のおもて面には、ＩＧＢＴ部２１からＦＷＤ部２２にわたって、ＩＧＢＴ部２１とＦＷＤ部２２とが並ぶ方向（短手方向）と直交する方向（長手方向）に延びるストライプ状に所定の間隔で複数のトレンチ２が設けられている。
トレンチ２の内部には、トレンチ２の内壁に沿ってゲート絶縁膜３が設けられている。また、トレンチ２の内部には、ゲート絶縁膜３の内側にゲート電極４が設けられている。ＩＧＢＴ部２１において、隣り合うトレンチ２の間のメサ部には、トレンチ２長手方向に沿って所定の間隔でｐベース領域５−１が設けられている。ｐベース領域５−１は、トレンチ２に接するように、かつトレンチ２よりも浅い深さ（基板おもて面からの深さ）で設けられている。
すなわち、ＩＧＢＴ部２１において、ｎ-型半導体基板のおもて面には、トレンチ２長手方向に沿ってｐベース領域５−１とｎ-ドリフト領域１とが交互に露出される。ｐベース領域５−１のトレンチ２長手方向の幅ｘ１１は、ｎ-ドリフト領域１のｐベース領域５−１に挟まれた部分のトレンチ２長手方向の幅、すなわちｐベース領域５−１のトレンチ２長手方向の第１ピッチ（配置間隔）ｘ１２よりも広い（ｘ１１＞ｘ１２）。ｐベース領域５−１の内部には、ｎ+エミッタ領域６およびｐ+コンタクト領域７が選択的に設けられている。
ｎ+エミッタ領域６は、トレンチ２の側壁に設けられたゲート絶縁膜３に接し、ゲート絶縁膜３を介してゲート電極４に対向する。ｎ+エミッタ領域６は、例えば、ｐベース領域５−１を挟み込むトレンチ２側にそれぞれ設けられた第１ｎ+領域６−１と、第１ｎ+領域６−１間に設けられ当該第１ｎ+領域６−１同士を連結する第２ｎ+領域６−２とからなる。第２ｎ+領域６−２のトレンチ２長手方向の幅は例えば第１ｎ+領域６−１のトレンチ２長手方向の幅よりも狭く、ｎ+エミッタ領域６は例えばＨ形状の平面形状をなす。
ｐ+コンタクト領域７は、第１ｎ+領域６−１間に設けられ、ｎ+エミッタ領域６に接する。このようにＩＧＢＴ部２１のｎ-型半導体基板のおもて面側は、ｐベース領域５−１を間引いて配置し、トレンチ２、ゲート絶縁膜３、ゲート電極４、ｐベース領域５−１、ｎ+エミッタ領域６およびｐ+コンタクト領域７からなるトレンチゲート型のＭＯＳゲート構造をトレンチ２長手方向に繰り返し配置した構造となっている。各ＭＯＳゲートはそれぞれＩＧＢＴ（セル部）を構成する。
ＦＷＤ部２２において、ＩＧＢＴ部２１とＦＷＤ部２２とで配線レイアウトを統一して製造プロセスを簡略化するために、ＦＷＤ部２２のトレンチ２もＩＧＢＴ部２１のトレンチ２と同様にトレンチゲート構造となっている。ＦＷＤ部２２において、隣り合うトレンチ２の間のメサ部には、トレンチ２長手方向に沿って所定の間隔でｐアノード領域５−２が設けられている。すなわち、ｎ-型半導体基板のおもて面に、トレンチ２長手方向に沿ってｐアノード領域５−２とｎ-ドリフト領域１とが交互に露出されている。
このように、ＦＷＤ部２２において、隣り合うトレンチ２の間のメサ部に設けられたｐベース領域はｐアノード領域５−２を構成する。ｐアノード領域５−２の内部にｐ+コンタクト領域が設けられていてもよい。以降、ＦＷＤ部２２にｐ+コンタクト領域を形成しない場合を例に説明する。ｐアノード領域５−２は、トレンチ２に接し、かつトレンチ２よりも浅い深さで設けられている。ｐアノード領域５−２の不純物濃度は、ｐベース領域５−１の不純物濃度と等しくてもよいし、ｐベース領域５−１の不純物濃度よりも低くてもよい。
ＦＷＤ部２２のｎ-型半導体基板のおもて面側は、トレンチ２長手方向に沿ってｐアノード領域５−２が繰り返し配置された構造となり、各ｐアノード領域５−２はそれぞれＦＷＤ（セル部）を構成する。具体的には、隣り合うトレンチ２の間のメサ部には、ｎ-ドリフト領域１の、トレンチ２長手方向に隣り合うｐアノード領域５−２に挟まれた部分（以下、ｎ-ドリフト領域１のｐアノード領域５−２に挟まれた部分とする）と、この部分に接する１つのｐアノード領域５−２とを１単位（以下、ユニット領域する）とする繰り返し構造が形成されている。１つのユニット領域内においてｐアノード領域５−２が占める割合（以下、アノード比率とする）αについては後述する。ｐアノード領域５−２のトレンチ２長手方向の幅ｗ１０は、例えば、メサ部のトレンチ２短手方向の幅（すなわちメサ幅）ｗ２０よりも広いのがよい。その理由は、アノード比率αを後述する好適な範囲内に設定しやすいからである。
ｎ-型半導体基板のおもて面は、第１，２コンタクトホール８−１，８−２を有する層間絶縁膜８で覆われている。第１コンタクトホール８−１はＩＧＢＴ部２１のセル部ごとに設けられ、１つの第１コンタクトホール８−１に１つのセル部のｎ+エミッタ領域６およびｐ+コンタクト領域７が露出されている。第２コンタクトホール８−２はＦＷＤ部２２のセル部ごとに設けられ、１つの第２コンタクトホール８−２に１つのセル部のｐアノード領域５−２が露出されている。第１，２コンタクトホール８−１，８−２にｎ-ドリフト領域１は露出されていない。
第２コンタクトホール８−２のトレンチ２長手方向の開口幅ｗ１１および第２コンタクトホール８−２のトレンチ２短手方向の開口幅ｗ２１は、ｐアノード領域５−２全体をほぼ露出させることができる程度に大きいのが好ましい。その理由は、コンタクト抵抗を低減することができ、オン電圧を低減することができるからである。具体的には、第２コンタクトホール８−２のトレンチ２長手方向の開口幅ｗ１１および第２コンタクトホール８−２のトレンチ２短手方向の開口幅ｗ２１は、第２コンタクトホール８−２を形成するためのエッチング用マスクのアライメントずれを考慮して、それぞれｐアノード領域５−２のトレンチ２長手方向の幅ｗ１０およびｐアノード領域５−２のトレンチ２短手方向の幅（トレンチ２間のメサ幅ｗ２０）よりも若干狭くするのがよい。
より具体的には、第２コンタクトホール８−２のトレンチ２長手方向の開口幅ｗ１１は、第２コンタクトホール８−２のトレンチ２長手方向の両端部がそれぞれｐアノード領域５−２とｎ-ドリフト領域１との境界から幅ｗ１２（例えば０．５μｍ〜１．０μｍ程度）だけｐアノード領域５−２の内側に位置するように狭くしてもよい。第２コンタクトホール８−２のトレンチ２短手方向の開口幅ｗ２１は、第２コンタクトホール８−２のトレンチ２短手方向の両端部がそれぞれｐアノード領域５−２とトレンチ２の側壁との境界から幅ｗ２２（例えば０．５μｍ〜１．０μｍ程度）だけｐアノード領域５−２の内側に位置するように狭くしてもよい。
エミッタ電極９は、第１コンタクトホール８−１を介してｎ+エミッタ領域６およびｐ+コンタクト領域７に接する。また、エミッタ電極９は、アノード電極を兼ねており、第２コンタクトホール８−２を介してｐアノード領域５−２に接する。エミッタ電極９は、層間絶縁膜８によってゲート電極４と電気的に絶縁されている。ｎ-型半導体基板の裏面の表面層には、ＩＧＢＴ部２１においてｐ+コレクタ領域１１が設けられ、ＦＷＤ部２２において、ｎ+カソード領域１２が設けられている。
ｐ+コレクタ領域１１およびｎ+カソード領域１２と、ｎ-ドリフト領域１との間には、ｎバッファ層１０が設けられている。ｎバッファ層１０は、オフ時にｐベース領域５−１およびｐアノード領域５−２とｎ-ドリフト領域１との間のｐｎ接合から広がる空乏層がｐ+コレクタ領域１１に達しないように抑制するｎフィールドストップ層としての機能を有する。コレクタ電極１３は、ｐ+コレクタ領域１１に接する。また、コレクタ電極１３は、カソード電極を兼ねており、ｎ+カソード領域１２に接する。
次に、アノード比率αについて説明する。アノード比率αは、隣り合うトレンチ２の間のメサ部内に配置される１つのユニット領域の基板おもて面における露出面積（表面積）に対する、当該ユニット領域内のｐアノード領域５−２の基板おもて面における露出面積の割合であらわすことができる。具体的には、アノード比率αは、下記（１）式であらわされる。アノード比率αは、ｐアノード領域５−２を形成するためのイオン注入用マスクのアライメントずれなどを考慮して、ｐアノード領域５−２のトレンチ２長手方向の幅（熱拡散による増分を含まない）Ｌｐに基づいて設定される。
α＝Ｌｐ／Ｌｃ＝Ｌｐ／（Ｌｐ＋Ｌｎ） ・・・（１）
具体的には、アノード比率αは、例えば５０％〜７５％とする。すなわち、ＦＷＤ部２２の隣り合うトレンチ２の間のメサ部に配置された１つのユニット領域内において、熱拡散前のｐアノード領域５−２の露出面積が、基板おもて面におけるｎ-ドリフト領域１の露出面積以上となるように、ｐアノード領域５−２を間引いて配置する。好ましくは、アノード比率αは７５％に近いのがよい。ｐアノード領域５−２を間引くとは、ｐアノード領域５−２を配置しない領域を設けて、トレンチ２長手方向にｎ-ドリフト領域１とｐアノード領域５−２とを交互に露出させることである。
ｐアノード領域５−２のトレンチ２長手方向の幅（熱拡散による増分を含まない）Ｌｐとは、ｐアノード領域５−２を形成するためのイオン注入用マスクの開口部（ｐアノード領域５−２の形成領域を露出する開口部）のトレンチ２長手方向の幅である。すなわち、ｐアノード領域５−２のトレンチ２長手方向の幅（熱拡散による増分を含まない）Ｌｐは、イオン注入後の熱拡散処理によって拡散されるｐアノード領域５−２のトレンチ２長手方向の幅の増分を含んでおらず、熱拡散後のｐアノード領域５−２のトレンチ２長手方向の幅ｗ１０よりも狭い。
Ｌｎは、ｎ-ドリフト領域１のｐアノード領域５−２に挟まれた部分のトレンチ２長手方向の幅（すなわちｐアノード領域５−２のトレンチ２長手方向の第２ピッチ）である。Ｌｃは、ｐアノード領域５−２のトレンチ２長手方向の幅（熱拡散による増分を含まない）Ｌｐと、ｎ-ドリフト領域１のｐアノード領域５−２に挟まれた部分のトレンチ２長手方向の幅Ｌｎとの総和（以下、ユニット長とする）である。Ｌｐ，Ｌｎ，Ｌｃは各領域の熱拡散前のトレンチ２長手方向の幅であるが、Ｌｐ，Ｌｎ，Ｌｃがいずれの領域の寸法を示すものであるかを明確にするために、符号Ｌｐ，Ｌｎ，Ｌｃを図１にそれぞれ図示する（図１３，２０Ａ，２０Ｂ，２２Ａ，２６についても同様）。
次に、アノード比率αと逆回復特性との関係について検証した結果を図３，４に示す。図３，４は、実施の形態１にかかる半導体装置の逆回復特性を示す特性図である。図３には、逆回復電流Ｉａｋ波形を示す。図４には、アノード比率αと逆回復ピーク電流（逆回復電流Ｉａｋ波形のピーク値）Ｉｒｐとの関係を示す。シミュレーション技術を用いて、上述した実施の形態１にかかる半導体装置のアノード比率αを１２．５％、２５％、５０％、７５％および１００％とした場合の逆回復電流Ｉａｋを算出した。
具体的には、トレンチ２の繰り返しピッチを５μｍとした。トレンチ２の短手方向の幅は１μｍであり、トレンチ２間のメサ幅ｗ２０は４μｍである。ｐアノード領域５−２のトレンチ２長手方向の幅（熱拡散による増分を含まない）Ｌｐを５μｍとした。そして、ユニット長Ｌｃを４０μｍ（α＝１２．５％）、２０μｍ（α＝２５％）、１０μｍ（α＝５０％）、約６．７μｍ（α＝７５％）および５μｍ（α＝１００％）とすることでアノード比率αを変更して逆回復電流Ｉａｋを算出している。アノード比率αが１００％とは、ｐアノード領域５−２を間引いていない場合、すなわちＦＷＤ部２２における隣り合うトレンチ２の間のメサ部において基板おもて面全体にｐアノード領域５−２が露出されている場合である（図１５，１６においても同様）。
図３，４に示す結果より、アノード比率αを５０％以上１００％未満とすることで、アノード比率αが１００％である場合よりも逆回復ピーク電流Ｉｒｐを小さくすることができることが確認された。また、アノード比率αが７５％である場合に、逆回復ピーク電流Ｉｒｐを最も小さくすることができることが確認された。なお、図４にはデータ点は５点であるが、各点の間の条件も実験評価をしており、各点をむすぶ直線の特性を示すことを確認した。
一般的には、ｎ-ドリフト領域１の表面がｐアノード領域５−２を介さずに直接酸化膜（層間絶縁膜８）と接する部分では、導通時に過剰キャリアがｐアノード領域５−２のドーピング濃度以上に蓄積される。そのため、逆回復ピーク電流Ｉｒｐはｐアノード領域５−２が全面に形成される場合、すなわちアノード比率αが１００％の場合よりも増加する。それに対して、本発明では、アノード比率αが５０％以上１００％未満の場合では増加せず、むしろアノード比率αが１００％のときよりも減少している。これは、従来のダイオードには見られない特異な効果である。
この理由としては、以下のことが考えられる。アノード比率αが５０％以上１００％未満のときには、トレンチ２長手方向に沿って隣り合うｐアノード領域５−２の間隔が、ｐｎ接合のビルトイン空乏層幅よりも小さくなる。そのため、隣り合うｐアノード領域５−２からそれぞれ広がるビルトイン空乏層同士は、これらに挟まれるｎ-ドリフト領域１において互いにつながっている。このビルトイン空乏層は、ｐｎ接合に対して逆バイアスとなっているため、当該ｐｎ接合に順バイアスが印加されても、ビルトイン空乏層が消滅されるまではｎ-ドリフト領域１に正孔が注入されない。すなわち、周知のＪＦＥＴ効果により正孔の注入が抑制される。そのため、アノード比率αが５０％以上１００％未満の場合の正孔の注入効率は、アノード比率αが１００％の場合よりも低下する。これによって、定格電流が流れている状態のキャリア濃度分布は、ｎ+カソード領域１２側に比べて相対的にｐアノード領域５−２側が下がる分布となる。以上の一連の作用が、図３，４に示すように、逆回復ピーク電流Ｉｒｐの低減効果を奏する。
アノード比率αが５０％未満であるときに逆回復ピーク電流Ｉｒｐが増加する理由は、両側のｐアノード領域５−２からそれぞれｎ-ドリフト領域１に広がるビルトイン空乏層同士がつながっていないため、ＪＦＥＴ効果が低減するからである。ＪＦＥＴ効果が低減することで、酸化膜直下の蓄積キャリアは増加に転じるため、逆回復ピーク電流Ｉｒｐが増加する。
以上より、隣り合うｐアノード領域５−２の間隔は、各ｐアノード領域５−２からそれぞれ広がるビルトイン空乏層同士がつながる程度の距離以下であることが好ましい。この場合、さらに以下のような効果を奏する。例えばｐアノード領域５−２のトレンチ２長手方向の幅Ｌｐをトレンチ２間のメサ幅ｗ２０よりも十分小さくする。これにより、ｐアノード領域５−２のトレンチ２長手方向の幅Ｌｐが短くても、隣り合うｐアノード領域５−２の間隔を、当該各ｐアノード領域５−２からそれぞれ広がるビルトイン空乏層同士がつながる程度の距離以下とすることができる。このため、逆回復ピーク電流Ｉｒｐはさらに低減され、例えば図４に示す逆回復ピーク電流Ｉｒｐの最小値をさらに低下させることができる。これにより、逆回復ピーク電流Ｉｒｐが最小となるアノード比率αを７５％以上（さらには８０％以上）１００％未満の間にすることができる。
次に、実施の形態１にかかる半導体装置の製造方法について、定格電圧１２００Ｖ、定格電流４００ＡのＲＣ−ＩＧＢＴを作製（製造）する場合を例に説明する。図５〜８は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図９〜１２は、実施の形態１にかかる半導体装置の製造途中の状態を示す説明図である。図９〜１２では、それぞれ、（ｂ）に製造途中の平面構造を示し、（ａ）に（ｂ）のＢ−Ｂ’切断線における断面構造を示す。まず、図５に示すように、例えば厚さ６５０μｍで直径６インチの、ｎ-ドリフト領域１となるｎ-型シリコン（Ｓｉ）基板（ｎ-型半導体基板）３１を用意する。
定格電圧１２００Ｖの場合、シリコン基板の比抵抗は例えば４０Ωｃｍ〜８０Ωｃｍ程度である。このため、ｎ-型半導体基板３１の比抵抗は、例えば５５Ωｃｍ程度としてもよい。シリコン基板の主面の面方位は、例えば（１００）である。次に、図示を省略した終端構造部において、ｎ-型半導体基板３１のおもて面側に、耐圧構造を構成する例えばｐガードリングを形成する。終端構造部とは、活性領域のｎ-ドリフト領域１にかかる電界を緩和して耐圧を保持する領域である。活性領域とは、ＲＣ−ＩＧＢＴの素子構造が形成される領域である。図１，２，５〜１４，１７，２０Ａ〜２３Ｃ，２６，２７においても同様に終端構造部を図示省略する。
具体的には、ｎ-型半導体基板３１のおもて面に、ｐガードリングの形成領域が開口したレジストマスク（不図示）を形成する。次に、レジストマスクをマスクとしてｎ-型半導体基板３１のおもて面に例えばボロン（Ｂ）などのｐ型不純物をイオン注入する。次に、レジストマスクを除去した後、熱拡散処理によりｎ-型半導体基板３１に注入したｐ型不純物を拡散させることでｐガードリングが形成される。また、図６に示すように、ｐガードリングを形成するための熱拡散処理により、ｎ-型半導体基板３１のおもて面に酸化膜３２が形成される。
次に、フォトリソグラフィにより、トレンチ２の形成領域に対応する部分の酸化膜３２を除去する。次に、酸化膜３２をマスクとして例えば異方性乾式エッチングを行い、ｎ-型半導体基板３１のおもて面に所定の深さでトレンチ２を形成する。次に、犠牲酸化により、トレンチ２の内壁に犠牲酸化膜（不図示）を形成し、この犠牲酸化膜を除去することで、トレンチ２の形成によりｎ-型半導体基板３１表面に生じた欠陥層を除去する。次に、活性領域においてｎ-型半導体基板３１のおもて面を覆う酸化膜３２を除去する。
次に、図７に示すように、熱酸化により、ｎ-型半導体基板３１のおもて面に、トレンチ２の内壁に沿うようにゲート絶縁膜３を形成する。ゲート絶縁膜３の厚さは、例えば１００ｎｍ〜１２０ｎｍであり、実施の形態１においては例えば１１０ｎｍである。次に、導電性多結晶シリコン膜３３をｎ-型半導体基板３１のおもて面に堆積してトレンチ２の内部に埋め込む。次に、図８に示すように、ゲート絶縁膜３が露出されるまで導電性多結晶シリコン膜３３をエッチバックし、トレンチ２の内部にのみゲート電極４となる導電性多結晶シリコン膜３３を残す。次に、ｎ-型半導体基板３１のおもて面上のゲート絶縁膜３および酸化膜３２を除去する。
次に、図９に示すように、熱酸化法により、ｎ-型半導体基板３１のおもて面にスクリーン酸化膜３４を形成する。図９（ｂ）では、スクリーン酸化膜３４を図示省略する（図１０〜１２の（ｂ）も同様）。次に、フォトリソグラフィにより、ｎ-型半導体基板３１のおもて面に、ｐベース領域５−１の形成領域を露出する第１開口部３５ａ、および、ｐアノード領域５−２の形成領域を露出する第２開口部３５ｂを有するレジストマスク３５を形成する。レジストマスク３５の第２開口部３５ｂのトレンチ２長手方向の幅Ｌｐは、上記（１）式であらわされるアノード比率αが５０％〜７５％の範囲内となるように設定される。
次に、レジストマスク３５をマスクとして、ｎ-型半導体基板３１のおもて面に、スクリーン酸化膜３４越しに例えばボロンなどのｐ型不純物を第１イオン注入４１する。この第１イオン注入４１により、レジストマスク３５の第１，２開口部３５ａ，３５ｂに露出されたｎ-ドリフト領域１にｐ型不純物領域５−１ａ，５−２ａが形成される。その後、レジストマスク３５を除去する。このとき、ＩＧＢＴ部２１のｐベース領域５−１と、ＦＷＤ部２２のｐアノード領域５−２とを異なる不純物濃度で形成する場合には、さらにレジストマスクの形成とｐ型不純物のイオン注入とを行えばよい。
具体的には、ｐベース領域５−１とｐアノード領域５−２とを異なる不純物濃度で形成する場合、例えば、最初にＩＧＢＴ部２１の領域内の、ｐベース領域５−１の形成領域のみ選択的に開口したレジストマスクを形成する。次に、このレジストマスクをマスクとして例えばボロンをドーズ量が２×１０13／ｃｍ2程度で加速エネルギーが１００ｋｅＶ程度にてイオン注入した後、レジストマスクを除去する。次に、ＦＷＤ部２２の領域内の、ｐアノード領域５−２の形成領域のみ選択的に開口したレジストマスクを形成する。そして、このレジストマスクをマスクとして例えばボロンをドーズ量が１×１０12／ｃｍ2以上１×１０13／ｃｍ2以下程度の範囲で、加速エネルギーが１００ｋｅＶ程度にてイオン注入した後、レジストを除去すればよい。
次に、図１０に示すように、１０５０℃以上１１５０℃以下程度の範囲の温度で熱拡散処理を行い、ｐ型不純物領域５−１ａが熱拡散されてなるｐベース領域５−１と、ｐ型不純物領域５−２ａが熱拡散されてなるｐアノード領域５−２とを形成する。以上の処理により、半導体装置のゲートしきい値を約６Ｖとする。
次に、図１１に示すように、フォトリソグラフィにより、ｎ-型半導体基板３１のおもて面に、ｐ+コンタクト領域７の形成領域を露出する開口部を有するレジストマスク３６を形成する。レジストマスク３６の開口部はＩＧＢＴ部２１の領域内のみとし、ＦＷＤ部２２には形成しない。次に、レジストマスク３６をマスクとして、ｎ-型半導体基板３１のおもて面に、スクリーン酸化膜３４越しに例えばボロンなどのｐ型不純物を第２イオン注入４２する。例えば、イオン注入のドーズ量は例えば１×１０15／ｃｍ2以上５×１０15／ｃｍ2以下程度の範囲で、加速エネルギーが１００ｋｅＶ程度であってもよい。次に、レジストマスク３６を除去した後、第２イオン注入４２されたｐ型不純物を例えば１０００℃程度の温度で熱拡散させることで、ＩＧＢＴ部２１のみ、ｐベース領域５−１の内部にｐ+コンタクト領域７を形成する。図１１（ｂ）では、レジストマスク３６を図示省略する。
次に、図１２に示すように、フォトリソグラフィにより、ｎ-型半導体基板３１のおもて面に、ｎ+エミッタ領域６の形成領域を露出する開口部を有するレジストマスク３７を形成する。次に、レジストマスク３７をマスクとして、ｎ-型半導体基板３１のおもて面に、スクリーン酸化膜３４越しに例えば砒素（Ａｓ）などのｎ型不純物を第３イオン注入４３する。次に、レジストマスク３７を除去した後、第３イオン注入４３されたｎ型不純物を熱拡散させることで、ｐベース領域５−１の内部にｎ+エミッタ領域６を形成する。図１２（ｂ）では、レジストマスク３７を図示省略する。
次に、ｎ-型半導体基板３１のおもて面全面にＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等の層間絶縁膜８を形成する。次に、フォトリソグラフィにより層間絶縁膜８を選択的に除去し、第１，２コンタクトホール８−１，８−２を形成する。次に、一般的な方法により、ｎ-型半導体基板３１のおもて面にエミッタ電極９を形成した後、ｎ-型半導体基板３１のおもて面側を例えばレジスト膜（不図示）で保護する。次に、ｎ-型半導体基板３１の裏面を研削して、ｎ-型半導体基板３１の厚さを例えば１２５μｍにまで薄くした後、エッチングして研削歪層を除去する。
次に、ｎ-型半導体基板３１の裏面から例えばセレン（Ｓｅ）などのｎ型不純物を第４イオン注入する。第４イオン注入は、ｎバッファ層１０を形成するためのイオン注入であり、例えば、ドーズ量を３×１０14／ｃｍ2程度とし、加速エネルギーを１００ｋｅＶ程度としてもよい。ｎ-型半導体基板３１の裏面から、第４イオン注入よりも浅い領域に例えばボロンなどのｐ型不純物を第５イオン注入する。第５イオン注入は、ｐ+コレクタ領域１１を形成するためのイオン注入であり、例えば、ドーズ量を８×１０13／ｃｍ2程度とし、加速エネルギーを４０ｋｅＶ程度としてもよい。
次に、フォトリソグラフィにより、ｎ-型半導体基板３１の裏面に、ｎ+カソード領域１２の形成領域、すなわちＦＷＤ部２２を露出する開口部を有する例えば２μｍ程度の厚さのレジストマスク（不図示）を形成する。次に、このレジストマスクをマスクとして、ｎ-型半導体基板３１の裏面に例えばリン（Ｐ）などのｎ型不純物を第６イオン注入する。第６イオン注入は、例えば、ドーズ量を２×１０15／ｃｍ2程度とし、加速エネルギーを１１０ｋｅＶ程度としてもよい。
次に、ｎ-型半導体基板３１のおもて面を保護するレジスト膜およびｎ-型半導体基板３１の裏面のレジストマスクを除去する。次に、例えば９５０℃程度の温度で３０分間程度の熱処理を行うことにより、第４〜６イオン注入で形成された不純物領域を活性化する。次に、ｎ-型半導体基板３１のおもて面側に例えば５μｍ程度の厚さのアルミニウムシリコン（Ａｌ−Ｓｉ、例えばＳｉを１％含有するＡｌ）膜を形成する。そして、このＡｌ−Ｓｉ膜をパターニングすることでエミッタ電極９を形成する。
次に、ｎ-型半導体基板３１の裏面から例えばヘリウム（４Ｈｅ）を２３ＭｅＶ程度の加速エネルギーでドーズ量１×１０13／ｃｍ2程度照射する。次に、３７０℃程度の温度で１時間程度のアニール（熱処理）を行い、ヘリウム照射によってｎ-型半導体基板３１の内部に生じた欠陥を回復させる。その後、ｎ-型半導体基板３１の裏面にＡｌ膜、Ｔｉ膜、Ｎｉ膜および金（Ａｕ）膜をそれぞれ１μｍ、０．０７μｍ、１μｍおよび０．３μｍ程度の厚さで順に堆積してコレクタ電極１３を形成することにより、図１，２に示すＲＣ−ＩＧＢＴが完成する。
以上、説明したように、実施の形態１によれば、アノード比率を５０％〜７５％とすることで逆回復電流を低減することができ、逆回復損失を低減することができるため、ダイオード特性を向上させることができる。また、実施の形態１によれば、ＦＷＤ部においてエミッタ電極とｎ-ドリフト領域とのショットキー接合が形成されていないため、オフ時に漏れ電流が増加することを防止することができる。また、実施の形態１によれば、ＩＧＢＴ部とＦＷＤ部とを分けて配置することで、ＩＧＢＴのみが設けられた領域（ＩＧＢＴ部）を上記特許文献２よりも広く確保することができる。これにより、ＦＷＤ部からキャリアが引き抜かれたとしても、ＩＧＢＴ部でのキャリア濃度を高く維持することができる。このため、オン抵抗を低減させることができ、オン電圧を低減させることができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構成について説明する。図１３は、実施の形態２にかかる半導体装置の構造を示す平面図である。図１４は、図１３の切断線Ｃ−Ｃ’における断面構造を示す断面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、次の２点である。１つ目の相違点は、ＦＷＤ部２２において、隣り合うトレンチ２の間のメサ部のほぼ全面が第２コンタクトホール５８−２に露出されており、ｐアノード領域５−２とｎ-ドリフト領域１とがともにエミッタ電極９に接続されている点である。
すなわち、ＦＷＤ部２２において、ｎ-ドリフト領域１とエミッタ電極９とのショットキー接合が形成されている。エミッタ電極９の、少なくともＦＷＤ部２２のシリコン部と接触する部分における構成材料は、例えばＳｉを１％含有するＡｌ、プラチナ（Ｐｔ）またはプラチナシリサイド（ＰｔＳｉ）など、シリコン部との界面におけるショットキーバリアの障壁の高さΔφBが０．８ｅＶ以上となる材料を用いるのが好ましい。これにより、漏れ電流を低減することができる。小型化などによりＩＧＢＴ部２１におけるエミッタ電極９とシリコン部との間にバリアメタルを設ける場合に有効である。
２つ目の相違点は、アノード比率αが低いほど好ましく（α≠０％）、例えば、５０％未満、好適には２５％以下であるのがよい点である。その理由は、アノード比率αを低くするほど逆回復ピーク電流Ｉｒｐを小さくすることができるからである。アノード比率αと逆回復特性との関係について検証した結果を図１５，１６に示す。図１５，１６は、実施の形態２にかかる半導体装置の逆回復特性を示す特性図である。図１５には、逆回復電流Ｉａｋ波形を示す。図１６には、アノード比率αと逆回復ピーク電流Ｉｒｐとの関係を示す。
シミュレーション技術を用いて、上述した実施の形態２にかかる半導体装置のアノード比率αを１５％、２５％、５０％、７５％および１００％とした場合の逆回復電流Ｉａｋを算出した。具体的には、ｐアノード領域５−２のトレンチ２長手方向の幅（熱拡散による増分を含まない）Ｌｐを５μｍとした。そして、ユニット長Ｌｃを約３３μｍ（α＝１５％）、２０μｍ（α＝２５％）、１０μｍ（α＝５０％）、約６．７μｍ（α＝７５％）および５μｍ（α＝１００％）とすることでアノード比率αを変更して逆回復電流Ｉａｋを算出している。
図１５，１６に示す結果より、アノード比率αを低くするほど、アノード比率αが１００％である場合よりも逆回復ピーク電流Ｉｒｐを最も小さくすることができることが確認された。
実施の形態２にかかる半導体装置の製造方法は、実施の形態１にかかる半導体装置の製造方法において、アノード比率αが低くなるようにｐアノード領域５−２を配置することと、ＦＷＤ部２２において隣り合うトレンチ２の間のメサ部のほぼ全面が露出されるように第２コンタクトホール５８−２を形成することとを行えばよい。実施の形態２にかかる半導体装置の製造方法の、これら２点以外は、実施の形態１にかかる半導体装置の製造方法と同様である。
次に、ＩＧＢＴ部２１およびＦＷＤ部２２の好ましい幅について説明する。図２４は、実施の形態２にかかる半導体装置のＩＧＢＴ部の幅とＦＷＤ部の幅との関係を示す特性図である。図２５は、実施の形態２における半導体装置の平面構造を示す平面図である。図２５に示すように、ＩＧＢＴ部２１およびＦＷＤ部２２からなる逆導通型ＩＧＢＴのチップの外周部に、活性領域を取り囲むようにエッジ終端領域７２が形成されている。ゲートランナー７３は、活性領域の外周部に沿って、かつエッジ終端領域７２に取り囲まれるように形成されている。ゲートランナー７３は、ゲートパッド７４から活性領域内部のＩＧＢＴセルにゲート信号を供給するための配線である。ゲートランナー７３で囲まれる領域（活性領域の内側の領域）には、所定の大きさを備えるＩＧＢＴ部２１とＦＷＤ部２２とが交互に繰り返し配置される。このように、ＩＧＢＴ部２１とＦＷＤ部２２とを交互に繰り返し複数配置することで、ＩＧＢＴ部２１のオン時、およびＦＷＤ部２２の逆導通時のそれぞれにおいて、チップ全体に電流を均等に分散させる。
ＩＧＢＴ部２１の幅ＷIGBTを、ＩＧＢＴ部２１とＦＷＤ部２２とが交互に繰り返し配置される方向の、隣り合うＦＷＤ部２２間の長さとする。すなわち、例えば略矩形状の平面形状のＩＧＢＴ部２１の短いほうの幅をＷIGBTとする。同様に、ＦＷＤ部２２の幅ＷFWDを、ＩＧＢＴ部２１とＦＷＤ部２２とが交互に繰り返し配置される方向の、隣り合うＩＧＢＴ部２１間の長さとする。すなわち、例えば略矩形状の平面形状のＦＷＤ部２２のうち短いほうの幅をＷFWDとする。このＩＧＢＴ部２１の幅ＷIGBTおよびＦＷＤ部２２の幅ＷFWDについて、電流密度が４００Ａ／ｃｍ2で温度が１２５℃におけるオン電圧を示すグラフを図２４に示す。図２４には、ＦＷＤ部２２の幅ＷFWDを１μｍ，３μｍ，１０μｍ，１００μｍ，１０００μｍとしたときのそれぞれのオン電圧を複数のデータ点を結ぶ近似曲線で示す。図２４において、縦軸はオン電圧であり、横軸はＩＧＢＴ部の幅ＷIGBTである。ここで、ゲートランナー７３で囲まれる領域が全てＩＧＢＴ部である場合（すなわちＦＷＤ部を設けていない）のオン電圧は１．１Ｖであり、図２４にはオン電圧＝１．１Ｖの位置を最も太い破線（横線）で示す。
図２４に示すように、それぞれのＦＷＤ部２２の幅ＷFWDにおいて、ＩＧＢＴ部２１の幅ＷIGBTがある程度の幅より短くなると、オン電圧が増加する。特に、全てのＦＷＤ部２２の幅ＷFWDにおいて、オン電圧が１．３Ｖ以上では、ＩＧＢＴ部２１の幅ＷIGBTの減少に対して急激にオン電圧が増加することが分かった。図２４には、オン電圧＝１．３Ｖの位置を実線（ＦＷＤ部２２の幅ＷFWD＝１μｍの場合のデータ点よりも右側の横線）で示し、オン電圧が１．３Ｖより大きい部分の近似曲線を点線で示す（ＦＷＤ部２２の幅ＷFWDが１μｍ，３μｍ，１０μｍ，１０００μｍの場合については、オン電圧が１．３Ｖより大きいデータ点を白抜きの記号で示す）。オン電圧が１．３Ｖであることは、電流−電圧カーブにおいて、電流が増加せずにスナップバックが発生することに対応する。スナップバックとは、ＩＧＢＴ部２１のＭＯＳゲートから注入された電子が、フィールドストップ層（ｎバッファ層１０）を通って、ＩＧＢＴ部２１に隣接するＦＷＤ部２２のｎ+カソード領域１２に流入するために、ＩＧＢＴ部２１のｐ+コレクタ領域１１からの正孔注入が阻害される現象である。このスナップバック現象を抑制するには、ＩＧＢＴ部２１の幅ＷIGBTを、オン電圧が１．３Ｖよりも低くなる幅とする必要がある。
具体的には、ＩＧＢＴ部２１の単位セルの寸法、すなわちトレンチ２の繰り返しピッチにもよるが、トレンチ２の繰り返しピッチが１μｍ以上の場合、ＦＷＤ部２２の幅ＷFWDは少なくとも１μｍ以上必要であるので、ＩＧＢＴ部２１の幅ＷIGBTは２０μｍ以上であるのがよい。ただし、通常はＦＷＤ部２２がＩＧＢＴ部２１よりも大きい電流密度を担い、電流密度比はＦＷＤ部２２がＩＧＢＴ部２１の２倍以上である。そのため、ＩＧＢＴ部２１とＦＷＤ部２２との幅の比（＝ＷIGBT／ＷFWD）は、２以上とする。この場合、ＦＷＤ部２２の幅ＷFWDを１０μｍとし、ＩＧＢＴ部２１の幅ＷIGBTを２０μｍ以上とすれば、オン電圧の増大を抑制することができる。また、ＦＷＤ部２２の幅ＷFWDが例えば１００μｍの場合、ＩＧＢＴ部２１の幅ＷIGBTは１００μｍ以上であり、ＦＷＤ部２２の幅ＷFWDが例えば１０００μｍの場合、ＩＧＢＴ部２１の幅ＷIGBTは１０００μｍ以上とする必要がある。ＩＧＢＴ部２１およびＦＷＤ部２２のそれぞれの領域の幅が正孔の拡散長よりも長くなると、電流はＩＧＢＴ部２１およびＦＷＤ部２２のそれぞれに流れるようになるため、電流に偏りが生じる。したがって、特にＩＧＢＴ部２１の幅ＷIGBTは３００μｍ以下が好ましく、この場合ＦＷＤ部２２の幅ＷFWDは、電流密度比にもよるが１５０μｍ以下が好ましい。以上より、ＩＧＢＴ部２１の幅ＷIGBTは２０μｍ以上３００μｍ以下であり、ＦＷＤ部２２の幅ＷFWDは１０μｍ以上１５０μｍ以下であるのが好ましい。特に、ＩＧＢＴ部２１の幅ＷIGBTを２０μｍ以上１００μｍ以下とし、ＦＷＤ部２２の幅ＷFWDを１０μｍ以上５０μｍ以下とすることで、スナップバック現象の抑制とチップ内電流分散の効果とを両立することができる。
他に、実施の形態２の変形例１として、トレンチ２間のメサ幅ｗ２０を４μｍよりもさらに狭くしてもよい。トレンチ２とメサ部との境界からビルトイン空乏層がメサ部に広がっている。このメサ部のメサ幅ｗ２０をさらに狭くして、両側のトレンチ２から広がるビルトイン空乏層同士をつなげることで、メサ部をゼロバイアスで完全に空乏化させることができる。これにより、ＦＷＤ部２２において、ｐアノード領域５−２を形成せずにｎ-ドリフト領域１とアノード電極とのショットキー接触のみとしても、メサ部にトレンチ２から空乏層が広がってピンチオフさせることができるようになる。これよって、素子の耐圧に近い程度の逆バイアスにおける周知のバリア高さ低減現象を抑えることが可能となる。このため、例えば従来のＭＰＳ（Ｍｅｒｇｅｄ ＰｉＮ／Ｓｃｈｏｔｔｋｙ）ダイオードのようなｐアノード領域５−２が無い場合でも、逆バイアス増加に伴う漏れ電流の増加を抑えることができる。さらに、ｐアノード領域５−２からの正孔注入は完全に無くなり、前述のバリアメタルのバリア高さのみで正孔注入量が決まるため、正孔の注入効率を極めて小さくすることが可能となる。
実際には、ｎ-ドリフト領域１とアノード電極とのショットキー接触だけでなく、トレンチ２間のメサ幅ｗ２０に対してさらにトレンチ２短手方向の幅が狭いｐアノード領域５−２をメサ部に形成し、そのｐアノード領域５−２のトレンチ２長手方向の繰り返しピッチをトレンチ２間のメサ幅ｗ２０の１０倍かそれ以上にしてもよい。これにより、アノード比率αは１０％未満となり、ｐアノード領域５−２からの正孔注入はｎ-ドリフト領域１とアノード電極とのショットキー接触のみ（アノード比率α＝０％）程度まで十分低減することができる。これよって、逆回復ピーク電流Ｉｒｐを劇的に低減することができるとともに、逆バイアス時にはｐアノード領域５−２が空乏層のピンチオフ効果を増強する。このため、ｎ-ドリフト領域１とアノード電極とのショットキー接触だけの場合よりも、漏れ電流がショットキー界面の欠陥の影響を受けにくく、素子特性を安定化させることができる。
また、実施の形態２の変形例２として、ＦＷＤ部２２のトレンチ２を異なるトレンチ間隔で設けてもよい。図２６は、実施の形態２にかかる半導体装置の別の一例を示す平面図である。図２７は、図２６の切断線Ｈ−Ｈ’における断面構造を示す断面図である。図２６，２７に示すように、ＦＷＤ部２２のトレンチ２を、例えば、第１トレンチ間隔Ｌａと、第１トレンチ間隔Ｌａよりも広い第２トレンチ間隔Ｌｂとなるように配置してもよい。実施の形態２の変形例２において、ＦＷＤ部２２のアノード比率αを５０％とした場合の、トレンチ２の第１トレンチ間隔Ｌａに対する第２トレンチ間隔Ｌｂの比（＝Ｌｂ／Ｌａ、以下、トレンチ間隔比Ｌｂ／Ｌａとする）と、逆回復電流ＩAKとの関係を図２８に示す。図２８は、図２６の半導体装置のトレンチ間隔比Ｌｂ／Ｌａと逆回復電流ＩAKとの関係を示す特性図である。図２８には、トレンチ間隔比Ｌｂ／Ｌａ＝８としたときの逆回復電流波形と、比較として、トレンチ間隔比Ｌｂ／Ｌａ＝１としたときの逆回復電流波形とを示す。図２８に示すように、トレンチ２の第２トレンチ間隔Ｌｂを第１トレンチ間隔Ｌａよりも大きくすることで、第１トレンチ間隔Ｌａと第２トレンチ間隔Ｌｂとが等しい場合よりも逆回復ピーク電流Ｉｒｐが減少することがわかる。
また、トレンチ２の第２トレンチ間隔Ｌｂを第１トレンチ間隔Ｌａよりも大きくしたときの、トレンチ間隔比Ｌｂ／Ｌａと順方向電圧降下Ｖｆとの関係、およびトレンチ間隔比Ｌｂ／Ｌａと逆回復ピーク電流Ｉｒｐとの関係をそれぞれ図２９Ａ，２９Ｂに示す。図２９Ａは、図２６の半導体装置のトレンチ間隔比Ｌｂ／Ｌａと順方向電圧降下Ｖｆとの関係を示す特性図である。図２９Ｂは、図２６の半導体装置のトレンチ間隔比Ｌｂ／Ｌａと逆回復ピーク電流Ｉｒｐとの関係を示す特性図である。図２９Ａ，２９Ｂにおいて最も左側のデータ点が、トレンチ間隔比Ｌｂ／Ｌａ＝１の場合である。図２９Ａに示すように、トレンチ間隔比Ｌｂ／Ｌａが１より大きい場合、トレンチ間隔比Ｌｂ／Ｌａが大きくなるにしたがって、順方向電圧降下Ｖｆは徐々に増加するが、順方向電圧降下Ｖｆの増加分はトレンチ間隔比Ｌｂ／Ｌａ＝２０の場合でも約３％である。一方、図２９Ｂに示すように、トレンチ間隔比Ｌｂ／Ｌａが大きくなるにしたがって、逆回復ピーク電流Ｉｒｐは徐々に減少する。逆回復ピーク電流Ｉｒｐの減少分は、トレンチ間隔比Ｌｂ／Ｌａ＝２０で約１０％である。すなわち、トレンチ間隔比Ｌｂ／Ｌａが１より大きい場合、順方向電圧降下Ｖｆに比べて逆回復電流ＩAKの減少効果が大きい。
トレンチ間隔比Ｌｂ／Ｌａが１より大きい場合に、順方向電圧降下Ｖｆに比べて逆回復電流ＩAKの減少効果が大きい理由を、図３０Ａ，３０Ｂを用いて説明する。図３０Ａ，３０Ｂは、定常的な順電流（＝４００Ａ／ｃｍ2）を導通させたときのダイオード内部の電流密度を示す特性図である。図３０Ａ（ａ）には、トレンチ間隔比Ｌｂ／Ｌａ＝８のときの電流密度分布を示す。図３０Ａ（ｂ）には、図３０Ａ（ａ）の切断線Ｉ−Ｉ’，Ｊ−Ｊ’で切断した各断面における電流密度分布を示す。図３０Ｂ（ａ）には、トレンチ間隔比Ｌｂ／Ｌａ＝１のときの電流密度分布を示す。図３０Ｂ（ｂ）には、図３０Ｂ（ａ）の切断線Ｋ−Ｋ’，Ｌ−Ｌ’で切断した各断面における電流密度分布を示す。図３０Ａ（ａ），３０Ｂ（ａ）では、トレンチ８２を１つのみ図示し、このトレンチ８２の短手方向の両隣に隣り合うトレンチ８２を図示省略するが、半導体基板８１の、トレンチ８２よりも右側の領域は第１トレンチ間隔Ｌａで隣り合うトレンチ８２間に挟まれた領域であり、トレンチ８２よりも左側の領域は第２トレンチ間隔Ｌｂで隣り合うトレンチ８２間に挟まれた領域である。図３０Ａ（ｂ），３０Ｂ（ｂ）において、縦軸はホール電流密度であり、横軸は半導体基板８１のおもて面（深さ＝０μｍ）からの深さである。半導体基板８１の内部に図示した異なるハッチングはホール（正孔）電流密度の高低を示しており、図３０Ａ（ｂ），３０Ｂ（ｂ）にそれぞれ示すように半導体基板８１の内部のホール電流密度は半導体基板８１のおもて面から深くなるほど低い。また、半導体基板８１の内部のホール電流密度は、トレンチ８２の短手方向にトレンチ８２から離れるほど低い。
トレンチ間隔比Ｌｂ／Ｌａ＝８の場合、トレンチ間隔比Ｌｂ／Ｌａ＝８をなす自然数のうち最小の数値（すなわち１および８）の総和（以下、ピッチＬａ＋Ｌｂとする）は９（＝１＋８）であり、トレンチ間隔比Ｌｂ／Ｌａ＝１の場合、ピッチＬａ＋Ｌｂは２（＝１＋１）である。すなわち、トレンチ間隔比Ｌｂ／Ｌａ＝８のピッチＬａ＋Ｌｂはトレンチ間隔比Ｌｂ／Ｌａ＝１のピッチＬａ＋Ｌｂの４．５倍であり、その分、トレンチ間隔比Ｌｂ／Ｌａ＝８の電流密度は全体的にトレンチ間隔比Ｌｂ／Ｌａ＝１の電流密度よりも低くなっている。さらに、トレンチ間隔比Ｌｂ／Ｌａ＝８においては、半導体基板８１の、第１トレンチ間隔Ｌａで隣り合うトレンチ８２間に挟まれた狭い領域の電流密度が他の領域の電流密度よりも高い。特に、ピッチＬａ＋Ｌｂが大きいことが、順方向電圧降下Ｖｆの増分を２％程度に抑えている理由である。一方、逆回復電流ＩAKの場合、トレンチ８２によりアノード領域（不図示）を複数に区切る（分割する）ことで、半導体基板８１の、第１トレンチ間隔Ｌａで隣り合うトレンチ８２間に挟まれた狭い領域での動作が主となるため、注入効率が低下していく。そのため、逆回復動作時のホールの掃出しが容易となり、逆回復ピーク電流Ｉｒｐが低下する。
以上より、トレンチ間隔比Ｌｂ／Ｌａは１よりも大きく（１＜Ｌｂ／Ｌａ）、好ましくは２以上であるのがよい（２≦Ｌｂ／Ｌａ）。また、トレンチ間隔比Ｌｂ／Ｌａは、１０以上で特性がほぼ飽和するので１０以下であるのがよく（Ｌｂ／Ｌａ≦１０）、好ましくは順方向電圧を低くすることができる５以下であるのがよい（Ｌｂ／Ｌａ≦５）。逆回復電流ＩAKのみに着目すれば、トレンチ間隔比Ｌｂ／Ｌａは１０以上でもよいが、第１トレンチ間隔Ｌａで隣り合うトレンチ８２間に挟まれた狭い領域に電流集中しやすくなるため、電流集中を防ぐ観点からもトレンチ間隔比Ｌｂ／Ｌａは１０以下であるのが好ましい。
なお、この実施の形態２の変形例２の場合は、アノード比率αが１００％、すなわちＦＷＤ部２２の全面にｐアノード領域が形成されていても同様の効果を奏する。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、ＦＷＤ部においてｎ-ドリフト領域とエミッタ電極とのショットキー接合が形成されていることにより、逆回復ピーク電流をさらに低減することができる。また、実施の形態２によれば、ｐアノード領域を間引いて配置することで、ｐアノード領域とｎ-ドリフト領域との間のｐｎ接合、およびトレンチとｎ-ドリフト領域との境界から伸びる空乏層がピンチオフしやすくなるため、オフ時に漏れ電流が増加することを防止することができる。
（実施の形態３）
次に、実施の形態３にかかる半導体装置の構成について説明する。図１７は、実施の形態３にかかる半導体装置の構造を示す断面図である。実施の形態３にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、ＦＷＤ部２２におけるゲート電極５４とエミッタ電極９とが導通接続されている点である。すなわち、ＦＷＤ部２２のゲート電極５４はエミッタ電位となっている。この場合、ＩＧＢＴ部２１のゲート電極４は、図示省略する部分でＦＷＤ部２２のゲート電極５４と電気的に絶縁される。
以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。
（実施の形態４）
次に、実施の形態４にかかる半導体装置の構成について説明する。図２０Ａは、実施の形態４にかかる半導体装置の構造を示す平面図である。図２０Ｂは、実施の形態４にかかる半導体装置の別の一例の構造を示す平面図である。図２１は、図２０Ａ，２０Ｂの切断線Ｄ−Ｄ’における断面構造を示す断面図である。実施の形態４にかかる半導体装置は、実施の形態３におけるＦＷＤ部のみとし、両側のトレンチ２からメサ部にそれぞれ広がるビルトイン空乏層同士がつながった構成のダイオードである。実施の形態４にかかる半導体装置のそれ以外の構成は、実施の形態３と同様である。符号５９はアノード電極であり、符号６３はカソード電極である。
例えば、定格電圧が６００Ｖ〜６５００Ｖの場合、ｎ-ドリフト領域１となるｎ-型シリコン基板の比抵抗は、典型的には、定格電圧を０．０５倍した値について単位を換算した、３０Ωｃｍ〜３２５Ωｃｍである。そのため、片側のトレンチ２からメサ部に広がるビルトイン空乏層の幅は、ポアソンの式を用いて、およそ２．４μｍ〜７．８μｍである。したがって、定格電圧が６００Ｖ〜６５００Ｖに対して、トレンチ２間のメサ幅ｗ２０をそれぞれ４．８μｍ〜１５．６μｍよりも短くすれば、メサ部の両側のトレンチ２から広がるビルトイン空乏層はつながるようになる。より好ましくは、トレンチ２間のメサ幅ｗ２０をさらに短くして、定格電圧が６００Ｖ〜６５００Ｖに対して、それぞれ例えば上記の値の半分の２．４μｍ〜７．８μｍ以下とすれば、さらに確実に鏡像効果による漏れ電流の増加を抑えることができる。
定格電圧が６００Ｖ〜６５００Ｖに対して、トレンチ２間のメサ幅ｗ２０を４．８μｍ〜１５．６μｍとする場合は、定格電圧をＶ、トレンチのメサ幅をＷとして、下記（２）式に沿って定格電圧Ｖに対するメサ幅ｗ２０を算出すればよい。
Ｗ＝−１．１２５９０×１０-21・Ｖ6＋２．３６０８１×１０-17・Ｖ5−２．００９４７×１０-13・Ｖ4＋９．１５８９９×１０-10・Ｖ3−２．５５８０８×１０-6・Ｖ2＋６．１１４０３×１０-3・Ｖ＋２．０１００５×１０0 ・・・（２）
上記（２）式は、上述の方法により定格電圧Ｖに対して典型的な半導体基板の比抵抗を定義し、定格電圧Ｖが６００Ｖ〜６５００Ｖの間の７点（６００Ｖ，１２００Ｖ，１７００Ｖ，２５００Ｖ，３３００Ｖ，４５００Ｖ，６５００Ｖ）においてポアソンの式に従ってビルトイン空乏層幅を求めて、その値を６次の多項式でフィッティングさせたものである。トレンチ２間のメサ幅ｗ２０を狭める場合は、上記（２）式によって算出されたメサ幅Ｗの算出値よりも小さくすればよく、例えばトレンチ２間のメサ幅ｗ２０を上記（２）式によって算出されたメサ幅Ｗの算出値の半分とすればよい。
また、図２０Ｂに示すように、ｐアノード領域５−２は、トレンチ２を挟んだ隣の２つのｐアノード領域５−２の間の領域（ｎ-ドリフト領域１）に対向するように配置してもよい。ｐアノード領域５−２からは正孔が注入されるため、ｐアノード領域５−２下部の電流密度は増加する。図２０Ｂのようにｐアノード領域５−２を配置すれば、トレンチ２を挟んで隣り合うｐアノード領域５−２同士が離れるため、電流密度の高い領域が分散され、発熱、電流集中等を抑制することができる。
このように、実施の形態４によれば、トレンチ間のメサ幅を十分狭くすることで、ｐアノード領域が無い場合でも、漏れ電流の増加を抑えたダイオードとすることができる。
（実施の形態５）
次に、実施の形態５にかかる半導体装置の構成について説明する。図２２Ａは、実施の形態５にかかる半導体装置の構造を示す平面図である。図２２Ｂは、図２２Ａの切断線Ｅ−Ｅ’における断面構造を示す断面図である。図２２Ｃは、図２２Ａの切断線Ｆ−Ｆ’における断面構造を示す断面図である。実施の形態５にかかる半導体装置が実施の形態４にかかる半導体装置と異なる点は、次の２点である。１つ目の相違点は、アノード比率αが１０％以下となるように、ｐアノード領域５−２をトレンチ２長手方向に沿って選択的に形成した点である。２つ目の相違点は、トレンチ２の繰り返しピッチをビルトイン空乏層幅よりも十分短くし、例えばトレンチ２間のメサ幅ｗ２０を上記（２）式の値の半分以下、トレンチ２の短手方向の幅以上とする点である。
図２２Ｂ，２２Ｃには、ビルトイン空乏層９０の広がる様子を示す。ビルトイン空乏層９０とは、アノード電極５９およびカソード電極（不図示）ともに電圧を印加せず、熱平衡状態においてｐアノード領域５−２とｎ-ドリフト領域１との間のｐｎ接合からｎ-ドリフト領域１に広がる空乏層のことである。トレンチ２間のメサ幅ｗ２０を上記（２）式の値の半分以下とした場合、図２２Ｂに示すように、隣り合うトレンチ２からメサ部に広がるビルトイン空乏層９０は互いに接続される。これによって、ビルトイン空乏層９０の空乏層端９１はｐアノード領域５−２の深さと同等の深さとなり、ビルトイン空乏層９０の空乏層端９１の面形状が基板主面に平行な略平坦な状態となる。そのため、ビルトイン空乏層９０の空乏層端９１が平面接合に近い形状となり、耐圧が向上する。平面接合とは、ｎ-型半導体基板のおもて面の表面層にｐアノード領域５−２を一様に設けた場合の、ｐアノード領域５−２とｎ-ドリフト領域１との間のｐｎ接合である。
また、ビルトイン空乏層９０の空乏層端９１が平面接合に近い形状となることで、ショットキー接触におけるバリア高さが低下することも抑制することができるため、高い印加電圧でも漏れ電流がほとんど増加しない。さらに、ｐアノード領域５−２のトレンチ２長手方向の第２ピッチを、ビルトイン空乏層９０の幅よりも十分長くして、アノード比率αを１０％以下としても、耐圧および漏れ電流ともにｐアノード領域５−２のトレンチ２長手方向の第２ピッチに依存しなくなる。これにより、ｐアノード領域５−２からｎ-ドリフト領域１への正孔の注入をほとんど無視することができる。また、図２２Ｃに示すように、切断線上にｐアノード領域５−２が設けられていない領域においても、ビルトイン空乏層９０の空乏層端９１の面形状は十分平面接合の場合に近くなる。このような構造において、アノード比率αを１０％以下とすることにより、アノード電極５９の正孔の注入効率を極めて小さく（１０％以下に）できるので、耐圧の低下および漏れ電流の増加を生じさせることなく、逆回復電流の低下が可能である。
以上、説明したように、実施の形態５によれば、実施の形態３，４と同様の効果を得ることができる。
（実施の形態６）
次に、実施の形態６にかかる半導体装置の構成について説明する。図２３Ａは、実施の形態６にかかる半導体装置の構造を示す平面図である。図２３Ｂは、図２３Ａの切断線Ｇ−Ｇ’における断面構造を示す断面図である。図２３Ｃは、図２３Ａの切断線Ｇ−Ｇ’における断面構造の別の一例を示す断面図である。実施の形態６にかかる半導体装置が実施の形態５にかかる半導体装置と異なる点は、ｐアノード領域を形成せずに、図２３Ｂに示すようにｎ-ドリフト領域１とアノード電極５９とをショットキー接触のみとする点である。
実施の形態６においても、実施の形態５と同様に、トレンチ２の繰り返しピッチを十分小さくすることで、ｐアノード領域５−２がなくても、ビルトイン空乏層９０の空乏層端９１の面形状は十分に平面接合の場合に近くなる。そして、ｐアノード領域５−２を形成しないことで、耐圧の低下および漏れ電流の増加を生じさせず、かつｐアノード領域５−２からｎ-ドリフト領域１への正孔の注入効率をほとんど０（ゼロ）にすることも可能である。ショットキー障壁高さが高いアルミニウム−シリコン（Ａｌ−Ｓｉ）合金や白金シリサイド（ＰｔＳｉ）等を用いてアノード電極５９を形成する場合、ｐアノード領域５−２からｎ-ドリフト領域１への正孔の注入が生じるため、正孔の注入効率をゼロにすることはできないが、ｐアノード領域５−２を形成する場合に比べると、その半分以下の注入効率とすることができる。
また、図２３Ｃに示すように、実施の形態６の変形例として、実施の形態５のｐアノード領域５−２よりも十分浅くて不純物濃度の低い、浅いｐ層５−３を形成してもよい。ｎ-ドリフト領域１とアノード電極５９とのショットキー接触の場合、素子形成プロセスの途中で導入される表面欠陥（表面準位）に対して空乏層が広がり、熱励起によるキャリアの発生が起きやすい。そのため、漏れ電流が増加し、歩留りが低下する虞がある。そこで、図２３Ｃの実施の形態６の変形例のように浅いｐ層５−３を形成することで、空乏層が表面欠陥（表面準位）にあたることを防ぐことができるため、漏れ電流は低い値で安定し、歩留り低下を抑制することができる。
なお、実施の形態２における半導体装置のＦＷＤ部２２においても、実施の形態４〜６に記載のダイオードの構造を適用してもよい。また、実施の形態４〜５において、実施の形態６の変形例における浅いｐ層５−３を形成してもよい。これにより、実施の形態６と同様の効果を奏することができる。
以上、説明したように、実施の形態６によれば、実施の形態３〜５と同様の効果を得ることができる。
（実施の形態７）
次に、実施の形態７にかかる半導体装置の構成について説明する。図３１は、実施の形態７にかかる半導体装置の構造を示す断面図である。図３１に示す実施の形態７にかかる半導体装置の平面構造は図１と同様であり、図３１は図１の切断線Ａ−Ａ’における断面構造である。図３２は、実施の形態７にかかる半導体装置の別の一例の構造を示す断面図である。図３２に示す実施の形態７にかかる半導体装置の別の一例の平面構造は図１３と同様であり、図３２は図１３の切断線Ｃ−Ｃ’における断面構造である。図３３は、比較例の半導体装置の構造を示す断面図である。実施の形態７にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ｐベース領域５−１およびｐアノード領域５−２とをそれぞれコンタクト電極１８を介してエミッタ電極９に電気的に接続している点である。コンタクト電極１８は、基板おもて面側からチタン（Ｔｉ）層１４、窒化チタン（ＴｉＮ）層１５およびタングステン（Ｗ）層１６を順に積層してなる。
具体的には、図３１に示すように、ｐアノード領域５−２の内部には、ｐ+コンタクト領域１７が選択的に設けられている。ｐ+コンタクト領域１７は、チタン層１４とのオーミックコンタクト（オーミック性の電気的接触）を実現する。ｐ+コンタクト領域１７は、ＩＧＢＴ部２１のｐ+コンタクト領域７と深さおよび不純物濃度が異なっており、設計条件に基づく所定のＦＷＤ特性が得られるように調整（最適化）されている。例えば、ｐ+コンタクト領域１７の深さはｐ+コンタクト領域７の深さよりも浅く、ｐ+コンタクト領域１７の不純物濃度はｐ+コンタクト領域７の不純物濃度よりも低いことが好ましい。その理由は、ＩＧＢＴ部２１のｐ+コンタクト領域７と同程度に深く、かつ高不純物濃度なｐ+コンタクト領域１７をｐアノード領域５−２に形成した場合、ＦＷＤのオン時にｐアノード領域５−２からｎ-ドリフト領域１への正孔注入が増えすぎてハードリカバリーになるからである。
コンタクト電極１８は、例えば第１，２コンタクトホール８−１，８−２の内部にそれぞれ埋め込まれている。コンタクト電極１８は、トレンチ２の繰り返しピッチＬ３０が例えば４μｍ以下と狭いことによって第１コンタクトホール８−１のトレンチ２短手方向の開口幅ｗ３１および第２コンタクトホール８−２のトレンチ２短手方向の開口幅ｗ２１も狭くなっている場合であっても良好なオーミックコンタクトを実現する。例えば、図３３に示す比較例のようにコンタクト電極１８を備えていない場合、トレンチ２の繰り返しピッチＬ３０を狭くすることで、第１コンタクトホール８−１のトレンチ２短手方向の開口幅ｗ３１および第２コンタクトホール８−２のトレンチ２短手方向の開口幅ｗ２１も狭くなる。このため、アルミニウムシリコン膜からなるエミッタ電極９のみでは第１，２コンタクトホール８−１，８−２の内部を完全に埋め込むことができない。これによって、エミッタ電極９とシリコン部（ＩＧＢＴ部２１の少なくともｐ+コンタクト領域７、ＦＷＤ部２２のｐアノード領域５−２）との間に隙間１９が生じて、コンタクト抵抗が増大するため、エミッタ電極９とシリコン部との良好なオーミックコンタクトを得ることが難しい。
一方、本発明においては、チタン層１４、窒化チタン層１５およびタングステン層１６からなるコンタクト電極１８によって、第１，２コンタクトホール８−１，８−２の内部を完全に埋め込むことができる。このため、エミッタ電極９とシリコン部との間に隙間１９が生じることを防止することができる。具体的には、チタン層１４は、第１，２コンタクトホール８−１，８−２それぞれの内部において側壁および基板おもて面に沿って設けられている。チタン層１４は、ＩＧＢＴ部２１においてｎ+エミッタ領域６およびｐ+コンタクト領域７に接し、ＦＷＤ部２２においてｐアノード領域５−２およびｐ+コンタクト領域１７に接する。第１，２コンタクトホール８−１，８−２の内部において、チタン層１４の内側にはチタン層１４に沿って窒化チタン層１５が設けられ、窒化チタン層１５の内側にタングステン層１６が設けられている。エミッタ電極９は、チタン層１４、窒化チタン層１５およびタングステン層１６に接する。
また、例えば、ＦＷＤ部２２におけるゲート電極４がゲート電位である場合、トレンチ２の繰り返しピッチＬ３０を例えば４μｍ以下と狭くしてＩＧＢＴ部での低オン電圧化を図ったときに、ゲート電圧印加時の順方向電圧が大幅に上昇することが発明者らによって確認されている。例えば、一般的に用いられるゲート電圧１５Ｖの印加時では、順方向電圧の上昇率は、ゲート電圧を印加しない場合（＝０Ｖ）に比べて、トレンチ２の繰り返しピッチＬ３０＝５μｍでは３％程度であるのに対して、トレンチ２の繰り返しピッチＬ３０＝４μｍでは１０％程度となり、トレンチ２の繰り返しピッチＬ３０＝２．３μｍで２１％程度となる。また、順方向電圧の上昇率は、ゲート電圧の大きさに比例して増加する。その理由は、次の通りである。ゲート電圧印加時、トレンチ２の周辺には電子が集中するため、ＦＷＤ部２２におけるトレンチ２の周辺に集中した電子によってｐアノード領域５−２からｎ-ドリフト領域１への正孔注入が抑制される。トレンチ２の繰り返しピッチＬ３０を狭くするほど、ｐアノード領域５−２のトレンチ２短手方向の幅（図１の符号ｗ２０で示す部分）が狭くなるため、トレンチ２の周辺の電子によってｐアノード領域５−２からｎ-ドリフト領域１への正孔注入が抑制される割合が大きくなり、伝導度変調が進まなくなるからである。
このため、実施の形態７に実施の形態３を適用し、ＦＷＤ部２２におけるゲート電極４とエミッタ電極９とを導通接続してもよい。ＦＷＤ部２２におけるゲート電極４とエミッタ電極９とを導通接続することで、ゲート電圧を印加したときにＦＷＤ部２２におけるトレンチ２の周辺に電子が集中しない。このため、トレンチ２の繰り返しピッチＬ３０を微細化したとしても、ｐアノード領域５−２からｎ-ドリフト領域１への正孔注入が電子によって抑制されないため、低順方向電圧化が可能となる。また、図３２に示すように、実施の形態２に実施の形態７を適用してもよい。具体的には、ＦＷＤ部２２において隣り合うトレンチ２の間のメサ部のほぼ全面を第２コンタクトホール５８−２に露出させた場合においても、ｐアノード領域５−２の内部にｐ+コンタクト領域１７を設け、かつコンタクト電極１８を介してエミッタ電極９とｐ+コンタクト領域１７とを接続してもよい。このように第２コンタクトホール５８−２の平面形状によらず、コンタクト電極１８によってシリコン部との良好なオーミックコンタクトを実現することができる。
以上、説明したように、実施の形態７によれば、実施の形態１，２と同様の効果を得ることができる。実施の形態７によれば、トレンチの繰り返しピッチを例えば４μｍ以下と狭くして低オン電圧化を図った場合においても、ゲート電圧印加時に順方向電圧が上昇することを抑制するとともに、ＦＷＤ部のアノード側において良好なオーミックコンタクトを実現することができる。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態において各部の寸法や表面濃度等は要求される仕様等に応じて種々設定される。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、電力変換装置などに使用されるパワー半導体装置に有用である。
１ ｎ-ドリフト領域
２ トレンチ
３ ゲート絶縁膜
４，５４ ゲート電極
５−１ ｐベース領域
５−２ ｐアノード領域
６ ｎ+エミッタ領域
６−１ ｎ+エミッタ領域の構成部（第１ｎ+領域）
６−２ ｎ+エミッタ領域の構成部（第２ｎ+領域）
７ ｐ+コンタクト領域
８ 層間絶縁膜
８−１ ＩＧＢＴ部のコンタクトホール（第１コンタクトホール）
８−２ ＦＷＤ部のコンタクトホール（第２コンタクトホール）
９ エミッタ電極
１０ ｎバッファ層
１１ ｐ+コレクタ領域
１２ ｎ+カソード領域
１３ コレクタ電極
２１ ＩＧＢＴ部
２２ ＦＷＤ部
Ｌｃ ユニット長
Ｌｐ ｐアノード領域のトレンチ長手方向の幅（熱拡散による増分を含まない）
Ｌｎ ｎ-ドリフト領域のｐアノード領域に挟まれた部分のトレンチ長手方向の幅（熱拡散による増分を含まない）
ｗ１０ ｐアノード領域のトレンチ長手方向の幅
ｗ２０ ｐアノード領域のトレンチ短手方向の幅（メサ幅）
ｗ１１ 第２コンタクトホールのトレンチ長手方向の開口幅
ｗ２１ 第２コンタクトホールのトレンチ短手方向の開口幅
ｘ１１ ｐベース領域のトレンチ長手方向の幅
ｘ１２ ｎ-ドリフト領域のｐベース領域に挟まれた部分のトレンチ長手方向の幅
α アノード比率

Claims (4)

  1. 第１導電型のドリフト領域となる半導体基板に、絶縁ゲート型バイポーラトランジスタが設けられた第１素子領域と、ダイオードが設けられた第２素子領域と、を備えた半導体装置であって、
    前記半導体基板のおもて面に、前記第１素子領域から前記第２素子領域にわたって、前記第１素子領域と前記第２素子領域とが並ぶ方向と直交する長手方向に延びるストライプ状に設けられた複数のトレンチと、
    前記トレンチの側壁および底面に沿って設けられたゲート絶縁膜と、
    前記トレンチの内部の、前記ゲート絶縁膜の内側に設けられたゲート電極と、
    前記第１素子領域の隣り合う前記トレンチの間のメサ部に選択的に設けられた第２導電型のベース領域と、
    前記第２素子領域の隣り合う前記トレンチの間のメサ部に選択的に設けられた第２導電型のアノード領域と、
    前記ベース領域の内部に選択的に設けられた第１導電型のエミッタ領域と、
    前記ベース領域、前記エミッタ領域および前記アノード領域に接する第１電極と、
    前記第１素子領域において前記半導体基板の裏面に設けられた第２導電型のコレクタ領域と、
    前記第２素子領域において前記半導体基板の裏面に設けられた第１導電型のカソード領域と、
    前記コレクタ領域および前記カソード領域に接する第２電極と、
    を備え、
    前記第２素子領域の隣り合う前記トレンチの間のメサ部には、前記トレンチの長手方向に沿って前記アノード領域と前記ドリフト領域とが交互に繰り返し配置されており、
    前記アノード領域、および、当該アノード領域と当該アノード領域の前記トレンチの長手方向に隣り合う前記アノード領域とに挟まれた部分における前記ドリフト領域からなる単位領域のうち、当該アノード領域が占める割合は５０％以上１００％未満であることを特徴とする半導体装置。
  2. 前記隣り合う前記アノード領域からそれぞれ前記メサ部に広がるビルトイン空乏層同士が互いにつながっていることを特徴とする請求項１に記載の半導体装置。
  3. 第１導電型のドリフト領域となる半導体基板に、絶縁ゲート型バイポーラトランジスタが設けられた第１素子領域と、ダイオードが設けられた第２素子領域と、を備えた半導体装置であって、
    前記半導体基板のおもて面に、前記第１素子領域から前記第２素子領域にわたって、前記第１素子領域と前記第２素子領域とが並ぶ方向と直交する長手方向に延びるストライプ状に設けられた複数のトレンチと、
    前記トレンチの側壁および底面に沿って設けられたゲート絶縁膜と、
    前記トレンチの内部の、前記ゲート絶縁膜の内側に設けられたゲート電極と、
    前記第１素子領域の隣り合う前記トレンチの間のメサ部に選択的に設けられた第２導電型のベース領域と、
    前記第２素子領域の隣り合う前記トレンチの間のメサ部に選択的に設けられた第２導電型のアノード領域と、
    前記ベース領域の内部に選択的に設けられた第１導電型のエミッタ領域と、
    前記ベース領域、前記エミッタ領域および前記アノード領域に接する第１電極と、
    前記第１素子領域において前記半導体基板の裏面に設けられた第２導電型のコレクタ領域と、
    前記第２素子領域において前記半導体基板の裏面に設けられた第１導電型のカソード領域と、
    前記コレクタ領域および前記カソード領域に接する第２電極と、
    を備え、
    前記第２素子領域の隣り合う前記トレンチの間のメサ部には、前記トレンチの長手方向に沿って前記アノード領域と前記ドリフト領域とが交互に繰り返し配置されており、
    前記第１電極は、さらに前記第２素子領域における前記ドリフト領域に接しており、
    前記アノード領域、および、当該アノード領域と当該アノード領域の前記トレンチの長手方向に隣り合う前記アノード領域とに挟まれた部分における前記ドリフト領域からなる単位領域のうち、当該アノード領域が占める割合は５０％未満であることを特徴とする半導体装置。
  4. 前記隣り合う前記トレンチからそれぞれ当該トレンチ間のメサ部に広がるビルトイン空乏層同士が互いにつながっていることを特徴とする請求項３に記載の半導体装置。
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