JP6673501B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
従来、キャリア蓄積層を有する絶縁ゲート型バイポーラトランジスタ(IGBT)が知られている(例えば、特許文献1参照)。
[先行技術文献]
[特許文献]
[特許文献1] 特開2007−311627号公報
解決しようとする課題
キャリア蓄積層は、蓄積層とも呼ばれる。蓄積層が一層のみ存在する場合、蓄積層が複数層存在する場合に比べて、IGBTのオン時のコレクタ・エミッタ間電圧であるオン電圧(Von)が高くなる問題がある。これに対して、蓄積層が複数層存在する場合、蓄積層が一層のみ存在する場合に比べて、蓄積層にキャリアを溜め過ぎるのでターン・オフ損失(Eoff)が増加する問題がある。
一般的開示
本発明の第1の態様においては、半導体装置を提供する。半導体装置は、半導体基板を有してよい。半導体基板は、2つのトレンチ部と、メサ部と、ドリフト層とを備えてよい。2つのトレンチ部は、予め定められた方向に延伸してよい。メサ部は、2つのトレンチ部の間に設けられてよい。ドリフト層は、メサ部の下方に設けられてよい。ドリフト層は、第1導電型であってよい。メサ部は、エミッタ領域と、コンタクト領域と、複数の蓄積層とを有してよい。エミッタ領域は、ドリフト層よりもドーピング濃度が高くてよい。また、エミッタ領域は、少なくとも一部が半導体基板の上面に位置してよい。さらに、エミッタ領域は、第1導電型であってよい。コンタクト領域は、少なくとも一部が半導体基板の上面に位置してよい。また、コンタクト領域は、第2導電型であってよい。複数の蓄積層は、エミッタ領域およびコンタクト領域よりも下方において半導体基板の深さ方向に並んで設けられてよい。深さ方向は、半導体基板の上面から下面へ向かう方向であってよい。複数の蓄積層は、ドリフト層の第1導電型のドーピング濃度よりも高い第1導電型のドーピング濃度を有してよい。複数の蓄積層のうち少なくとも一つの蓄積層は、エミッタ領域の少なくとも一部の下には設けられるが、コンタクト領域の一部の領域の下方においては設けられなくてよい。
エミッタ領域とコンタクト領域とは、予め定められた方向において交互に設けられてよい。
少なくとも一つの蓄積層は、複数のコンタクト領域における各々の一部の領域の下方においては設けられなくてよい。
少なくとも一つの蓄積層は、島状蓄積層であってよい。島状蓄積層は、複数の蓄積領域を含んでよい。複数の蓄積領域は、ドリフト層の第1導電型のドーピング濃度よりも高い第1導電型のドーピング濃度を有してよい。複数の蓄積領域は、深さ方向に直交する平面において各々離散的に設けられてよい。複数の蓄積領域の各々は、エミッタ領域の少なくとも一部の下には設けられるが、コンタクト領域の一部の領域の下方においては設けられずに離間してよい。深さ方向において最も上面に近い蓄積層以外の全ての蓄積層は、島状蓄積層であってよい。
メサ部は、ベース領域をさらに有してよい。ベース領域は、コンタクト領域よりも低い第2導電型のドーピング濃度を有してよい。エミッタ領域は、底部領域を有してよい。底部領域は、半導体基板の内部において、コンタクト領域に直接接せず、かつ、ベース領域と直接接してよい。予め定められた方向における複数の蓄積領域の各々の長さは、予め定められた方向における底部領域の長さよりも長くてよい。これに代えて、予め定められた方向における複数の蓄積領域の各々の長さは、予め定められた方向における底部領域の長さよりも短くてもよい。
予め定められた方向における複数の蓄積領域の各々の長さをLCHSとし、エミッタ領域の予め定められた方向における底部領域の長さをLとした場合に、LCHSおよびLは、0.5≦LCHS/L≦2を満たしてよい。
本発明の第2の態様においては、半導体装置を提供する。半導体装置は半導体基板を有してよい。半導体基板はトランジスタ領域を含んでよい。半導体基板は、前記トランジスタ領域において、複数のトレンチ部と、メサ部と、ドリフト層とを備えてよい。複数のトレンチ部は、予め定められた方向に延伸してよい。メサ部は、複数のトレンチ部における隣接する2つのトレンチ部の間に各々設けられてよい。ドリフト層は、メサ部の下方に設けられてよい。ドリフト層は第1導電型であってよい。複数のトレンチ部は、ゲートトレンチ部とダミートレンチ部とを含んでよい。ゲートトレンチ部は、ゲート導電部を有してよい。ゲート導電部には、ゲート電位が供給されてよい。ダミートレンチ部は、ダミートレンチ導電部を有してよい。ダミートレンチ導電部には、エミッタ電位が供給されてよい。メサ部は、エミッタ領域と、コンタクト領域と、蓄積層とを有してよい。エミッタ領域は、ドリフト層よりもドーピング濃度が高くてよい。エミッタ領域は、少なくとも一部が半導体基板の上面に位置してよい。エミッタ領域は、第1導電型であってよい。コンタクト領域は、少なくとも一部が半導体基板の上面に位置してよい。コンタクト領域は、第2導電型であってよい。蓄積層は、エミッタ領域およびコンタクト領域よりも下方に設けられてよい。蓄積層は、ドリフト層の第1導電型のドーピング濃度よりも高い第1導電型のドーピング濃度を有してよい。ゲートトレンチ部に隣接するメサ部において深さ方向に設けられる蓄積層の数は、2つのダミートレンチ部間のメサ部において深さ方向設けられる蓄積層の数よりも多くてよい。深さ方向は、半導体基板の上面から下面への方向であってよい。
2つのダミートレンチ部の間のメサ部には、蓄積層が設けられなくてよい。これに代えて、2つのダミートレンチ部の間のメサ部には、1つの蓄積層が設けられてもよい。
メサ部は、高濃度コンタクト領域をさらに有してよい。高濃度コンタクト領域は、上部と下部とを含んでよい。高濃度コンタクト領域の上部は、半導体基板の上面に位置してよい。高濃度コンタクト領域の下部は、コンタクト領域に接してよい。高濃度コンタクト領域は、コンタクト領域よりも高い第2導電型のドーピング濃度を有してよい。
半導体装置は、トランジスタ部と、ダイオード部と、境界部とを備えてよい。境界部は、トランジスタ部においてダイオード部に隣接する一部の領域に設けられてよい。ダイオード部は、深さ方向に1つ以上の蓄積層を備えてよい。深さ方向は、上面から下面に向かう方向であってよい。
ダイオード部はコンタクト領域を備えてよい。ダイオード部における複数の蓄積層のうち少なくとも一つの蓄積層は、コンタクト領域の少なくとも一部の下に設けられてよい。
予め定められた方向におけるダイオード部の複数の蓄積層の各々の長さは、予め定められた方向におけるダイオード部のコンタクト領域の長さよりも長くてよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
第1実施形態における半導体装置100の上面を部分的に示す図である。 図1のA‐A断面における一例を示す斜視図である。 図1のB‐B断面における一例を示す断面図である。 図1のC‐C断面における一例を示す断面図である。 (A)、(B)および(C)はそれぞれ、Y軸方向の単位構造長さにおける、比較例1、比較例2および第1実施形態の斜視図である。 低電流ターン・オン時のVgeおよびVceのシミュレーションを示す図である。 第1蓄積層62、第2蓄積層64および第3蓄積層66を備える半導体装置100におけるターン・オン時の電子電流および変位電流を示す図である。 ターン・オン時におけるコレクタ電流Icの波形例を示す図である。 (A)および(B)は、図2のYZ面を示す図である。 (A)は、LCHS/Lに対するVonを示すシミュレーション結果である。(B)は、LCHS/Lに対するdV/dtを示すシミュレーション結果である。(C)は、LCHS/Lに対するEoffを示すシミュレーション結果である。 Vceに対するEoffを示すシミュレーション結果である。 半導体装置100の製造方法の一例を示すフローチャートである。 第1変形例における図2のYZ面を示す図である。 第2変形例における図2のYZ面を示す図である。 第3変形例における図2のYZ面を示す図である。 第2実施形態における図1のA‐A断面に対応する斜視図である。 第3実施形態における半導体装置100の上面を部分的に示す図である。 第3実施形態のD‐D断面における一例を示す斜視図である。 第4実施形態における半導体装置100の上面を部分的に示す図である。 図15AのE‐E断面における一例を示す断面図である。 図15Bのa‐a断面およびb‐b断面におけるドーピング濃度分布の一例を示す図である。 図15Bのa‐a断面およびb‐b断面におけるドーピング濃度分布の他の例を示す図である。 第4実施形態の第1変形例における半導体装置100の上面を部分的に示す図である。 図18のF‐F断面における斜視図を示す図である。 第4実施形態の第2変形例における半導体装置100の上面を部分的に示す図である。 図20のG‐G断面における斜視図を示す図である。 図20におけるダイオード部80のメサ部19-4の一部を示す図である。 第5実施形態における図1のA‐A断面に対応する斜視図である。 第5実施形態における図1のB‐B断面に対応する断面図である。 第5実施形態における図1のC‐C断面に対応する断面図である。 図23のYZ面を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図1は、第1実施形態における半導体装置100の上面を部分的に示す図である。半導体装置100は、逆導通IGBT(Reverse Conducting IGBT)であってよい。本例の半導体装置100は、IGBT等のトランジスタを含むトランジスタ部70と、トランジスタ部70とは逆方向に電流が流れるダイオード部であってFWD(Free Wheeling Diode)等のダイオードを含むダイオード部とを有する半導体基板を備える。なお、図1においては半導体基板の端部周辺の上面を示しており、他の領域を省略している。また、図1においては、トランジスタ部70を含む活性領域の一部のみを示す。また、半導体装置100は、逆導通のダイオードを含まないIGBT等のトランジスタであってもよい。
図1においては活性領域を示すが、半導体装置100は、活性領域を囲むエッジ終端領域を有してよい。本例において活性領域は、トランジスタ部70およびダイオード部を有する領域を指す。エッジ終端領域は、半導体基板の上面近傍の電界集中を緩和する機能を有する。エッジ終端領域は、例えば、ガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造の一以上を有する。
本例の半導体基板は、トランジスタ部70において、複数のトレンチ部とメサ部19とを備える。トランジスタ部70は、活性領域において半導体基板の上面に対して垂直にコレクタ層を投影した仮想的な領域であって、エミッタ領域12およびコンタクト領域15を含む所定の単位構成が規則的に配置された領域であってよい。メサ部19は、隣接する2つのトレンチ部の間に設けられる半導体基板の一部の領域である。メサ部19は、トレンチ部の底部よりも上面に近い領域に位置する半導体基板の一部である。なお、本明細書では、ゲートトレンチ部40に隣接するメサ部19をメサ部19‐1とし、2つのダミートレンチ部30間のメサ部19をメサ部19‐2とする。本例において、メサ部19‐1およびメサ部19‐2のX軸方向の長さは同じである。
なお、本明細書においては、ダミートレンチ部30およびゲートトレンチ部40を総称してトレンチ部と称する場合がある。トレンチ部は、予め定められた方向に延伸してよい。本例において、トレンチ部が延伸する予め定められた方向は、Y軸と平行な方向である。当該方向を、便宜的にトレンチ部の延伸方向と称する場合がある。
また、トレンチ部は、延伸方向と直交する方向において、予め定められた間隔で配列されてよい。本例において、トレンチ部が配列される方向は、X軸と平行な方向である。本明細書においては、当該方向をトレンチ部の配列方向と称する場合がある。
本例において、X軸およびY軸は、半導体基板の上面と平行な面内において互いに直交する軸である。また、X軸およびY軸と直交する軸をZ軸とする。なお、本明細書においては、半導体基板の上面から下面へ向かう方向を深さ方向と称する。深さ方向は、Z軸と平行な方向である。
なお、本明細書において、「上」、「下」、「上方」および「下方」の用語は、重力方向における上下方向に限定されない。これらの用語は、予め定められた軸に対する相対的な方向を指すに過ぎない。
本例においては、ゲートトレンチ部40およびダミートレンチ部30が、配列方向に沿って交互に設けられる。ゲートトレンチ部40およびダミートレンチ部30は、それぞれ延伸方向に沿って延伸する長手部を有する。本例のゲートトレンチ部40は、2つの長手部と、この2つの長手部を接続する短手部とを有する。短手部の少なくとも一部は曲線状に設けられることが好ましい。ゲートトレンチ部40の2つの長手部の端部を接続することで、長手部の端部における電界集中を緩和できる。ゲートランナー48は、ゲートトレンチ部40の短手部において、ゲート導電部と接続してよい。
トランジスタ部70において、ダミートレンチ部30は、ゲートトレンチ部40の長手部の間に設けられてよい。本例において、1つのダミートレンチ部30は、半導体基板の上面と平行な平面において、長手部と短手部とにより一続きに設けられたゲートトレンチ部40における2つの長手部の間に設けられる。
半導体基板のメサ部19は、上面から各々予め定められた深さまで設けられたエミッタ領域12、ベース領域14、コンタクト領域15、複数の蓄積層60およびウェル領域11を有してよい。複数の蓄積層60は、1以上の蓄積層を有してよい。2つ以上の蓄積層は、深さ方向に並んで設けられてよい。本例において複数の蓄積層60は、第1蓄積層62、第2蓄積層64および第3蓄積層66を有する。複数の蓄積層60はエミッタ領域12およびコンタクト領域15よりも下方に設けられる。それゆえ、図1においては第1蓄積層62を破線で示し、第2蓄積層64および第3蓄積層66を破線に斜線を付して示す。
本例においては、ゲートトレンチ部40の長手部とダミートレンチ部30の長手部と間に位置するメサ部19‐1に複数の蓄積層60が設けられる。ただし、メサ部19‐2には第1蓄積層62のみが設けられる。複数の蓄積層60のうちいくつかは、トレンチ部の延伸方向において連続的に設けられてよい。本例においては、第1蓄積層62が、ウェル領域11に最も近いコンタクト領域15から、トレンチ部の延伸方向において連続的に設けられる。
これに対して、複数の蓄積層60のうち少なくとも一つの蓄積層は、エミッタ領域12の少なくとも一部の下には設けられているが、コンタクト領域15の一部の領域の下方においては設けられなくてよい。当該少なくとも一つの蓄積層は、トレンチ部の延伸方向に設けられた各コンタクト領域15の一部の領域の下方においては設けられなくてよい。本例においては、第2蓄積層64および第3蓄積層66が、トレンチ部の延伸方向においてコンタクト領域15の直下で途切れるように断続的に設けられる。なお、本例の第2蓄積層64および第3蓄積層66は、半導体基板の上面と平行なXY平面において同じ範囲に設けられる。
本例において、複数の蓄積層60のうち、第1蓄積層62は深さ方向において最も半導体基板の上面に近い位置に設けられる。つまり、第1蓄積層62は深さ方向において最も浅い位置に設けられる。これに対して、第3蓄積層66は深さ方向において最も深い位置に設けられる。第2蓄積層64は、深さ方向において、第1蓄積層62と第3蓄積層66との間に設けられる。
このように、本例においては、第1蓄積層62が、第2蓄積層64および第3蓄積層66よりも広い範囲に設けられる。つまり、本例において、半導体基板を上面から見た場合に、本例の第1蓄積層62は、第2蓄積層64および第3蓄積層66を覆う。
本例の半導体装置100は、半導体基板の上面の上方に設けられたゲート金属層50およびエミッタ電極52をさらに備える。ゲート金属層50およびエミッタ電極52は互いに分離して設けられる。エミッタ電極52およびゲート金属層50と、半導体基板の上面との間には層間絶縁膜が設けられるが、図1では省略している。本例の層間絶縁膜は、コンタクトホール49、54および56を有する。本例のコンタクトホール49、54および56は、当該層間絶縁膜を貫通して設けられる。図1において、コンタクトホール49、54および56にはドットを付して示す。
エミッタ電極52は、コンタクトホール54を介して、半導体基板の上面におけるエミッタ領域12およびコンタクト領域15に接触してよい。また、エミッタ電極52は、コンタクト領域15を介してベース領域14と電気的に接続してよい。また、エミッタ電極52は、コンタクトホール56を通じて、ダミートレンチ部30内のダミートレンチ導電部と接続してよい。エミッタ電極52とダミートレンチ導電部との間には、不純物がドープされたポリシリコン等の、導電性を有する材料で形成された接続部21が設けられてよい。接続部21は、それぞれ絶縁膜を介して半導体基板の上面に設けられてよい。
ゲート金属層50は、コンタクトホール49を介して、ゲートランナー48と接触してよい。ゲートランナー48は、不純物がドープされたポリシリコン等で形成されてよい。ゲートランナー48は、半導体基板の上面において、ゲートトレンチ部40内のゲート導電部に接続してよい。本例のゲートランナー48は、ダミートレンチ部30のダミートレンチ導電部には接続しない。本例のゲートランナー48は、コンタクトホール49の下方から、ゲートトレンチ部40の短手部まで設けられる。ゲートトレンチ部40の短手部において、本例のゲート導電部は半導体基板の上面に露出しており、ゲートランナー48と接触する。
エミッタ電極52およびゲート金属層50は、金属を含む材料で形成される。例えば、各電極の少なくとも一部の領域はアルミニウムまたはアルミニウム‐シリコン合金等で形成される。各電極は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよい。バリアメタルを設けることにより、アルミニウム原子が半導体基板へ拡散することを低減することができる。
また、各電極と半導体基板との間のコンタクトホール49、54および56内には、プラグが設けられてよい。プラグは、半導体基板に接するバリアメタルと、当該バリアメタル上に接するように埋め込み形成されたタングステンとを有してよい。プラグにおいて、タングステンとバリアメタルとは互いに接してよい。
エミッタ電極52は、ウェル領域11、エミッタ領域12、ベース領域14、コンタクト領域15およびトレンチ部の上方に設けられる。本例のウェル領域11は、トレンチ部の短手部の近傍からゲートランナー48の外側に位置するゲート金属層50の外側端部までの予め定められた範囲で設けられる。半導体基板においてウェル領域11が設けられる深さは、トレンチ部の深さよりも深くてよい。トレンチ部の一部の領域であって、ゲート金属層50に近接する当該一部の領域は、ウェル領域11に設けられてよい。ダミートレンチ部30およびゲートトレンチ部40の延伸方向の端部の底は、ウェル領域11に覆われていてよい。
本例のメサ部19は、ベース領域14を有する。ベース領域14は、コンタクト領域15よりもドーピング濃度の低い第2導電型であってよい。本例のベース領域14はP−型である。なお、本例においては、第1導電型をN型として、第2導電型をP型とする。ただし、他の例においては、第1導電型をP型として、第2導電型をN型としてもよい。
メサ部19は、ベース領域14の上面に、ベース領域14よりもドーピング濃度の高い第2導電型のコンタクト領域15を有する。コンタクト領域15は、少なくとも一部が半導体基板の上面に位置するように、半導体基板内に選択的に設けられる。本例のコンタクト領域15はP+型である。なお、図1において、コンタクト領域15の下に位置するベース領域14は図示されていない。
また、メサ部19は、ベース領域14の上面において、コンタクト領域15に隣接して設けられる第1導電型のエミッタ領域12を有する。エミッタ領域12も、少なくとも一部が半導体基板の上面に位置するように、半導体基板内に選択的に設けられる。本例のエミッタ領域12は、半導体基板のドリフト層の第1導電型のドーピング濃度よりも高い第1導電型のドーピング濃度を有する。本例のエミッタ領域12はN+型である。
複数の蓄積層60は、半導体基板のドリフト層の第1導電型のドーピング濃度よりも高い第1導電型のドーピング濃度を有する。本例において、複数の蓄積層60の各々はN+型である。複数の蓄積層60の各々は、予め定められた深さ位置にドーピング濃度のピーク位置を有し、当該ピーク位置を中心として上下方向にドーピング濃度が徐々に減少してよい。それゆえ、蓄積層の各々は、メサ部19の深さ方向において異なる層として特定することができる。
コンタクト領域15およびエミッタ領域12の各々は、X軸方向において互いに隣接するゲートトレンチ部40から、ダミートレンチ部30まで設けられる。本例のエミッタ領域12およびコンタクト領域15は、トレンチ部の延伸方向に沿って交互に設けられる。
コンタクトホール54は、コンタクト領域15およびエミッタ領域12の各領域の上方に設けられる。コンタクトホール54は、図1に示すベース領域14およびウェル領域11に対応する領域には設けられない。なお、ウェル領域11は、ベース領域14よりもドーピング濃度の高い第2導電型の領域である。本例のウェル領域11はP+型の領域である。
図2は、図1のA‐A断面における一例を示す斜視図である。なお、理解を容易にすることを目的として、図2において、半導体基板10の上面92よりも上および下面94よりも下の構成は省略する。図2においては、半導体基板10、ドリフト層18、バッファ層20およびコレクタ層22を追加的に示す。
半導体基板10は、シリコン基板であってよく、炭化シリコン基板であってよく、酸化ガリウム基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板10は、シリコン基板である。第1導電型のドリフト層18は、メサ部19の下方に設けられてよい。なお、本例のドリフト層18は、N−型である。バッファ層20およびコレクタ層22については後述する。
本例のメサ部19‐1は、上面92から下面94へ向かって順番に、N+型のエミッタ領域12およびP+型のコンタクト領域15と、P−型のベース領域14と、複数の蓄積層60(本例では、第1蓄積層62、第2蓄積層64および第3蓄積層66)とを有する。特に、メサ部19‐1のベース領域14とドリフト層18との間に複数の蓄積層60を設けることで、キャリア注入促進効果(Injection Enhancement効果:IE効果)を高めて、Vonを低減することができる。なお、本例のメサ部19‐2は、上面92から下面94へ向かって順番に、P+型のコンタクト領域15、P−型のベース領域14および第1蓄積層62を有する。
上述の様に、本例の第1蓄積層62は各トレンチ部の間に渡って設けられ、かつ、トレンチ部の延伸方向に延在して設けられる。これに対して、第2蓄積層64および第3蓄積層66は、ダミートレンチ部30とゲートトレンチ部40との間に渡って設けられ、かつ、トレンチ部の延伸方向においては離散的に設けられる。最も上面92に近接する第1蓄積層62は、その上部がベース領域14に接してよい。また、最も下面94側に形成される第3蓄積層66は、その下部がトレンチ部の底部の端部よりも上面92側に近接してよい。すなわち、複数の蓄積層60は、トレンチ部の底部よりも上面92側のメサ部19に設けられてよい。
本例では、複数の蓄積層60が設けられるので、第1蓄積層62のみが設けられる場合に比べてVonを低減することができる。さらに、本例では、第2蓄積層64および第3蓄積層66がコンタクト領域15の一部の領域の下方において途切れるように断続的に設けられる。これにより、複数の蓄積層60の全層が第1蓄積層62のようにトレンチ部の延伸方向に連続する場合(全層が延伸方向に連続する場合)に比べて、より効率的にコンタクト領域15へキャリア(本例では正孔)を排出することができる。したがって、複数の蓄積層60の全層が延伸方向に連続する場合に比べて、IGBTのターン・オフ時の損失であるEoffを低減することができる。このように、本例では、VonおよびEoffのトレード・オフを改善することができる。
コンタクト領域15の直下で不連続となる少なくとも一つの蓄積層は、島状蓄積層であってよい。本明細書において、島状蓄積層とは、深さ方向に直交する平面において各々離散的に設けられた複数の蓄積領域を含む層を意味する。また、本明細書において、複数の蓄積領域は、ドリフト層18のN型ドーピング濃度よりも高いN型ドーピング濃度を有する領域を意味する。島状に設けられた複数の蓄積領域の各々は、エミッタ領域12の少なくとも一部の下には設けられるが、コンタクト領域15の一部の領域の下方においては設けられずに互いに離間する。
本例においては、第1蓄積層62以外の全ての蓄積層は、島状蓄積層である。つまり、第2蓄積層64は複数の第2蓄積領域64Rを有し、第3蓄積層66は複数の第3蓄積領域66Rを有する。これにより、第2蓄積層64および第3蓄積層66が延伸方向に連続する場合に比べて、Eoffを低減することができる。
なお、他の例において後述するように、第2蓄積層64が延伸方向に連続して設けられ、かつ、第1蓄積層62および第3蓄積層66が島状蓄積層であってもよい。これに代えて、第1蓄積層62および第2蓄積層64が延伸方向において連続的に設けられ、かつ、第3蓄積層66が島状蓄積層であってもよい。さらに、これに代えて、第1蓄積層62、第2蓄積層64および第3蓄積層66の全てが、島状蓄積層であってもよい。
連続して設けられる蓄積層および島状蓄積層における蓄積領域のN型ドーピング濃度は、ドリフト層18のドーピング濃度の10倍以上、30倍以上、100倍以上、または、300倍以上のN型ドーピング濃度を有してよい。例えば、本例の第1蓄積層62、第2蓄積領域64Rおよび第3蓄積領域66Rは、ドリフト層18のドーピング濃度の100倍以上のN型ドーピング濃度を有してよい。
また、第3蓄積領域66RにおけるN型ドーピング濃度の深さ方向のピーク値は、第1蓄積層62および第2蓄積領域64RにおけるN型ドーピング濃度の深さ方向のピーク値よりも高くてよい。第1蓄積層62および第2蓄積領域64RにおけるN型ドーピング濃度の深さ方向のピーク値は同程度であってよい。深さ方向におけるピーク濃度の位置は、N型不純物をイオン注入する際の加速エネルギーにより決定することができる。
なお、ドリフト層18のドーピング濃度とは、深さ方向においてトレンチ部の下端とバッファ層20と間におけるドーピング濃度であってよい。ドリフト層18のドーピング濃度は、例えば、深さ方向においてトレンチ部の下端とバッファ層20との中間位置におけるネットドーピング濃度である。ドリフト層18のドーピング濃度は、予め定められた深さ範囲におけるドーピング濃度の平均値であってもよい。一例において、ドリフト層18のドーピング濃度は、ゲートトレンチ部40の下端よりもだけ1μm下の位置から、ドリフト層18とバッファ層20との境界よりも1μmだけ上の位置までにおけるドーピング濃度の平均値であってもよい。
1つの島状蓄積層において、蓄積領域の間の領域は、蓄積領域における第1導電型のドーピング濃度よりも低い第1導電型のドーピング濃度を有してよい。例えば、第2蓄積層において、2つの蓄積領域64Rの間の領域のN型ドーピング濃度は、第2蓄積領域64RのN型ドーピング濃度よりも低い。また、1つの島状蓄積層において、蓄積領域の間の領域は、ドリフト層18における第1導電型のドーピング濃度以上のドーピング濃度を有してよい。例えば、第2蓄積層において、2つの第2蓄積領域64Rの間の領域のN型ドーピング濃度は、ドリフト層18のN型ドーピング濃度と同じである。したがって、キャリアは、蓄積領域を貫通して下方から上方に進む場合に比べて、より容易に2つの蓄積領域の間の領域を貫通して下方から上方に進むことができる。
また、ゲートトレンチ部40に隣接するメサ部19‐1における蓄積層の数は、2つのダミートレンチ部30間のメサ部19‐2における蓄積層の数よりも多くてよい。本例においては、メサ部19‐1の蓄積層の数は3つである(第1蓄積層62、第2蓄積層64および第3蓄積層66)。これに対して、メサ部19‐2における蓄積層の数は、1つ(第1蓄積層62のみ)である。
これにより、メサ部19‐2における蓄積層の数がメサ部19‐1の蓄積層の数以上である場合と比較して、ターン・オフ時において各ダミートレンチ部30間のコンタクト領域15からキャリア効率よく引き抜くことができる。これにより、Eoffを低減することができる。
なお、他の例において、メサ部19‐2は蓄積層を有しなくてもよい。これにより、メサ部19‐2に1つの蓄積層が設けられる場合に比べて、ターン・オフ時においてさらに効率的にキャリアを引き抜くことができる。
ドリフト層18の下面にはN+型のバッファ層20が設けられる。バッファ層20のドーピング濃度は、ドリフト層18のドーピング濃度よりも高くてよい。本例のバッファ層20は、深さ方向において複数のドーピング濃度のピークを有するN+型のドーパント注入領域を含む。バッファ層20は、ベース領域14の下面から広がる空乏層が、P+型のコレクタ層22に到達することを防ぐフィールドストップ層として機能してよい。
ダミートレンチ部30およびゲートトレンチ部40は、半導体基板10の上面92から、ベース領域14を貫通して、ドリフト層18に到達する。半導体基板10の上面92の平面視で、エミッタ領域12、コンタクト領域15、蓄積層および蓄積領域の少なくともいずれかが設けられている領域においては、ダミートレンチ部30およびゲートトレンチ部40はこれらの領域も貫通して、ドリフト層18に到達する。なお、トレンチ部がドーパント注入領域を貫通するとは、ドーパント注入領域を形成した後にトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーパント注入領域を形成したものも、トレンチ部がドーパント注入領域を貫通しているものに含まれるものとする。
ゲートトレンチ部40は、半導体基板10に設けられたゲートトレンチ43と、ゲート絶縁膜42と、ゲート導電部44とを有する。ゲート絶縁膜42は、ゲートトレンチ43の内壁を覆って設けられる。ゲート絶縁膜42は、ゲートトレンチ43の内壁の半導体を酸化または窒化することにより形成してよい。ゲート絶縁膜42は、ゲート導電部44と半導体基板10とを絶縁する。ゲート導電部44は、ゲートトレンチ43の内部においてゲート絶縁膜42よりも内側に設けられる。ゲート導電部44は、ポリシリコン等の導電材料で形成される。ゲート導電部44には、ゲート金属層50からゲート電位が供給される。
ゲート導電部44の一部は、配列方向においてベース領域14と対向する。ベース領域14のうち、ゲート導電部44と対向する部分は、チャネル形成領域として機能してよい。ゲート導電部44に予め定められた電圧が印加されると、ベース領域14のうちゲートトレンチ43に接する界面の表層にチャネルが形成される。
ダミートレンチ部30は、ゲートトレンチ部40と同様の構造を有してよい。ダミートレンチ導電部34は、深さ方向においてゲート導電部44と同一の長さを有してよい。ダミートレンチ部30は、半導体基板10に設けられたダミートレンチ33と、ダミートレンチ絶縁膜32と、ダミートレンチ導電部34とを有する。ダミートレンチ絶縁膜32は、ダミートレンチ33の内壁を覆って設けられる。ダミートレンチ絶縁膜32は、ダミートレンチ導電部34と半導体基板10とを絶縁する。ダミートレンチ導電部34は、ダミートレンチ33の内部に設けられ、且つ、ダミートレンチ絶縁膜32よりも内側に設けられる。ダミートレンチ導電部34は、ゲート導電部44と同一の材料で形成されてよい。ダミートレンチ導電部34には、エミッタ電極52からエミッタ電位が供給されてよい。
図3は、図1のB‐B断面における一例を示す断面図である。B‐B断面は、エミッタ領域12を通るXZ断面である。図3においては、層間絶縁膜38、エミッタ電極52およびコレクタ電極24を追加的に示す。図3においては、ゲートトレンチ部40およびダミートレンチ部30は、半導体基板10の上面92において層間絶縁膜38により覆われる。層間絶縁膜38は、ゲート導電部44およびダミートレンチ導電部34をエミッタ電極52から電気的に絶縁する。なお、上述のように、ダミートレンチ導電部34は、層間絶縁膜38に設けられたコンタクトホール56を介して、エミッタ電極52に電気的に接続する。
エミッタ電極52は、半導体基板10の上面92上および層間絶縁膜38上に接する。コレクタ電極24は、半導体基板10の下面94下に接する。エミッタ電極52およびコレクタ電極24は、金属等の導電材料で形成される。
図4は、図1のC‐C断面における一例を示す断面図である。C‐C断面は、メサ部19‐1のコンタクト領域15を通り、かつ、2つの第2蓄積領域64Rの間の領域と、2
つの第3蓄積領域66Rの間の領域とを通る、XZ断面である。それゆえ、C‐C断面においては、第1蓄積層62のみが示され、第2蓄積層64および第3蓄積層66は示されない。
図5の(A)、(B)および(C)はそれぞれ、Y軸方向の単位構造長さにおける、比較例1、比較例2および第1実施形態の斜視図である。図5は、第1実施形態のA‐A断面(図2)に対応する。つまり、図5においては、隣接する2つのダミートレンチ部30と1つのゲートトレンチ部40とを示す。
(A)は、第1蓄積層62のみを有する比較例1を示す。これに対して、(B)は、複数の蓄積層60が三つの蓄積層を有し、その全層が延伸方向に連続する比較例2を示す。そして、(C)は、第1実施形態である本例を示す。
Y軸方向の単位構造長さは、Y軸方向におけるエミッタ領域12とコンタクト領域15との長さの和の半分の長さであってよい。本例において、Y軸方向の単位構造長さは、1.4[μm]である。本例のY軸方向の単位構造長さは一例に過ぎず、設計および仕様に応じて様々に変更してよいのは勿論である。なお、(C)における(LCHS)/2は、本例の蓄積領域のY軸方向の長さの半分を意味する。
図6Aは、低電流ターン・オン時のVgeおよびVceのシミュレーションを示す図である。縦軸の左側はVce[V]であり、縦軸の右側はVge[V]である。横軸は、時間[s]である。Vgeは、ゲート金属層50とエミッタ電極52との間の電位差であり、Vceは、コレクタ電極24とエミッタ電極52との間の電位差である。本例において、エミッタ電極52は接地される。
図5の(A)(即ち、比較例1)におけるVgeおよびVceを点線で示し、図5の(B)(即ち、比較例2)におけるVgeおよびVceを破線で示す。また、図5の(C)(即ち、本例)におけるVgeおよびVceを実線で示す。なお、本例においては、LCSH/2=0.2[μm](本例1)、0.6[μm](本例2)、1.0[μm](本例3)とした場合を示す。
図6Aに示す様に、時間1.00E−5[s]において、ゲート金属層50に正電位が印加された。比較例1におけるVgeは、一旦、約8.0[V]まで上昇した後に、時間1.03E−5[s]までに7[V]程度に落ち着いた。このようにVgeが瞬間的に増加することを、以降においては、「瞬増(ラピッドスパイク)」と呼ぶことにする。比較例1におけるVgeは、時間1.04E−5[s]まで約7[V]のままであり、時間1.04E−5[s]より後においては、徐々に電位が上昇した。なお、比較例1のVgeは一時的に約7[V]の一定値に落ち着くが、このVgeが一定値の期間をミラー期間と称する。
比較例1におけるVceの電圧減少率dV/dtの大きさ(絶対値)は、時間1.01E−5[s]から時間1.02E−5[s]において約23000[V/μs]である。40[V]を下回るまで、VceはほぼこのdV/dtを維持している。
比較例2におけるVgeは、一旦、約8.0[V]まで瞬増した後に、時間1.03E−5[s]までに約7[V]に落ち着いた。ただし、比較例2におけるVgeの瞬増値は、比較例1よりも低かった。また、比較例2においては、Vceが200[V]以下におけるdV/dtは、約8800[V/μs]であり、比較例1の1/3以下であった。
本例におけるVgeも、一旦、約8.0[V]まで瞬増した後に、時間1.03E−5[s]までに約7[V]に落ち着いた。ただし、本例においては、VceのdV/dtは、最大の減少率で電圧が立下り始める約1.015E−5[s]から約1.02E−5[s]あたりにおいて各々比較例2に近い値であった。その後、dV/dtの大きさは徐々に減少した。
このように、本例および比較例2においては、比較例1に比べてdV/dtを抑制することができた。dV/dtの絶対値が大きいほど、半導体装置100において発生する電磁ノイズが大きくなる。本例および比較例2では、dV/dtに起因する電磁ノイズを低減できる点においても、比較例1に比べて有利である。
低電流ターン・オン時の初期における電流の主体は、正孔電流ではなく電子電流である。低電流ターン・オン時の初期とは、ゲート電圧Vgeが、閾値電圧に達する直前から、Vgeがほぼ閾値電圧の値で一定となるミラー期間に入る前までの期間である。Vgeが閾値電圧に近くなると、ベース領域14中にチャネルが形成され始め、電子はドリフト層18へ注入され始める。それゆえ、Vgeが閾値電圧に近くなると、Vceは急激に低下し始める。
ドリフト層18に注入された電子がコレクタ層22に達すると、コレクタ層22からバッファ層20およびドリフト層18にかけて、正孔が注入され始める。正孔は、ゲートトレンチ部40とダミートレンチ部30とのそれぞれの下端に集まる。ただし、ダミートレンチ導電部34はエミッタ電極52と同電位であるため、ダミートレンチ部30の近傍には特に正孔が集まる。つまり、ダミートレンチ部30の近傍には、正孔の反転層が形成される。
正孔は、ダミートレンチ部30からゲートトレンチ部40の下端にかけて蓄積する。この正孔分布に起因して、低電流ターン・オン時に、ゲートトレンチ部40の下端近傍へ、変位電流が流れる。
正孔の蓄積に起因する変位電流は、ゲート導電部44を充電する。このゲート導電部44の充電が、Vgeの瞬増を引き起こすと考えられる。当該変位電流が大きいほど、ゲート導電部44が早く充電されるため、ゲート導電部44の電位がよりすばやく上昇する。その結果、ゲート導電部44の電位がゲート閾値を瞬間的に超える。これにより、電子と正孔の大量の注入が始まり、コレクタ・エミッタ間電流が増加する。
コレクタ・エミッタ間電流の増加による電流変化率に応じてVceの電圧減少率(dV/dt)が増加する。変位電流が大きいほど、電流変化率は大きくなる。これにより、dV/dtが大きくなる。
比較例1においては、比較例2および本例に比べて、蓄積層の数は少ない。しかし、上述のようにダミートレンチ部30にキャリアが十分に蓄積された結果、比較例1、比較例2および本例の三者のうちで、比較例1の変位電流は最も大きい。それゆえ、比較例1は当該三者のうちで最もdV/dtが大きい。また、dV/dtを抑えるべくゲート抵抗Rgを増加させることも考えられるが、Rgを増加させる場合には、ターン・オン損失Eonが大きくなるので望ましくない。
これに対して、比較例2および本例の蓄積層は、ベース領域14の直下からダミートレンチ部30の底部近傍までに渡って複数設けられる。これにより、比較例1に比べて、ダミートレンチ部30の側部に正孔が密集することを抑制することができる。なお、ダミートレンチ部30の底部近傍には、比較例1と同様に正孔が密集する。ただし、比較例2および本例においては、ダミートレンチ部30の底部および側部に集まるキャリアの数が、比較例1よりも少ない。結果として、比較例2および本例においてゲート導電部44に流れる変位電流は、比較例1よりも十分に小さくなる。これにより、比較例2および本例においては、比較例1に比べてdV/dtを小さくすることができる。
比較例2はメサ部19‐1および19‐2においてトレンチ部の延伸方向に連続的に蓄積層を有する。これに対して、本例のメサ部19‐1においては、ダミートレンチ部30の側部がゲートトレンチ部40に対して露出される。つまり、比較例2においては連続する複数の蓄積層60により蓄積されたキャリアが変位電流を形成し得て、本例においては露出されるダミートレンチ部30の側部が変位電流を形成し得る。詳細は後述するが、本例のLCHSの長さを調整することにより、比較例2よりもdV/dtを小さくすることができる場合がある。
加えて、本例においては、メサ部19‐1におけるコンタクト領域15の一部の直下において、第2蓄積層64および第3蓄積層66が離散的に設けられている。それゆえ、ターン・オフ時において、キャリアは、隣接する2つの第2領域64R間と、隣接する2つの第3領域66R間とを通過して、比較例2に比べてより多くメサ部19‐1からコンタクト領域15へ排出される。また、キャリアは、比較例2に比べてより多くメサ部19‐2からコンタクト領域15へ排出される。それゆえ、本例は、比較例2に比べてEoffを低減することができる。
なお、本例のメサ部19‐2は、蓄積層または蓄積領域として第1蓄積層62のみを有する。ただし、他の例において、メサ部19‐2は、メサ部19‐1よりも少ない個数の蓄積層および蓄積領域、または、メサ部19‐1よりも少ない個数の蓄積層もしくは蓄積領域を有してもよい。例えば、本例のようにメサ部19‐1が1個の蓄積層と2個の蓄積領域とを有する場合、メサ部19‐2は1個の蓄積層と1個の蓄積領域とを有してよい。
図6Bは、第1蓄積層62、第2蓄積層64および第3蓄積層66を備える半導体装置100におけるターン・オン時の電子電流および変位電流を示す図である。チャネルを通過した電子は、第1蓄積層62において配列方向(X軸方向)に行きかける。ただし本例においては、第1蓄積層62の下方に第2蓄積層64および第3蓄積層66が設けられている。
本例において、電子電流にとってのインピーダンスは、第1蓄積層62の中央近傍からゲートトレンチ部40近傍に戻って第2蓄積層64に流れる経路よりも、第1蓄積層62から第2蓄積層64に直接流れる経路の方が低い。同様に、第2蓄積層64の中央近傍からゲートトレンチ部40近傍に戻って第3蓄積層66に流れる経路よりも、第2蓄積層64から第3蓄積層66に直接流れる経路の方が低い。
第1蓄積層62および第2蓄積層64の間ならびに第2蓄積層64および第3蓄積層66の間のうち、ゲートトレンチ部40に隣接する正孔高濃度領域87には正孔が蓄積されやすい。また、電子電流がゲートトレンチ部40の近傍ではなく、メサ部19中央近傍を流れることで、正孔高濃度領域87への正孔の蓄積が促進される。このため、電子電流がメサ部19中央近傍に流れることが促進される。図6Bにおいては、正孔が蓄積された正孔高濃度領域87を模式的に示しているが、正孔高濃度領域87は、ゲートトレンチ部40と半導体基板10との境界近傍だけに存在していてもよい。
上述したように、本例の電子電流は、ゲートトレンチ部40近傍に戻ることなく、ゲートトレンチ部40とダミートレンチ部30に挟まれたメサ部19の中央付近を下方に進む。つまり、本例の電子電流は、ゲートトレンチ部40近傍ではなくメサ部19の中央付近を流れる。この電子電流がメサ部19の中央付近を流れる効果は、第1蓄積層62、第2蓄積層64および第3蓄積層66を深さ方向に配列することで生じる。
電子電流がメサ部19の中央付近を流れると、メサ部19の底部近傍における正孔分布は、メサ部19中央付近で分断される。このため電子電流の経路よりもダミートレンチ部30側の正孔は、ゲートトレンチ部40側には流れない。このメサ部19中央部における正孔分布の分断が、ゲートトレンチ部40の下端における正孔の蓄積を抑制する。その結果、変位電流を小さくできる。変位電流を小さくできるので、ゲート導電部44の充電も小さくなり、ゲート電極Vgeの瞬間的な増加も抑制される。これにより、コレクタ電極24とエミッタ電極52との間の電圧減少率(dV/dt)も抑制できる。
図6Bの例における正孔分布は、ゲートトレンチ部40およびダミートレンチ部30間の正孔分布が電子電流により分断されたことに起因すると考えられる。また、当該正孔分布に起因して、ターン・オン時には、ダミートレンチ部30の下端近傍からゲートトレンチ部40の下端近傍へ流れる変位電流を低減できる。
なお、第2蓄積層64および第3蓄積層66は、ダミートレンチ部30に接していなくてもよい。この場合、正孔は、ダミートレンチ部30の下端からダミートレンチ部30の側部における第1蓄積層62の直下まで存在することができる。第2蓄積層64および第3蓄積層66がダミートレンチ部30に接していない場合には、ターン・オフ時における、エミッタ電極52への正孔の引き抜きを促進することができる。
図6Cは、ターン・オン時におけるコレクタ電流Icの波形例を示す図である。波形103は、第1蓄積層62、第2蓄積層64および第3蓄積層66のいずれも設けない場合のコレクタ電流Icを示している。波形104は、第2蓄積層64および第3蓄積層66を設けずに、第1蓄積層62を設けた場合のコレクタ電流Icを示している。第1蓄積層62は、ベース領域14の近傍に設けられるので、ゲート・コレクタ間における負性容量を増加させる。このため、ターン・オン時のコレクタ電流Icのdi/dtが増加する。第2蓄積層64および第3蓄積層66を設けずに、第1蓄積層62を設けることで、オン電圧とターン・オフ損失とのトレード・オフを改善することができる。但し、第1蓄積層62のみを設ける場合、第1蓄積層62、第2蓄積層64および第3蓄積層66を設ける場合に比べてターン・オン時のdi/dtが増大する。ただし、これに対処するべくゲート抵抗を大きくすることによりdi/dt増加を抑えようとすると、ターン・オン損失が増大してしまう。
波形101は、第2蓄積層64を設けずに、第1蓄積層62および第3蓄積層66を設けた場合のコレクタ電流Icを示している。第3蓄積層は、ベース領域14から離れた位置に設けられるので、ゲート・コレクタ間における容量を増加させる。このため、ターン・オン時のコレクタ電流Icのdi/dtが減少する。従って、オン電圧とターン・オフ損失のトレード・オフを改善しつつ、ターン・オン損失を低減することができる。
波形102は、第1蓄積層62、第2蓄積層64および第3蓄積層66を設けた場合のコレクタ電流Icを示している。第2蓄積層64を設けることで、ゲート・コレクタ間の容量が更に増大する。このため、オン電圧とターン・オフ損失のトレード・オフを改善しつつ、ターン・オン損失を更に低減することができる。
図7の(A)および(B)は、図2のYZ面を示す図である。(A)および(B)は、トレンチ部の延伸方向におけるエミッタ領域12の底部領域の長さLと、当該延伸方向における複数の蓄積領域の各々の長さLCHSとの関係が異なる。なお、本例のエミッタ領域12の底部領域とは、半導体基板10の内部において、コンタクト領域15に直接接せず、かつ、ベース領域14と直接接する領域である。
また、本例においては、半導体基板10の内部において、エミッタ領域12に直接接せず、かつ、ベース領域14と直接接する領域を、コンタクト領域15の底部領域とする。本例においては、コンタクト領域15の底部領域のY軸方向の長さをLと記載する。なお、一例において、L=1.1[μm]であり、L=1.7[μm]であるが、設計および仕様に応じてLおよびLの値を様々に変更してよいのは勿論である。
(A)においては、蓄積領域の長さLCHSが底部領域の長さLよりも長い。つまり、下面94から上面92に向かう方向において、第2蓄積領域64Rおよび第3蓄積領域66Rは、エミッタ領域12を覆う。(A)の例においては、LCHS/Lが1よりも大きい。LCHS/Lを大きくするほどキャリアを蓄積しやすいので、Vonを小さくすることができる。
これに対して、(B)においては、蓄積領域の長さLCHSが底部領域の長さLよりも短い。つまり、上面92から下面94に向かう深さ方向において、エミッタ領域12は、第2蓄積領域64Rおよび第3蓄積領域66Rを覆う。(B)の例においては、LCHS/Lが1よりも小さい。LCHS/Lを小さくするほどコンタクト領域15へキャリアを排出しやすいので、Eoffを小さくすることができる。なお、図7に示す様に、第2蓄積領域64Rおよび第3蓄積領域66Rの延伸方向(Y方向)の端部は、球面等の曲面状であってよい。前述したように、第2蓄積層64および第3蓄積層66は、n型のドーパントを選択的にイオン注入することで形成する。このイオン注入では、レジストマスクで遮蔽される端部のドーピング濃度分布は、ガウス分布に従う。このため、レジストマスクで遮蔽される端部は矩形状ではなく曲面となり得る。
図8の(A)は、LCHS/Lに対するVonを示すシミュレーション結果である。(B)は、LCHS/Lに対するdV/dtを示すシミュレーション結果である。(C)は、LCHS/Lに対するEoffを示すシミュレーション結果である。(A)、(B)および(C)の横軸は、共通であり、LCHS/Lである。(A)の縦軸はVon[V]である。(B)の縦軸は、LCHS=0(即ち、上述の比較例1)の場合のdV/dtの値で各々規格化されたdV/dtの値である。(C)の縦軸は、Eoff[mJ]である。
なお、LCHS/L=0は、上述の比較例1に相当し、LCHS/L=2.55は、上述の比較例2に相当する。両者の間が、上述の本例に対応する。(A)に示す様に、LCHS/Lが大きくなるほどVonは小さくなる。これは、LCHS/Lが増加するほど1つの蓄積層における蓄積領域の面積が大きくなることから明らかである。
(B)に示す様に、LCHS/L=0においてdV/dtは最も高い。これは、上述の変位電流に起因すると考えられる。これに対して、LCHS/Lが大きくなるにつれて、dV/dtは小さくなる。ただし、LCHS/L=2.55においてわずかに上昇する。LCHS/L=2.55のdV/dtは、LCHS/L=1.82のdV/dtとほぼ同じである。つまり、本例のようにコンタクト領域15の直下において分離された蓄積層を少なくとも一層有する方が、比較例2よりもdV/dtを小さくすることができることが定量的に明らかである。
また、(C)に示す様に、LCHS/Lが小さくなる程Eoffは小さくなる。これは、LCHS/Lが小さくなる程、キャリアの蓄積効果が弱くなるので、ターン・オフ時のテール電流が減少し、これによりオフ時の損失が減少するからである。
本例のLCHS/Lは、0.36以上であってよく、0.4以上であってもよい。また、LCHS/Lは、2.5以下であってよく、2.2以下であってもよい。なお、LCHS/Lは、{1+(L/L)}より小さいとしてもよい。一例において、LCHS/Lは、0.5≦LCHS/L≦2を満たしてよい。これにより、比較例1に比べてVonおよびdV/dtを低減し、比較例2に比べてEoffを低減することができる。
さらに、LCHS/Lは、1.45<LCHS/L<2.54を満たしてよく、1.82≦LCHS/L<2.54を満たしてもよい。これにより、比較例1と比較したVonおよびdV/dtならびに比較例2と比較したEoffの各優位性に加えて、比較例2に比べてdV/dtも低減することができる。
図9は、Vceに対するEoffを示すシミュレーション結果である。横軸は、IGBTがオン時のコレクタ・エミッタ間飽和電圧Vce(sat.)[V]を示す。縦軸は、Eoff[mJ]を示す。図9中の各点は、図5の(A)〜(C)の各点に対応する。図9において最も下に位置するドットは、比較例1(図5の(A)、LCHS/L=0)に対応する。図9において最も上に位置するドットは、比較例2(図5の(B)、LCHS/L=2.54)に対応する。
比較例1に対応するドットと比較例2に対応するドットとの間に位置する6つのドットは、本例(図5の(C))に対応する。本例の6つのドットのうち、下から上の順に、図8に示したLCHS/Lは大きくなる。なお、各ドットを通過する線分は、各例において、コレクタ層22の濃度を変化させることでVce(sat.)を変化させた場合のEoffの計算値である。
一般的に、Vce(sat.)とEoffとはトレード・オフの関係にある。例えば比較例1において、Eoffは相対的に低いが、Vce(sat.)は相対的に高い。これに対して、比較例2において、Vce(sat.)は相対的に低いが、Eoffは相対的に高い。本例においては、Vce(sat.)およびEoffを適度に低減することにより、両者のトレード・オフを改善することができる。
図10は、半導体装置100の製造方法の一例を示すフローチャートである。まず工程S100において、半導体基板10の上面92近傍の上面構造を形成する。工程S100には、エミッタ領域12およびベース領域14を形成するドーパント注入領域形成段階が含まれる。ベース領域14は、リン等のドーパントを注入して形成してよい。また、工程S100には、ドーパント注入領域形成段階の後に各トレンチ部を形成するトレンチ部形成段階が含まれる。また、工程S100には、各トレンチ部を覆う層間絶縁膜38を形成する層間絶縁膜形成段階が含まれる。
次に工程S110において、半導体基板10および層間絶縁膜38の上方全体にバリアメタルを形成する。次に工程S120において、半導体基板10の上面92からプロトンまたはリンを注入して第2蓄積層64および第3蓄積層66を形成する。S120においては、プロトンを注入する飛程を異ならせて、プロトンを複数回注入する。注入したプロトンの一部がドナー化して、第2蓄積層64および第3蓄積層66を形成する。この場合、第2蓄積層64および第3蓄積層66には、ドーパントとして水素が含まれる。また、工程S120においては、半導体基板10の下面94からプロトンを注入してもよい。
プロトンは、リンイオン等に比べて容易に深い位置まで注入することができ、注入位置のばらつきも小さい。プロトンを用いることにより、リンを用いる場合に比べて蓄積層をより容易に形成することができる。また、蓄積層のドーピング濃度分布のピークを急峻に形成できるので、狭い深さ幅を有する蓄積層を容易に形成できる。また、バリアメタルを形成した後に半導体基板10の上面92からプロトンを注入することで、プロトンまたは水素が半導体基板10の上面92から抜け出てしまうことを抑制することができる。
次に、工程S122において、半導体基板10の上面92にレジストを塗布して、当該レジストを予め定められた形状にパターニングする。次に工程S124において、第1蓄積層62を形成するべく、半導体基板10にプロトンまたはリンを注入する。本例では、プロトンを注入する。次に工程S126において、リンの場合は800℃から1000℃程度、プロトンの場合は350℃から450℃程度の温度でアニールを行ってリンまたはプロトンを活性化する。本例ではプロトンに対応した範囲の温度でアニールを行う。
次に工程S130において、エミッタ電極52を形成する。エミッタ電極52はスパッタリングにより形成してよい。スパッタリングの際、半導体基板10の温度を350℃から450℃程度としてよい。そこで、プロトン注入後のアニールを省略して、その代わりに、エミッタ電極52の形成時にプロトンを活性化させてもよい。なお、工程S120および工程S130の順番は入れ替えてもよい。エミッタ電極52を形成した後にプロトンを注入することで、プロトンが半導体基板10の上面から抜け出ることを更に抑制できる。また、エミッタ電極52を形成した後に、半導体基板10にヘリウムイオンまたは電子線を照射して、キャリアライフタイムを調整してもよい。
次に工程S140において、半導体基板10の上面92と反対側の面を研削して、半導体基板10の厚みを調整する。半導体基板10の厚みは、半導体装置100が有するべき耐圧に応じて設定される。
次に工程S150において、半導体基板10の下面94近傍の下面構造を形成する。下面構造とは、例えばコレクタ層22である。次に、工程S160において、半導体基板10の下面94からプロトンを注入して、バッファ層20を形成する。次に工程S170において半導体基板10をアニールして、バッファ層20に注入したプロトンを活性化させる。
バッファ層20には、深さ位置を異ならせて複数回プロトンを注入してよい。これにより、バッファ層20の深さ方向におけるドーピング濃度分布には、複数のピークが形成される。バッファ層20のドーピング濃度分布において、半導体基板10の下面94から見て最も深い位置のピーク値は、次に深い位置のピーク値よりも大きい。このような方法により、半導体装置100を製造することができる。
他の製造方法の例では、第1蓄積層62のドーパントをリンとしてもよい。この場合、工程S100において、ドーパントを注入して第1蓄積層62を形成してよい。第1蓄積層62は、比較的浅い位置に形成するので、リンで形成することができる。これに対して第2蓄積層64および第3蓄積層66は、比較的に深い位置に形成される。第2蓄積層64および第3蓄積層66のドーパントを水素とすることで、第2蓄積層64および第3蓄積層66を容易に形成することができ、また、深さ方向の幅を狭くすることができる。
また、他の製造方法では、第2蓄積層64および第3蓄積層66の少なくとも一つのドーパントとしてリンを用いてもよい。例えば、第1蓄積層62に最も近い第2蓄積層64のドーパントをリンとする。この場合、工程S100において、第2蓄積層64の位置にドーパントを注入してよい。工程S100においては、ベース領域14にリンを注入した後、1000℃以上1200℃以下、例えば1150℃程度のアニールを3時間程度行ってよい。
次に、第1蓄積層62および第3蓄積層66の位置にリンを注入する。このとき、より深い位置に注入するリンイオンの価数を、より高くしてよい。これにより、加速電圧をそれほど向上させなくとも、深い位置にリンイオンを注入することができる。リンを注入した後、ベース領域14のアニールに比べて、低温かつ短時間のアニールを行う。アニールは、900℃以上1100℃以下、例えば1000℃程度で30分程度行う。他の工程は、図10に示した工程と同様である。
図11Aは、第1変形例における図2のYZ面を示す図である。本例は、第2蓄積層64がトレンチ部の延伸方向において連続的に設けられる。係る点が第1実施形態と異なる。
図11Bは、第2変形例における図2のYZ面を示す図である。本例においては、第1蓄積層62および第3蓄積層66が、エミッタ領域12の少なくとも一部の下には設けられているが、コンタクト領域15の一部の領域の下方においては設けられない。このように、本例においては、第1蓄積層62が、複数の第1蓄積領域62Rを含む島状蓄積層である。また、本例にいては、第2蓄積層64がトレンチ部の延伸方向において連続的に設けられる。係る点が第1実施形態と異なる。
図11Cは、第3変形例における図2のYZ面を示す図である。本例においては、第1蓄積層62、第2蓄積層64および第3蓄積層66が、エミッタ領域12の少なくとも一部の下には設けられているが、コンタクト領域15の一部の領域の下方においては設けられない。このように、本例においては、全ての蓄積層が、複数の蓄積領域を含む島状蓄積層である。
図11A〜図11Cの例においても、図1〜図10において説明した有利な効果を享受することができる。なお、各蓄積領域62R、64Rおよび66Rの底部領域が上述のLCHSの長さを有する場合に、上述したLCHS/Lの数値範囲におけるシミュレーション結果と同様の結果が得られるとしてよい。また、図11A〜図11Cにおいては、蓄積層の数が3つである例を示したが、蓄積層の数が3つ以上の場合に適用してもよい。
図12は、第2実施形態における図1のA‐A断面に対応する斜視図である。本例においては、トランジスタ部70における2つのダミートレンチ部30の間のメサ部19‐2には、蓄積層が設けられない。つまり、本例のトランジスタ部70のメサ部19‐2においては、第2蓄積層64および第3蓄積層66が設けられないだけではなく、第1蓄積層62も設けられない。これにより、メサ部19‐2に第1蓄積層62を設ける第1実施形態に比べて、IGBTのターン・オフ時においてさらに効率的にキャリアを引き抜くことができる。これにより、Eoffを更に低減することができる。本例は、その他の点については、第1実施形態と同じであり、第1実施形態と同じ有利な効果を享受することができる。
図13は、第3実施形態における半導体装置100の上面を部分的に示す図である。本例のエミッタ領域12は、延伸方向と平行に伸びるストライプ形状部分と、配列方向に伸びる部分とを含む。当該配列方向に伸びる部分は、延伸方向において離間して等間隔で複数設けられる。これにより、複数のコンタクト領域15が、延伸方向において互いに離間して等間隔で設けられる。本例は、係る点において第1実施形態と異なるが、その他の点においては第1実施形態と同じである。
図14は、第3実施形態のD‐D断面における一例を示す斜視図である。図14は、図2の斜視図に対応する。本例のメサ部19‐1においても、複数の蓄積層60のうち少なくとも一つの蓄積層は、エミッタ領域12の少なくとも一部の下には設けられるが、コンタクト領域15の一部の領域の下方においては設けられない。また、メサ部19‐2には第1蓄積層62のみが設けられる。当該構成においても、第1実施形態と同じ有利な効果を得ることができる。また、本例と、第1実施形態の変形例(図11A〜図11C)、または、第2実施形態とを組み合わせてもよい。
図15Aは、第4実施形態における半導体装置100の上面を部分的に示す図である。本例においては、ダイオード部80を明示する。係る点が第1実施形態と異なる。ダイオード部80は、活性領域においてカソード層82が設けられる領域に一致する下面94の領域、または、活性領域において上面92に対して垂直にカソード層82を投影した仮想的な領域であってよい。本例のダイオード部80には、トランジスタ部70のダミートレンチ部30が設けられる。
また、本例のトランジスタ部70において、ダイオード部80との境界には、複数のダミートレンチ部30が設けられる。ダイオード部80のうちトランジスタ部70側の端部に位置するダミートレンチ部30と、トランジスタ部70のうちダイオード部80側の端部に位置するゲートトレンチ部40との間におけるトランジスタ部70の境界領域には、複数のメサ部19が設けられてよい。境界領域における当該複数のメサ部19は、1つ以上の境界メサ部19‐3を含んでよい。本例の境界領域においては、3つのメサ部19が配置されている。3つのメサ部19のうち1つはゲートトレンチ部40に隣接するメサ部19‐1であり、2つは境界メサ部19‐3である。なお、本例の境界領域は、トランジスタ部70においてダイオード部80に隣接する一部の領域に設けられた境界部の一例である。
本例の境界メサ部19‐3は、相対的にダイオード部80から遠い境界メサ部19‐3Aと、相対的にダイオード部80に近い境界メサ部19‐3Bとを含む。本例の境界メサ部19‐3Aは、メサ部19‐2と同じ構成である。すなわち、当該境界メサ部19‐3Aは、不図示のベース領域14上にコンタクト領域15を有する。当該コンタクト領域15は、上面92に露出する。X軸方向において境界メサ部19‐3Aを挟む2本のトレンチ部は、ダミートレンチ部30である。そのため、境界メサ部19‐3Aに隣接するメサ部19‐1のエミッタ領域12は、X軸方向においてダミートレンチ部30に接する。一方、相対的にダイオード部80に近い境界メサ部19‐3Bは、ダイオード部80のメサ部19‐4と同様に、ベース領域14が半導体基板10の上面92に露出する。
ダイオード部80において、コンタクトホール54は、コンタクト領域15およびベース領域14の上方に設けられる。本例のコンタクトホール54は、ダイオード部80のメサ部19‐4における複数のベース領域14のうち、最もゲート金属層50に近いベース領域14の上方には設けられない。本例において、トランジスタ部70のコンタクトホール54と、ダイオード部80のコンタクトホール54とは、延伸方向において同一の長さを有する。
ダイオード部80のメサ部19‐4は、上面92に露出するP−型のベース領域14を有する。コンタクト領域15は、メサ部19‐4の上面92において、延伸方向に沿ってベース領域14に挟まれるように、上面92に露出する。なお、ダイオード部80のメサ部19は、複数の蓄積層60を有してよいし、有さなくてもよい。本例では、ダイオード部80のメサ部19は、Z軸方向において第1蓄積層62を1つ有する。ダイオード部80における複数の蓄積層60のうち少なくとも一つの蓄積層は、コンタクト領域15の少なくとも一部の下に設けられてよい。本例においては、ダイオード部80における蓄積層62が、コンタクト領域15の少なくとも一部の下に設けられる。つまり、蓄積層62とコンタクト領域15とはZ軸方向において部分的に重なる。
また、ダイオード部80において、蓄積層62のY軸方向の長さは、コンタクト領域15のY軸方向の長さよりも長くてよい。本例においては、トランジスタ部70と同様に、第1蓄積層62は各ダミートレンチ部30の間に渡って設けられ、かつ、トレンチ部の延伸方向に延在して設けられる。これに対して、コンタクト領域15はコンタクトホール54のY軸負方向の端部近傍における一部の領域にのみ設けられる。さらに、第2蓄積層64および第3蓄積層66が設けられる場合、第2蓄積層64および第3蓄積層66は、各ダミートレンチ部30の間に渡って設けられ、かつ、トレンチ部の延伸方向においては離散的に設けられてよい。
なお、図示しないが、ベース領域14の上面近傍であってコンタクトホール54の下方に、コンタクト領域15よりも浅いP型の高濃度領域を設けてもよい。当該P型の高濃度領域は、ベース領域14とエミッタ電極52とのコンタクト抵抗を低減する。特にプラグを形成する場合に、コンタクト抵抗の低減効果が大きい。
ダイオード部80のダミートレンチ部30におけるダミートレンチ導電部34は、接続部25および接続部25上に設けられたコンタクトホール56を介してエミッタ電極52に接続してよい。接続部25は、接続部21と同じ材料であってよい。コンタクトホール56は、層間絶縁膜38に設けられたコンタクトホールである。
図15Bは、図15AのE‐E断面における一例を示す断面図である。E‐E断面は、エミッタ領域12を通るXZ断面である。図15Bにおいては、層間絶縁膜38、エミッタ電極52およびコレクタ電極24を追加的に示す。
ダイオード部80は、ドリフト層18の下方にバッファ層20を有する。バッファ層20は、トランジスタ部70と共通する層であってよい。また、ダイオード部80は、バッファ層20の下方に、N+型のカソード層82を有する。カソード層82は、トランジスタ部70のコレクタ層22と同じ深さ位置に設けられる層であってよい。これにより、ダイオード部80は、インバータ等の電力変換回路で、他の半導体装置のトランジスタ部70がターン・オフする時に、逆方向に導通する還流電流を流す還流ダイオード(Free
Wheeling Diode、FWD)として機能してよい。
境界メサ部19‐3Aおよび境界メサ部19‐3Bの下方には、半導体基板10の下面94に露出するコレクタ層22が設けられる。当該コレクタ層22は、トランジスタ部70から延伸するコレクタ層22であってよい。半導体基板10は、ダイオード部80において、下面94に露出するカソード層82を備える。境界メサ部19‐3Bの下面94までコレクタ層22が延伸しているため、境界メサ部19‐3Aに隣接するメサ部19‐1のエミッタ領域12と、ダイオード部80のカソード層82との距離を確保することができる。また、上述のように当該メサ部19‐1のエミッタ領域12は、X軸方向においてダミートレンチ部30に接する。以上により、トランジスタ部70のゲート構造部からドリフト層18に注入される電子が、ダイオード部80のカソード層82に流出するのを防ぐことができる。
さらに、本例においては、カソード層82が境界メサ部19‐3Aの直下まで設けられる場合と比べて、境界メサ部19‐3Aのコンタクト領域15と、ダイオード部80のカソード層82との距離も長くすることができる。これにより、ダイオード部80が導通するときに、ベース領域14よりも高いドーピング濃度のコンタクト領域15からカソード層82への正孔の注入を抑えることができる。
なお、本例のエミッタ領域12およびコンタクト領域15を、第2実施形態のようにストライプ形状にしてもよい。この場合に、当該変形に対応して、コンタクトホール54の形状等は適宜変更してよい。また、本例と、第1実施形態の変形例(図11A〜図11C)、または、第3実施形態とを組み合わせてもよい。
図16は、図15Bのa‐a断面およびb‐b断面におけるドーピング濃度分布の一例を示す図である。a‐a断面はトランジスタ部70のメサ部19‐1における断面であり、b‐b断面はダイオード部80のメサ部19‐4における断面である。
トランジスタ部70における複数の蓄積層60の各々とダイオード部80における第1蓄積層62とにおいて、半導体基板10の深さ方向におけるドーピング濃度分布は少なくとも1つのピークを有する。蓄積層が半導体基板10の深さ方向において複数個形成される場合、蓄積層は当該深さ方向のドーピング濃度分布において、複数のピーク(極大値)と、深さ方向において当該複数のピークに挟まれた位置に極小値とを備える。言い換えると、複数の極小値の間の領域を、一つの蓄積層と見なしてよい。一以上の蓄積層の各々は、上面92または下面94から不純物を注入することにより形成してよい。
図16においては、エミッタ領域12からドリフト層18の上端近傍までのドーピング濃度分布を示す。図16のように、ドーピング濃度を示す図の縦軸は対数軸である。縦軸における一つの目盛が10倍を示している。本明細書においてドーピング濃度とは、ドナーまたはアクセプタ化したドーパントの濃度を指す。図16に示すドーピング濃度は、ドナーおよびアクセプタの濃度差に対応する。
図16の例では、トランジスタ部70は、第1蓄積層62、第2蓄積層64および第3蓄積層66を有する。第1蓄積層62のドーピング濃度をD1、第2蓄積層64のドーピング濃度をD2、第3蓄積層66のドーピング濃度をD3とする。ドーピング濃度D1からD3(および後述するD4)の値は、ピーク値を用いてよい。
また、それぞれの蓄積層の境界におけるドーピング濃度Dvは、蓄積層のドーピング濃度分布の極小値である。本例においてドーピング濃度Dvは、ドリフト層18のドーピング濃度Ddより大きい。ドーピング濃度Dvは、ドーピング濃度D1の1/10以下であってよく、1/100以下であってもよい。
複数の蓄積層60において、それぞれの蓄積層の境界も複数存在してよい。それぞれの蓄積層の境界におけるドーピング濃度の極小値(Dv)も複数存在してよい。複数のドーピング濃度の極小値(Dv)は、それぞれ異なる値であってもよい。本例では、2つのドーピング濃度Dvは略同じ値である。複数のドーピング濃度の極小値(Dv)は、上面92側から下面94側への深さ方向に沿って、減少してもよい。例えば、第2蓄積層64と第3蓄積層66との間におけるドーピング濃度の極小値(Dv)(太い破線にて示す)は、第1蓄積層62と第2蓄積層64との間におけるドーピング濃度の極小値(Dv)よりも小さい。
ベース領域14と第1蓄積層62とのpn接合においては、ベース領域14のドーパント濃度(本例ではアクセプタ濃度)と第1蓄積層62のドーパント濃度(本例ではドナー濃度)とが等しくなる。このアクセプタ濃度とドナー濃度が等しくなる位置J1での、アクセプタ濃度またはドナー濃度をDjとする。位置J1におけるアクセプタ濃度またはドナー濃度Djは、複数のドーピング濃度の極小値Dvの少なくとも1つより、低くてよい。これにより、ゲート電圧がゲート閾値を越えて電子が流れるときに、電子にとってのインピーダンスがメサ部19において低くなるので、電子電流がメサ部の中央部に流れやすくできる。
また、位置J1におけるアクセプタ濃度またはドナー濃度Djは、複数のドーピング濃度の極小値Dvの少なくとも1つより、高くてもよい。これにより、複数の蓄積層60の深さ方向に沿った積分濃度が高くなりすぎたとしても、オフ時の電界強度の増加を抑えることができる。
本例のダイオード部80の各メサ部19は、1つの蓄積層(第1蓄積層62)を有する。第1蓄積層62のドーピング濃度をD4とする。ただし、ダイオード部80の各メサ部19において、深さ方向に形成された蓄積層の数は、トランジスタ部70の各メサ部19において、深さ方向に形成された蓄積層の数よりも少なくてよい。これにより、ダイオード部80の各メサ部19における1つ以上の蓄積層の積分濃度を、トランジスタ部70の各メサ部19における1つ以上の蓄積層の積分濃度よりも、容易に小さくできる。
ダイオード部80の蓄積層は、トランジスタ部70のいずれかの蓄積層と、同一の深さ位置に設けられていてよい。各層の深さ位置とは、当該層のドーピング濃度分布におけるピーク位置であってよい。本例では、トランジスタ部70の第1蓄積層62が、ダイオード部80の第1蓄積層62と同一の深さ位置に設けられている。なお、同一の深さ位置とは、所定の誤差を有していてよい。例えば、ピークの位置が、当該ピークを含む山形のドーピング濃度分布の半値幅の10%以内の誤差を有していても、同一の深さ位置と見なしてよい。それぞれの層を同一の深さ位置に形成することで、製造工程を簡略化することが容易となる。
また、ダイオード部80の蓄積層のドーピング濃度は、トランジスタ部70において同一の深さに設けられている蓄積層のドーピング濃度と等しくてよい。ここでドーピング濃度とは、当該層におけるドーピング濃度のピーク値であってよい。本例では、第1蓄積層62のドーピング濃度D4は、第1蓄積層62のドーピング濃度D1と等しい。なお、ドーピング濃度が等しいとは、所定の誤差を有してよい。例えば、ドーピング濃度が10%以内の誤差を有していても、同一のドーピング濃度とすることができる。
このように、ダイオード部80の蓄積層の深さ位置およびドーピング濃度を、トランジスタ部70のいずれかの蓄積層と同一にすることで、ダイオード部80の蓄積層を、トランジスタ部70の蓄積層と同一の製造工程で形成できる。このため、製造工程を簡略化できる。
トランジスタ部70の各メサ部19における複数の蓄積層60のうち、いずれかの蓄積層のドーピング濃度は、異なる深さ位置に形成された他の蓄積層のドーピング濃度よりも高くてよい。本例のトランジスタ部70においては、最も深い位置に設けられた第3蓄積層66のドーピング濃度D3は、トランジスタ部70の他の蓄積層のいずれのドーピング濃度(D1、D2)よりも高い。ドーピング濃度D3は、ドーピング濃度D1の3倍以上、7倍以下程度であってよい。ドーピング濃度D1およびD2は同一であってよい。
なお、トランジスタ部70の各メサ部19における複数の蓄積層60において、複数のドーピング濃度Dvは、上面92から深くなるにつれて低くなってよい。ドーピング濃度Dvは、ピーク濃度D1、D2、D3に対して、ドーピング濃度分布の谷に相当する。複数のドーピング濃度の谷の濃度が深さ方向に対して低くなることで、ゲート・コレクタ間における容量を所定の大きさに調節することができる。
一例として、それぞれの蓄積層のドーピング濃度のピーク位置は、深さ方向において等間隔に配置される。他の例では、それぞれの蓄積層のドーピング濃度のピーク位置は、深さ方向において不等間隔に配置されてもよい。なお、トランジスタ部70において複数の蓄積層60を設けることで、ゲート導電部44とコレクタ電極24との間のターン・オン時の過渡的な容量を増加させることができる。これにより、トランジスタ部70におけるオン電圧とターン・オフ損失とのトレード・オフを改善しつつ、ターン・オン損失を低減することができる。
ダイオード部80は、トランジスタ部70の複数の蓄積層60のうち、最もドーピング濃度が高い層に対応する蓄積層を有さなくてよい。これにより、ダイオード部80の蓄積層の積分濃度を、トランジスタ部70における蓄積層の積分濃度よりも十分低くすることができる。本例のダイオード部80は、トランジスタ部70において最も浅い位置に設けられた第1蓄積層62と同一の深さに位置する蓄積層を有する。ただし、本例のダイオード部80は、トランジスタ部70において第2蓄積層64と同一の深さに位置する蓄積層と、トランジスタ部70において最も深い位置に設けられた第3蓄積層66と同一の深さに位置する蓄積層とを有さない。
ダイオード部80の蓄積層を3つ以上形成する場合は、複数のドーピング濃度Dvは、上面92から深くなるにつれて低くなってよい。蓄積層を3つ以上形成する場合、上面92から深くなるにつれて、複数のドーピング濃度Dvは低くなってよい。
図17は、図15Bのa‐a断面およびb‐b断面におけるドーピング濃度分布の他の例を示す図である。本例において、トランジスタ部70におけるドーピング濃度分布は、図16の例と同一である。
本例のダイオード部80も、それぞれのメサ部19において一つの高濃度層68を有する。つまり、ベース領域14およびドリフト層18の間において、ドリフト層18よりも高濃度のN型のドーピング濃度分布が、1つのピークを有する。ただし、本例の高濃度層68は、いずれの蓄積層よりも、深さ方向において長い範囲に形成される。高濃度層68のドーピング濃度D6は、高濃度層68の積分濃度が、トランジスタ部70における1つ以上の蓄積層の積分濃度よりも低くなるように設定される。高濃度層68のドーピング濃度D6は、第1蓄積層62のドーピング濃度D1よりも低くてよく、高くてもよい。
本例の構成によっても、トランジスタ部70におけるオン電圧‐オフ損失特性の悪化を抑制しつつ、逆回復特性を改善できる。また、ダイオード部80における順方向電圧に対する、逆回復時のスイッチング損失と、オン損失とのトレード・オフの悪化を抑制できる。
図18は、第4実施形態の第1変形例における半導体装置100の上面を部分的に示す図である。図18においても、図1と同様に、第1蓄積層62を破線で示し、第2蓄積層64および第3蓄積層66を破線に斜線を付して示す。本例においては、図15Aおよび図15Bの例との相違点を主として述べる。本例のメサ部19‐4およびトランジスタ部70の境界メサ部19‐3Bのダイオード部80は、複数の蓄積層60を有する。
さらに、本例のメサ部19‐4および境界メサ部19‐3Bにおける複数の蓄積層60は、トレンチ部の延伸方向におけるコンタクトホール54の端部を超えて、コンタクトホール54の端部の外側まで延伸する。メサ部19‐4および境界メサ部19‐3Bにおける複数の蓄積層60の端部は、カソード層82を上面92に投影した仮想的な領域よりも外側に位置してよい。
一方、メサ部19‐4および境界メサ部19‐3Bにおける複数の蓄積層60の端部は、トレンチ部の延伸方向における端の位置よりも内側(+Y軸方向の側)にあってよい。さらに、メサ部19‐4および境界メサ部19‐3Bにおける複数の蓄積層60の端部は、ウェル領域11よりも内側にあってよい。複数の蓄積層60の端部が、トレンチ部に挟まれたメサ部19の内部にあることで、トレンチ部によるフィールドプレート効果が生じる。これにより、複数の蓄積層60の端部における電界強度の増加を抑えることができる。
なお、複数の蓄積層60の端部は、トランジスタ部70においても、トレンチ部の延伸方向における端の位置よりも内側(+Y軸方向の側)にあってよい。さらに、メサ部19−1における複数の蓄積層60の端部は、ウェル領域11よりも内側にあってよい。これにより、複数の蓄積層60の端部における電界強度の増加を抑えることができる。
本例において、複数の蓄積層60における蓄積層の各々は、島状蓄積層ではなく、連続して設けられる蓄積層である。本例においては、ダイオード部80のメサ部19‐4に複数の蓄積層60を設けるので、アノード領域として機能するベース領域14からドリフト層18への正孔の注入が抑制される。
つまり、本例においては、ダイオード部80に複数の蓄積層60を設けない場合と比較して、少数キャリアの注入効率が格段に低減される。ダイオード部80における蓄積層の個数が多いほど、少数キャリアの注入効率を低減することができる。さらに、本例においては、トランジスタ部70の境界メサ部19‐3Bにも複数の蓄積層60を設けるので、アノード領域からドリフト層18への正孔の注入がさらに抑制される。少数キャリアの注入効率を低減することにより、ダイオード部80の逆回復特性、特にリカバリー電流を低減することができる。なお、ダイオード部80における複数の蓄積層60は、ダイオード部80における複数の高濃度層と読み替えてもよい。ダイオード部80に設けられる一以上の高濃度層は、必ずしもトランジスタ部70に設けられる蓄積層と、同じ深さ位置および同じドーピング濃度でなくてもよい。
図19は、図18のF‐F断面における斜視図を示す図である。F‐Fは、トランジスタ部70においてX軸方向に隣接するメサ部19‐1ならびに境界メサ部19‐3Aおよび19‐3Bと、トランジスタ部70のX軸方向に隣接するダイオード部80のメサ部19‐4とを通る。
図20は、第4実施形態の第2変形例における半導体装置100の上面を部分的に示す図である。図18の例との相違点を主として述べる。本例のトランジスタ部70における境界メサ部19‐3Bとダイオード部80のメサ部19‐4とは、トレンチ部の延伸方向において互いに離間して設けられ且つ各々上面92に露出する、P+型のコンタクト領域15を有する。本例のダイオード部80において、複数のコンタクト領域15の間では、ベース領域14が上面92に露出する。
本例のトランジスタ部70における境界メサ部19‐3Bとダイオード部80のメサ部19‐4とは、複数の蓄積層60を有する。なお、第1蓄積層62は連続的に設けられた蓄積層であり、第2蓄積層64および第3蓄積層66は島状蓄積層である。第2蓄積層64および第3蓄積層66の島状蓄積層においては、コンタクト領域15の下部に蓄積領域が設けられるが、コンタクト領域15が設けられず且つベース領域14が上面92に露出する部分の下部には蓄積領域が設けられない。つまり、第2蓄積層64および第3蓄積層66におけるそれぞれの島状蓄積層は、上面92に露出するベース領域14の下部において互いに離間する。本例においては、上面92に露出するベース領域14の下部を、島状蓄積層の離間部と称する場合がある。本例のダイオード部80においては、第1蓄積層62によりコンタクト領域15からの過剰な正孔の注入を抑えることができる。加えて、本例のダイオード部80の逆回復時において、正孔は島状蓄積層の離間部を通って上面92面へ流れることができる。
本例において、カソード層82を上面92に投影した仮想的な領域の配列方向(X軸方向)の端部は、ダミートレンチ部30に位置する。また、本例において、カソード層82を上面92に投影した仮想的な領域におけるトレンチ部の延伸方向(Y軸方向)の端部は、離間部ではない複数の蓄積層60に位置する。
境界メサ部19‐3Aは1つ以上の蓄積層を有してよい。境界メサ部19‐3Aにおける1つ以上の蓄積層は、トレンチ部の延伸方向において連続的に設けられてよい。即ち、境界メサ部19‐3Aにおける1つ以上の蓄積層は、島状蓄積層ではなく、それゆえ離間部を有しない。本例の境界メサ部19‐3Aは、Y軸方向において連続的に設けられた第1蓄積層62および第2蓄積層64を有する。ただし、本例の境界メサ部19‐3Bにおける複数の蓄積層60は、ダイオード部80における複数の蓄積層60と同様の構成を有する。即ち、本例の境界メサ部19‐3Bにおける第2蓄積層64および第3蓄積層66は、離間部を有する。
境界メサ部19‐3Aおよび19‐3Bにおいて、複数の蓄積層60を上面92に投影した仮想的な領域のY軸方向の端部は、コンタクトホール54のY軸方向の端部よりも外側に位置する。本例の境界メサ部19‐3Aおよび19‐3Bにおいて、複数の蓄積層60を上面92に投影した仮想的な領域のY軸方向の端部は、Y軸方向において最も接続部25に近い(即ち、最も外側に位置する)コンタクト領域15よりも外側に位置する。これにより、コンタクト領域15からドリフト層18への過剰な正孔の注入を抑えることができる。境界メサ部19‐3Aは他のメサ部19に比べてコンタクト領域15の面積が大きいので、境界メサ部19‐3Aの複数の蓄積層60に離間部を設けない本例では、正孔注入の抑制効果が特に大きい。
図21は、図20のG‐G断面における斜視図を示す図である。G‐Gは、トランジスタ部70においてX軸方向に隣接するメサ部19‐1ならびに境界メサ部19‐3Aおよび19‐3Bと、トランジスタ部70のX軸方向に隣接するダイオード部80のメサ部19‐4とを通る。図21においては、ダイオード部80の離間部67を矢印で示す。また、離間部67のY軸方向の端部に破線を付して、当該破線をYZ断面に加えて、上面92にも示す。
本例の境界メサ部19‐3Aにおける蓄積層の数は、トランジスタ部70における蓄積層の数よりも少なく、且つ、ダイオード部80における蓄積層の数よりも少ない。これにより、トランジスタ部70のターン・オフ時において、境界メサ部19‐3Aに蓄積層を三つ設ける場合に比較して、より容易に正孔を引き抜きつつ、境界メサ部19‐3Aからの正孔の注入をある程度抑えることもできる。
図22は、図20におけるダイオード部80のメサ部19-4の一部を示す図である。本例においては、コンタクト領域15のY軸方向の長さをLPCとし、Y軸方向において隣り合うコンタクト領域15間の長さ(即ち、ベース領域14のY軸方向長さ)をLとする。また、本例においては、第2蓄積層64の第2蓄積領域64Rおよび第3蓄積層66の第3蓄積領域66RにおけるY軸方向の長さをLCHSとする。なお、異なる深さ位置における蓄積領域のY軸方向の長さが異なる場合には、Y軸方向の長さが最大である蓄積領域のY軸方向の長さをLCHSとしてよい。
また、本例においては、Y軸方向において隣り合う蓄積領域間の長さ(即ち、離間部67のY軸方向長さ)をLとする。なお、異なる深さ位置における蓄積領域のY軸方向の長さが異なる場合には、Y軸方向の長さが最小である蓄積領域間のY軸方向の長さをLとしてよい。本例において、LCHSは、LPCよりも大きく、LはLよりも小さい。また、LはLPCよりも大きくてよい。これにより、コンタクト領域15からの過剰な正孔注入を防ぐことができる。
図23は、第5実施形態における図1のA‐A断面に対応する斜視図である。本例のメサ部19は、高濃度コンタクト領域16をさらに有する。本例は、主として係る点が第1実施形態と異なる。本例において、高濃度コンタクト領域16の第2導電型のドーピング濃度は、コンタクト領域15よりも高い。例えば、高濃度コンタクト領域16は、P++型である。ただし、高濃度コンタクト領域16の下部とコンタクト領域15の上部とにおける接続界面において、両者のドーピング濃度は同じであってよい。高濃度コンタクト領域16の深さ方向における平均のドーピング濃度は、コンタクト領域15の深さ方向における平均のドーピング濃度よりも高くてよい。また、高濃度コンタクト領域16の深さ方向の中間におけるドーピング濃度が、コンタクト領域15の深さ方向の中間におけるドーピング濃度よりも高くてもよい。なお、コンタクト領域15のドーピング濃度とは、コンタクト領域15のうち高濃度コンタクト領域16を除く部分のドーピング濃度を意味してよい。
上面視において、各メサ部19は、P+型のコンタクト領域15よりも内側にP++型の高濃度コンタクト領域16を有してよい。本例のメサ部19‐1は、コンタクト領域15の配置に対応してY軸方向に離散的に高濃度コンタクト領域16を有する。メサ部19‐1において、コンタクト領域15は、高濃度コンタクト領域15のX軸方向およびY軸方向の周囲を囲んでよい。これに対して、本例のメサ部19‐2は、コンタクト領域15の配置に対応してY軸方向に平行に延在する高濃度コンタクト領域16を有する。ただし、メサ部19‐2においても、コンタクト領域15は、高濃度コンタクト領域16のX軸方向およびY軸方向の周囲を囲んでよい。
本例の高濃度コンタクト領域16の側部は、トレンチ部の側部に接することなく、コンタクト領域15に接する。また、本例の高濃度コンタクト領域16の下部は、コンタクト領域15の底部よりも浅い。本例の高濃度コンタクト領域16の下部は、コンタクト領域15に接する。本例の高濃度コンタクト領域16の上部は、コンタクト領域15と同様に、半導体基板10の上面92に位置する。
図24は、第5実施形態における図1のB‐B断面に対応する断面図である。本例のB‐B断面は、メサ部19‐2における高濃度コンタクト領域16を通る。本例のB‐B断面に示す様に、エミッタ電極52は、高濃度コンタクト領域16と接触することができる。それゆえ、第1実施形態に比べて、エミッタ電極52と半導体基板10との接触抵抗を低減することができる。
図25は、第5実施形態における図1のC‐C断面に対応する断面図である。本例のC‐C断面は、メサ部19‐1および19‐2における高濃度コンタクト領域16を通る。本例のC‐C断面に示す様に、エミッタ電極52は、メサ部19‐1および19‐2の両方において、高濃度コンタクト領域16と接触することができる。それゆえ、第1実施形態に比べて、エミッタ電極52と半導体基板10との接触抵抗を低減することができる。
図26は、図16のYZ面を示す図である。半導体装置100は、複数のP型領域および複数のN型領域を有するので、PNPN構造により形成される寄生サイリスタ72を有する場合がある。PNPN構造のうち、第1のP部分はコレクタ層22を有してよく、第1のN部分はバッファ層20、ドリフト層18および複数の蓄積層60を有してよく、第2のP部分はベース領域14を有してよく、第2のN分部はエミッタ領域12を有してよい。
第1の寄生トランジスタ76は、第1のP部分、第1のN部分および第2のP部分から成るPNPトランジスタであってよい。第1のP部分、第1のN部分および第2のP部分は、第1の寄生トランジスタ76のエミッタ、ベースおよびコレクタにそれぞれ対応してよい。同様に、第2の寄生トランジスタ78は、第1のN部分、第2のP部分および第2のN部分から成るNPNトランジスタであってよい。第1のN部分、第2のP部分および第2のN部分は、第2の寄生トランジスタ78のコレクタ、ベースおよびエミッタにそれぞれ対応してよい。
寄生サイリスタ72は、例えば、直列に接続された第1の寄生トランジスタ76および第2の寄生トランジスタ78を有する。第1の寄生トランジスタ76における第1のN部分は、第2の寄生トランジスタ78における第1のN部分に一致してよい。つまり、第1の寄生トランジスタ76におけるベースと、第2の寄生トランジスタ78におけるコレクタとは互いに接続されてよい。また、第1の寄生トランジスタ76における第2のP部分は、第2の寄生トランジスタ78における第2のP部分に一致してよい。つまり、第1の寄生トランジスタ76におけるコレクタと、第2の寄生トランジスタ78におけるベースとは互いに接続されてよい。
なお、第1の寄生トランジスタ76のエミッタは、寄生サイリスタ72のアノード73に対応してよい。また、第2の寄生トランジスタ78のエミッタは寄生サイリスタ72のカソード75に対応してよく、第2の寄生トランジスタ78のベースは寄生サイリスタ72のゲート74に対応してよい。寄生サイリスタ72においては、一度、ゲート74がオンすることにより寄生サイリスタ72内に電流が流れ始めると、アノード73と電流源との接続を遮断しない限り電流が流れ続ける。また、アノード73からカソード75へ流れる大電流により、半導体装置100が破壊される場合がある。半導体装置100において、このようなラッチアップが生じることを低減するべく、寄生サイリスタ72は可能な限りオンさせないことが望ましい。
本例においては、コンタクト領域15に高濃度コンタクト領域16を設けるので、コレクタ層22からベース領域14に注入された正孔が高濃度コンタクト領域16からエミッタ電極52へ抜けやすくなる。これにより、第2の寄生トランジスタ78におけるエミッタに対するベースの電位が上昇しにくくなる。つまり、寄生サイリスタ72のゲート74がオンしにくくなる。このように、本例では、寄生サイリスタ72をオンしにくくすることにより、半導体装置100においてラッチアップが発生する可能性を第1実施形態に比べて低減することができる。つまり、高濃度コンタクト領域16を設けることにより、ラッチアップ耐量を向上させることができる。なお、本例と第1実施形態の変形例とを組み合わせてよく、また、本例と第2〜第4実施形態とを組み合わせてもよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
10・・半導体基板、11・・ウェル領域、12・・エミッタ領域、14・・ベース領域、15・・コンタクト領域、16・・高濃度コンタクト領域、18・・ドリフト層、19・・メサ部、20・・バッファ層、21・・接続部、22・・コレクタ層、24・・コレクタ電極、25・・接続部、30・・ダミートレンチ部、32・・ダミートレンチ絶縁膜、33・・ダミートレンチ、34・・ダミートレンチ導電部、38・・層間絶縁膜、40・・ゲートトレンチ部、42・・ゲート絶縁膜、43・・ゲートトレンチ、44・・ゲート導電部、48・・ゲートランナー、49・・コンタクトホール、50・・ゲート金属層、52・・エミッタ電極、54、56・・コンタクトホール、60・・複数の蓄積層、62・・第1蓄積層、62R・・第1蓄領域、64・・第2蓄積層、64R・・第2蓄積領域、66・・第3蓄積層、66R・・第3蓄積領域、67・・離間部、68・・高濃度層、70・・トランジスタ部、72・・寄生サイリスタ、73・・アノード、74・・ゲート、75・・カソード、76・・第1の寄生トランジスタ、78・・第2の寄生トランジスタ、80・・ダイオード部、82・・カソード層、87・・正孔高濃度領域、92・・上面、94・・下面、100・・半導体装置、101、102、103、104・・波形

Claims (11)

  1. 半導体基板を有する半導体装置であって、
    前記半導体基板は、
    予め定められた方向に延伸する2つのトレンチ部と、
    前記2つのトレンチ部の間に設けられたメサ部と、
    前記メサ部の下方に設けられた第1導電型のドリフト層と
    を備え、
    前記メサ部は、
    前記ドリフト層よりもドーピング濃度が高く、少なくとも一部が前記半導体基板の上面に位置する第1導電型のエミッタ領域と、
    少なくとも一部が前記半導体基板の上面に位置する第2導電型のコンタクト領域と、
    前記エミッタ領域および前記コンタクト領域よりも下方において前記半導体基板の前記上面から下面への深さ方向に並んで設けられ、前記ドリフト層の第1導電型のドーピング濃度よりも高い第1導電型のドーピング濃度を有する、複数の蓄積層と
    を有し、
    前記複数の蓄積層のうち少なくとも一つの蓄積層は、前記エミッタ領域の少なくとも一部の下には設けられるが、前記コンタクト領域の一部の領域の下方においては設けられない
    半導体装置。
  2. 前記エミッタ領域と前記コンタクト領域とは、前記予め定められた方向において交互に設けられる
    請求項1に記載の半導体装置。
  3. 前記少なくとも一つの蓄積層は、複数の前記コンタクト領域における各々の一部の領域の下方においては設けられない
    請求項2に記載の半導体装置。
  4. 前記少なくとも一つの蓄積層は、前記ドリフト層の第1導電型のドーピング濃度よりも高い第1導電型のドーピング濃度を有する複数の蓄積領域であって、前記深さ方向に直交する平面において各々離散的に設けられた前記複数の蓄積領域を含む、島状蓄積層であり、
    前記複数の蓄積領域の各々は、前記エミッタ領域の少なくとも一部の下には設けられるが、前記コンタクト領域の一部の領域の下方においては設けられずに離間し、
    前記深さ方向において最も前記上面に近い蓄積層以外の全ての蓄積層は、前記島状蓄積層である
    請求項3に記載の半導体装置。
  5. 前記メサ部は、前記コンタクト領域よりも低い第2導電型のドーピング濃度を有するベース領域をさらに有し、
    前記エミッタ領域は、前記半導体基板の内部において、前記コンタクト領域に直接接せず、かつ、前記ベース領域と直接接する底部領域を有し、
    前記予め定められた方向における前記複数の蓄積領域の各々の長さは、前記予め定められた方向における前記底部領域の長さよりも長い
    請求項4に記載の半導体装置。
  6. 前記メサ部は、前記コンタクト領域よりも低い第2導電型のドーピング濃度を有するベース領域をさらに有し、
    前記エミッタ領域は、前記半導体基板の内部において、前記コンタクト領域に直接接せず、かつ、前記ベース領域と直接接する底部領域を各々有し、
    前記予め定められた方向における前記複数の蓄積領域の各々の長さは、前記予め定められた方向における前記底部領域の長さよりも短い
    請求項4に記載の半導体装置。
  7. 前記予め定められた方向における前記複数の蓄積領域の各々の長さをLCHSとし、前記エミッタ領域の前記予め定められた方向における前記底部領域の長さをLとした場合に、前記LCHSおよび前記Lは、
    0.5≦LCHS/L≦2
    を満たす
    請求項5または6に記載の半導体装置。
  8. 前記メサ部は、
    前記半導体基板の上面に位置する上部と、前記コンタクト領域に接する下部とを含む高濃度コンタクト領域であって、前記コンタクト領域よりも高い第2導電型のドーピング濃度を有する前記高濃度コンタクト領域をさらに有する
    請求項1から7のいずれか一項に記載の半導体装置。
  9. 前記半導体装置は、トランジスタ部と、ダイオード部と、前記トランジスタ部において前記ダイオード部に隣接する一部の領域に設けられた境界部とを備え、
    前記ダイオード部は、前記上面から前記下面に向かう深さ方向に1つ以上の蓄積層を備える
    請求項1から8のいずれか一項に記載の半導体装置。
  10. 前記ダイオード部は前記コンタクト領域を備え、
    前記ダイオード部における前記複数の蓄積層のうち少なくとも一つの蓄積層は、前記コンタクト領域の少なくとも一部の下に設けられる
    請求項9に記載の半導体装置。
  11. 前記予め定められた方向における前記ダイオード部の前記複数の蓄積層の各々の長さは、前記予め定められた方向における前記ダイオード部の前記コンタクト領域の長さよりも長い
    請求項10に記載の半導体装置。
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