JP6708266B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6708266B2
JP6708266B2 JP2018563316A JP2018563316A JP6708266B2 JP 6708266 B2 JP6708266 B2 JP 6708266B2 JP 2018563316 A JP2018563316 A JP 2018563316A JP 2018563316 A JP2018563316 A JP 2018563316A JP 6708266 B2 JP6708266 B2 JP 6708266B2
Authority
JP
Japan
Prior art keywords
peak
semiconductor substrate
doping concentration
concentration
back surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018563316A
Other languages
English (en)
Other versions
JPWO2018135448A1 (ja
Inventor
泰典 阿形
泰典 阿形
吉村 尚
尚 吉村
博 瀧下
博 瀧下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of JPWO2018135448A1 publication Critical patent/JPWO2018135448A1/ja
Application granted granted Critical
Publication of JP6708266B2 publication Critical patent/JP6708266B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0711Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors
    • H01L27/0716Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors in combination with vertical bipolar transistors and diodes, or capacitors, or resistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095Body region, i.e. base region, of DMOS transistors or IGBTs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608Silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • H01L29/7396Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • H01L29/8611Planar PN junction diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • H01L29/868PIN diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices

Description

本発明は、半導体装置に関する。
従来、複数の不純物濃度ピークを有するフィールドストップ領域が形成された半導体装置が知られている(例えば、特許文献1、2参照)。
特許文献1 米国特許出願公開第2016/0172438号明細書
特許文献2 米国特許出願公開第2008/0001257号明細書
解決しようとする課題
しかしながら、従来のフィールドストップ領域は、半導体基板の裏面側から順々にピークの不純物濃度が低下する構成を有するので、デバイス特性を最適化した場合に空乏層を止めるフィールドストップ領域としての機能を満たさない場合がある。
一般的開示
本発明の第1の態様においては、第1導電型の半導体基板と、半導体基板に設けられた第1導電型のドリフト層と、ドリフト層に設けられ、第1導電型であるドーピング濃度の複数のピークを有するバッファ領域とを備える半導体装置を提供してよい。バッファ領域は、予め定められたドーピング濃度を有し、複数のピークのうち半導体基板の最も裏面側に設けられた第1ピークと、第1ピークのドーピング濃度よりも高濃度のドーピング濃度を有し、第1ピークよりも半導体基板の上面側に設けられた高濃度ピークとを有してよい。
バッファ領域は、高濃度ピークのドーピング濃度よりも低濃度のドーピング濃度を有し、高濃度ピークよりも半導体基板の上面側に設けられた低濃度ピークを更に有してよい。
高濃度ピークは、複数のピークのうち半導体基板の裏面側から第1ピークの次に設けられた第2ピークであってよい。
第2ピークは、複数のピークのうち最も高濃度のピークであってよい。
第2ピークは、半導体基板の裏面から1μm以上、12μm以下の位置に設けられてよい。
第1ピークと第2ピークの間のドーピング濃度の谷のドーピング濃度が、半導体基板の基板濃度の10倍以上であってよい。
第1ピークのドーピング濃度Nと第2ピークのドーピング濃度Nのドーピング濃度比率N/Nが、1より大きく、且つ、100以下であってよい。
第1ピークは、複数のピークのうち第2ピークの次に高濃度のピークであってよい。
半導体基板は、複数のピークのピーク同士の間に複数の谷を有し、複数の谷のドーピング濃度が裏面側から上面側に向けて順次下がるドーピング濃度分布を有してよい。
第1ピークと第2ピークの間のドーピング濃度の谷のドーピング濃度NV12と、第1ピークのドーピング濃度Nとの比(N/NV12)が、第2ピークのドーピング濃度Nと第1ピークのドーピング濃度Nとの比(N/N)よりも高くてよい。
トランジスタ部およびダイオード部を有してよい。ダイオード部は、第1ピークよりも半導体基板の裏面側に第1導電型と異なる第2導電型のフローティング層を有してよい。
半導体装置は、トランジスタ部の裏面に第2導電型のコレクタ領域を有してよい。また、コレクタ領域から第2ピークまでの積分濃度が、半導体基板の臨界積分濃度の半分より高くてよい。
バッファ領域は、複数のピークのうち半導体基板の裏面側から第2ピークの次に設けられた第3ピークを更に備えてよい。第3ピークのドーピング濃度Nは、第1ピークと第2ピークの間のドーピング濃度の谷のドーピング濃度NV12よりも小さくてよい。
第2ピークと第1ピークとの深さ方向の距離X−Xは、第1ピークの半導体基板の裏面からの深さXよりも小さくてよい。
第1ピークおよびコレクタ領域の境界位置の、半導体基板の裏面からの深さXは、第1ピークと、第1ピークおよびコレクタ領域の境界位置との深さ方向の距離 −Xよりも小さくてよい。
第1ピークおよびコレクタ領域の境界位置の、半導体基板の裏面からの深さXは、第1ピークと、第1ピークおよびコレクタ領域の境界位置との深さ方向の距離 −Xよりも大きくてよい。
第1ピークとフローティング層の境界位置の半導体基板の裏面からの距離Xが、第1ピークと、第1ピークおよびフローティング層の境界位置との距離X−Xよりも小さくてよい。
本発明の第の態様においては、第1導電型の半導体基板と、半導体基板に設けられた第1導電型のドリフト層と、ドリフト層に設けられ、第1導電型であるドーピング濃度の複数のピークを有するバッファ領域とを備え半導体装置を提供する。複数のピークは、n個のドーピング濃度分布のピークP(nは2以上の整数)を有してよい。ピークPのうち、半導体基板の裏面側からi番目のピークPのドーピング濃度をドーピング濃度NPとし、i番目のピークPよりも半導体基板の裏面側の谷Bのドーピング濃度をそれぞれドーピング濃度NBとした場合、NP/NBi+1≦10となるピークと谷のペアを有してよい。
複数のピークは、NP/NBi+1≦10となるピークと谷の複数のペアを有してよい。
谷のドーピング濃度NBの全てを結ぶ包絡線は、谷Bから谷Bn+1に向かって、指数関数的、若しくは、指数関数よりも緩やかに減衰してよい。
谷のドーピング濃度NBの全てを結ぶ包絡線は、ドーピング濃度が小さい側に凸状に減衰してよい。
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
実施例に係る半導体装置100の概要を示す断面図である。 実施例に係る半導体装置100の概要を示す断面図である。 実施例に係る半導体基板10のドーピング濃度分布の一例を示す。 比較例1に係る半導体基板のドーピング濃度分布の一例を示す。 実施例に係る半導体基板10のより詳細なドーピング濃度分布の一例を示す。 実施例に係る半導体基板10のより詳細なドーピング濃度分布の一例を示す。 実施例に係る半導体基板10のより詳細なドーピング濃度分布の一例を示す。 フローティング層66を有する半導体装置100の構成の一例を示す。 フローティング層66を有する半導体基板10のドーピング濃度分布の一例を示す。 フローティング層66を有する半導体基板10のドーピング濃度分布の一例を示す。 フローティング層66を有する半導体基板10のドーピング濃度分布の一例を示す。 フローティング層66を有する半導体基板10のドーピング濃度分布の一例を示す。 実施例に係る半導体基板10のより詳細なドーピング濃度分布の一例を示す。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては、半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の2つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」、「おもて」、「裏」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。
各実施例においては、第1導電型をN型、第2導電型をP型とした例を示しているが、第1導電型をP型、第2導電型をN型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。
本明細書では、NまたはPを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、NやPに付す+および−は、それぞれ、それが付されていない層や領域よりも高ドーピング濃度および低ドーピング濃度であることを意味する。
図1Aは、実施例に係る半導体装置100の概要を示す断面図である。半導体装置100は、半導体基板10の上面および裏面に電極が形成され、半導体基板10の厚み方向に電流が流れる縦型の半導体装置である。本例では、半導体装置100の一例として、フリーホイールダイオード(FWD)を示す。半導体装置100は、半導体基板10、上面側電極102および裏面側電極104を備える。
上面側電極102は、半導体基板10の上面側に設けられる。本例の上面側電極102はプレーナ形状を有するが、他の例における上面側電極102はトレンチ形状を有してもよい。半導体装置100がFWDの場合、上面側電極102はアノード電極である。
裏面側電極104は、半導体基板10の裏面側に設けられる。半導体装置がFWDの場合、裏面側電極104はカソード電極である。
半導体基板10は、シリコンまたは化合物半導体等の半導体材料で形成される。半導体基板10には所定の濃度の不純物がドープされる。半導体基板10は、第1導電型を有する。例えば、半導体基板10は、N−型である。本例においては、第1導電型をN型として、第2導電型をP型として説明する。ただし、第1導電型をP型として、第2導電型をN型としてもよい。半導体基板10は、上面側領域12、ドリフト領域14、バッファ領域20およびカソード領域21を有する。バッファ領域20は、空乏層の伸長を抑制するフィールドストップ層として機能して良い。
ドリフト領域14は、第1導電型を有する。即ち、本例のドリフト領域14は、半導体基板10と同一の導電型を有する。本例のドリフト領域14はN−型である。
上面側領域12は、半導体基板10の上面側に配置され、ドリフト領域14とは異なる導電型の不純物がドープされる。本例において上面側領域12はP型である。半導体装置100がFWDの場合、上面側領域12はアノード領域として機能する。
カソード領域21は、半導体基板10の裏面側に設けられる。カソード領域21は、第1導電型を有する。本例のカソード領域21はN+型である。カソード領域21は、バッファ領域20と裏面側電極104との間に配置される裏面側領域の一例である。
バッファ領域20は、半導体基板10の裏面側に配置される。バッファ領域20は、ドリフト領域14と同一の導電型を有し、且つ、ドリフト領域14よりも高濃度に不純物がドープされる。本例においてバッファ領域20はN+型である。バッファ領域20は、複数のピーク40を有する。本例のバッファ領域20は、ドーピング濃度の6つのピーク40−1,40−2,40−3,40−4、40−5、40−6を有する。但し、バッファ領域20が有するピーク40の個数はこれに限られない。複数のピーク40は、異なる加速エネルギーで半導体基板10の裏面側から不純物を注入することにより形成されてよい。また、単位面積当たりの注入量を変えてプロトンを注入することによりプロトンの位置に応じてドーピング濃度を調整できる。ここでドーピング濃度とは、N型またはP型ドーパントとして、電気的に活性化されたドーピング濃度を意味する。
また、バッファ領域20は、上面側領域12およびドリフト領域14の界面から延びる空乏層が、半導体基板10の裏面側領域まで到達することを抑制する。バッファ領域20は、半導体基板10の裏面側からプロトンを注入し、熱処理することにより形成される。ピーク40は、半導体基板10の裏面側から、プロトン等の水素イオンといった質量の小さい不純物をドープすることで形成する。プロトン等の軽い不純物を用いることで、ピーク40の位置を精度よく制御できる。当該不純物は、リンおよびセレンよりも質量の軽い物質であることが好ましい。例えば、プロトンが注入された領域では、注入された水素と、半導体基板10の空孔等による複合欠陥がドナーとなる水素誘起ドナーにより、高濃度のN+層が形成される。
図1Bは、実施例に係る半導体装置100の概要を示す断面図である。本例の半導体装置100は、トランジスタ部50およびダイオード部70を有する。
トランジスタ部50およびダイオード部70は隣接して設けられている。本例のトランジスタ部50は、絶縁ゲートバイポーラトランジスタ(IGBT:Insulated Gate Bipolar Transistor)を有する。図1Aで示した構成と同一の構成は、特段明示しない限り同一の符号で示す。なお、半導体装置100がIGBTの場合、上面側電極102はエミッタ電極であり、裏面側電極104はコレクタ電極である。
なお、本例では、ダイオード部70も備えた逆導通IGBT(Reverse−conducting IGBT)の例を記載しているが、ダイオード部70を備えないIGBTであっても構わない。以下に述べる実施の例は、ダイオード部70を備えないIGBTであっても同様の効果を奏する。
本例の半導体基板10は、ベース領域として機能するP型の上面側領域12、N−型のドリフト領域14、バッファ領域20、コレクタ領域52およびカソード領域64を有する。本例の半導体基板10は、上面側に、ゲートトレンチ54、エミッタトレンチ56およびN+型のエミッタ領域58を有する。ゲートトレンチ54またはエミッタトレンチ56の長手方向では、エミッタ領域58と、図示しないP+型のコンタクト領域が交互に設けられている。コンタクト領域は上面側領域12よりも高いドーピング濃度を有する。
トランジスタ部50には、半導体基板10の上面からドリフト領域14まで達する複数のゲートトレンチ54と、複数のエミッタトレンチ56とが設けられる。ゲートトレンチ54の内部には、ゲート電圧が印加されるゲート電極Gが配置されている。エミッタトレンチ56の内部には、エミッタ電極として機能する上面側電極102と電気的に接続されるエミッタ電極Eが配置されている。トランジスタ部50に対応する裏面側には、P+型のコレクタ領域52が設けられている。
コレクタ領域52は、バッファ領域20と裏面側電極104との間の裏面側領域である。コレクタ領域52は、半導体基板10と異なる導電型を有する。本例のコレクタ領域52は、P+型の導電型を有する。
絶縁膜68は、半導体基板10上に配置される。本例の絶縁膜68は、ゲート電極Gおよびエミッタ電極Eと、上面側電極102との間に配置されている。また、絶縁膜68の一部の領域には、エミッタ電極Eと上面側電極102とを接続する貫通孔が形成される。
ダイオード部70には、半導体基板10の上面側から、ベース領域として機能するP型の上面側領域12、N−型のドリフト領域14、バッファ領域20、および、N+型のカソード領域64が設けられる。ダイオード部70には、半導体基板10の上面からドリフト領域14まで達する複数のエミッタトレンチ56が設けられる。なお、裏面側電極104は、半導体基板10の裏面において、コレクタ領域52およびカソード領域64と接触している。
図2は、実施例の図1A又は図1Bに係る半導体基板10のドーピング濃度分布のうち、バッファ領域20のドーピング濃度分布の一例を示す。横軸は半導体基板10の裏面からの深さを示し、縦軸はドーピング濃度を示す。ここで、裏面最表層のカソード領域64については図示を省略している。
本例のドーピング濃度分布は、ドーピング濃度が局所的に増加から減少へ転ずる極大となるピークを6つ含む(ピーク40−1〜40−6)。6つのピーク40−1〜40−6は、半導体基板10の裏面側からこの順に設けられている。ピーク40−1は、第1のピークの一例である。ピーク40−2は、第2のピークの一例である。
ピーク40−1は、予め定められたドーピング濃度を有し、複数のピーク40のうち半導体基板10の最も裏面側に設けられている。本例のピーク40−1は、ピーク40−2よりも低濃度である。
ピーク40−2は、ピーク40−1のドーピング濃度よりも高濃度のドーピング濃度を有する。ピーク40−2は、ピーク40−1よりも半導体基板10の上面側に設けられている。ピーク40−2は、高濃度ピークPの一例である。ピーク40−2は、複数のピーク40のうち最も高濃度であってよい。
高濃度ピークPは、複数のピーク40のうち最も高濃度のピークを指す。高濃度ピークPは、複数のピーク40のうちピーク40−1よりも半導体基板10の上面側に設けられている。本例の高濃度ピークPは、複数のピーク40のうち半導体基板10の裏面側から、ピーク40−1の次に設けられている。即ち、本例では、第2のピークが高濃度ピークPとなる。
ピーク40−3〜ピーク40−6は、ピーク40−2よりも上面側に設けられる。ピーク40−3〜ピーク40−6は、高濃度ピークPのドーピング濃度よりも低濃度のドーピング濃度を有する。ピーク40−3およびピーク40−4は、高濃度ピークPよりも半導体基板10の上面側に設けられている。ピーク40−3〜ピーク40−6は、低濃度ピークの一例である。
つまり、本例の半導体基板10では、ピーク40−2のドーピング濃度が、ピーク40−1およびピーク40−3〜ピーク40−6のドーピング濃度よりも高濃度である。よって、半導体基板10は、上に凸のドーピング濃度分布を有する。本例では、ピーク40−2のドーピング濃度が高濃度ピークPである場合について説明したが、上に凸のドーピング濃度分布を有するものであれば、ピーク40−2よりも上面側のピーク40が高濃度ピークPであってもよい。なお、本例では、ピーク40−6のドーピング濃度がピーク40−5のドーピング濃度よりも大きい。
本例では、ピーク40−1は、高濃度ピークPであるピーク40−2の次に高濃度である。即ち、ピーク40−1は、ピーク40−3〜ピーク40−6よりもドーピング濃度が大きい。これにより、ピーク40−1において、半導体基板10の上面側から延びる空乏層を確実に止めることができる。これにより、半導体装置100の耐圧が向上する。
ここで、製造上の観点から、複数のピーク40が上に凸のドーピング濃度分布を有することが好ましい場合がある。例えば、ピーク40を形成する工程では、半導体基板10の裏面側の浅い領域にイオンを注入する場合、深い領域にイオンを注入する場合と比較して注入時の加速エネルギーを低くする。注入時の加速エネルギーが低い場合、一定時間に注入できるイオン量が少なくなる。そのため、半導体基板10の裏面の浅い領域に高濃度のピーク40を形成する工程の処理時間が長くなり、半導体装置100の製造効率が低下する場合がある。本例の半導体装置100は、一番浅いピーク40−1をピーク40−2よりも低濃度としているので、ピーク40を形成するための処理時間を短縮できる。よって、半導体装置100の生産効率が向上する。
また、デバイス特性を最適化する観点からも、複数のピーク40が上に凸のドーピング濃度分布を有することが好ましい場合がある。例えば、半導体基板10の裏面に近い領域に高濃度のピーク40を形成すると、半導体基板10の裏面からのホール注入量に影響を与える場合がある。本例の半導体装置100は、半導体基板10の裏面に近いピーク40−1のドーピング濃度を抑制しているので、プロセス工程でばらつきが生じた場合であっても、デバイス特性に与える影響が小さい。一方、半導体基板10の裏面から深い領域のドーピング濃度を高めることにより、半導体基板10の上面側から延びる空乏層を抑えるフィールドストップ層としての機能を保持できる。これにより、半導体装置100は、漏れ電流を抑制できる。
水素イオンを照射する加速エネルギーは、照射する水素イオンが半導体基板を透過しない(又は突き抜けない)値であってよい。従来は、水素イオンを加速する加速器と半導体基板との間にエネルギー吸収体を設置し、照射する水素イオンが半導体基板を突き抜けるほどの高い加速エネルギー(例えば、10MeV以上)で照射していた。この場合、半導体基板内で水素イオンが停止する位置(即ち、水素イオンの深さ)は、エネルギー吸収体の厚さ等で水素イオンのエネルギーを吸収させることで調整する。このような高い加速エネルギーによる水素イオン照射では、半導体基板へ与えるダメージが大きすぎる他、水素イオンの半値全幅も数10μmかそれ以上となり、半導体基板厚に対する格子欠陥の分布幅も広くなる。これに対して、エネルギー吸収体を用いなくとも半導体基板の内部で水素イオンが停止する程度の加速エネルギーで水素イオンを照射すれば、過剰なダメージ(即ち、ディスオーダー)を与えずに水素誘起ドナーが形成できる。
エネルギー吸収体を用いずに半導体基板に水素イオンを照射する加速エネルギーは、次のようにしてよい。半導体基板がシリコンの場合、水素イオンの半導体基板における飛程Rp(即ち、水素イオンの濃度がピークとなる位置)と、水素イオンの加速エネルギーEについて、水素イオンの飛程Rpの対数log(Rp)をx、水素イオンの加速エネルギーEの対数log(E)をyとすると、下記(1)式の関係を満たしてよい。
y=−0.0047x+0.0528x−0.2211x+0.9923x+5.0474 ・・・(1)
なお、上記のフィッティング式を用いて所望の水素イオンの平均飛程Rpから水素イオン照射の加速エネルギーEを算出(算出値Eとする)してよい。加速エネルギーの算出値Eで水素イオンをシリコン基板に注入した場合における、実際の加速エネルギーE'と実際に二次イオン質量分析法(SIMS)等によって得られた平均飛程Rp'(水素イオンピーク位置)との関係は、以下のように考えればよい。加速エネルギーの算出値Eに対して、実際の加速エネルギーE'がE±10%程度の範囲にあれば、実際の平均飛程Rp'も所望の平均飛程Rpに対して±10%程度の範囲に収まり、測定誤差の範囲内となる。そのため、実際の平均飛程Rp'の所望の平均飛程Rpからのバラつきが、IGBTやダイオード等の電気的特性へ与える影響は、無視できる程度に十分小さい。したがって、実際の加速エネルギーE'が算出値E±5%の範囲にあれば、実際の平均飛程Rp'は実質的に設定どおりの平均飛程Rpであると判断することができる。あるいは、実際の加速エネルギーE'に対して、値E'を得るために上記(1)式に当てはめて算出した平均飛程Rpの値に対して、実際の平均飛程Rp'が±10%以内に収まれば、問題ない。
実際の加速器では、加速エネルギーEと平均飛程Rpはいずれも上記の範囲(±10%)に収まり得るので、実際の加速エネルギーE'と実際の平均飛程Rp'は、所望の平均飛程Rpと算出値Eで表される上述のフィッティング式に従っていると考えて、全く差支えない。さらに、ばらつきや誤差の範囲が、平均飛程Rpに対して上述の±10%以下であればよく、好適には±5%に収まれば、申し分なく上記(1)式に従っていると考えられる。上記(1)式を用いることにより、所望の水素イオンの飛程Rpを得るのに必要な水素イオンの加速エネルギーEを算出できる。
また、エネルギー吸収体を用いずに水素イオンが半導体基板に留まる程度の加速エネルギーで水素イオンを注入した場合、注入方向の水素の半値全幅ΔRpは、水素イオンの飛程Rpの対数log(Rp)をx、半値全幅ΔRpの対数log(ΔRp)をyとすると、下記(2)式を満たしてよい。
y=−0.00135x+0.01761x−0.07529x+0.08228x+0.21880x+0.41061x−0.98152 ・・・(2)
さらに、水素イオンを注入後に300℃〜450℃程度の熱処理をすると、注入された水素は半導体基板内を拡散する。そのため、バッファ領域20のそれぞれのピーク40は、式(2)を満たす半値全幅ΔRpを、さらに5〜20倍(好ましくは7〜10倍)大きくした値ΔRp'の半値全幅を備えるドーピング濃度分布を有してよい。すなわち、広がり抵抗測定法(Spread Resistance Profiling)や容量−電圧法(C−V法)などで測定したバッファ領域20のドーピング濃度がΔRp'を満たせば、注入された水素イオンは、照射するイオンが半導体基板を透過しない(又は突き抜けない)値の加速エネルギーで注入されたと見做すことができる。
あるいはまた、より簡単には、各ピーク40の裏面からの深さDに対して、各ピーク40のドーピング濃度の前後の半値全幅ΔDが、Dの20%以下、好ましくは10%以下であれば、注入された水素イオンは、照射する水素イオンが半導体基板を透過しない(又は突き抜けない)値の加速エネルギーで注入されたと見做してよい。
以上の通り、本例の半導体装置100は、半導体基板10の最も裏面側のピーク40−1よりも高濃度である高濃度ピークPを半導体基板10の上面側に有する。これにより、半導体装置100は、生産効率を向上し、且つ、デバイス特性を最適化できる。例えば、本例の半導体装置100は、オン抵抗Vonやターンオフ時のテール電流等を最適化できる。
図3は、比較例1に係る半導体基板のドーピング濃度分布の一例を示す。横軸は半導体基板の裏面からの深さを示し、縦軸はドーピング濃度を示す。
本例のドーピング濃度分布は、6つのピーク540−1〜540−6を含む。6つのピーク540−1〜540−6は、半導体基板10の裏面側からこの順に設けられている。本例の半導体装置は、ピーク540が半導体基板の裏面側から順々に下がるドーピング濃度分布を有する。ピーク540−1は、ピーク540−2のドーピング濃度よりも高濃度のドーピング濃度を有する。そして、ピーク540−1が高濃度ピークPとなる。
ここで、半導体基板の裏面の浅い部分にプロトンをイオン注入する場合、加速エネルギーを低く抑える必要がある。この場合、一定時間にイオン注入できるイオンの量が少なくなるので、半導体基板の裏面側の浅い部分のドーピング濃度が多いドーピング濃度分布は、生産効率が悪化する場合がある。
また、半導体基板の裏面からのホール注入量は、半導体装置の特性を最適化するために設定される。さらに、半導体基板の最裏面にある裏面ボロンに位置が近い浅い箇所のプロトンは、裏面からのホール注入量に大きく影響を与える。そのため、プロトンのドーズ量を適切に制御する必要がある。半導体装置の特性を最適化するために最裏面のプロトンドーズ量を減らした場合、ピーク濃度が順々に下がっていくドーピング濃度分布では、プロトン層全体のトータルドーズ量が小さくなるので、空乏層を止めるバッファ領域としての機能を満たさな場合がある。また、プロトンのトータルドーズ量が少ない場合、イオン注入で発生した結晶欠陥部のシリコン原子の未結合手を水素で終端できず、漏れ電流が大きくなる場合がある。
図4Aは、実施例に係る半導体基板10のより詳細なドーピング濃度分布の一例を示す。本例のドーピング濃度分布は、トランジスタ部50における半導体基板10の深さ方向のドーピング濃度分布を示す。そのため、半導体基板10の裏面側にコレクタ領域52のドーピング濃度Cが示されている。
本例のドーピング濃度分布は、7つのピーク40−1〜40−7を含む。7つのピーク40−1〜40−7は、半導体基板10の裏面側からこの順に設けられている。基板濃度Nは、半導体基板10のドーピング濃度を指す。ピーク40−2のドーピング濃度Nは、ピーク40−1のドーピング濃度Nよりも高濃度である。また、ピーク40−3〜ピーク40−6は、半導体基板10の裏面側から上面側に向けて順次下がるドーピング濃度分布を有する。但し、本例のピーク40−7のドーピング濃度Nは、ピーク40−6のドーピング濃度Nよりも高濃度である。
ピーク40−1は、半導体基板10の裏面からXの深さに設けられる。ピーク40−2は、半導体基板10の裏面からXの深さに設けられる。即ち、X<Xが成り立つ。複数のピーク40の深さは、半導体装置100の構造等に応じて適宜変更されてよい。一例において、ピーク40−2の深さXは、1μm以上、12μm以下である。また、ピーク40−2の深さXは、2μm以上、5μm以下であってもよい。
ピーク40−2とピーク40−1との深さ方向の距離X−Xは、ピーク40−1の半導体基板10の裏面からの深さXよりも小さくてよい。この場合、X−X<Xが成り立つ。これにより、空乏層の伸びるスピードを変化させずらくなり、振動を抑制することができる。
また、ピーク40−1およびコレクタ領域52の境界位置の、半導体基板10の裏面からの深さXは、ピーク40−1と、ピーク40−1およびコレクタ領域52の境界位置との深さ方向の距離 −Xよりも小さくてよい。この場合、X<X−Xが成り立つ。これにより、オン電圧Vonのばらつきを低減することができる。
半導体基板10は、複数のピーク40のピーク同士の間にドーピング濃度分布の谷のドーピング濃度Nを有する。本明細書において、ドーピング濃度分布の谷とは、ドーピング濃度分布が極小値を示す部分を指す。本例の半導体基板10は、複数の谷を有する。例えば、ドーピング濃度Nv12は、ピーク40−1とピーク40−2との間のドーピング濃度の谷のドーピング濃度を指す。また、ドーピング濃度Nv23は、ピーク40−2とピーク40−3との間のドーピング濃度の谷のドーピング濃度を指す。本例のドーピング濃度Nv12は、半導体基板10の基板濃度Nよりも大きい。一例において、ドーピング濃度Nv12は、半導体基板10の基板濃度Nの10倍以上である。これにより、空乏層の広がりが抑制される。また、ドーピング濃度Nv12は、ピーク40−3のドーピング濃度Nよりも小さくてよい。
濃度比率N/Nは、ピーク40−1とピーク40−2のドーピング濃度の濃度比率を指す。一例において、濃度比率N/Nが、1より大きく、且つ、100以下である。また、濃度比率N/Nの上限は、10以下であっても、5以下であってもよい。例えば、濃度比率N/Nの下限が低すぎると欠陥が残りすぎる場合がある。一方、濃度比率N/Nが高すぎると、濃度がばらついたときにコレクタ領域52を形成する不純物との関係でオン電圧Vonが変動する場合がある。
複数の谷のドーピング濃度Nは、半導体基板10の裏面側から上面側に向けて順次下がっていく。即ち、7つのピーク40−1〜40−7のそれぞれの間の6つの谷のドーピング濃度NV12〜NV67について、NV12>NV23、NV23>NV34、NV34>NV45、NV45>NV56、およびNV56>NV67を満たす。なお、図4Aでは、簡略化のためNV34、NV45、NV56、NV67を省略している。
ここで、N/NV12は、N/Nより小さくてよい。これにより、空乏層がXをこえる場合に、XとXの間で空乏層を抑えることができる。また、N/NV12は、N/N以上であってよい。若しくは、N/NV12は、N/Nよりも高くてよい。これにより、コレクタ領域52からの正孔の注入を容易にし、オン電圧Vonの変動を抑えることができる。
ここで、半導体基板10の裏面のコレクタ領域52の上面側の端の位置から、ピーク40−2までの積分濃度nが、半導体基板10の臨界積分濃度nの半分より高い。また、積分濃度n、臨界積分濃度nより高くてもよい。例えば、臨界積分濃度nは、ポアソンの式から次式で示される。
=ε・E/q
ここで、εは半導体の誘電率であり、qは電荷素量であり、Eは半導体の絶縁破壊電界強度である。例えばシリコンの場合、Eが1.8E5〜2.5E5(V/cm)であるので、nは1.2E12〜1.6E12(/cm)である。
以上の通り、本例の半導体装置100は、高濃度ピークPよりも半導体基板10の裏面側にピーク40−1を設けることにより、半導体基板10の裏面側の欠陥を終端できる。一方、高濃度ピークPの裏面側にピーク40−1を設けない場合、欠陥の多い領域が残る場合がある。例えば、ピーク40−1およびピーク40−2のドーピング濃度は、1E15cm−3以上、1E16cm−3以下であることが好ましい。なお、Eは10のべき乗を意味し、例えば1E15cm−3は1×1015cm−3を意味する。
図4Bは、実施例に係る半導体基板10のより詳細なドーピング濃度分布の一例を示す。本例のドーピング濃度分布では、ピーク40−3のドーピング濃度Nが、ピーク40−1とピーク40−2との間のドーピング濃度の谷のドーピング濃度NV12よりも小さい点で図4Aに係るドーピング濃度分布と異なる。即ち、N<NV12が成り立つ。これにより、ピーク40−1およびピーク40−2のベースのドーピング濃度が高くなり、ピーク40−1およびピーク40−2において、半導体基板10の上面側から延びる空乏層を止めやすくなる。
図4Cは、実施例に係る半導体基板10のより詳細なドーピング濃度分布の一例を示す。本例のドーピング濃度分布では、ピーク40−1およびコレクタ領域52の境界位置の半導体基板10の裏面からの距離Xが、ピーク40−1と、ピーク40−1およびコレクタ領域52の境界位置との深さ方向の距離X−Xよりも大きい点で図4Aに係るドーピング濃度分布と異なる。即ち、X>X−Xが成り立つ。このように、コレクタ領域52が形成される領域を深くすることにより、ホールの注入を抑制することができる。
図5は、フローティング層66を有する半導体装置100の構成の一例を示す。本例の半導体装置100は、ダイオード部70にフローティング層66を有する点で図1Bの半導体装置100と異なる。
フローティング層66は、ダイオード部70のカソード領域64側に設けられている。本例のフローティング層66は、ピーク40−1よりも半導体基板10の裏面側に設けられる。ここで、フローティング層66の位置は、フローティング層66のドーピング濃度が最大となるピークFを基準として判断されてよい。フローティング層66は、複数のピーク40と異なる導電型を有する。本例のフローティング層66の導電型は、P+型である。フローティング層66は、複数のピーク40と重ならないように設けられている。このように、フローティング層66とバッファ領域20のピークをずらすことにより、フローティング層66に対するバッファ領域20の影響が小さくなる。これにより、プロセスの影響でドーピング濃度分布にばらつきが生じた場合も、デバイス特性への影響が小さい。
図6Aは、フローティング層66を有する半導体基板10のドーピング濃度分布の一例を示す。本例のドーピング濃度分布は、ダイオード部70における半導体基板10の深さ方向のドーピング濃度分布を示す。そのため、半導体基板10の裏面側にコレクタ領域52のドーピング濃度Cおよびフローティング層66のドーピング濃度Fが示されている。
フローティング層66のドーピング濃度は、ピーク40−1のドーピング濃度よりも高濃度であることが好ましい。フローティング層66のドーピング濃度を高濃度とすることにより、複数のピーク40による半導体装置100のオン電圧Vonへの影響を低減できる。そして、フローティング層66のドーピング濃度は、高濃度ピークPよりも高濃度であってよい。これにより、複数のピーク40による半導体装置100のデバイス特性への影響がさらに小さくなる。さらにまた、フローティング層66のドーピング濃度は、ピーク40−2のドーピング濃度よりも高濃度であってよい。
また、半導体基板10の裏面側には、ライフタイム制御用のヘリウムが注入されてよい。この場合、裏面側のヘリウムは、ドーピング濃度分布のピーク位置を避けて注入されることが好ましい。一例において、裏面ヘリウムは、フローティング層66とピーク40−1との間に注入される。また、裏面ヘリウムは、ピーク40−1とピーク40−2との間に注入されてもよい。さらに、裏面ヘリウムは、高濃度ピークPよりも半導体基板10の上面側に注入されてよい。これにより、ヘリウムを注入することによる半導体装置100のデバイス特性への影響が小さくなる。
図6Bは、フローティング層66を有する半導体基板10のドーピング濃度分布の一例を示す。本例のドーピング濃度分布では、ピーク40−3のドーピング濃度Nが、ピーク40−1とピーク40−2との間のドーピング濃度の谷のドーピング濃度NV12よりも小さい点で図6Aに係るドーピング濃度分布と異なる。即ち、N<NV12が成り立つ。これにより、ピーク40−1およびピーク40−2のベースのドーピング濃度が高くなり、ピーク40−1およびピーク40−2において、半導体基板10の上面側から延びる空乏層を止めやすくなる。
図6Cは、フローティング層66を有する半導体基板10のドーピング濃度分布の一例を示す。本例のドーピング濃度分布では、ピーク40−1およびコレクタ領域52の境界位置の半導体基板10の裏面からの距離Xが、ピーク40−1と、ピーク40−1およびコレクタ領域52の境界位置との距離X−Xよりも大きい点で図6Aに係るドーピング濃度分布と異なる。即ち、X>X−Xが成り立つ。このように、コレクタ領域52が形成される領域を深くすることにより、ホールの注入を抑制することができる。
図6Dは、フローティング層66を有する半導体基板10のドーピング濃度分布の一例を示す。本例のドーピング濃度分布では、ピーク40−1とフローティング層66との境界位置の半導体基板10の裏面からの距離Xが、ピーク40−1と、ピーク40−1およびフローティング層66との境界位置との距離X−Xよりも小さい点で図6Aに係るドーピング濃度分布と異なる。即ち、X<X−Xが成り立つ。これにより、ピーク40−1において、半導体基板10の上面側から延びる空乏層を止めやすくなる。
図7は、実施例に係る半導体基板10のより詳細なドーピング濃度分布の一例を示す。本例のドーピング濃度分布は、トランジスタ部50における半導体基板10の深さ方向のドーピング濃度分布を示す。そのため、半導体基板10の裏面側にコレクタ領域52のドーピング濃度が示されている。
本例のバッファ領域20は、ドーピング濃度分布において、n個のピークP〜P(nは2以上の整数)を有する。n個のピークP〜Pのうち、半導体基板10の裏面側からi番目のピークPのドーピング濃度をドーピング濃度NPとする。本例ではn=7の場合について示しているが、これに限られない。なお、iは、1以上の整数である。
また、バッファ領域20は、ドーピング濃度分布において、n+1個の谷B〜Bn+1を有する。谷B〜Bは、n個のピークP〜Pよりも半導体基板10の裏面側に設けられている。また、Bn+1は、n番目のピークPよりも半導体基板10の上面側に設けられている。n+1個の谷B〜Bn+1のうち、半導体基板10の裏面側からi番目の谷B のドーピング濃度をドーピング濃度NBとする。n+1番目の谷Bn+1のドーピング濃度NBn+1は、ドリフト領域14のドーピング濃度と同一であってよい。
ここで、本例のバッファ領域20は、NP/NBi+1≦10となるピークと谷のペアを有する。即ち、i番目のピークPのドーピング濃度NPは、ピークPよりも半導体基板10の上面側の最初の谷Bi+1のドーピング濃度NBi+1の10倍以下であってよい。このように、ピークPのドーピング濃度Nと、ピークPよりも半導体基板10の上面側の最初の谷Bi+1のドーピング濃度NBi+1とのドーピング濃度比を10倍以下とすることにより、ターンオフや逆回復時の空間電荷領域の広がりを滑らかにすることができる。これにより、半導体装置100のソフトスイッチングが実現される。
また、バッファ領域20は、NP/NBi+1≦10となるピークと谷の複数のペアを有してもよい。例えば、NP/NBi+1≦10となるピークPと谷Bi+1のペアは、4つ以上である。また、NP/NBi+1≦10となるピークPと谷Bi+1のペアは、5つ以上であってもよい。なお、本例では、NP/NBi+1≦10として説明したが、NP/NBi+1<10としてもよい。
谷Bは、最も半導体基板10の裏面側の谷である。半導体装置100がIGBTの場合、とp型のコレクタ領域52との境界は、pn接合となる。そのため、最も浅い谷Bのドーピング濃度は、理論的には0になる。そこで、このように異なる導電型の領域に挟まれた境界における谷Bのドーピング濃度は、n型の領域(本例ではバッファ領域20の谷B)のドナー濃度と、p型の領域(本例ではコレクタ領域52)のアクセプタ濃度が同じ濃度になる位置におけるドナー濃度(又はアクセプタ濃度)を、谷Bのドーピング濃度NBとしてよい。
空間電荷領域における電界強度分布においては、所定の深さ位置における電界強度の低下は、ピークPのドーピング濃度NPおよびピークPの配列の仕方に基づいて決定される。一方、半導体基板10の深さ方向全体における平均的な電界強度の低下は、ピークPのドーピング濃度NPに加えて、谷Bのドーピング濃度NBおよび谷Bの配列の仕方に基づいて決定される。即ち、印加電圧が高いほど、また、コレクタ−エミッタ間電圧(またはカソード−アノード間電圧)が高くなるほど、ピークのドーピング濃度だけでなく、谷のドーピング濃度とその分布や配列の仕方が、空間電荷領域の広がりの抑制度合に寄与する。
そこで、谷Bのドーピング濃度NBの全てを結ぶ包絡線Eは、緩やかに減衰することが好ましい。例えば、包絡線Eは、谷Bから谷Bn+1に向かって、指数関数的、若しくは、指数関数よりも緩やかに減衰することが好ましい。また、包絡線Eは、ガウス関数よりも指数関数に近い分布で減衰してもよい。包絡線Eは、縦軸が対数スケール、横軸がリニアスケールの場合に、ドーピング濃度が低い側(グラフの下側)に凸の分布を示してよい。これにより、ターンオフや逆回復時の空間電荷領域の広がりの抑制を、半導体基板10の裏面(即ち、コレクタ領域52又はカソード領域64)に近くなるほど徐々に強くすることができる。よって、半導体装置100のスイッチング波形が滑らかになり、半導体装置100のソフトスイッチングが実現される。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
10・・・半導体基板、12・・・上面側領域、14・・・ドリフト領域、20・・・バッファ領域、21・・・カソード領域、40・・・ピーク、50・・・トランジスタ部、52・・・コレクタ領域、54・・・ゲートトレンチ、56・・・エミッタトレンチ、58・・・エミッタ領域、64・・・カソード領域、66・・・フローティング層、68・・・絶縁膜、70・・・ダイオード部、100・・・半導体装置、102・・・上面側電極、104・・・裏面側電極、540・・・ピーク

Claims (16)

  1. 第1導電型の半導体基板と、
    前記半導体基板に設けられた前記第1導電型のドリフト層と、
    前記ドリフト層に設けられ、前記第1導電型であるドーピング濃度の複数のピークを有するバッファ領域と、
    を備え、
    前記バッファ領域は、
    予め定められたドーピング濃度を有し、前記複数のピークのうち前記半導体基板の最も裏面側に設けられた第1ピークと、
    前記第1ピークのドーピング濃度よりも高濃度のドーピング濃度を有し、前記第1ピークよりも前記半導体基板の上面側に設けられた高濃度ピークと、
    前記高濃度ピークのドーピング濃度よりも低濃度のドーピング濃度を有し、前記高濃度ピークよりも前記半導体基板の上面側に設けられた低濃度ピークと
    を有し、
    前記高濃度ピークは、前記複数のピークのうち前記半導体基板の裏面側から前記第1ピークの次に設けられた第2ピークであり、
    前記第1ピークと前記第2ピークの間のドーピング濃度の谷のドーピング濃度NV12と、前記第1ピークのドーピング濃度Nとの比(N/NV12)が、
    前記第2ピークのドーピング濃度Nと前記第1ピークのドーピング濃度Nとの比(N/N)よりも高く、
    トランジスタ部およびダイオード部を有し、
    前記ダイオード部は、前記第1ピークよりも前記半導体基板の裏面側に前記第1導電型と異なる第2導電型のフローティング層を有する、
    半導体装置。
  2. 前記第2ピークは、前記複数のピークのうち最も高濃度のピークである
    請求項1に記載の半導体装置。
  3. 前記第2ピークは、前記半導体基板の裏面から1μm以上、12μm以下の位置に設けられる
    請求項1又は2に記載の半導体装置。
  4. 前記第1ピークと前記第2ピークの間のドーピング濃度の谷のドーピング濃度が、前記半導体基板の基板濃度の10倍以上である
    請求項1から3のいずれか一項に記載の半導体装置。
  5. 前記第1ピークのドーピング濃度Nと前記第2ピークのドーピング濃度Nのドーピング濃度比率N/Nが、1より大きく、且つ、100以下である
    請求項1から4のいずれか一項に記載の半導体装置。
  6. 前記第1ピークは、前記複数のピークのうち前記第2ピークの次に高濃度のピークである
    請求項1から5のいずれか一項に記載の半導体装置。
  7. 前記半導体基板は、前記複数のピークのピーク同士の間に複数の谷を有し、前記複数の谷のドーピング濃度が前記裏面側から前記上面側に向けて順次下がるドーピング濃度分布を有する
    請求項1から6のいずれか一項に記載の半導体装置。
  8. 前記トランジスタ部の裏面に第2導電型のコレクタ領域を有し、
    該コレクタ領域から前記第2ピークまでの積分濃度が、前記半導体基板の臨界積分濃度の半分より高い
    請求項1から7のいずれか一項に記載の半導体装置。
  9. 前記バッファ領域は、前記複数のピークのうち前記半導体基板の裏面側から前記第2ピークの次に設けられた第3ピークを更に備え、
    前記第3ピークのドーピング濃度Nは、前記第1ピークと前記第2ピークの間のドーピング濃度の谷のドーピング濃度NV12よりも小さい
    請求項1からのいずれか一項に記載の半導体装置。
  10. 前記第2ピークと前記第1ピークとの深さ方向の距離X−Xは、前記第1ピークの前記半導体基板の裏面からの深さXよりも小さい
    請求項1からのいずれか一項に記載の半導体装置。
  11. 前記第1ピークおよび前記コレクタ領域の境界位置の、前記半導体基板の裏面からの深さXは、前記第1ピークと、前記第1ピークおよび前記コレクタ領域の境界位置との深さ方向の距離X−Xよりも小さい
    請求項に記載の半導体装置。
  12. 前記第1ピークおよび前記コレクタ領域の境界位置の、前記半導体基板の裏面からの深さXは、前記第1ピークと、前記第1ピークおよび前記コレクタ領域の境界位置との深さ方向の距離X−Xよりも大きい
    請求項に記載の半導体装置。
  13. 前記第1ピークと前記フローティング層の境界位置の前記半導体基板の裏面からの距離Xが、前記第1ピークと、前記第1ピークおよび前記フローティング層の境界位置との距離X−Xよりも小さい
    請求項1から12のいずれか一項に記載の半導体装置。
  14. 第1導電型の半導体基板と、
    前記半導体基板に設けられた前記第1導電型のドリフト層と、
    前記ドリフト層に設けられ、前記第1導電型であるドーピング濃度の複数のピークを有するバッファ領域と
    を備え、
    前記複数のピークは、n個のドーピング濃度分布のピークP(nは5以上の整数)を有し、前記ピークPのうち、前記半導体基板の裏面側からi番目のピークPのドーピング濃度をドーピング濃度NPとし、前記i番目のピークPよりも前記半導体基板の裏面側の谷Bのドーピング濃度をそれぞれドーピング濃度NBとした場合、NP/NBi+1≦10となる前記ピークと前記谷のペアを5つ以上有する
    半導体装置。
  15. 前記谷のドーピング濃度NBの全てを結ぶ包絡線は、谷Bから谷Bn+1に向かって、指数関数的、若しくは、指数関数よりも緩やかに減衰する
    請求項14に記載の半導体装置。
  16. 前記谷のドーピング濃度NBの全てを結ぶ包絡線は、ドーピング濃度が小さい側に凸状に減衰する
    請求項14に記載の半導体装置。
JP2018563316A 2017-01-17 2018-01-15 半導体装置 Active JP6708266B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017006187 2017-01-17
JP2017006187 2017-01-17
PCT/JP2018/000886 WO2018135448A1 (ja) 2017-01-17 2018-01-15 半導体装置

Publications (2)

Publication Number Publication Date
JPWO2018135448A1 JPWO2018135448A1 (ja) 2019-06-27
JP6708266B2 true JP6708266B2 (ja) 2020-06-10

Family

ID=62908208

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018563316A Active JP6708266B2 (ja) 2017-01-17 2018-01-15 半導体装置

Country Status (5)

Country Link
US (1) US10825904B2 (ja)
JP (1) JP6708266B2 (ja)
CN (1) CN109417093B (ja)
DE (1) DE112018000050T5 (ja)
WO (1) WO2018135448A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108292605B (zh) * 2016-06-24 2021-08-27 富士电机株式会社 半导体装置的制造方法和半导体装置
CN109075191B (zh) * 2016-10-17 2021-08-31 富士电机株式会社 半导体装置
US11393812B2 (en) * 2017-12-28 2022-07-19 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
DE102018123439B4 (de) 2018-09-24 2020-04-23 Infineon Technologies Ag Leistungshalbleitertransistor, Verfahren zum Verarbeiten eines Leistungshalbleitertransistors und Verfahren zum Produzieren eines Leistungshalbleitertransistors
DE102018010379B4 (de) 2018-09-24 2024-04-25 Infineon Technologies Ag Verfahren zum Herstellen eines Leistungshalbleitertransistors
DE112019001123B4 (de) 2018-10-18 2024-03-28 Fuji Electric Co., Ltd. Halbleitervorrichtung und herstellungsverfahren davon
WO2021029285A1 (ja) * 2019-08-09 2021-02-18 富士電機株式会社 半導体装置
DE112020001040T5 (de) * 2019-10-17 2021-12-23 Fuji Electric Co., Ltd. Halbleitervorrichtung und herstellungsverfahren einer halbleitervorrichtung
WO2023176887A1 (ja) * 2022-03-16 2023-09-21 富士電機株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10055446B4 (de) * 1999-11-26 2012-08-23 Fuji Electric Co., Ltd. Halbleiterbauelement und Verfahren zu seiner Herstellung
JP4371521B2 (ja) * 2000-03-06 2009-11-25 株式会社東芝 電力用半導体素子およびその製造方法
KR100351042B1 (ko) * 2000-04-04 2002-09-05 페어차일드코리아반도체 주식회사 역방향 차폐 모드에서도 높은 브레이크다운 전압을 갖는절연 게이트 바이폴라 트랜지스터 및 그 제조방법
US6482681B1 (en) 2000-05-05 2002-11-19 International Rectifier Corporation Hydrogen implant for buffer zone of punch-through non epi IGBT
US7538412B2 (en) * 2006-06-30 2009-05-26 Infineon Technologies Austria Ag Semiconductor device with a field stop zone
US7989888B2 (en) * 2006-08-31 2011-08-02 Infineon Technologies Autria AG Semiconductor device with a field stop zone and process of producing the same
JP5594276B2 (ja) * 2010-12-08 2014-09-24 株式会社デンソー 絶縁ゲート型半導体装置
CN103534811B (zh) * 2011-05-18 2016-09-21 富士电机株式会社 半导体装置及半导体装置的制造方法
AU2011377785B2 (en) * 2011-09-28 2014-11-06 Toyota Jidosha Kabushiki Kaisha IGBT and manufacturing method therefor
JP2014103376A (ja) * 2012-09-24 2014-06-05 Toshiba Corp 半導体装置
US10211325B2 (en) 2014-01-28 2019-02-19 Infineon Technologies Ag Semiconductor device including undulated profile of net doping in a drift zone
DE112015000670T5 (de) * 2014-09-17 2016-11-03 Fuji Electric Co., Ltd. Halbleitervorrichtungsverfahren zur Herstellung einer Halbleitervorrichtung
CN105814694B (zh) 2014-10-03 2019-03-08 富士电机株式会社 半导体装置以及半导体装置的制造方法
DE102014117538A1 (de) 2014-11-28 2016-06-02 Infineon Technologies Ag Verfahren zum Herstellen von Halbleitervorrichtungen unter Verwendung von Implantation leichter Ionen und Halbleitervorrichtung
JP6222140B2 (ja) * 2015-03-04 2017-11-01 トヨタ自動車株式会社 半導体装置
DE112016000168T5 (de) 2015-06-17 2017-08-03 Fuji Electric Co., Ltd. Halbleitervorrichtung
US9773870B1 (en) * 2016-06-28 2017-09-26 International Business Machines Corporation Strained semiconductor device

Also Published As

Publication number Publication date
WO2018135448A1 (ja) 2018-07-26
DE112018000050T5 (de) 2019-02-28
US20210043738A1 (en) 2021-02-11
CN109417093B (zh) 2021-08-31
CN109417093A (zh) 2019-03-01
JPWO2018135448A1 (ja) 2019-06-27
US20190148500A1 (en) 2019-05-16
US10825904B2 (en) 2020-11-03

Similar Documents

Publication Publication Date Title
JP6708266B2 (ja) 半導体装置
US11469297B2 (en) Semiconductor device and method for producing semiconductor device
US10867790B2 (en) Semiconductor device and method for manufacturing the same
US10651269B2 (en) Semiconductor device and method for producing semiconductor device
JP6642609B2 (ja) 半導体装置および半導体装置の製造方法
US10734230B2 (en) Insulated-gate bipolar transistor (IGBT) or diode including buffer region and lifetime killer region
US10388775B2 (en) Semiconductor device having multiple field stop layers
US10629678B2 (en) Semiconductor device and method of manufacturing semiconductor device
US9530672B2 (en) Production method for a semiconductor device
CN106062960B (zh) 半导体装置及半导体装置的制造方法
JP6639739B2 (ja) 半導体装置
JP7361634B2 (ja) 半導体装置及び半導体装置の製造方法
US11984482B2 (en) Semiconductor device
JP2019186434A (ja) 半導体装置の製造方法
CN114944337A (zh) 一种超结igbt的制造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181228

A524 Written submission of copy of amendment under article 19 pct

Free format text: JAPANESE INTERMEDIATE CODE: A527

Effective date: 20181228

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200204

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200305

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200421

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200504

R150 Certificate of patent or registration of utility model

Ref document number: 6708266

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250