KR100351042B1 - 역방향 차폐 모드에서도 높은 브레이크다운 전압을 갖는절연 게이트 바이폴라 트랜지스터 및 그 제조방법 - Google Patents

역방향 차폐 모드에서도 높은 브레이크다운 전압을 갖는절연 게이트 바이폴라 트랜지스터 및 그 제조방법 Download PDF

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Abstract

본 발명의 절연 게이트 바이폴라 트랜지스터는 상대적으로 저농도의 하부 버퍼층 및 상대적으로 고농도의 상부 버퍼층으로 이루어진 버퍼층을 구비한다. 저농도의 하부 버퍼층은 컬렉터 영역으로 사용되는 제1 도전형의 고농도의 반도체 기판과 접하며, 고농도의 상부 버퍼층은 제2 도전형의 드리프트 영역과 접한다. 상부 버퍼층의 도전형의 제2 도전형이며, 하부 버퍼층의 도전형은 실질적으로 진성이거나, 제1 혹은 제2 도전형이 될 수도 있다. 이에 따르면, 고농도의 상부 버퍼층으로 인하여 드리프트 영역의 두께를 감소시킬 수 있으며, 순방향 도통시에는 스위칭 속도를 향상시킬 수 있다. 동시에 저농도의 하부 버퍼층으로 인하여 역방향 차폐 모드시에 소자의 브레이크다운 전압을 증가시킬 수 있다.

Description

역방향 차폐 모드에서도 높은 브레이크다운 전압을 갖는 절연 게이트 바이폴라 트랜지스터 및 그 제조 방법{Insulated gate bipolar transistor having high breakdown voltage in reverse blocking mode and method for fabricating the same}
본 발명은 전력용 반도체에 관한 것으로서, 특히 역방향 차폐 모드에서도 높은 브레이크다운 전압을 갖는 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor) 및 그 제조 방법에 관한 것이다.
최근 고전력 MOSFET(MOS Field Effect Transistor)의 고속 스위칭 특성과 BJT(Bipolar Junction Transistor)의 대전력 특성을 겸비한 새로운 전력용 반도체 소자로서 절연 게이트 바이폴라 트랜지스터가 주목받고 있다.
도 1은 종래의 절연 게이트 바이폴라 트랜지스터의 구조를 개략적으로 나타내 보인 단면도이고, 도 2는 도 1의 절연 게이트 바이폴라 트랜지스터의 각 층에서의 농도(가는 실선으로 표시) 및 전계 분포(굵은 실선으로 표시)를 나타내 보인 그래프이다. 도 2에서, 부호 "Ⅰ"는 p+반도체 기판(11)을, 부호 "Ⅱ"는 n+버퍼층(12)을, 부호 "Ⅲ"은 n-에피택셜층(13)을, 그리고 부호 "Ⅳ"는 p+베이스 영역(15)을 각각 나타낸다.
먼저 도 1을 참조하면, 컬렉터 영역으로 사용되는 고농도의 제1 도전형, 예컨대 p형(이하 p+) 반도체 기판(11) 상에 고농도의 제2 도전형, 예컨대 n형(이하 n+) 버퍼층(12)이 형성되어 있다. 이 n+버퍼층(12) 상에는 저농도의 n형(이하 n-) 드리프트 영역(13)이 형성되어 있다. 상기 n-드리프트 영역(13)은 에피택셜 성장(epitaxial growth)법에 의해 형성될 수 있다. 상기 n-드리프트 영역(13)의 상부 표면의 일정 영역에는 p형 불순물의 선택적 확산으로 인한 p+베이스 영역(14)이 형성되어 있으며, p+베이스 영역(14)의 상부 표면의 일정 영역에는 n형 불순물의 선택적 확산으로 인한 n+에미터 영역(15)이 형성되어 있다.
상기 n-드리프트 영역(13)의 상부 표면과 n+에미터 영역(15)의 상부 표면 사이의 p+베이스 영역(14)의 채널 영역이 덮여지도록 게이트 절연막(16)이 형성되어 있다. 예컨대 폴리실리콘막으로 이루어진 게이트 전극(17)은 게이트 절연막(16) 상에 형성되어 있다. 에미터 전극(18)은 n형 에미터 영역(15)과 전기적으로 연결되도록 형성되며, 컬렉터 전극(19)은 p+반도체 기판(11)의 하부에 형성되어 있다. 한편, 게이트 전극(17)과 에미터 전극(18)은 층간 절연막 역할을 하는 산화막(미도시)에 의해 서로 절연되어 있다.
이와 같은 구조를 갖는 종래의 절연 게이트 바이폴라 트랜지스터에 있어서, n+버퍼층(12)은 게이트 전극(17)과 에미터 전극(18)이 단락되고 컬렉터 전극(19)은 에미터 전극(18)에 대하여 양의 전압이 인가되는 순방향 차폐 모드에서, 상기 n-드리프트 영역(13)과 상기 p+베이스 영역(14) 사이에는 역전압이 인가되고, 이로 인하여 상기 두 영역(13)(14) 사이의 접합면으로부터 형성되는 공핍층이 p+반도체 기판(11)까지 확장되지 못하도록 하기 위한 것이다. 따라서 상기 n+버퍼층(12)을 존재시킴으로써, n-드리프트 영역(13)의 두께를 줄일 수 있으므로 소자의 온-상태 손실들을 줄일 수 있다는 이점이 있다. 그리고 순방향 도통시(게이트에 일정 전압 이상이 인가되어 채널이 형성되는 경우)에는, n+버퍼층(12)의 농도가 높고 두께가 클수록 p+반도체 기판(11)으로부터 n-드리프트 영역(13)으로의 홀 주입을 억제시켜 소자의 스위칭 속도가 빨라진다.
그러나 상기 n+버퍼층(12)이 존재함으로써, 게이트 전극(17)에 전압이 인가되지 않고 컬렉터 전극(19)에 에미터 전극(18)에 대해 음의 전압이 인가되는 역방향 차폐 모드에서는 소자의 브레이크다운 전압의 크기가 작아지는 단점이 있다.
이를 보다 상세히 설명하면, 도 2에 도시된 바와 같이, n+버퍼층(12)의 농도는 고농도임을 알 수 있는데, 이는 앞서 설명한 바와 같이 순방향 도통시에 버퍼층의 농도가 클수록 소자의 스위칭 특성이 개선되고 순방향 전압 강하가 커지기 때문이다. 이와 같이 n+버퍼층(12)을 사용한 절연 게이트 바이폴라 트랜지스터에 있어서, 순방향 차폐 모드에서 얻을 수 있는 브레이크다운 전압의 크기는 전계의 분포에 의해 그려지는 사다리꼴의 면적과 같으므로 높은 브레이크다운 전압을 얻을 수 있다. 그러나, 역방향 차폐 모드에서 얻을 수 있는 브레이크다운 전압의 크기는 전계의 분포에 의해 그려지는 삼각형의 면적(도면에서의 A1)과 같이 작다.
즉 역방향 차폐 모드에서 전계의 기울기는 n+버퍼층(12)의 농도가 커질수록 커지므로, n+버퍼층(12)의 농도가 커질수록 삼각형의 면적(도면에서의 A1)은 점점 작아진다. 따라서, n+버퍼층(12)의 농도가 커질수록 역방향 차폐 모드에서의 브레이크다운 전압은 작아지는 문제가 있다.
본 발명의 목적은 고농도의 버퍼층으로 인해 얻을 수 있는 소자의 향상된 전기적 특성들을 유지하면서 역방향 차폐 모드에서도 높은 항복 전압을 유지할 수 있는 절연 게이트 바이폴라 트랜지스터를 제공하는데 있다.
본 발명의 다른 목적은 상기와 같은 절연 게이트 바이폴라 트랜지스터를 제조하는 방법을 제공하는데 있다.
도 1은 일반적인 절연 게이트 바이폴라 트랜지스터의 구조를 개략적으로 나타내 보인 단면도이다.
도 2는 도 1의 절연 게이트 바이폴라 트랜지스터의 각 영역들에서의 농도 및 전계 분포를 나타내 보인 그래프이다.
도 3은 본 발명에 따른 절연 게이트 바이폴라 트랜지스터의 구조를 나타내 보인 단면도이다.
도 4는 도 3의 절연 게이트 바이폴라 트랜지스터의 각 영역들에서의 농도 및 전계 분포를 나타내 보인 그래프이다.
도 5a 내지 도 5c는 본 발명에 따른 절연 게이트 바이폴라 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 6a 내지 도 6c는 본 발명에 따른 절연 게이트 바이폴라 트랜지스터의 제조 방법의 다른 실시예를 설명하기 위한 단면도들이다.
도 7은 본 발명에 따른 절연 게이트 바이폴라 트랜지스터 제조 방법에 의해제조된 절연 게이트 바이폴라 트랜지스터의 불순물 분포를 나타내 보인 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
100...p+반도체 기판 110...버퍼층
111...하부 버퍼층 112...상부 버퍼층
120...n-드리프트 영역 130...p+베이스 영역
140...n+에미터 영역 150...에미터 전극
160...게이트 절연막 170...게이트 전극
180...컬렉터 전극
상기 목적을 달성하기 위하여, 본 발명에 따른 절연 게이트 바이폴라 트랜지스터는 제1 도전형의 고농도 반도체 기판 위에 형성된 버퍼층을 구비한다. 이 버퍼층은 제2 도전형의 제1 불순물 농도를 갖고 상부 영역에 형성된 상부 버퍼층과, 제1 불순물 농도보다 낮은 제2 불순물 농도를 갖고 반도체 기판과 접하도록 하부 영역에 형성된 하부 버퍼층을 포함한다. 드리프트 영역은 상부 버퍼층 위에 형성되며, 이 드리프트 영역 위에는 제1 도전형의 베이스 영역이 형성된다. 이 베이스 영역의 상부 일정 영역 표면 부분에는 제2 도전형의 에미터 영역이 형성되며, 베이스 영역의 채널 영역 위에는 게이트 절연막과 게이트 전극이 순차적으로 형성된다. 그리고 에미터 영역 및 반도체 기판에 각각 전기적으로 연결되도록 형성된 에미터 전극 및 컬렉터 전극을 구비한다.
상기 상부 버퍼층의 제1 불순물 농도는 1016~1018㎝-3이고, 상기 하부 버퍼층의 제2 불순물 농도는 1012~1015㎝-3인 것이 바람직하다.
상기 하부 버퍼층의 도전형은 제1 도전형일 수도 있으며, 또는 제2 도전형일 수도 있으며, 특히 상기 하부 버퍼층의 도전형은 실질적으로 진성인 것이 바람직하다.
상기 다른 목적을 달성하기 위하여 본 발명에 따른 절연 게이트 바이폴라 트랜지스터를 제조하기 위하여, 먼저 제1 도전형의 고농도 반도체 기판을 준비한다. 이 고농도 반도체 기판 위에 제1 불순물 농도를 갖는 하부 버퍼층 및 상기 제1 불순물 농도보다 높은 제2 불순물 농도를 갖는 제2 도전형의 상부 버퍼층을 순차적으로 형성한다. 이 상부 버퍼층 위에 제2 도전형의 드리프트 영역을 형성한다.
상기 하부 버퍼층 및 상부 버퍼층을 형성하는 단계는 에피택셜 성장법에 의해 이루어질 수 있다.
상기 하부 버퍼층의 불순물은 제1 도전형을 사용할 수 있거나, 또는 제2 도전형을 사용할 수도 있으며, 또한 상기 하부 버퍼층의 도전형은 진성이 되도록 하는 것이 바람직하다.
상기 상부 버퍼층의 농도는 1016~1018㎝-3이 되도록 하고, 상기 하부 버퍼층의 농도는 1012~1015㎝-3이 되도록 하는 것이 바람직하다.
상기 다른 목적을 달성하기 위하여 본 발명에 따른 절연 게이트 바이폴라 트랜지스터를 제조하기 위하여, 컬렉터 영역으로 사용되는 제1 도전형의 고농도 제1 반도체 기판과 드리프트 영역으로 사용되는 제2 도전형의 저농도 제2 반도체 기판을 각각 준비한다. 고농도 제1 반도체 기판의 상부 영역에 저농도 버퍼층을 형성한다. 저농도 제2 반도체 기판의 하부에는 제2 도전형의 고농도 버퍼층을 형성한다. 다음에 저농도 버퍼층 및 고농도 버퍼층이 접하도록, 저농도 버퍼층이 형성된고농도 제1 반도체 기판과 고농도 버퍼층이 형성된 저농도 제2 반도체 기판을 접합시킨다.
상기 제1 반도체 기판의 저농도 버퍼층을 형성하는 단계 및 상기 제2 반도체 기판의 고농도 버퍼층을 형성하는 단계는 이온 주입법 및 열확산법을 사용하여 이루어지는 것이 바람직하다. 그리고 상기 고농도 제1 반도체 기판과 저농도 제2 반도체 기판을 접합시키는 단계는 실리콘 직접 본딩 방법에 의해 이루어지는 것이 바람직하다.
상기 하부 버퍼층의 불순물은 제1 도전형을 사용할 수 있거나, 또는 제2 도전형을 사용할 수도 있으며, 또한 상기 하부 버퍼층의 도전형은 진성인 것이 바람직하다.
상기 상부 버퍼층의 농도는 1016~1018㎝-3이 되도록 하고, 상기 하부 버퍼층의 농도는 1012~1015㎝-3이 되도록 하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 3은 본 발명에 따른 절연 게이트 바이폴라 트랜지스터의 구조를 나타내 보인 단면도이고, 도 4는 도 3의 절연 게이트 바이폴라 트랜지스터의 각 층 또는 영역에서의 농도(가는 실선으로 표시) 및 전계 분포(굵은 실선으로 표시)를 나타내 보인 그래프이다. 도 4에서, 부호 "Ⅰ"는 p+반도체 기판(100)을, 부호 "Ⅱ"는 버퍼층(110)의 하부 버퍼층(111)을, 부호 "Ⅲ"은 버퍼층(110)의 상부 버퍼층(112)을,부호 "Ⅳ"는 n-드리프트 영역(120)을, 그리고 부호 "Ⅴ"는 p 베이스 영역(130)을 각각 나타낸다.
먼저 도 3을 참조하면, 본 발명에 따른 절연 게이트 바이폴라 트랜지스터는 고농도의 p형(이하 p+) 반도체 기판(100)을 컬렉터 영역으로 사용한다. p+반도체 기판(100) 위에는 버퍼층(110)이 형성된다. 이 버퍼층(110)은 하부에서 p+반도체 기판(100)과 접하는 하부 버퍼층(111) 및 이 하부 버퍼층(111) 위에 위치한 상부 버퍼층(112)을 포함한다.
상기 상부 버퍼층(112)은 고농도의 n형(이하 n+) 버퍼층으로서 매우 높은 불순물 농도를 갖는다. 이와 대조적으로, 상기 하부 버퍼층(111)은 상기 상부 버퍼층(112)에 비하여 매우 낮은 불순물 농도를 갖는다. 예를 들면, 상기 p+반도체 기판(100)에서의 불순물 농도는 대략 1017㎝-3이상이고, 상기 하부 버퍼층(111)에서의 불순물 농도는 대략 1012~ 1015㎝-3이고, 그리고 상부 버퍼층(112)에서의 불순물 농도는 대략 1016~ 1018㎝-3정도이다. 상기 하부 버퍼층(111)의 도전형은 저농도의 p형(이하 p-)일 수도 있으며, 또는 저농도의 n형(이하 n_)일 수도 있다. 바람직하게는 상기 하부 버퍼층(111)은 실질적으로 진성이다.
상기 버퍼층(100)의 상부 버퍼층(112) 위에는 n-드리프트 영역(120)이 형성된다. 이 n-드리프트 영역(120)의 상부 표면의 일정 영역에는 p형 불순물의 선택적 확산으로 인한 p+베이스 영역(130)이 형성되며, p+베이스 영역(130)의 상부 표면의 일정 영역에는 n형 불순물의 선택적 확산으로 인한 n+에미터 영역(140)이 형성된다.
전자 전류를 n+에미터 영역(140)으로부터 n-드리프트 영역(120)을 통하여 p+반도체 기판(100)으로 이동시키기 위한 채널 영역으로서 반전층(inversion layer)이 형성되는 영역, 즉 p+베이스 영역(130)의 상부 표면 영역 중에서 n+에미터 영역(140)과 n_드리프트 영역(120) 사이의 p+베이스 영역(130) 위에는 게이트 절연막(160)이 형성된다. 그리고 이 게이트 절연막(160) 위에는 예컨대 폴리실리콘으로 만들어진 게이트 전극(170)이 형성된다. 에미터 전극(150)은 n+에미터 영역(140)에 전기적으로 컨택되도록 형성되며, 컬렉터 전극(180)은 p+반도체 기판(100)과 전기적으로 컨택되도록 형성된다. 한편, 에미터 전극(150)과 게이트 전극(170)은 층간 절연막 역할을 하는 산화막(미도시)에 의해 서로 절연된다.
이와 같이 저농도의 하부 버퍼층(111) 및 고농도의 상부 버퍼층(112)을 갖는 구조의 절연 게이트 바이폴라 트랜지스터의 특성을 살펴보면 다음과 같다.
먼저 게이트 전극(170)과 에미터 전극(150)이 단락되고 컬렉터 전극(180)은에미터 전극(150)에 대하여 양의 전압이 인가되는 순방향 차폐 모드에서, 버퍼층(110)의 n+상부 버퍼층(112)에 의해 p+베이스 영역(130)과 n-드리프트 영역(120) 사이의 접합으로부터 형성되어 양 방향으로 확장하는 공핍층이 p+반도체 기판(100)까지 확장되지 못한다. 따라서 상기 n+상부 버퍼층(112)의 존재로 인하여 n-드리프트 영역(120)의 두께를 줄일 수 있으며, 이에 따라 결과적으로 소자의 온-상태 손실들을 줄일 수 있다. 또한 순방향 도통시(게이트에 일정 전압 이상이 인가되어 채널이 형성되는 경우)에는, n+상부 버퍼층(112)의 농도가 높고 두께가 클수록 p+반도체 기판(100)으로부터 n-드리프트 영역(120)으로의 홀 주입을 억제되며, 이에 따라 소자의 스위칭 속도를 빠르게 할 수 있다.
다음에 게이트 전극(170)에 전압이 인가되지 않고 컬렉터 전극(180)에 에미터 전극(150)에 대해 음의 전압이 인가되는 역방향 차폐 모드에서는, 버퍼층(100)의 하부 버퍼층(111), 즉 진성(i)(또는 n-, p-) 영역에 의해 브레이크다운 전압의 크기가 증가된다.
이를 보다 상세히 설명하면, 도 4에 도시된 바와 같이, 버퍼층(110)의 하부 버퍼층(111)은 저농도이므로, 역방향 차폐 모드에서 이 하부 버퍼층(111) 내에 가해지는 전계는 완만하게 변화하며, 따라서 n+상부 버퍼층(112)과 p+반도체 기판(100) 사이의 전계 분포 형태는 사다리꼴 형태가 된다. 앞서 설명한 바와 같이, 역방향 차폐 모드에서 얻을 수 있는 브레이크다운 전압의 크기는 사다리꼴의 면적(도면에서의 A2)과 같으므로, 종래의 삼각형 형태의 전계 분포를 갖는 경우보다 높은 브레이크다운 전압을 얻을 수 있다.
도 5a 내지 도 5c는 본 발명에 따른 절연 게이트 바이폴라 트랜지스터의 제조 방법의 실시예를 설명하기 위한 단면도이다.
먼저 도 5a에 도시된 바와 같이, p+반도체 기판(100)을 마련한다. 그리고 이 p+반도체 기판(100) 위에 저농도의 하부 버퍼층(111)을 형성한다. 상기 하부 버퍼층(111)은 에피택셜 성장법을 사용하여 형성할 수 있다. 이때 상기 하부 버퍼층(111)의 도전형은 n_형 또는 p_형이 되도록 하거나, 실질적으로 진성(i)이 되도록 하며, 따라서 하부 버퍼층(111)의 불순물 농도는 매우 낮게 되도록 형성한다. 예를 들면, 상기 p+반도체 기판(100)에서의 불순물 농도는 대략 1017㎝-3이상이 되도록 하고, 상기 하부 버퍼층(111)에서의 불순물 농도는 대략 1012~ 1015㎝-3이 되도록 한다. 이를 위하여 에피택셜 성장법에 의하여 상기 하부 버퍼층(111)을 성장시키면서, 동시에 상기 하부 버퍼층(111) 내에 n형 불순물 이온들을 주입하여, 앞서 설명한 바와 같은 도전형 및 불순물 농도를 갖도록 한다.
다음에 도 5b에 도시된 바와 같이, 저농도의 하부 버퍼층(111) 위에 n+상부 버퍼층(112)을 형성한다. 상기 n+상부 버퍼층(112)의 불순물 농도는 대략 1016~1018㎝-3이 되도록 한다. 상기 n+상부 버퍼층(112)의 형성은 상기 n-하부 버퍼층(111)과 마찬가지로 에피택셜 성장법을 이용한다. 즉, 에피택셜 성장법을 사용하여 상기 저농도의 하부 버퍼층(111) 위에 상부 버퍼층(112)을 성장시키면서, 동시에 상기 상부 버퍼층(111) 내에 n형 불순물 이온들을 주입하여, 앞서 설명한 바와 같은 불순물 농도를 갖도록 한다.
다음에 도 5c에 도시된 바와 같이, n+상부 버퍼층(112) 위에 n-드리프트 영역(120)을 형성시키는데, 이때도 마찬가지로 에피택셜 성장법을 사용할 수 있다.
이후의 공정은 통상의 절연 게이트 바이폴라 트랜지스터의 제조 공정과 같다.
즉, 도 3에 도시된 바와 같이, n-드리프트 영역(120) 상에 제1 산화막 패턴을 형성한 후 p형 불순물을 주입한다. 그리고 p형 불순물을 선택적으로 확산시켜 p+베이스 영역(130)을 형성한다. p+베이스 영역(130)을 형성한 후에는 제1 산화막 패턴을 제거한다. 그리고 제2 산화막 패턴을 형성한 후, n형 불순물을 주입한다. 다음에 n형 불순물을 선택적으로 확산시켜 n+에미터 영역(140)을 형성한다. n+에미터 영역(140)을 형성한 후에는 제2 산화막 패턴을 제거한다. 다음에, 에미터 전극(150), 게이트 절연막(160), 게이트 전극(170) 및 컬렉터 전극(180)을 형성하면, 본 발명에 따른 절연 게이트 바이폴라 트랜지스터가 완성된다.
도 6a 및 도 6c는 본 발명에 따른 절연 게이트 바이폴라 트랜지스터의 제조 방법의 다른 실시예를 나타내 보인 단면도이다.
먼저 도 6a에 도시된 바와 같이, 컬렉터 영역으로 사용되는 p+반도체 기판(100)을 마련한다. 그리고 상기 p+반도체 기판(100)의 상부에 n형 불순물을 고농도로 주입하여 진성(i), p-형 또는 n-형의 하부 버퍼층(111)을 형성한다. 이때 상기 p+반도체 기판(100)에서의 불순물 농도는 대략 1017㎝-3이상이 되도록 하고, 상기 하부 버퍼층(111)에서의 불순물 농도는 대략 1012~ 1015㎝-3이 되도록 한다.
다음에, 도 6b에 도시된 바와 같이, 드리프트 영역으로 사용되는 n-반도체 기판(120)을 각각 마련한다. 그리고 상기 n-반도체 기판(120)의 하부에 n형 불순물을 고농도로 주입하여 n+상부 버퍼층(112)을 형성한다. 이때 상기 n+상부 버퍼층(112)의 불순물 농도는 대략 1016~ 1018㎝-3이 되도록 한다.
다음에, 도 6c에 도시된 바와 같이, 상기 하부 버퍼층(111) 및 상부 버퍼층(112)이 접하도록 p+반도체 기판(100) 및 n-반도체 기판(120)을 부착한다. 이를 위하여, 실리콘 직접 본딩(silicon direct bonding) 기술을 사용한다. 즉 상기 하부 버퍼층(111) 및 상부 버퍼층(112)이 접하도록 p+반도체 기판(100) 및 n-반도체 기판(120)을 접촉시킨 상태에서 소정의 열과 압력을 가하여 두 반도체 기판이 완전히 부착되도록 한다.
이후의 공정은 통상의 절연 게이트 바이폴라 트랜지스터의 제조 공정과 같다.
즉, 도 3에 도시된 바와 같이, n-드리프트 영역(120) 상에 제1 산화막 패턴을 형성한 후 p형 불순물을 주입한다. 그리고 p형 불순물을 선택적으로 확산시켜 p+베이스 영역(130)을 형성한다. p+베이스 영역(130)을 형성한 후에는 제1 산화막 패턴을 제거한다. 그리고 제2 산화막 패턴을 형성한 후, n형 불순물을 주입한다. 다음에 n형 불순물을 선택적으로 확산시켜 n+에미터 영역(140)을 형성한다. n+에미터 영역(140)을 형성한 후에는 제2 산화막 패턴을 제거한다. 다음에, 에미터 전극(150), 게이트 절연막(160), 게이트 전극(170) 및 컬렉터 전극(180)을 형성하면, 본 발명에 따른 절연 게이트 바이폴라 트랜지스터가 완성된다.
도 7은 본 발명에 따른 절연 게이트 바이폴라 트랜지스터 제조 방법에 의해 제조된 절연 게이트 바이폴라 트랜지스터의 불순물 분포를 나타내 보인 그래프이다.
여기서 반도체 기판(100)의 불순물 이온 주입 농도는 1×1018~ 1×1019㎝-3, 상부 버퍼층(112)의 불순물 이온 주입 농도는 1×1015~ 1×1017㎝-3이고, 후속 공정인 확산 공정에서의 열처리는 대략 1150℃에서 대략 3시간 동안 수행하였다.
이경우, 비록 후속 공정인 열처리 공정에서 반도체 기판(110) 및 상부 버퍼층(112) 내에 주입된 불순물 이온들이 하부 버퍼층(111) 내에까지 확산되어 하부 버퍼층(112)의 실질적인 두께가 줄어들지만, 도 7에 도시된 바와 같이, 거의 진성인 하부 버퍼층(112)이 여전히 존재함으로써 앞서 설명한 바와 같은 본 발명의 효과를 달성할 수 있다는 것을 알 수 있다.
이상, 본 발명은 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
이상의 설명에서와 같이, 본 발명에 따른 절연 게이트 바이폴라 트랜지스터에 의하면, 버퍼층의 상부, 즉 저농도 드리프트 영역과 접하는 상부 버퍼층은 고농도의 불순물 농도를 가지므로, 순방향 차폐 모드에서 에피택셜층에 형성되는 공핍층의 반도체 기판으로의 확장을 막아주고, 순방향 도통시에는 스위칭 속도를 빠르게 해준다. 그리고 버퍼층의 하부, 즉 고농도 반도체 기판과 접하는 하부 버퍼층은 진성 또는 매우 낮은 불순물 농도를 가지므로, 역방향 차폐 모드에서도 브레이크다운 전압이 증가되어 소자의 신뢰성이 향상된다.

Claims (20)

  1. 제1 도전형의 고농도 반도체 기판;
    상기 고농도 반도체 기판 위에 형성되며, 제2 도전형의 제1 불순물 농도를 갖고 상부 영역에 형성된 상부 버퍼층과, 상기 제1 불순물 농도보다 낮은 제2 불순물 농도를 갖고 상기 반도체 기판과 접하도록 하부 영역에 형성된 하부 버퍼층을 포함하는 버퍼층;
    상기 상부 버퍼층 위에 형성된 제2 도전형의 드리프트 영역;
    상기 드리프트 영역의 일정 영역에 형성된 제1 도전형의 베이스 영역;
    상기 베이스 영역의 일정 영역 표면 부분에 형성된 제2 도전형의 에미터 영역;
    상기 베이스 영역의 채널 영역 위에 형성된 게이트 절연막;
    상기 게이트 절연막 위에 형성된 게이트 전극;
    상기 에미터 영역과 전기적으로 컨택되도록 형성된 에미터 전극; 및
    상기 반도체 기판에 전기적으로 컨택되도록 형성된 컬렉터 전극을 포함하는 것을 특징으로 하는 절연 게이트 바이폴라 트랜지스터.
  2. 제1항에 있어서,
    상기 상부 버퍼층의 제1 불순물 농도는 1016~1018㎝-3이고, 상기 하부 버퍼층의 제2 불순물 농도는 1012~1015㎝-3인 것을 특징으로 하는 절연 게이트 바이폴라 트랜지스터.
  3. 제1항에 있어서,
    상기 하부 버퍼층의 도전형은 제1 도전형인 것을 특징으로 하는 절연 게이트 바이폴라 트랜지스터.
  4. 제1항에 있어서,
    상기 하부 버퍼층의 도전형은 제2 도전형인 것을 특징으로 하는 절연 게이트 바이폴라 트랜지스터.
  5. 제1항에 있어서,
    상기 하부 버퍼층은 진성인 것을 특징으로 하는 절연 게이트 바이폴라 트랜지스터.
  6. 제1 도전형의 고농도 반도체 기판을 준비하는 단계;
    상기 고농도 반도체 기판 위에 제1 불순물 농도를 갖는 하부 버퍼층 및 상기 제1 불순물 농도보다 높은 제2 불순물 농도를 갖는 제2 도전형의 상부 버퍼층을 순차적으로 형성하는 단계; 및
    상기 상부 버퍼층 위에 제2 도전형의 드리프트 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 절연 게이트 바이폴라 트랜지스터의 제조 방법.
  7. 제6항에 있어서,
    상기 드리프트 영역의 일정 영역에 제1 도전형의 베이스 영역을 형성하는 단계;
    상기 베이스 영역의 일정 영역 표면 부분에 제2 도전형의 고농도 에미터 영역을 형성하는 단계;
    상기 베이스 영역의 채널 영역 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 게이트 전극을 형성하는 단계;
    상기 에미터 영역과 전기적으로 컨택되도록 에미터 전극을 형성하는 단계; 및
    상기 반도체 기판에 전기적으로 컨택되도록 컬렉터 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 절연 게이트 바이폴라 트랜지스터의 제조 방법.
  8. 제6항에 있어서,
    상기 하부 버퍼층 및 상부 버퍼층을 형성하는 단계는 에피택셜 성장법에 의해 이루어지는 것을 특징으로 하는 절연 게이트 바이폴라 트랜지스터의 제조 방법.
  9. 제6항에 있어서,
    상기 하부 버퍼층의 불순물은 제1 도전형을 사용하는 것을 특징으로 하는 절연 게이트 바이폴라 트랜지스터의 제조 방법.
  10. 제6항에 있어서,
    상기 하부 버퍼층의 불순물은 제2 도전형을 사용하는 것을 특징으로 하는 절연 게이트 바이폴라 트랜지스터의 제조 방법.
  11. 제6항에 있어서,
    상기 하부 버퍼층의 도전형은 진성인 것을 특징으로 하는 절연 게이트 바이폴라 트랜지스터의 제조 방법.
  12. 제6항에 있어서,
    상기 상부 버퍼층의 제1 불순물 농도는 1016~1018㎝-3이 되도록 하고, 상기 하부 버퍼층의 제2 불순물 농도는 1012~1015㎝-3이 되도록 하는 것을 특징으로 하는 절연 게이트 바이폴라 트랜지스터의 제조 방법.
  13. 컬렉터 영역으로 사용되는 제1 도전형의 고농도 제1 반도체 기판을 준비하는 단계;
    상기 고농도 제1 반도체 기판의 상부 영역에 저농도 버퍼층을 형성하는 단계;
    드리프트 영역으로 사용되는 제2 도전형의 저농도 제2 반도체 기판을 준비하는 단계;
    상기 저농도 제2 반도체 기판의 하부에 제2 도전형의 고농도 버퍼층을 형성하는 단계; 및
    상기 저농도 버퍼층 및 상기 고농도 버퍼층이 접하도록, 상기 저농도 버퍼층이 형성된 고농도 제1 반도체 기판과 상기 고농도 버퍼층이 형성된 저농도 제2 반도체 기판을 접합시키는 단계를 포함하는 것을 특징으로 하는 절연 게이트 바이폴라 트랜지스터의 제조 방법.
  14. 제13항에 있어서,
    상기 드리프트 영역의 일정 영역에 제1 도전형의 베이스 영역을 형성하는 단계;
    상기 베이스 영역의 일정 영역 표면 부분에 제2 도전형의 고농도 에미터 영역을 형성하는 단계;
    상기 베이스 영역의 채널 영역 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 게이트 전극을 형성하는 단계;
    상기 에미터 영역과 전기적으로 컨택되도록 에미터 전극을 형성하는 단계; 및
    상기 반도체 기판에 전기적으로 컨택되도록 컬렉터 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 절연 게이트 바이폴라 트랜지스터의 제조 방법.
  15. 제13항에 있어서,
    상기 제1 반도체 기판의 저농도 버퍼층을 형성하는 단계 및 상기 제2 반도체기판의 고농도 버퍼층을 형성하는 단계는 이온 주입법 및 열확산법을 사용하여 이루어지는 것을 특징으로 하는 절연 게이트 바이폴라 트랜지스터의 제조 방법.
  16. 제13항에 있어서,
    상기 제1 반도체 기판과 상기 제2 반도체 기판을 접합시키는 단계는 실리콘 직접 본딩 방법에 의해 이루어지는 것을 특징으로 하는 절연 게이트 바이폴라 트랜지스터의 제조 방법.
  17. 제13항에 있어서,
    상기 저농도 버퍼층의 불순물은 제1 도전형을 사용하는 것을 특징으로 하는 절연 게이트 바이폴라 트랜지스터의 제조 방법.
  18. 제13항에 있어서,
    상기 저농도 버퍼층의 불순물은 제2 도전형을 사용하는 것을 특징으로 하는 절연 게이트 바이폴라 트랜지스터의 제조 방법.
  19. 제13항에 있어서,
    상기 저농도 버퍼층의 도전형은 진성인 것을 특징으로 하는 절연 게이트 바이폴라 트랜지스터의 제조 방법.
  20. 제13항에 있어서,
    상기 고농도 버퍼층의 농도는 1016~1018㎝-3이 되도록 하고, 상기 하부 버퍼층의 농도는 1012~1015㎝-3이 되도록 하는 것을 특징으로 하는 절연 게이트 바이폴라 트랜지스터의 제조 방법.
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