CN104992969B - 具有缓冲层的半导体器件及其制作方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 86
- 238000002360 preparation method Methods 0.000 title abstract description 12
- 238000000034 method Methods 0.000 claims abstract description 91
- 230000008569 process Effects 0.000 claims abstract description 59
- 239000010408 film Substances 0.000 claims abstract description 57
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 52
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 52
- 239000010703 silicon Substances 0.000 claims abstract description 52
- 239000000463 material Substances 0.000 claims abstract description 31
- 229910021419 crystalline silicon Inorganic materials 0.000 claims abstract description 28
- 230000008021 deposition Effects 0.000 claims abstract description 20
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 15
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims abstract description 13
- 229910052799 carbon Inorganic materials 0.000 claims abstract description 13
- 239000013081 microcrystal Substances 0.000 claims abstract description 13
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 8
- 239000012528 membrane Substances 0.000 claims abstract description 5
- 239000010409 thin film Substances 0.000 claims abstract description 4
- 238000000151 deposition Methods 0.000 claims description 22
- 238000004519 manufacturing process Methods 0.000 claims description 20
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 16
- 238000002347 injection Methods 0.000 claims description 15
- 239000007924 injection Substances 0.000 claims description 15
- 239000002210 silicon-based material Substances 0.000 claims description 15
- 230000008859 change Effects 0.000 claims description 13
- 239000012535 impurity Substances 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 7
- 238000004140 cleaning Methods 0.000 claims description 5
- 238000001556 precipitation Methods 0.000 claims description 5
- 238000012545 processing Methods 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 3
- 230000003111 delayed effect Effects 0.000 claims description 2
- 238000000137 annealing Methods 0.000 abstract description 9
- 238000005468 ion implantation Methods 0.000 abstract description 7
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 25
- 239000007789 gas Substances 0.000 description 22
- 229910000077 silane Inorganic materials 0.000 description 16
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 15
- 230000000694 effects Effects 0.000 description 10
- 229910000085 borane Inorganic materials 0.000 description 9
- UORVGPXVDQYIDP-UHFFFAOYSA-N trihydridoboron Substances B UORVGPXVDQYIDP-UHFFFAOYSA-N 0.000 description 9
- 229910052739 hydrogen Inorganic materials 0.000 description 8
- 239000001257 hydrogen Substances 0.000 description 8
- 239000000203 mixture Substances 0.000 description 7
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 7
- 239000000243 solution Substances 0.000 description 5
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 238000003682 fluorination reaction Methods 0.000 description 4
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 150000002431 hydrogen Chemical class 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910006160 GeF4 Inorganic materials 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- -1 phosphorus Alkane Chemical class 0.000 description 2
- 238000004062 sedimentation Methods 0.000 description 2
- PPMWWXLUCOODDK-UHFFFAOYSA-N tetrafluorogermane Chemical compound F[Ge](F)(F)F PPMWWXLUCOODDK-UHFFFAOYSA-N 0.000 description 2
- 241000486679 Antitype Species 0.000 description 1
- 150000001335 aliphatic alkanes Chemical class 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 238000012656 cationic ring opening polymerization Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000011532 electronic conductor Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910000078 germane Inorganic materials 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7398—Vertical transistors, e.g. vertical IGBT with both emitter and collector contacts in the same substrate side
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
Abstract
本发明公开了一种具有缓冲层的半导体器件及其制作方法，半导体器件包括：位于半导体器件正面的正面结构，以及位于半导体器件背面的背面结构，背面结构进一步包括P+集区，以及位于P+集区之上的N型缓冲层。P+集区和N型缓冲层均采用在半导体器件背面利用低温PECVD工艺直接成膜的薄膜结构。P+集区和N型缓冲层进一步采用低温PECVD工艺的沉积薄膜结构。薄膜进一步采用非晶硅、微晶硅、掺碳非晶硅或硅锗中的任意一种或几种。本发明具有缓冲层的半导体器件及其制作方法能够在不采用离子注入设备及退火工艺的基础上，有效降低半导体器件成本和硅片背面工艺的热预算，并可根据薄膜材料类型的不同调节硅片背面的载流子注入和抽取速率。
Description
技术领域
本发明涉及一种半导体器件领域，尤其是涉及一种应用于具有缓冲层结构的半导体器件及其制作方法。
背景技术
随着功率电子和半导体技术的快速发展，各类电力电子应用领域都要求采用专门、专业的半导体开关器件，以实现成本和性能的均衡。如附图1所示为现有技术中场截止型IGBT器件的结构示意图，场截止型IGBT器件包括P+集区1、N-衬底3、P型基区4、N+发射区5、集电极7、发射极8和栅极9。与传统的非穿通（NPT）型IGBT器件相比，场截止型IGBT进一步降低了饱和压降和开关损耗，这使得场截止型IGBT器件非常适合于各种软开关功率转换类应用领域。场截止型IGBT器件的集电极通常需要形成N型缓冲层和P型集电层，由于硅片背面已经进行了工艺，不能使用高温，一般采用炉管在较低温度下退火，这导致注入的载流子激活率较低，或者采用激光退火，但该设备较昂贵，增加了生产成本。此外，一般通过N型缓冲层和P型集电层的注入浓度来调节集电极载流子的注入效率和基区的载流子抽离速率。为了实现更好的开关特性，N型缓冲层通常需要进行多次精确的计量与能量的注入，这就提高了工艺的控制难度。
在现有技术中，与本申请较为相关的文献是由INT RECTIFIER CROP于2005年12月08日申请，并于2006年5月4日公开，公开号为US2006094179A1的美国发明专利申请《IGBTwith amorphous silicon transparent collector》。该发明专利申请提出了一种在DMOS背面形成P型非晶硅的方法，可以避免使用高温退火工艺。该方法适用于非穿通型IGBT器件，可以降低硅片的热预算。但对于场截止型IGBT器件，背面还需要N型缓冲层，若只在DMOS背面形成P型非晶硅，而N型缓冲层采用传统工艺，则难以避免高温退火工艺，并且不能达到降低热预算的效果。
发明内容
有鉴于此，本发明的目的在于提供一种具有缓冲层的半导体器件及其制作方法，在不采用离子注入设备及退火工艺的基础上，能够有效降低器件成本和硅片背面工艺的热预算。
为了实现上述发明目的，本发明具体提供了一种具有缓冲层的半导体器件的技术实现方案，具有缓冲层的半导体器件，包括：位于所述半导体器件正面的正面结构，以及位于所述半导体器件背面的背面结构。所述背面结构进一步包括P+集区，以及位于所述P+集区之上的N型缓冲层。所述P+集区和N型缓冲层均采用在所述半导体器件背面直接成膜的薄膜结构。
优选的，所述P+集区和N型缓冲层均采用低温PECVD工艺的沉积薄膜结构。
优选的，所述薄膜采用非晶硅、微晶硅、掺碳非晶硅或硅锗中的任意一种或几种材料。
优选的，所述半导体器件为场截止型IGBT器件。
本发明还另外具体提供了一种具有缓冲层的半导体器件制作方法的技术实现方案，具有缓冲层的半导体器件制作方法，包括以下步骤：
S100：在硅片进行完正面工艺之后，将硅片的背面减薄到所需厚度；
S101：采用PECVD工艺在所述硅片的背面直接沉积薄膜；
S102：对所述薄膜进行N型掺杂和P型掺杂，形成N型缓冲层和P+集区。
优选的，所述步骤S101进一步包括：对所述硅片的背面进行表面清洗处理后，采用低温PECVD工艺沉积薄膜。
优选的，所述薄膜采用非晶硅、微晶硅、掺碳非晶硅或硅锗中的任意一种或几种材料。
优选的，所述N型掺杂和P型掺杂的浓度根据所述半导体器件的性能需要对PECVD工艺中的气体流量比和工艺参数进行调节。
优选的，所述N型缓冲层和P+集区的厚度能通过PECVD工艺的时间及工艺参数进行调节。
优选的，在所述步骤S102之后还进一步包括在所述P+集区的背面沉积金属层形成集电极的过程。
优选的，所述低温PECVD工艺的温度不高于所述半导体器件正面的金属层熔点。
优选的，通过选择所述N型缓冲层和P+集区的薄膜类型调节所述集电极的载流子注入效率和所述N-衬底的载流子抽离速率。
优选的，所述N型缓冲层和P+集区按照掺杂浓度分多层进行掺杂。
优选的，当所述N型缓冲层和P+集区的禁带宽度变化时，由于异质结原理，可调节所述半导体器件导通压降和开关速率的折中。
优选的，所述N型缓冲层和P+集区的禁带宽度变化可通过调节掺杂气体和低温PECVD工艺的其它工艺参数来实现。
优选的，所述半导体器件导通压降和开关速率折中的调节能通过分别改变所述N型缓冲层和P+集区的材料禁带宽度、掺杂浓度，以及掺杂厚度来实现。
优选的，所述材料禁带宽度、掺杂浓度，以及掺杂厚度的调节能通过采用多层材料或工艺调节使材料组分渐变来实现。
优选的，所述N型缓冲层和P+集区的禁带宽度大于所述硅片的硅材料带隙宽度。
优选的，所述N型缓冲层和P+集区的禁带宽度小于所述硅片的硅材料带隙宽度。
通过实施上述本发明提供的具有缓冲层的半导体器件及其制作方法，具有如下有益效果：
（1）本发明采用PECVD工艺直接成膜，不需要在离子注入后使用退火工艺进行晶格修复和杂质激活，使用PECVD工艺淀积薄膜层，可以避免使用昂贵的离子注入设备，并可以节约设备成本和降低热预算；
（2）本发明采用PECVD工艺，可以直接沉积N型缓冲层和P+集区，对于有缓冲层的MOS器件来说，无需将N型层反型，能够改善掺杂效果；
（3）本发明采用PECVD工艺，N型缓冲层和P+集区在进行沉积的同时可以调节掺杂浓度；
（4）本发明当N型缓冲层和P+集区的禁带宽度与硅材料带隙宽度接近时，其集电极的载流子注入效率和P型基区的载流子抽离速率效果与采用离子注入结合退火工艺相当；
（5）本发明当N型缓冲层和P+集区的层禁带宽度大于硅材料带隙宽度时，由于异质结原理，导通时可提高半导体器件集电极的空穴注入效率，减小导通压降；
（6）本发明当N型缓冲层和P+集区的禁带宽度小于硅材料带隙宽度时，由于异质结原理，关断时载流子的抽离速度变快，可提升半导体器件的开关速率。
（7）本发明当N型缓冲层和P+集区的禁带宽度变化时，由于异质结原理，可调节半导体器件导通压降和开关速率的折中。
（8）本发明N型缓冲层和P+集区的禁带宽度变化可通过调节掺杂气体和其他工艺参数来实现。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。
图1是现有技术中场截止型IGBT器件的结构组成示意图；
图2是本发明具有缓冲层的半导体器件一种具体实施方式的结构组成示意图；
图3是本发明具有缓冲层的半导体器件制作方法一种具体实施方式的流程示意图；
图中：1-P+集区，2-N型缓冲层，3-N-衬底，4-P型基区，5-N+发射区，6-栅区，7-集电极，8-发射极，9-栅极。
具体实施方式
为了引用和清楚起见，将下文中使用的技术名词、简写或缩写记载如下：
IGBT：Insulated Gate Bipolar Transistor，绝缘栅双极晶体管的简称；
NPT：Non-Punch Through，非穿通的简称；
E：Emitter，发射极的简称；
G：Gate，栅极的简称；
C：Collector，集电极的简称；
MOS：Metal Oxid Semiconductor，金属氧化物半导体的简称；
PECVD：Plasma Enhanced Chemical Vapor Deposition ，等离子体增强化学气相沉积的简称；
DMOS：double-diffused MOSFET，双扩散金属氧化物半导体场效应管的简称。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述。显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如附图2和附图3所示，给出了本发明具有缓冲层的半导体器件及其制作方法的具体实施例，下面结合附图和具体实施例对本发明作进一步说明。
如附图2所示，一种具有缓冲层的半导体器件的具体实施例，包括：位于所述半导体器件正面的正面结构，以及位于半导体器件背面的背面结构，背面结构进一步包括P+集区1，以及位于P+集区1之上的N型缓冲层2。P+集区1和N型缓冲层2均采用在半导体器件背面直接成膜的薄膜结构。本发明具体实施例提出了一种低成本、工艺简单的在硅片背面形成N型缓冲层2和P+集区1（P型集电层）的成膜技术，能够有效降低器件背面工艺中的热预算，且掺杂浓度和薄膜厚度都易于通过工艺控制。通过选择N型缓冲层2和P+集区1的薄膜类型可以调节集电极7的载流子注入效率和N-衬底（N型基区）3的载流子抽离速率。
作为本发明一种较佳的具体实施例，P+集区1和N型缓冲层2均进一步采用低温PECVD工艺的沉积薄膜结构。薄膜进一步采用非晶硅、微晶硅、掺碳非晶硅或硅锗中的任意一种或几种材料。P+集区1可以采用三种以上的材料，N型缓冲层2也可以采用三种以上的材料，而在实际应用当中，鉴于成本问题，薄膜采用的材料一般不会多于两种，但理论上可以采用三种以上的材料。
作为本发明一种较佳的具体实施例，半导体器件进一步为场截止型IGBT器件。如附图2所示为应用本发明具有缓冲层的半导体器件的场截止型IGBT器件的结构组成示意图。在场截止型IGBT器件的集电极7和栅极9之间，P+集区1、N型缓冲层2、N-衬底3、P型基区4、N+发射区5和栅区6从下至上依次排列。此外，在P型基区4和N+发射区5的上部还形成有发射极8。
如附图3所示，一种具有缓冲层的半导体器件制作方法的具体实施例，包括以下步骤：
S100：在硅片进行完正面工艺之后，将硅片的背面减薄到所需厚度；
S101：采用PECVD工艺在硅片的背面直接沉积薄膜；
S102：根据半导体器件的性能需要对薄膜进行N型掺杂和P型掺杂，形成N型缓冲层2和P+集区1。
直接在背面形成N型缓冲层和P型集电层的薄膜，可不用离子注入设备及退火工艺，可降低成本和硅片的热预算。
步骤S101进一步包括：对硅片的背面进行表面清洗处理后，采用低温PECVD工艺沉积薄膜。作为本发明一种典型的具体实施例，薄膜进一步采用非晶硅、微晶硅、掺碳非晶硅或硅锗中的任意一种或几种材料。本发明具体实施例提出了一种在硅片背面直接成膜的半导体器件制作方法，以形成N型缓冲层2和P+集区1（P型集电层），在硅片进行完正面工艺之后，将背面减薄到所需厚度，然后通过表面清洗处理，采用低温工艺（采用低温PECVD工艺的温度通常在100～400℃范围内，而采用常规LPCVD沉积薄膜工艺的温度一般在600℃以上，该低温工艺是相对常规的工艺而言）的PECVD沉积薄膜（薄膜采用非晶硅、微晶硅、掺碳非晶硅或硅锗等）。
N型掺杂和P型掺杂的浓度进一步根据P+集区1和N型缓冲层2的需要（即半导体器件的性能需要）对PECVD工艺中的气体流量比和工艺参数进行调节。N型缓冲层2和P+集区1的厚度进一步通过PECVD工艺的时间及工艺参数进行调节。作为本发明一种典型的具体实施例，根据需要进行N型掺杂和P型掺杂，如：制备N型缓冲层2则掺入N型气体，如PH3，若制备P+集区1（P型集电层）则掺入P型气体，如B2H6，掺杂浓度可以根据N型缓冲层2和P+集区1的需要改变气体的流量比，以及对工艺参数进行调节。如：在完成硅片正面工艺后，先采用PECVD低温工艺沉积N型缓冲层2，沉积该缓冲层的条件为：频率13.56MHz，温度200℃，腔室压力100Pa，功率密度16mw/cm2，反应气体为氢气稀释的硅烷（SiH4） 和磷烷（PH3），体积分数分别为5%和1%，硅烷设定流量为2000sccm，磷烷设定流量为2sccm，沉积薄膜0.5μm，然后改变磷烷流量为5sccm，保持硅烷流量其它参数不变，沉积薄膜0.5μm。然后沉积P+集区1，工艺条件为：频率13.56MHz，温度200℃，腔室压力160Pa，功率密度24mw/cm2，反应气体为氢气稀释的硅烷（SiH4）和已硼烷（B2H6），体积分数均为5%，硅烷设定流量为2000sccm，硼烷设定流量为20sccm，薄膜厚度为0.5μm。
N型缓冲层2和P+集区1（P型集电层）采用低温工艺的PECVD法沉积薄膜（非晶硅、微晶硅、掺碳非晶硅或硅锗等），通过选择沉积不同类型的薄膜，可实现不同的禁带宽度，从而形成异质结，可调节集电极载流子的注入效率和基区的载流子抽离速率。如：N型缓冲层2和P+集区1（P型集电层）均采用非晶硅薄膜，工艺条件为：先采用PECVD低温工艺沉积N型缓冲层2，沉积该缓冲层的条件为：频率13.56MHz，温度200℃，腔室压力100Pa，功率密度16mw/cm2，反应气体为氢气稀释的硅烷（SiH4）和磷烷（PH3），体积分数分别为5%和1%，硅烷设定流量为2000sccm，磷烷设定流量为2sccm，沉积薄膜1μm。然后沉积P+集区1，工艺条件为：频率13.56MHz，温度200℃，腔室压力160Pa，功率密度24mw/cm2，反应气体为氢气稀释的硅烷（SiH4）和已硼烷（B2H6），体积分数均为5%，硅烷设定流量为2000sccm，硼烷设定流量为20sccm，薄膜厚度为0.5μm。由于非晶硅的禁带宽度约为1.7ev，大于单晶硅片（硅片的硅材料）1.1ev的带隙宽度（即禁带宽度），与N型基区3形成异质结结构，从而可以提高半导体器件工作时集电极7的载流子注入效率高，增加N型基区3的载流子浓度，从而降低器件的导通压降。又如：N型缓冲层2和P+集区1（P型集电层）均采用微晶硅锗薄膜，工艺条件为：先采用PECVD低温工艺沉积N型缓冲层2，沉积该缓冲层的条件为：频率60MHz，温度200℃，腔室压力200Pa，功率密度100mw/cm2，反应气体为氢气稀释的硅烷（SiH4）和氟化锗（GeF4）及磷烷（PH3），体积分数分别为5%、5%和1%，硅烷设定流量为2000sccm，氟化锗设定流量为1000sccm，磷烷设定流量为2sccm，沉积薄膜1μm。然后沉积P+集区1（P型集电层），工艺条件为：频率60MHz，温度200℃，腔室压力100Pa，功率密度200mw/cm2，反应气体为氢气稀释的硅烷（SiH4）和氟化锗烷（GeF4）及已硼烷（B2H6），体积分数均为5%，硅烷设定流量为2000sccm，氟化锗设定流量为1000sccm，硼烷设定流量为20sccm，薄膜厚度为0.5μm。由于该微晶硅锗的禁带宽度约为0.9ev，小于单晶硅片（硅片的硅材料）1.1ev的带隙宽度，与N型基区3形成异质结结构，从而在器件关断时N型基区3的载流子抽离速率快，能够提高器件的工作频率。
本发明上述具体实施例提出了一种采用在硅片背面直接成膜的方法形成N型缓冲层2和P+集区1（P型集电层），在硅片进行完正面工艺之后，将背面减薄到所需的厚度，然后通过表面清洗处理，采用低温工艺的PECVD沉积薄膜（采用非晶硅、微晶硅、掺碳非晶硅或硅锗等），根据需要进行N型掺杂和P型掺杂。如：制备N型缓冲层2则掺入N型气体，如PH3，若制备P+基区1则掺入P型气体，如B2H6，掺杂的浓度可根据N型缓冲层2和P+集区1的需要改变气体的流量比，以及对工艺参数进行调节。其中，形成薄膜（非晶硅、微晶硅、掺碳非晶硅或硅锗等）结构的N型缓冲层2和P+集区1的具体工艺步骤如下：
在硅片的背面，采用低温PECVD工艺，利用射频或微波等频率功率将通入腔室的硅烷（SiH4）分解，根据N型掺杂或P型掺杂的浓度需求，加入磷烷（PH3）或已硼烷（B2H6），通过改变掺杂气体的类型和流量调节掺杂浓度，通过调整工艺的时间和功率可控制薄膜的厚度。如：在完成硅片正面工艺后，先采用PECVD低温工艺沉积非晶硅N型缓冲层，沉积该缓冲层条件为：频率13.56MHz，温度200℃，腔室压力100Pa，功率密度10mw/cm2，反应气体为氢气稀释的硅烷（SiH4）和磷烷（PH3），体积分数分别为5%和1%，硅烷设定流量为2000sccm，磷烷设定流量为2sccm，沉积薄膜0.5μm，接着改变磷烷流量为5sccm，保持其它参数不变，沉积薄膜0.5μm。然后再沉积P+集区1（P型集电层），工艺条件为：频率13.56MHz，温度200℃，腔室压力160Pa，功率密度20mw/cm2，反应气体为氢气稀释的硅烷（SiH4）和已硼烷（B2H6），体积分数均为5%，硅烷设定流量为2000sccm，硼烷设定流量为20sccm，通过控制沉积时间使薄膜厚度为0.3μm。接着改变功率密度为30mw/cm2，其他条件不变，通过控制沉积时间使薄膜厚度为0.2μm。
作为本发明一种典型的具体实施例，在步骤S102形成N型缓冲层2和P+集区1之后，还可以继续在P+集区1的背面沉积金属层以形成集电极7。
本发明具体实施例描述的具有缓冲层的半导体器件制作方法，利用低温PECVD低温工艺在硅片背面形成的N型缓冲层2和P+集区1采用非晶硅、微晶硅、掺碳非晶硅或硅锗中的任意一种或几种材料，低温PECVD工艺的温度不高于半导体器件正面的金属层熔点。通过选择N型缓冲层2和P+集区1的薄膜类型能够调节集电极7的载流子注入效率和N-衬底3的载流子抽离速率。同时，具体实施例利用PECVD工艺，在硅片的背面形成N型缓冲层2和P+集区1采用非晶硅、微晶硅、掺碳非晶硅或硅锗中的任意一种或几种材料，掺杂浓度可以通过气体比及其它工艺参数进行调节，N型缓冲层2和P+集区1可以按照掺杂浓度分多层进行掺杂，N型缓冲层2和P+集区1的厚度可以通过工艺时间及其它工艺参数进行调节。N型缓冲层2、P+集区1分别都按照掺杂浓度分多层进行掺杂，这里的多层是指两层或两层以上，即也就是指N型缓冲层2可以分两层或两层以上掺杂，P+集区1也可以分两层或两层以上掺杂。
本发明具体实施例描述的具有缓冲层的半导体器件，当N型缓冲层2和P+集区1的禁带宽度与硅片的硅材料带隙宽度接近时，其集电极7的载流子的注入效率和N型基区3的载流子抽离速率效果与采用离子注入结合退火工艺相当。当N型缓冲层2和P+集区1的禁带宽度大于硅片的硅材料带隙宽度时，由于异质结原理，导通时可提高集电极7的空穴注入效率，减小导通压降。当N型缓冲层2和P+集区1的禁带宽度小于硅片的硅材料带隙宽度时，由于异质结原理，关断时载流子的抽离速度变快，可提升器件的开关速率。本发明具体实施例描述的具有缓冲层的半导体器件除降低热预算之外，还具有调节半导体器件导通压降和开关速率折中的作用。当N型缓冲层2和P+集区1的禁带宽度变化时，能调节半导体器件导通压降和开关速率的折中。N型缓冲层2和P+集区1的禁带宽度变化能通过改变薄膜材料类型，以及调节掺杂气体和低温PECVD工艺的其它工艺参数来实现。器件导通压降和开关速率折中的调节可通过分别改变N型缓冲层2和P+集区1的材料禁带宽度、掺杂浓度，以及掺杂厚度来实现，而材料禁带宽度和掺杂浓度的调节可以通过分别采用多层材料或工艺调节，使材料组分渐变来实现。
通过实施本发明具体实施例描述的具有缓冲层的半导体器件及其制作方法，能够达到以下技术效果：
（1）本发明具体实施例描述的具有缓冲层的半导体器件及其制作方法采用PECVD工艺直接成膜，不需要在离子注入后使用退火工艺进行晶格修复和杂质激活，使用PECVD工艺淀积薄膜层，可以避免使用昂贵的离子注入设备，并可以节约设备成本和降低热预算；
（2）本发明具体实施例描述的具有缓冲层的半导体器件及其制作方法采用PECVD工艺，可以直接沉积N型缓冲层和P+集区，对于具有缓冲层的MOS器件来说，无需将N型层反型，能够改善掺杂效果；
（3）本发明具体实施例描述的具有缓冲层的半导体器件及其制作方法采用PECVD工艺，N型缓冲层和P+集区在进行沉积的同时可以调节掺杂浓度；
（4）本发明具体实施例描述的具有缓冲层的半导体器件，当N型缓冲层和P+集区的禁带宽度与硅材料带隙宽度接近时，其集电极的载流子注入效率和P型基区的载流子抽离速率效果与采用离子注入结合退火工艺相当；
（5）本发明具体实施例描述的具有缓冲层的半导体器件，当N型缓冲层和P+集区的层禁带宽度大于硅材料带隙宽度时，由于异质结原理，导通时可提高半导体器件集电极的空穴注入效率，减小导通压降；
（6）本发明具体实施例描述的具有缓冲层的半导体器件，当N型缓冲层和P+集区的禁带宽度小于硅材料带隙宽度时，由于异质结原理，关断时载流子的抽离速度变快，可提升半导体器件的开关速率。
（7）本发明具体实施例描述的具有缓冲层的半导体器件，当N型缓冲层和P+集区的禁带宽度变化时，由于异质结原理，可调节半导体器件导通压降和开关速率的折中。
（8）本发明具体实施例描述的具有缓冲层的半导体器件，N型缓冲层和P+集区的禁带宽度的变化可通过调节掺杂气体和其他工艺参数来实现。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例揭示如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明的精神实质和技术方案的情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同替换、等效变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (19)
1.一种具有缓冲层的半导体器件制作方法，其特征在于，包括以下步骤：
S100：在硅片进行完正面工艺之后，将硅片的背面减薄到所需厚度；
S101：采用PECVD工艺在所述硅片的背面直接沉积薄膜；
S102：对所述薄膜进行N型掺杂和P型掺杂，形成N型缓冲层（2）和P+集区（1）。
2.根据权利要求1所述的具有缓冲层的半导体器件制作方法，其特征在于，所述步骤S101进一步包括：对所述硅片的背面进行表面清洗处理后，采用低温PECVD工艺沉积薄膜。
3.根据权利要求1或2所述的具有缓冲层的半导体器件制作方法，其特征在于：所述薄膜采用非晶硅、微晶硅、掺碳非晶硅或硅锗中的任意一种或几种材料。
4.根据权利要求3所述的具有缓冲层的半导体器件制作方法，其特征在于：所述N型掺杂和P型掺杂的浓度根据所述半导体器件的性能需要对PECVD工艺中的气体流量比和工艺参数进行调节。
5.根据权利要求4所述的具有缓冲层的半导体器件制作方法，其特征在于：所述N型缓冲层（2）和P+集区（1）的厚度能通过PECVD工艺的时间及工艺参数进行调节。
6.根据权利要求1、2、4或5任一项所述的具有缓冲层的半导体器件制作方法，其特征在于：在所述步骤S102之后还进一步包括在所述P+集区（1）的背面沉积金属层形成集电极（7）的过程。
7.根据权利要求6所述的具有缓冲层的半导体器件制作方法，其特征在于：低温PECVD工艺的温度不高于所述半导体器件正面的金属层熔点。
8.根据权利要求7所述的具有缓冲层的半导体器件制作方法，其特征在于：通过选择所述N型缓冲层（2）和P+集区（1）的薄膜类型调节所述集电极（7）的载流子注入效率和所述半导体器件的N-衬底（3）的载流子抽离速率。
9.根据权利要求1、2、4、5、7或8任一项所述的具有缓冲层的半导体器件制作方法，其特征在于：所述N型缓冲层（2）和P+集区（1）按照掺杂浓度分多层进行掺杂。
10.根据权利要求1、2、4、5、7或8任一项所述的具有缓冲层的半导体器件制作方法，其特征在于：当所述N型缓冲层（2）和P+集区（1）的禁带宽度变化时，能调节所述半导体器件导通压降和开关速率的折中。
11.根据权利要求10所述的具有缓冲层的半导体器件制作方法，其特征在于：所述N型缓冲层（2）和P+集区（1）的禁带宽度变化能通过改变薄膜材料类型，以及调节掺杂气体和低温PECVD工艺的参数来实现。
12.根据权利要求10所述的具有缓冲层的半导体器件制作方法，其特征在于：所述半导体器件导通压降和开关速率折中的调节能通过分别改变所述N型缓冲层（2）和P+集区（1）的材料禁带宽度、掺杂浓度，以及掺杂厚度来实现。
13.根据权利要求12所述的具有缓冲层的半导体器件制作方法，其特征在于：所述材料禁带宽度、掺杂浓度，以及掺杂厚度的调节能通过采用多层材料或工艺调节使材料组分渐变来实现。
14.根据权利要求1、2、4、5、7、8、11、12或13任一项所述的具有缓冲层的半导体器件制作方法，其特征在于：所述N型缓冲层（2）和P+集区（1）的禁带宽度大于所述硅片的硅材料带隙宽度。
15.根据权利要求1、2、4、5、7、8、11、12或13任一项所述的具有缓冲层的半导体器件制作方法，其特征在于：所述N型缓冲层（2）和P+集区（1）的禁带宽度小于所述硅片的硅材料带隙宽度。
16.一种根据权利要求1至15任一项所述方法制作的半导体器件，包括：位于所述半导体器件正面的正面结构，以及位于所述半导体器件背面的背面结构，其特征在于，所述背面结构进一步包括P+集区（1），以及位于所述P+集区（1）之上的N型缓冲层（2）；所述P+集区（1）和N型缓冲层（2）均采用在所述半导体器件背面直接成膜的薄膜结构。
17.根据权利要求16所述的半导体器件，其特征在于：所述P+集区（1）和N型缓冲层（2）均采用低温PECVD工艺的沉积薄膜结构。
18.根据权利要求17所述的半导体器件，其特征在于：所述薄膜采用非晶硅、微晶硅、掺碳非晶硅或硅锗中的任意一种或几种材料。
19.根据权利要求16至18任一项所述的半导体器件，其特征在于：所述半导体器件为场截止型IGBT器件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510410797.7A CN104992969B (zh) | 2015-07-14 | 2015-07-14 | 具有缓冲层的半导体器件及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510410797.7A CN104992969B (zh) | 2015-07-14 | 2015-07-14 | 具有缓冲层的半导体器件及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104992969A CN104992969A (zh) | 2015-10-21 |
| CN104992969B true CN104992969B (zh) | 2018-05-01 |
Family
ID=54304757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510410797.7A Active CN104992969B (zh) | 2015-07-14 | 2015-07-14 | 具有缓冲层的半导体器件及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104992969B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106816377B (zh) * | 2015-11-30 | 2019-11-22 | 株洲中车时代电气股份有限公司 | Igbt背面制作方法及igbt |
| CN106935500A (zh) * | 2015-12-31 | 2017-07-07 | 节能元件控股有限公司 | 绝缘栅双极晶体管的场截止层的低温外延制作方法 |
| CN105552121A (zh) * | 2016-02-14 | 2016-05-04 | 西安工程大学 | 基于锗硅集电区的igbt结构 |
| CN106449743A (zh) * | 2016-11-04 | 2017-02-22 | 株洲中车时代电气股份有限公司 | 一种绝缘栅双极晶体管及其制备方法 |
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| KR20000013509A (ko) * | 1998-08-10 | 2000-03-06 | 김덕중 | 다층 버퍼 구조를 갖는 절연게이트 바이폴라 트랜지스터 및 그제조방법 |
| CN1379480A (zh) * | 2001-03-29 | 2002-11-13 | 株式会社东芝 | 半导体器件及其制造方法 |
| CN1953204A (zh) * | 2005-10-18 | 2007-04-25 | 国际整流器公司 | 用于电容性负载的沟道绝缘栅双极晶体管 |
| CN103151262A (zh) * | 2011-12-07 | 2013-06-12 | 无锡华润华晶微电子有限公司 | 平面型绝缘栅双极型晶体管及其制备方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100351042B1 (ko) * | 2000-04-04 | 2002-09-05 | 페어차일드코리아반도체 주식회사 | 역방향 차폐 모드에서도 높은 브레이크다운 전압을 갖는절연 게이트 바이폴라 트랜지스터 및 그 제조방법 |
-
2015
- 2015-07-14 CN CN201510410797.7A patent/CN104992969B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1180924A (zh) * | 1996-09-05 | 1998-05-06 | 哈里公司 | 形成带有组合可控缓冲层的功率半导体器件的方法 |
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| CN103151262A (zh) * | 2011-12-07 | 2013-06-12 | 无锡华润华晶微电子有限公司 | 平面型绝缘栅双极型晶体管及其制备方法 |
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| Publication number | Publication date |
|---|---|
| CN104992969A (zh) | 2015-10-21 |
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| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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