KR20000013509A - 다층 버퍼 구조를 갖는 절연게이트 바이폴라 트랜지스터 및 그제조방법 - Google Patents

다층 버퍼 구조를 갖는 절연게이트 바이폴라 트랜지스터 및 그제조방법 Download PDF

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Abstract

본 발명의 다층 버퍼 구조를 갖는 절연 게이트 바이폴라 트랜지스터는, 제1 도전형의 고농도 반도체 기판 상에 버퍼층이 형성된다. 버퍼층 상에는 제2 도전형의 에피택셜층이 형성되고, 에피택셜층의 일정 영역에는 제1 도전형의 베이스 영역이 형성되며, 그리고 베이스 영역의 일정 영역 표면 부분에는 제2 도전형의 에미터 영역이 형성된다. 에미터 전극은 에미터 영역에 전기적으로 컨택되도록 형성되고, 컬렉터 전극은 반도체 기판에 전기적으로 컨택되도록 형성며, 그리고 게이트 전극은 에미터 영역, 베이스 영역 및 에피택셜층의 일정 영역 상에 절연되어 형성된다. 여기서, 버퍼층의 하부인 제1 영역과 상부인 제2 영역의 불순물 농도는 다른데, 제2 영역에는 제2 도전형의 불순물이 고농도로 도핑되어 있으며, 제1 영역에서의 불순물 농도는 제2 영역에서의 불순물 농도보다 낮다는 점에 본 발명의 특징이 있다.

Description

다층 버퍼 구조를 갖는 절연 게이트 바이폴라 트랜지스터 및 그 제조 방법
본 발명은 전력용 반도체에 관한 것으로서, 특히 다층 버퍼 구조를 갖는 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor) 및 그 제조 방법에 관한 것이다.
최근 고전력 MOSFET(MOS Field Effect Transistor)의 고속 스위칭 특성과 BJT(Bipolar Junction Transistor)의 대전력 특성을 겸비한 새로운 전력용 반도체 소자로서 절연 게이트 바이폴라 트랜지스터가 주목받고 있다.
도 1은 종래의 절연 게이트 바이폴라 트랜지스터의 구조를 개략적으로 나타내 보인 단면도이고, 도 2는 종래의 절연 게이트 바이폴라 트랜지스터의 각 층에서의 농도(가는 실선으로 표시) 및 전계 분포(굵은 실선으로 표시)를 나타내 보인 그래프이다. 도 2에서, Ⅰ는 p+반도체 기판(1)을, Ⅱ는 n+버퍼층(2)을, Ⅲ은 n-에피택셜층(3)을, 그리고 Ⅳ는 p+베이스 영역(5)을 각각 나타낸다.
도 1 및 도 2를 참조하면, 고농도의 p형(p+) 반도체 기판(1) 상에 고농도의 n형(n+) 버퍼층(2)이 형성되어 있으며, 이 n+버퍼층(2) 상에는 저농도의 n형(n-) 에피택셜(epitaxial)층(3)이 형성되어 있다. n-에피택셜층(3)의 상부 표면의 일정 영역에는 p형 불순물의 선택적 확산으로 인한 p+베이스 영역(4)이 형성되어 있으며, p+베이스 영역(4)의 상부 표면의 일정 영역에는 n형 불순물의 선택적 확산으로 인한 n+에미터 영역(5)이 형성되어 있다. 그리고, n-에피택셜층(3)의 상부 표면과 n+에미터 영역(5)의 상부 표면 사이의 p+베이스 영역(4)의 상부 표면이 덮여지도록 게이트 절연막(6)이 형성되어 있으며, 폴리실리콘으로 만들어진 게이트 전극(7)이 게이트 절연막(6) 상에 형성되어 있다. 에미터 전극(8)은 p형 베이스 영역(4)과 n형 에미터 영역(5)이 전기적으로 도통되도록 형성되며, 컬렉터 전극(9)은 p+반도체 기판(1)의 하부에 형성되어 있다. 한편, 게이트 전극(7)과 에미터 전극(8)은 층간 절연막 역할을 하는 산화막(미도시)에 의해 서로 절연되어 있다.
이와 같은 구조를 갖는 절연 게이트 바이폴라 트랜지스터에 있어서, n+버퍼층(2)은 게이트에 전압이 인가되지 않고 컬렉터에 에미터에 대해 양의 전압이 인가되는 순방향 전압 차폐시에, n-에피택셜층(3)에 형성되는 공핍층이 p+반도체 기판(1)까지 확장되지 못하도록 하기 위한 것으로서, n-에피택셜층(3)의 두께를 줄일 수 있으므로 온-상태 손실들을 줄일 수 있다는 이점을 제공한다. 그리고 순방향 도통시(게이트에 일정 전압 이상이 인가되는 경우)에는, n+버퍼층(2)의 농도가 높아지고 두께가 커질수록 p+반도체 기판(1)으로부터 n-에피택셜층(3)으로의 홀 주입을 억제시켜 소자의 스위칭 속도가 빨라진다.
그러나, 게이트에 전압이 인가되지 않고 컬렉터에 에미터에 대해 음의 전압이 인가되는 역방향 전압 차폐시에는, 항복 전압의 크기가 작아지는 단점이 있다.
이를 보다 상세히 설명하면, 도 2에 도시된 바와 같이, n+버퍼층(2)의 농도는 고농도임을 알 수 있는데, 이는 앞서 설명한 바와 같이 순방향 도통시에 버퍼층의 농도가 클수록 소자의 스위칭 특성이 개선되고 순방향 전압 강하가 커지기 때문이다. 이와 같이 n+버퍼층(2)을 사용한 절연 게이트 바이폴라 트랜지스터에 있어서, 순방향 전압 차폐시에 얻을 수 있는 항복 전압의 크기는 전계의 분포에 의해 그려지는 사다리꼴의 면적과 같으므로 높은 항복 전압을 얻을 수 있다. 그러나, 역방향 전압 차폐시에 얻을 수 있는 항복 전압의 크기는 전계의 분포에 의해 그려지는 삼각형의 면적(도면에서의 A1)과 같이 작다.
즉, 역방향 전압 차폐시에 전계의 기울기는 n+버퍼층(2)의 농도가 커질수록 커지므로, n+버퍼층(2)의 농도가 커질수록 삼각형의 면적(도면에서의 A1)는 점점 작아진다. 따라서, n+버퍼층(2)의 농도가 커질수록 역방향 전압 차폐시의 항복 전압은 작아지는 문제가 있다.
본 발명의 목적은 다층 버퍼 구조를 채용하여 역방향 전압 차폐시에도 높은 항복 전압을 유지할 수 있는 다층 버퍼 구조를 갖는 절연 게이트 바이폴라 트랜지스터를 제공하는데 있다.
본 발명의 다른 목적은 상기와 같은 절연 게이트 바이폴라 트랜지스터의 제조 방법을 제공하는데 있다.
도 1은 종래의 절연 게이트 바이폴라 트랜지스터의 구조를 개략적으로 나타내 보인 단면도이다.
도 2는 도 1의 절연 게이트 바이폴라 트랜지스터의 각 영역에서의 농도 및 전계 분포를 나타내 보인 그래프이다.
도 3은 본 발명에 따른 다층 버퍼 구조를 갖는 절연 게이트 바이폴라 트랜지스터의 구조를 개략적으로 나타내 보인 단면도이다.
도 4는 도 3의 절연 게이트 바이폴라 트랜지스터의 각 영역에서의 농도 및 전계 분포를 나타내 보인 그래프이다.
도 5a 내지 도 5c는 본 발명에 따른 다층 버퍼 구조를 갖는 절연 게이트 바이폴라 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 6a 내지 도 6c는 본 발명에 따른 다층 버퍼 구조를 갖는 절연 게이트 바이폴라 트랜지스터의 제조 방법의 다른 실시예를 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100...p+반도체 기판 110...버퍼층
111...제1 영역 112...제2 영역
120...n-에피택셜층 130...p+베이스 영역
140...n+에미터 영역 150...에미터 전극
160...게이트 절연막 170...게이트 전극
180...컬렉터 전극
상기 목적을 달성하기 위하여, 본 발명에 따른 다층 버퍼 구조를 갖는 절연 게이트 바이폴라 트랜지스터는, 제1 도전형의 고농도 반도체 기판 상에 형성된 버퍼층; 상기 버퍼층 상에 형성된 제2 도전형의 에피택셜층; 상기 에피택셜층의 일정 영역에 형성된 제1 도전형의 베이스 영역; 상기 베이스 영역의 일정 영역 표면 부분에 형성된 제2 도전형의 에미터 영역; 상기 에미터 영역에 전기적으로 컨택되도록 형성된 에미터 전극; 상기 반도체 기판에 전기적으로 컨택되도록 형성된 컬렉터 전극; 및 상기 에미터 영역, 베이스 영역 및 에피택셜층의 일정 영역 상에 절연되어 형성된 게이트 전극을 구비한 절연 게이트 바이폴라 트랜지스터에 있어서, 상기 버퍼층의 하부인 제1 영역 및 상기 버퍼층의 상부인 제2 영역에서의 불순물 농도가 다르되, 상기 제2 영역에는 제2 도전형의 불순물이 고농도로 도핑되어 있으며, 상기 제1 영역에는 상기 제2 영역의 불순물 농도보다 낮은 불순물 농도로 도핑된 것을 특징으로 한다.
여기서, 상기 버퍼층의 제1 영역에서의 불순물 농도는 1012~1015㎝-3이고, 상기 버퍼층의 제2 영역에서의 불순물 농도는 1016~1018㎝-3인 것이 바람직하다. 그리고, 상기 버퍼층의 제1 영역의 도전형은 제1 또는 제2 도전형이거나, 또는 진성이 되도록 한다.
한편, 상기 다른 목적을 달성하기 위하여 본 발명에 따른 다층 버퍼 구조를 갖는 절연 게이트 바이폴라 트랜지스터의 제조 방법은, 제1 도전형의 고농도 반도체 기판 상에 저농도 버퍼층을 성장시키는 단계; 상기 저농도 버퍼층 상에 제2 도전형의 고농도 버퍼층을 성장시키는 단계; 및 상기 고농도 버퍼층 상에 제2 도전형의 에피택셜층을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 다른 목적을 달성하기 위하여 본 발명에 따른 다층 버퍼 구조를 갖는 절연 게이트 바이폴라 트랜지스터의 제조 방법은, 반도체 기판으로 사용될 제1 도전형의 고농도 제1 웨이퍼의 상부에 제2 도전형의 불순물은 고농도로 주입하여 저농도 버퍼층을 형성하는 단계; 에피택셜층으로 사용된 제2 도전형의 저농도 제2 웨이퍼의 하부에 제2 도전형의 불순물을 고농도로 주입하여 제2 도전형의 고농도 버퍼층을 형성하는 단계; 및 상기 제1 웨이퍼의 상부 및 상기 제2 웨이퍼의 하부를 접합시키는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 제1 웨이퍼의 상부에 제2 도전형의 불순물을 주입하는 정도는 상기 저농도 버퍼층이 제1 도전형 또는 제2 도전형의 불순물 농도가 상기 고농도 버퍼층의 농도보다 낮게 되는 정도인 것이 바람직하다.
본 발명에 있어서, 상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 3은 본 발명에 따른 다층 버퍼 구조를 갖는 절연 게이트 바이폴라 트랜지스터의 구조를 개략적으로 나타내 보인 단면도이고, 도 4는 도 3의 절연 게이트 바이폴라 트랜지스터의 각 층에서의 농도(가는 실선으로 표시) 및 전계 분포(굵은 실선으로 표시)를 나타내 보인 그래프이다. 도 4에서, Ⅰ는 p+반도체 기판(100)을, Ⅱ는 버퍼층의 제1 영역(111)을, Ⅲ은 버퍼층의 제2 영역(112)을, Ⅳ는 n-에피택셜층(120)을, 그리고 Ⅴ는 p형 베이스 영역(130)을 각각 나타낸다.
도 3 및 도 4에 도시된 바와 같이, p+반도체 기판(100)과 n-에피택셜층(120) 사이에 형성된 버퍼층의 하부인 제1 영역(111)과 상부인 제2 영역(112)에서의 불순물 농도가 다른데, 제2 영역(112)에서의 불순물 농도보다 제1 영역(111)에서의 불순물 농도가 매우 낮은 점에 본 발명의 특징이 있다. 이와 같은 본 발명에 따르면, 제1 영역(111)에서의 도전형이 거의 진성에 가까우므로 역방향 전압 차폐시에 브레이크다운 전압이 증가되어 소자의 신뢰성이 향상된다.
보다 상세히 설명하면, 본 발명에 따른 절연 게이트 바이폴라 트랜지스터는, 고농도의 제1 도전형, 예컨대 p+반도체 기판(100) 상에 버퍼층(110)이 형성되며, 버퍼층(110) 상에는 저농도의 제2 도전형, 예컨대 n-에피택셜층(120)이 형성된다. 버퍼층(110)은 각 영역에서의 불순물 농도에 의해서 하부층인 제1 영역(111)과 상부층인 제2 영역(112)으로 구분된다. 즉, 제2 영역(112)에서는 n형 불순물이 고농도로 도핑되며, 제1 영역(111)에서는 제2 영역(112)보다 매우 낮은 불순물 농도로 도핑되어 있다. 예컨대, p+반도체 기판(100)에서의 불순물 농도는 1017㎝-3이상이고, 제1 영역(111)에서의 불순물 농도는 1012~1015㎝-3이고, 그리고 제2 영역(112)에서의 불순물 농도는 1016~1018㎝-3정도인 것이 바람직하다. 이 때, 제1 영역(111)의 도전형은 p형일 수도 있으며, n형일 수도 있다. 그리고, 도핑 정도가 매우 낮으므로 진성(intrinsic) 특성을 나타낼 수도 있다. 이와 같이, p+반도체 기판(100)과 접합되는 버퍼층(100)의 제1 영역(111)에서의 불순물 농도가 매우 낮으므로 역방향 전압 차폐시에 브레이크다운 전압이 크게 증가되는데, 이에 대해서는 후술하기로 한다.
버퍼층(100)의 제2 영역(112) 상에는 n-에피택셜층(120)이 형성된다. 이 n-에피택셜층(120)은 드리프트(drift) 영역으로서의 역할을 한다. n-에피택셜층(120)의 상부 표면의 일정 영역에는 p형 불순물의 선택적 확산으로 인한 p+베이스 영역(130)이 형성되며, p+베이스 영역(130)의 상부 표면의 일정 영역에는 n형 불순물의 선택적 확산으로 인한 n+에미터 영역(140)이 형성된다.
그리고, 에미터 전극(150)은 n+에미터 영역(140)에 전기적으로 컨택되도록 형성되며, n+에미터 영역(140)으로부터의 전자들이 n-에피택셜층(120)으로 이동하기 위한 채널로서 반전층(inversion layer)이 형성되는 영역, 즉 p+베이스 영역(130)의 상부 표면 영역 상에 게이트 절연막(160)이 형성되며, 이 게이트 절연막(160) 상에는 예컨대 폴리실리콘으로 각각 만들어진 게이트 전극(170)이 형성된다. 한편, 컬렉터 전극(180)은 p+반도체 기판(100)의 하부에 형성되며, 에미터 전극(150)과 게이트 전극(170)은 층간 절연막 역할을 하는 산화막(미도시)에 의해 서로 절연된다.
이와 같은 구조의 본 발명에 따른 절연 게이트 바이폴라 트랜지스터에 있어서, 게이트에 전압이 인가되지 않고 컬렉터에 에미터에 대하여 양의 전압이 인가되는 순방향 전압 차폐시에, 버퍼층(110)의 제2 영역(112), 즉 고농도의 n+영역에 의해 p+베이스 영역과 n-에피택셜층(3) 사이의 접합 부근에 형성되는 공핍층이 p+반도체 기판(1)까지 확장되지 못한다. 또한, 여전히 n-에피택셜층(3)의 두께를 줄일 수 있으므로 온-상태 손실들을 줄일 수 있다. 그리고 게이트에 전압이 인가되지 않고 컬렉터에 에미터 전압에 대하여 음의 전압이 인가되는 역방향 전압 차폐시에는, 버퍼층(110)의 제1 영역(111), 즉 저농도의 n-(또는 p-) 영역에 의해 항복 전압의 크기가 증가된다. 즉, 도 4에 도시된 바와 같이, 버퍼층(110)의 제1 영역(111)은 저농도이므로, 이 영역에서의 전계의 기울기가 작아져서 사다리꼴 형태의 전계 분포를 갖는다. 따라서, 역방향 전압 차폐시에 얻을 수 있는 브레이크다운 전압의 크기는 사다리꼴의 면적(도면에서의 A2)과 같으므로, 높은 브레이크다운 전압을 얻을 수 있다.
도 5a 내지 도 5c는 본 발명에 따른 다층 버퍼 구조를 갖는 절연 게이트 바이폴라 트랜지스터의 제조 방법의 실시예를 설명하기 위한 단면도이다. 본 실시예에서 다층 버퍼 구조를 형성하기 위하여 사용하는 방법은 에피층 성장법이다.
즉, 도 5a에 도시된 바와 같이, 제1 도전형, 예컨대 p형의 고농도 p+반도체 기판(100) 상에 저농도의 버퍼층, 즉 제1 영역(111)을 에피 성장법을 사용하여 성장시킨다. 이 때, 저농도의 제1 영역(111)을 성장시키면서, 제1 영역(111)의 도전형이 저농도의 n형(n-) 또는 저농도의 p형(p-)이 되도록 n형 불순물을 주입시킨다. 경우에 따라서는 진성 특성이 나타나도록 할 수도 있다. 다음에, 도 5b에 도시된 바와 같이, 저농도의 버퍼층, 즉 제1 영역(111) 상에 고농도의 버퍼층, 즉 제2 영역(112)을 에피 성장법을 사용하여 성장시킨다. 이 때, 제2 영역(112)의 도전형은 n형이 되도록 n형 불순물을 고농도로 주입시킨다. 그리고, 도 5c에 도시된 바와 같이, 고농도의 버퍼층, 즉 제2 영역(112) 상에 n-에피택셜층(120)을 형성시킨다.
이후의 공정은 통상의 절연 게이트 바이폴라 트랜지스터의 제조 공정과 같다. 즉, n-에피택셜층(120) 상에 제1 산화막 패턴을 형성한 후 p형 불순물을 주입한다. 그리고 p형 불순물을 선택적으로 확산시켜 p+베이스 영역(130)을 형성한다. p+베이스 영역(130)을 형성한 후에는 제1 산화막 패턴을 제거한다. 그리고 제2 산화막 패턴을 형성한 후, n형 불순물을 주입한다. 다음에 n형 불순물을 선택적으로 확산시켜 n+에미터 영역(140)을 형성한다. n+에미터 영역(140)을 형성한 후에는 제2 산화막 패턴을 제거한다. 다음에, 에미터 전극(150), 게이트 절연막(160), 게이트 전극(170) 및 컬렉터 전극(180)을 형성하면, 본 발명에 따른 다층 버퍼 구조를 갖는 절연 게이트 바이폴라 트랜지스터가 완성된다.
도 6a 및 도 6c는 본 발명에 따른 다층 버퍼 구조를 갖는 절연 게이트 바이폴라 트랜지스터의 제조 방법의 다른 실시예를 나타내 보인 단면도이다. 본 실시예에서는 실리콘 직접 본딩(Silicon Direct Bonding) 방법을 사용하여 다층 버퍼 구조를 형성한다.
즉, 두 개의 별개의 웨이퍼 상에 각각 에피층을 형성한 후에 두 웨이퍼를 접착시키는 방법으로서, 먼저 도 6a에 도시된 바와 같이, 제1 웨이퍼, 즉 p+반도체 기판(100)의 상부에 n형 불순물을 고농도로 주입하여 저농도 p형(p-)(또는 저농도 n형(n-)) 버퍼층, 즉 제1 영역(111)을 형성한다. 이 때, 불순물 주입 정도는 제1 영역(111)에서의 p형(또는 n형) 불순물 농도가 거의 진성 특성을 나타낼 정도로 주입한다. 다음에, 도 6b에 도시된 바와 같이, 제1 웨이퍼와 별개의 제2 웨이퍼에 형성된 n-에피택셜층(120)의 하부에 n형 불순물을 고농도로 주입하여 n형의 고농도 버퍼층, 즉 n+제2 영역(112)를 형성한다. 다음에, 도 6c에 도시된 바와 같이, 제1 웨이퍼의 제1 영역(111)과 제2 웨이퍼의 제2 영역(112)이 부착되도록, 제1 웨이퍼 및 제2 웨이퍼를 부착시킨다. 이후의 공정은 앞서 설명한 바와 같은 통상적인 절연 게이트 바이폴라 트랜지스터의 제조 공정법을 사용하면, 본 발명에 따른 다층 구조를 갖는 절연 게이트 바이폴라 트랜지스터가 완성된다.
이상, 본 발명은 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
이상의 설명에서와 같이, 본 발명에 따른 다층 버퍼 구조를 갖는 절연 게이트 바이폴라 트랜지스터에 의하면, 버퍼층의 상부, 즉 저농도 에피택셜층과 접하는 제2 영역에서의 불순물 농도는 고농도이므로 순방향 전압 차폐시에 에피택셜층에 형성되는 공핍층의 반도체 기판으로의 확장을 막아주고, 순방향 도통시에는 스위칭 속도를 빠르게 해주며, 버퍼층의 하부, 즉 고농도 반도체 기판과 접하는 제1 영역에서의 불순물 농도는 진성에 가까운 저농도이므로 역방향 전압 차폐시에 브레이크다운 전압이 증가되어 소자의 신뢰성이 향상된다.

Claims (11)

  1. 제1 도전형의 고농도 반도체 기판 상에 형성된 버퍼층;
    상기 버퍼층 상에 형성된 제2 도전형의 저농도 에피택셜층;
    상기 에피택셜층의 일정 영역에 형성된 제1 도전형의 베이스 영역;
    상기 베이스 영역의 일정 영역 표면 부분에 형성된 제2 도전형의 에미터 영역;
    상기 에미터 영역에 전기적으로 컨택되도록 형성된 에미터 전극;
    상기 반도체 기판에 전기적으로 컨택되도록 형성된 컬렉터 전극; 및
    상기 에미터 영역, 베이스 영역 및 에피택셜층의 일정 영역 상에 절연되어 형성된 게이트 전극을 구비한 절연 게이트 바이폴라 트랜지스터에 있어서,
    상기 버퍼층의 하부인 제1 영역 및 상기 버퍼층의 상부인 제2 영역에서의 불순물 농도가 다르되, 상기 제2 영역에는 제2 도전형의 불순물이 고농도로 도핑되어 있으며, 상기 제1 영역에는 상기 제2 영역의 불순물 농도보다 낮은 불순물 농도로 도핑된 것을 특징으로 하는 다층 버퍼 구조를 갖는 절연 게이트 바이폴라 트랜지스터.
  2. 제1항에 있어서,
    상기 버퍼층의 제1 영역에서의 불순물 농도는 1012~1015㎝-3이고, 상기 버퍼층의 제2 영역에서의 불순물 농도는 1016~1018㎝-3인 것을 특징으로 하는 다층 버퍼 구조를 갖는 절연 게이트 바이폴라 트랜지스터.
  3. 제1항에 있어서,
    상기 버퍼층의 제1 영역의 도전형은 제1 또는 제2 도전형인 것을 특징으로 하는 다층 버퍼 구조를 갖는 절연 게이트 바이폴라 트랜지스터.
  4. 제1항에 있어서,
    상기 버퍼층의 제1 영역은 진성인 것을 특징으로 하는 다층 버퍼 구조를 갖는 절연 게이트 바이폴라 트랜지스터.
  5. 제1항에 있어서,
    상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 것을 특징으로 하는 다층 버퍼 구조를 갖는 절연 게이트 바이폴라 트랜지스터.
  6. 제1 도전형의 고농도 반도체 기판 상에 저농도 버퍼층을 성장시키는 단계;
    상기 저농도 버퍼층 상에 제2 도전형의 고농도 버퍼층을 성장시키는 단계; 및
    상기 고농도 버퍼층 상에 제2 도전형의 에피택셜층을 형성하는 단계를 포함하는 것을 특징으로 하는 다층 버퍼 구조를 갖는 절연 게이트 바이폴라 트랜지스터의 제조 방법.
  7. 제6항에 있어서,
    상기 저농도 버퍼층의 도전형은 상기 제1 도전형 또는 제2 도전형이 되도록 하는 것을 특징으로 하는 다층 버퍼 구조를 갖는 절연 게이트 바이폴라 트랜지스터의 제조 방법.
  8. 제6항에 있어서,
    상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 것을 특징으로 하는 다층 버퍼 구조를 갖는 절연 게이트 바이폴라 트랜지스터의 제조 방법.
  9. 반도체 기판으로 사용될 제1 도전형의 고농도 제1 웨이퍼의 상부에 제2 도전형의 불순물은 고농도로 주입하여 저농도 버퍼층을 형성하는 단계;
    에피택셜층으로 사용된 제2 도전형의 저농도 제2 웨이퍼의 하부에 제2 도전형의 불순물을 고농도로 주입하여 제2 도전형의 고농도 버퍼층을 형성하는 단계; 및
    상기 제1 웨이퍼의 상부 및 상기 제2 웨이퍼의 하부를 접합시키는 단계를 포함하는 것을 특징으로 하는 다층 버퍼 구조를 갖는 절연 게이트 바이폴라 트랜지스터의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 웨이퍼의 상부에 제2 도전형의 불순물을 주입하는 정도는 상기 저농도 버퍼층이 제1 도전형 또는 제2 도전형의 불순물 농도가 상기 고농도 버퍼층의 농도보다 낮게 되는 정도인 것을 특징으로 하는 다층 버퍼 구조를 갖는 절연 게이트 바이폴라 트랜지스터의 제조 방법.
  11. 제9항에 있어서,
    상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 것을 특징으로 하는 다층 버퍼 구조를 갖는 절연 게이트 바이폴라 트랜지스터의 제조 방법.
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