JPH07120799B2 - 半導体装置 - Google Patents
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- JPH07120799B2 JPH07120799B2 JP63078028A JP7802888A JPH07120799B2 JP H07120799 B2 JPH07120799 B2 JP H07120799B2 JP 63078028 A JP63078028 A JP 63078028A JP 7802888 A JP7802888 A JP 7802888A JP H07120799 B2 JPH07120799 B2 JP H07120799B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7398—Vertical transistors, e.g. vertical IGBT with both emitter and collector contacts in the same substrate side
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に係り、特に集積化して使用するの
に好適な半導体装置に関する。
に好適な半導体装置に関する。
近年、比較的大きな電流を制御することのできる半導体
装置として、絶縁ゲートバイポーラトランジスタ（以
下、IGBTと称す）が注目を浴びている。
装置として、絶縁ゲートバイポーラトランジスタ（以
下、IGBTと称す）が注目を浴びている。
従来のIGBTの構造としては、特開昭57−120369号公報記
載のものがあるが、この構造では、基板の主表面上に一
方の主電極（陰極）および制御電極が形成され、基板底
面に他方の主電極（陽極）が形成される。この構造で
は、基体の両面上に、主電極が形成されるため、同一基
板上に種々のデバイスとともに集積化することは困難で
ある。
載のものがあるが、この構造では、基板の主表面上に一
方の主電極（陰極）および制御電極が形成され、基板底
面に他方の主電極（陽極）が形成される。この構造で
は、基体の両面上に、主電極が形成されるため、同一基
板上に種々のデバイスとともに集積化することは困難で
ある。
集積化のためには、IGBTの３つの端子をすべて１つの表
面上に形成することが望ましい。
面上に形成することが望ましい。
このような横型のIGBT構造の例としては、特開昭59−13
2667号公報記載のものがあり、第８図にその構造を示
す。
2667号公報記載のものがあり、第８図にその構造を示
す。
この装置では、p-型半導体基板71上内に形成されたn-層
61内に、ｐ層41を設け、さらにｐ層41内にn+層32が形成
されている。n-層61内にはｐ層と独立してp+13が設けら
れている。n+層32とｐ層41はエミツタ電極５により短絡
されている。ｐ層41の表面の一部にはn+32およびn-層61
の一部を覆うようにゲート絶縁膜３を介してゲート電極
６が設けられている。またp+層14を設けることにより同
一基板内に設けた他の素子との電気的な分離をはかつて
いる。この半導体装置はゲート電極６に正の電位を加え
るとゲート絶縁膜３下のＰ層41が反転しチヤネルが形成
される。n+層32より流れ出した電子（第８図中ではで
表わす）はこのチヤネル及びn-層61を通りp+層13に達
し、p+層13から正孔（第８図中ではで表わす）を注入
させる。これにより高抵抗のn-層61の伝導度が変調され
低抵抗になる。このため、IGBTの抵抗損失が小さくな
り、また絶縁ゲート型の半導体装置であるため、消費電
力が小さいという特長をもつ。
61内に、ｐ層41を設け、さらにｐ層41内にn+層32が形成
されている。n-層61内にはｐ層と独立してp+13が設けら
れている。n+層32とｐ層41はエミツタ電極５により短絡
されている。ｐ層41の表面の一部にはn+32およびn-層61
の一部を覆うようにゲート絶縁膜３を介してゲート電極
６が設けられている。またp+層14を設けることにより同
一基板内に設けた他の素子との電気的な分離をはかつて
いる。この半導体装置はゲート電極６に正の電位を加え
るとゲート絶縁膜３下のＰ層41が反転しチヤネルが形成
される。n+層32より流れ出した電子（第８図中ではで
表わす）はこのチヤネル及びn-層61を通りp+層13に達
し、p+層13から正孔（第８図中ではで表わす）を注入
させる。これにより高抵抗のn-層61の伝導度が変調され
低抵抗になる。このため、IGBTの抵抗損失が小さくな
り、また絶縁ゲート型の半導体装置であるため、消費電
力が小さいという特長をもつ。
上記横型IGBTの構造では、p+層13が表面にしか設けられ
ていないため、n+層32から流れ出した電子及びp+層13
より注入された正孔は横方向のみを流れる。このため
伝導度変調は表面近傍しか起こらず、大電流が流せない
という問題があつた。また、正孔はn+層32直下を横方
向に集中して流れるため、ｐ層41の横方向の抵抗成分Ｒ
により電位降下を起こし、この電位によりn+層32が順方
向にバイアスされ電子の注入が起こる。これにより、n+
層32、p+層41,n-層61,p+層13からなるサイリスタがオン
するいわゆるラツチアツプが生じ、ゲートで電極が制御
できなくなるという問題があつた。
ていないため、n+層32から流れ出した電子及びp+層13
より注入された正孔は横方向のみを流れる。このため
伝導度変調は表面近傍しか起こらず、大電流が流せない
という問題があつた。また、正孔はn+層32直下を横方
向に集中して流れるため、ｐ層41の横方向の抵抗成分Ｒ
により電位降下を起こし、この電位によりn+層32が順方
向にバイアスされ電子の注入が起こる。これにより、n+
層32、p+層41,n-層61,p+層13からなるサイリスタがオン
するいわゆるラツチアツプが生じ、ゲートで電極が制御
できなくなるという問題があつた。
本発明の目的はIGBT構造の半導体装置において、集積化
が可能であり、大電流を均一に流すことを可能にする半
導体装置を提案することにある。
が可能であり、大電流を均一に流すことを可能にする半
導体装置を提案することにある。
上記目的は、IGBTの主電流の流れの向きが、複数回変わ
る（IGBTのチヤネル領域では主電流は横方向へ流れ、ド
リフト領域では主電流は縦方向へ流れ、コレクタ領域で
は主電流は支持基板の一方の主表面に向つて流れる。）
構造を採用することによつて達成される。
る（IGBTのチヤネル領域では主電流は横方向へ流れ、ド
リフト領域では主電流は縦方向へ流れ、コレクタ領域で
は主電流は支持基板の一方の主表面に向つて流れる。）
構造を採用することによつて達成される。
すなわち、主電流が縦方向（主表面に対して垂直）に流
れる経路を持つIGBTを、支持基板中の絶縁膜に囲まれた
単結晶島内に形成することで、達成される。
れる経路を持つIGBTを、支持基板中の絶縁膜に囲まれた
単結晶島内に形成することで、達成される。
上記目的を達成するために、本発明は、その構造とし
て、支持基板中に第１の絶縁膜によつて囲まれた単結晶
島領域を有し、上記単結晶島領域は、少なくとも一方導
電型の第一の半導体領域、上記第一の半導体領域内に設
けた他方導電型の第二の半導体領域、上記第二の半導体
領域内に設けた一方導電型の第三の半導体領域、上記第
三の半導体領域内に設けた他方導電型の第四の半導体領
域の構造を有し、上記第一，第二，第三，第四の半導体
領域が同一主表面に露出し、上記第一の半導体領域に接
続した前記主表面上の一方の主電極と、上記第三の半導
体領域と上記第四の半導体領域に接続した、前記主表面
上の他方の主電極を有し、上記他方導電型の第二の半導
体領域と上記他方導電型の第四の半導体領域にまたが
り、上記第三の半導体領域の上記主表面に設けた絶縁ゲ
ート制御電極を有することを特徴とする。
て、支持基板中に第１の絶縁膜によつて囲まれた単結晶
島領域を有し、上記単結晶島領域は、少なくとも一方導
電型の第一の半導体領域、上記第一の半導体領域内に設
けた他方導電型の第二の半導体領域、上記第二の半導体
領域内に設けた一方導電型の第三の半導体領域、上記第
三の半導体領域内に設けた他方導電型の第四の半導体領
域の構造を有し、上記第一，第二，第三，第四の半導体
領域が同一主表面に露出し、上記第一の半導体領域に接
続した前記主表面上の一方の主電極と、上記第三の半導
体領域と上記第四の半導体領域に接続した、前記主表面
上の他方の主電極を有し、上記他方導電型の第二の半導
体領域と上記他方導電型の第四の半導体領域にまたが
り、上記第三の半導体領域の上記主表面に設けた絶縁ゲ
ート制御電極を有することを特徴とする。
本発明では島状のドリフト領域を囲むようにコレクタ領
域を形成できるため、主電流をドリフト領域中では縦方
向に、大電流かつ均一に流すことができる。またコレク
タ領域から注入されたキヤリアがドリフト領域を縦方向
に流れるため、エミツタ層下を横方向に流れるキヤリア
の量が減り、ラツチアツプしにくくなる。
域を形成できるため、主電流をドリフト領域中では縦方
向に、大電流かつ均一に流すことができる。またコレク
タ領域から注入されたキヤリアがドリフト領域を縦方向
に流れるため、エミツタ層下を横方向に流れるキヤリア
の量が減り、ラツチアツプしにくくなる。
さらには、各電極を支持基板の一方表面から取り出すこ
とができるので集積化の容易な半導体装置を得ることが
できる。
とができるので集積化の容易な半導体装置を得ることが
できる。
以下本発明の実施例を、示した図面により詳細に説明す
る。第１図は本発明の第１の実施例を示す縦断面図であ
る。多結晶半導体領域２を支持基板としてn-単結晶島61
が形成されている。n-単結晶島61は絶縁物、例えばSiO2
膜からなる層間絶縁膜１により他の単結晶島と絶縁分離
されている。n-単結晶島61と層間絶縁間１の間には、n-
単結晶島61を囲んでp++層11とn+層31が設けられてい
る。またp++層11表面にはコレクタ電極４が設けられて
いる。またn-単結晶島61内には、n+層32、ｐ層41、絶縁
膜６よりMOSゲートが形成されている。ゲートＧに正電
位が印加されるとゲート絶縁膜６直下のｐ層41が反転
し、n+層31より電子が流れ、n-単結晶島61をドリフト
してp++層11に達する。このときはｐ層41に誘起され
るチヤネルを経由してゲート直下を縦方向に流れる。さ
らにn+31を経由してp++層11へ電子が流れこむによ
り、p++層11より正孔がn+層31へ注入され、伝導度変
調が起こる。
る。第１図は本発明の第１の実施例を示す縦断面図であ
る。多結晶半導体領域２を支持基板としてn-単結晶島61
が形成されている。n-単結晶島61は絶縁物、例えばSiO2
膜からなる層間絶縁膜１により他の単結晶島と絶縁分離
されている。n-単結晶島61と層間絶縁間１の間には、n-
単結晶島61を囲んでp++層11とn+層31が設けられてい
る。またp++層11表面にはコレクタ電極４が設けられて
いる。またn-単結晶島61内には、n+層32、ｐ層41、絶縁
膜６よりMOSゲートが形成されている。ゲートＧに正電
位が印加されるとゲート絶縁膜６直下のｐ層41が反転
し、n+層31より電子が流れ、n-単結晶島61をドリフト
してp++層11に達する。このときはｐ層41に誘起され
るチヤネルを経由してゲート直下を縦方向に流れる。さ
らにn+31を経由してp++層11へ電子が流れこむによ
り、p++層11より正孔がn+層31へ注入され、伝導度変
調が起こる。
従来の横型IGBTと異なり、基板主表面に対して垂直
（縦）方向に電流が流れる電流路を持つという特長があ
る。また、伝導度変調が縦方向で起こるため大電流を均
一に流せるという特長をもつ。また正孔が縦方向に流
れるためn+層32直下のｐ層41を横方向に流れる正孔電流
IP1が減少するためラツチアツプし難いという特長をも
つ。
（縦）方向に電流が流れる電流路を持つという特長があ
る。また、伝導度変調が縦方向で起こるため大電流を均
一に流せるという特長をもつ。また正孔が縦方向に流
れるためn+層32直下のｐ層41を横方向に流れる正孔電流
IP1が減少するためラツチアツプし難いという特長をも
つ。
第２図は本発明第２の実施例を示す縦断面図である。本
図中、第１図中の符号と同一符号の部分は、同一物又は
相当物を示している。本図の構造と第１図の構造との差
異は、p++層11とn+層31は表面にてコレクタ電極４で短
絡されている点である。これにより、n-層61を流れた電
子の一部はn+層31を通りコレクタ電極４に流れるため、
p++層11からの正孔の注入をおさえ、ラツチアツプを防
ぐとともに、過剰な電子をn+層31で引き抜くことができ
るため高速にターンオフできるという特長をもつ。
図中、第１図中の符号と同一符号の部分は、同一物又は
相当物を示している。本図の構造と第１図の構造との差
異は、p++層11とn+層31は表面にてコレクタ電極４で短
絡されている点である。これにより、n-層61を流れた電
子の一部はn+層31を通りコレクタ電極４に流れるため、
p++層11からの正孔の注入をおさえ、ラツチアツプを防
ぐとともに、過剰な電子をn+層31で引き抜くことができ
るため高速にターンオフできるという特長をもつ。
第９図（ａ）は本発明第２の実施例の変形例を示す縦断
面図、第９図（ｂ）はＡ−Ａ′水平断面図である。本図
中の符号で、第１図中の符号と同一符号の部分は同一物
又は相当物を示す。また本図の構造と第２図との構造の
差は、n+層31が部分的に抜かれ、p+層11とn-単結晶島61
が接している点である。第２図ではp++層11がn+層31に
よつて全て覆われている。このためp++層11からの正孔
の注入効率が低く、伝導度変調が不十分になる恐れがあ
る。本変形例ではn+層31が部分的に除かれており、p++
層11とn-単結晶島61が部分的に接している。p++層11が
低濃度の単結晶島61と接触しているため、この部分では
正孔の注入効率が高く、全面にn+層を形成した場合に比
べ大電流化できるという特長がある。
面図、第９図（ｂ）はＡ−Ａ′水平断面図である。本図
中の符号で、第１図中の符号と同一符号の部分は同一物
又は相当物を示す。また本図の構造と第２図との構造の
差は、n+層31が部分的に抜かれ、p+層11とn-単結晶島61
が接している点である。第２図ではp++層11がn+層31に
よつて全て覆われている。このためp++層11からの正孔
の注入効率が低く、伝導度変調が不十分になる恐れがあ
る。本変形例ではn+層31が部分的に除かれており、p++
層11とn-単結晶島61が部分的に接している。p++層11が
低濃度の単結晶島61と接触しているため、この部分では
正孔の注入効率が高く、全面にn+層を形成した場合に比
べ大電流化できるという特長がある。
第３図は本発明第２の実施例の別の変形例を示す縦断面
図である。
図である。
本図中の符号で、第１図中の符号と同一符号の部分は同
一物又は相当物を示す。また、本図の構造と第２図の構
造との差異は、p++層11と単結晶島n-61とが表面にてコ
レクタ電極４にて短絡され、またn+埋込層33が単結晶島
61を介してp++層11と基板表面でコレクタ電極によつて
短絡されている点である。第２図に示した実施例では短
絡の効果が大きすぎ、正孔の注入が低下し伝導度変調が
不十分となる恐れがある。本変形例では、n+埋込層33は
高抵抗の単結晶島61を介してコレクタ電極４によつて短
絡されているためn+埋込層33からのコレクタ電極４に流
れる電子が制限される。このためp++層11からの正孔の
注入が増え、第２図の構造と比較して、大電流化できる
という特長がある。なおコレクタ電極４とn-層61の界面
をシヨツトキー接合としても、同様の効果がある。
一物又は相当物を示す。また、本図の構造と第２図の構
造との差異は、p++層11と単結晶島n-61とが表面にてコ
レクタ電極４にて短絡され、またn+埋込層33が単結晶島
61を介してp++層11と基板表面でコレクタ電極によつて
短絡されている点である。第２図に示した実施例では短
絡の効果が大きすぎ、正孔の注入が低下し伝導度変調が
不十分となる恐れがある。本変形例では、n+埋込層33は
高抵抗の単結晶島61を介してコレクタ電極４によつて短
絡されているためn+埋込層33からのコレクタ電極４に流
れる電子が制限される。このためp++層11からの正孔の
注入が増え、第２図の構造と比較して、大電流化できる
という特長がある。なおコレクタ電極４とn-層61の界面
をシヨツトキー接合としても、同様の効果がある。
第４図は第２の実施例の別の変形例を示す縦断面図であ
る。本図中の符号で、第１図中の符号と同一符号の部分
は、同一物又は相当物を示す。また、本図の構造と第３
図の構造との差異は、n-単結晶島61表面にはn+層34とp+
層12を設けられ、n+埋込層33とn+層34の間にはｎ層51を
設けている点である。第４図のようにn+層34を設けるこ
とによりコレクタ電極４との接触抵抗を減少できるとい
う特長をもつ。またp+層12を単結晶島61の表面近傍に形
成することにより、n+層34に直接達する電子を減少させ
るとともに電界を緩和することができるという特長をも
つ。またｎ層51の不純物濃度を変化させることで、n+埋
込層33からｎ層51を通りコレクタ電極４に流れる電子を
変化させることができる。すなわち、ｎ層51の不純物濃
度を高くすると、ｎ層51を通つてコレクタ電極４に流れ
る電子が増加し、これによつてp+層11からの正孔の注入
を抑制できる。これによりp++層11から正孔の注入を制
御し、スイツチング速度と電流密度を制御できるという
特長をもつ。
る。本図中の符号で、第１図中の符号と同一符号の部分
は、同一物又は相当物を示す。また、本図の構造と第３
図の構造との差異は、n-単結晶島61表面にはn+層34とp+
層12を設けられ、n+埋込層33とn+層34の間にはｎ層51を
設けている点である。第４図のようにn+層34を設けるこ
とによりコレクタ電極４との接触抵抗を減少できるとい
う特長をもつ。またp+層12を単結晶島61の表面近傍に形
成することにより、n+層34に直接達する電子を減少させ
るとともに電界を緩和することができるという特長をも
つ。またｎ層51の不純物濃度を変化させることで、n+埋
込層33からｎ層51を通りコレクタ電極４に流れる電子を
変化させることができる。すなわち、ｎ層51の不純物濃
度を高くすると、ｎ層51を通つてコレクタ電極４に流れ
る電子が増加し、これによつてp+層11からの正孔の注入
を抑制できる。これによりp++層11から正孔の注入を制
御し、スイツチング速度と電流密度を制御できるという
特長をもつ。
第５図は本発明第２の実施例の別の変形例を示した縦断
面図である。第５図中の符号で、第１図中の符号と同一
符号の部分は、同一物又は相当物を示す。また、本図の
構造と第２図の構造との差異は、p++層11とn-単結晶島6
1間にn-単結晶島61をとり囲むようにn+層31の代わりに
ｎ層52を設けている。さらに、ｎ層52に接し、n-単結晶
島61の表面に露出するようにｎ層53を設け、このｎ層53
内にはｐ層41が表面に露出しかつｎ層52に接するように
設けられている。ｎ層52の表面にはｐ層41とp++層11上
に達するように絶縁膜からなるゲート絶縁物８を設けこ
れに電極材料を積層することにより第２ゲートG2を設け
ている。第１ゲートＧに正電位を加えることによりn+層
32より電子が流れ出しオンする。一方、第１ゲートＧの
電位を取り除くことにより、n+層32からの電子の注入が
止まる。この時、同時に第２ゲートG2をコレクタ電極よ
り低電位とすることでゲート絶縁物８下のｎ層52の極性
が反転する。その結果、ｐ層53とp++層11が短絡され、n
-単結晶島61からｎ層53,短絡電極7,p層41,n層52,p++層1
1,およびコレクタ電極をとおして電子を引き抜くことが
できる。これにより高速にオフすることが可能となる。
このようにIGBTをターンオフする際第２ゲートG2を有
し、それをオンすることでn-層61より電子を引き抜くた
め高速なターンオフが実現できるという特長をもつ。
面図である。第５図中の符号で、第１図中の符号と同一
符号の部分は、同一物又は相当物を示す。また、本図の
構造と第２図の構造との差異は、p++層11とn-単結晶島6
1間にn-単結晶島61をとり囲むようにn+層31の代わりに
ｎ層52を設けている。さらに、ｎ層52に接し、n-単結晶
島61の表面に露出するようにｎ層53を設け、このｎ層53
内にはｐ層41が表面に露出しかつｎ層52に接するように
設けられている。ｎ層52の表面にはｐ層41とp++層11上
に達するように絶縁膜からなるゲート絶縁物８を設けこ
れに電極材料を積層することにより第２ゲートG2を設け
ている。第１ゲートＧに正電位を加えることによりn+層
32より電子が流れ出しオンする。一方、第１ゲートＧの
電位を取り除くことにより、n+層32からの電子の注入が
止まる。この時、同時に第２ゲートG2をコレクタ電極よ
り低電位とすることでゲート絶縁物８下のｎ層52の極性
が反転する。その結果、ｐ層53とp++層11が短絡され、n
-単結晶島61からｎ層53,短絡電極7,p層41,n層52,p++層1
1,およびコレクタ電極をとおして電子を引き抜くことが
できる。これにより高速にオフすることが可能となる。
このようにIGBTをターンオフする際第２ゲートG2を有
し、それをオンすることでn-層61より電子を引き抜くた
め高速なターンオフが実現できるという特長をもつ。
第６図（ａ）は本発明第３の実施例を示した縦断面図、
第６図（ｂ）はＡ−Ａ′水平断面図である。第６図にお
いて、第１図と同一符号の部分は、同一物又は、相当物
を示す。層間絶縁膜１からn-単結晶島61に向けてn++短
絡層21、p++層11が設けられている。n++短絡層21とp++
層11とは表面でコレクタ電極４で短絡されている。また
p++層11は一部取り除かれた構造となっており、n++短絡
層21とn-単結晶島61は一部で接している。n++短絡層21
とn-単結晶島61の接する面積を変えることによりn-単結
晶島61からn++短絡層21を通りコレクタ電極４に流れる
電子の量を変化させ、p++層11からの正孔の注入の量を
制御するという特長をもつ。また、電子を引き抜く働き
をする、n++短絡層21をゲート電極Ｇ直下に設けている
ため、縦方向に均一に電流を流すことができ、そのため
大電流化を達成できる。また、ラツチアツプを防止でき
るという特長をもつ。
第６図（ｂ）はＡ−Ａ′水平断面図である。第６図にお
いて、第１図と同一符号の部分は、同一物又は、相当物
を示す。層間絶縁膜１からn-単結晶島61に向けてn++短
絡層21、p++層11が設けられている。n++短絡層21とp++
層11とは表面でコレクタ電極４で短絡されている。また
p++層11は一部取り除かれた構造となっており、n++短絡
層21とn-単結晶島61は一部で接している。n++短絡層21
とn-単結晶島61の接する面積を変えることによりn-単結
晶島61からn++短絡層21を通りコレクタ電極４に流れる
電子の量を変化させ、p++層11からの正孔の注入の量を
制御するという特長をもつ。また、電子を引き抜く働き
をする、n++短絡層21をゲート電極Ｇ直下に設けている
ため、縦方向に均一に電流を流すことができ、そのため
大電流化を達成できる。また、ラツチアツプを防止でき
るという特長をもつ。
第７図（ａ）は本発明第３の実施例の変形例を示す縦断
面図、第７図（ｂ）はＡ−Ａ′断面図である。第７図中
において、第１図と同一符号の部分は、同一物又は相当
物を示す。p++層11とn-単結晶島61との間にはn+層34が
設けられている。p++層11は部分的に除かれており、n-
単結晶島61はn+層34、n++短絡層21を介してp++層11と短
絡されている。n+層34により少数キヤリアの寿命を短く
し、スイツチ速度の高速化がはかれるとともにp++層11
に空乏層がパンチスルーし、耐圧が低下するのを防ぐと
いう特長をもつ。
面図、第７図（ｂ）はＡ−Ａ′断面図である。第７図中
において、第１図と同一符号の部分は、同一物又は相当
物を示す。p++層11とn-単結晶島61との間にはn+層34が
設けられている。p++層11は部分的に除かれており、n-
単結晶島61はn+層34、n++短絡層21を介してp++層11と短
絡されている。n+層34により少数キヤリアの寿命を短く
し、スイツチ速度の高速化がはかれるとともにp++層11
に空乏層がパンチスルーし、耐圧が低下するのを防ぐと
いう特長をもつ。
なお、以上の実施例において、各層の導電型においてｐ
型とｎ型を入れ換えても同様の効果が得られるのはいう
までもない。
型とｎ型を入れ換えても同様の効果が得られるのはいう
までもない。
以上の説明において、n-層,n層,n+層,n++層は、この値
で、不純物濃度の高くなるｎ型半導体層を示している。
同様にp-層,p層,p+層,p++層は、この順で、不純物濃度
の高くなるｐ型半導体層を示している。
で、不純物濃度の高くなるｎ型半導体層を示している。
同様にp-層,p層,p+層,p++層は、この順で、不純物濃度
の高くなるｐ型半導体層を示している。
これら各層の代表的ドーピング濃度（単位体積１立方セ
ンチメートル当りのドーパント原子の数）は、大略次の
通りである。
ンチメートル当りのドーパント原子の数）は、大略次の
通りである。
（１）コレクタ層となるp++層:1×1018〜１×1020 （２）活性ベースー領域（ドリフト領域となるn-単結晶
島:1×1013乃至55×1015 （３）シールドベース領域（チヤネル）となるｐ層:1×
1015乃至５×1018 （４）陰極領域（エミツタ領域）となるn+層:1×1019よ
り大。
島:1×1013乃至55×1015 （３）シールドベース領域（チヤネル）となるｐ層:1×
1015乃至５×1018 （４）陰極領域（エミツタ領域）となるn+層:1×1019よ
り大。
以上の実施例では、多結晶シリコンを支持基体とするい
わゆる誘電分離基板を用いて説明したが、単結晶島間の
絶縁性を保てる構造であれば、他の構造でもよい。ま
た、支持基板上には、複数の単結晶領域を形成でき、そ
れぞれに、本実施例の装置を形成することや他の機能素
子を形成することで大電流用のIC（集積回路）が構成で
きる。
わゆる誘電分離基板を用いて説明したが、単結晶島間の
絶縁性を保てる構造であれば、他の構造でもよい。ま
た、支持基板上には、複数の単結晶領域を形成でき、そ
れぞれに、本実施例の装置を形成することや他の機能素
子を形成することで大電流用のIC（集積回路）が構成で
きる。
以上、本発明の実施例によれば、IGBTを絶縁膜で囲ま
れ、誘電体分離された島状の半導体領域に形成し、電流
を縦方向に流すことができるので、電流を縦方向に均一
に流せ、大電流化の効果がある。またn+層の短絡抵抗を
横切る正孔の量を少なくできるのでラツチアツプを防止
できる。さらにコレクタ領域にｐ層,n層を設け、これら
をコレクタ電極で短絡することにより高速化できる。
れ、誘電体分離された島状の半導体領域に形成し、電流
を縦方向に流すことができるので、電流を縦方向に均一
に流せ、大電流化の効果がある。またn+層の短絡抵抗を
横切る正孔の量を少なくできるのでラツチアツプを防止
できる。さらにコレクタ領域にｐ層,n層を設け、これら
をコレクタ電極で短絡することにより高速化できる。
すなわち、本実施例では、誘電体分離基板を用い、絶縁
物と第１導電型の半導体層に囲まれた島状の第２の導電
型の第２半導体領域を設け、この第２の導電型の第２半
導体領域内に絶縁ゲートをもつFETを形成し、前記第１
導電型の半導体層にコレクタ電極を設けることが示され
る。
物と第１導電型の半導体層に囲まれた島状の第２の導電
型の第２半導体領域を設け、この第２の導電型の第２半
導体領域内に絶縁ゲートをもつFETを形成し、前記第１
導電型の半導体層にコレクタ電極を設けることが示され
る。
本発明によれば、集積化に好適であり、大電力をスイツ
チングできる半導体装置を得ることができる。
チングできる半導体装置を得ることができる。
第１図は本発明第１の実施例を示す縦断面図、第２図は
第２の実施例を示す縦断面図、第３図は第２の実施例の
変形例を示す縦断面図、第４図は第２の実施例の変形例
を示す縦断面図、第５図は第２の実施例の変形例を示す
縦断面図、第６図（ａ）は第３の実施例を示す縦断面
図、第６図（ｂ）は第６図（ａ）のＡ−Ａ′線断面図、
第７図（ａ）は第３の実施例第１の変形例を示す縦断面
図、第７図（ｂ）は第７図（ａ）のＡ−Ａ′線断面図、
第８図はIGBTの従来例を示す縦断面図である。第９図
（ａ）は、本発明の第２の実施例の変形例を示す縦断面
図、第９図（ｂ）は、第９図（ａ）のＡ−Ａ′線断面図
である。 １……層間絶縁膜、４……コレクタ電極、６……ゲート
絶縁膜、11……p++層、31……n+層、61……n-単結晶
島。
第２の実施例を示す縦断面図、第３図は第２の実施例の
変形例を示す縦断面図、第４図は第２の実施例の変形例
を示す縦断面図、第５図は第２の実施例の変形例を示す
縦断面図、第６図（ａ）は第３の実施例を示す縦断面
図、第６図（ｂ）は第６図（ａ）のＡ−Ａ′線断面図、
第７図（ａ）は第３の実施例第１の変形例を示す縦断面
図、第７図（ｂ）は第７図（ａ）のＡ−Ａ′線断面図、
第８図はIGBTの従来例を示す縦断面図である。第９図
（ａ）は、本発明の第２の実施例の変形例を示す縦断面
図、第９図（ｂ）は、第９図（ａ）のＡ−Ａ′線断面図
である。 １……層間絶縁膜、４……コレクタ電極、６……ゲート
絶縁膜、11……p++層、31……n+層、61……n-単結晶
島。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 安田 保道 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 中野 安紀 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 八尾 勉 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (56)参考文献 特開 昭60−132374（ＪＰ，Ａ) 特開 昭59−500157（ＪＰ，Ａ) 特開 昭62−177965（ＪＰ，Ａ)
Claims (17)
- 【請求項１】支持基板中に第１の絶縁膜によって形成さ
れた単結晶島領域を有し、 上記単結晶島領域は、少なくとも一方導電型の第一の半
導体領域、他方導電型の第二の半導体領域、一方導電型
の第三の半導体領域及び他方導電型の第四の半導体領域
の構造を有し、 上記一方導電型の第一の半導体領域、上記他方導電型の
第二の半導体領域、上記一方導電型の第三の半導体領域
及び上記他方導電型の第四の半導体領域は、上記支持基
板の主表面に対して垂直に積層され、 上記一方導電型の第一の半導体領域と、上記他方導電型
の第二の半導体領域との間の少なくとも一部には低抵抗
層が形成され、 主電流が、上記一方導電型の第一の半導体領域、上記他
方導電型の第二の半導体領域、上記一方導電型の第三の
半導体領域及び上記他方導電型の第四の半導体領域の各
領域を順次流れ、 上記他方導電型の第二の半導体領域と上記他方導電型の
第四の半導体領域との間の主電流の流れを制御電極を用
いて制御し、 上記一方導電型の第一の半導体領域に接続した一方の主
電極と、 上記他方導電型の第四の半導体領域に接続した他方の主
電極とを有し、 上記一方の主電極、上記他方の主電極及び上記制御電極
は上記支持基板の一方の主表面に形成されていることを
特徴とする半導体装置。 - 【請求項２】特許請求の範囲第１項記載の半導体装置に
おいて、 上記一方の主電極によって、上記他方導電型の第二の半
導体領域は低抵抗層を介して上記一方導電型の第１の半
導体領域と短絡されていることを特徴とする半導体装
置。 - 【請求項３】特許請求の範囲第１項又は第２項記載の半
導体装置において、 上記他方導電型の第二の半導体領域内に前記主表面に露
出する一方導電型の第５の半導体領域が形成されている
ことを特徴とする半導体装置。 - 【請求項４】支持基板中に第１の絶縁膜によって形成さ
れた単結晶島領域を有し、 上記単結晶島領域は、少なくとも一方導電型の第一の半
導体領域、他方導電型の第二の半導体領域、一方導電型
の第三の半導体領域及び他方導電型の第四の半導体領域
の構造を有し、 上記一方導電型の第一の半導体領域、上記他方導電型の
第二の半導体領域、上記一方導電型の第三の半導体領域
及び上記他方導電型の第四の半導体領域は、上記支持基
板の主表面に対して垂直に積層され、 主電流が、上記一方導電型の第一の半導体領域、上記他
方導電型の第二の半導体領域、上記一方導電型の第三の
半導体領域及び上記他方導電型の第四の半導体領域の各
領域を順次流れ、 上記他方導電型の第二の半導体領域と上記他方導電型の
第四の半導体領域との間の主電流の流れを制御電極を用
いて制御し、 上記一方導電型の第一の半導体領域と上記他方導電型の
第二の半導体領域との間の電流の流れを制御する制御手
段を有することを特徴とする半導体装置。 - 【請求項５】特許請求の範囲第４項記載の半導体装置に
おいて、 上記一方導電型の第一の半導体領域に接続した一方の主
電極と、 上記他方導電型の第四の半導体領域に接続した他方の主
電極とを有し、 上記一方の主電極、上記他方の主電極及び上記制御電極
は上記支持基板の一方の主表面に形成されていることを
特徴とする半導体装置。 - 【請求項６】特許請求の範囲第４項又は第５項記載の半
導体装置において、 上記制御手段は、上記一方導電型の第一の半導体領域と
上記他方導電型の第二の半導体領域との間にゲート絶縁
膜を介して設けられたゲート電極を含むことを特徴とす
る半導体装置。 - 【請求項７】支持基板中に第１の絶縁膜によって形成さ
れた単結晶島領域を有し、 上記単結晶島領域は、少なくとも一方導電型の第一の半
導体領域、他方導電型の第二の半導体領域、一方導電型
の第三の半導体領域及び他方導電型の第四の半導体領域
の構造を有し、 上記一方導電型の第一の半導体領域、上記他方導電型の
第二の半導体領域、上記一方導電型の第三の半導体領域
及び上記他方導電型の第四の半導体領域は、上記支持基
板の主表面に対して垂直に積層され、 上記第１の絶縁膜と上記一方導電型の第一の半導体領域
との間には他方導電型の高不純物濃度領域が形成され、 この他方導電型の高不純物濃度領域と上記他方導電型の
第二の半導体領域とは上記一方導電型の第一の半導体領
域に設けられた開孔において接触し、 主電流が、上記一方導電型の第一の半導体領域、上記他
方導電型の第二の半導体領域、上記一方導電型の第三の
半導体領域及び上記他方導電型の第四の半導体領域の各
領域を順次流れ、 上記他方導電型の第二の半導体領域と上記他方導電型の
第四の半導体領域との間の主電流の流れを制御電極を用
いて制御することを特徴とする半導体装置。 - 【請求項８】特許請求の範囲第７項記載の半導体装置に
おいて、 上記一方導電型の第１の半導体領域に接続した一方の主
電極によって、上記一方導電型の第一の半導体領域と上
記他方導電型の高不純物濃度領域とは、短絡しているこ
とを特徴とする半導体装置。 - 【請求項９】特許請求の範囲第７項又は第８項記載の半
導体装置において、 上記他方導電型の第二の半導体領域と、上記一方導電型
の第一の半導体領域及び上記他方導電型の高不純物濃度
領域とは、他方導電型でありかつ上記他方導電型の第二
の半導体領域と上記他方導電型の高不純物濃度領域との
中間の不純物濃度領域を有する半導体領域を介して接触
することを特徴とする半導体装置。 - 【請求項１０】支持基板中に第１の絶縁膜によって形成
された単結晶島領域を有し、 上記単結晶島領域は、少なくとも一方導電型の第一の半
導体領域、他方導電型の第二の半導体領域、一方導電型
の第三の半導体領域及び他方導電型の第四の半導体領域
の構造を有し、 上記第１の絶縁膜と一方導電型の第一の半導体領域との
間には、他方導電型の半導体層が形成され、 上記他方導電型の半導体層、上記一方導電型の第一の半
導体領域、上記他方導電型の第二の半導体領域、上記一
方導電型の第三の半導体領域及び上記他方導電型の第四
の半導体領域は、上記支持基板の主表面に対して垂直に
積層され、 上記他方導電型の第二の半導体領域と上記他方導電型の
第四の半導体領域との間の主電流の流れを制御電極を用
いて制御し、 主電流が、上記第１の絶縁膜に沿って形成された少なく
とも一部が上記単結晶島領域の主表面に露出した上記一
方導電型の第一の半導体領域を流れた後、上記制御電極
のほぼ直下の上記単結晶島領域を上記単結晶島領域の主
表面に向かって流れることを特徴とする半導体装置。 - 【請求項１１】支持基板中に第１の絶縁膜によって形成
された単結晶島領域を有し、 上記単結晶島領域が、上記第１の絶縁膜と接する面に形
成された一方導電型の第１の高不純物濃度層と、 上記一方導電型の第１の高不純物濃度層が上記第１の絶
縁膜と接する面と反対側の面に形成された他方導電型の
第１の高不純物濃度層と、 上記他方導電型の第１の高不純物濃度層が上記一方導電
型の第１の高不純物濃度層と接する面と反対側の面に形
成された他方導電型の低不純物濃度層と、 上記他方導電型の低不純物濃度層の露出表面に露出する
ように形成した一方導電型の低不純物濃度層と、 上記一方導電型の低不純物濃度層の露出表面に露出する
ように形成した他方導電型の第２の高不純物濃度層と、 上記一方導電型の第１の高不純物濃度層の露出表面に電
気的に接続するように形成した一方の主電極と、 上記他方導電型の第２の高不純物濃度層と上記一方導電
型の低不純物濃度層との接合の露出端の少なくとも一部
を被覆するように形成した他方の主電極と、 上記他方導電型の第２の高不純物濃度層と上記他方導電
型の低不純物濃度層とに挟まれた上記一方導電型の低不
純物濃度層を少なくとも被覆するように第１のゲート絶
縁膜を介して第１のゲート電極が設けられたことを特徴
とする半導体装置。 - 【請求項１２】特許請求の範囲第11項記載の半導体装置
において、上記一方の主電極は、上記他方導電型の第１
の高不純物濃度層の露出表面にも電気的に接続するよう
に形成した電極であることを特徴とする半導体装置。 - 【請求項１３】特許請求の範囲第11項記載の半導体装置
において、上記支持基板中に複数の単結晶島領域を有す
ることを特徴とする半導体装置。 - 【請求項１４】特許請求の範囲第11項記載の半導体装置
において、上記他方導電型の第１の高不純物濃度層は、
上記一方導電型の第１の高不純物濃度層が上記第１の絶
縁膜と接する面でありかつ上記単結晶島領域の底面であ
る面と反対側の面に形成されたことを特徴とする半導体
装置。 - 【請求項１５】特許請求の範囲第14項記載の半導体装置
において、上記一方の主電極は、上記他方導電型の低不
純物濃度層の露出表面にも電気的に接続するように形成
した電極であることを特徴とする半導体装置。 - 【請求項１６】特許請求の範囲第14項記載の半導体装置
において、上記一方の主電極は、上記他方導電型の低不
純物濃度層と他方導電型の第３の高不純物濃度層を介し
て電気的に接続され、上記他方導電型の第３の高不純物
濃度層は、上記一方導電型の第１の高不純物濃度層が上
記第１の絶縁膜と接する面でありかつ上記単結晶島領域
の側面である面と反対側の面に形成された他方導電型の
不純物濃度層を介して上記他方導電型の第３の高不純物
濃度層に接続されたことを特徴とする半導体装置。 - 【請求項１７】特許請求の範囲第16項記載の半導体装置
において、上記他方導電型の低不純物濃度層の露出面に
形成された一方導電型の第２の高不純物濃度層を有する
ことを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63078028A JPH07120799B2 (ja) | 1988-04-01 | 1988-04-01 | 半導体装置 |
| DE1989604343 DE68904343T2 (de) | 1988-04-01 | 1989-04-03 | Bipolarer transistor mit isolierter steuerelektrode. |
| EP19890105833 EP0338312B1 (en) | 1988-04-01 | 1989-04-03 | Insulated gate bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63078028A JPH07120799B2 (ja) | 1988-04-01 | 1988-04-01 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01253278A JPH01253278A (ja) | 1989-10-09 |
| JPH07120799B2 true JPH07120799B2 (ja) | 1995-12-20 |
Family
ID=13650358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63078028A Expired - Lifetime JPH07120799B2 (ja) | 1988-04-01 | 1988-04-01 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0338312B1 (ja) |
| JP (1) | JPH07120799B2 (ja) |
| DE (1) | DE68904343T2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0716009B2 (ja) * | 1988-12-02 | 1995-02-22 | 株式会社日立製作所 | 横型絶縁ゲートバイポーラトランジスタ |
| GB8901342D0 (en) * | 1989-01-21 | 1989-03-15 | Lucas Ind Plc | Semiconductor device |
| DE4006886A1 (de) * | 1989-03-06 | 1990-09-13 | Fuji Electric Co Ltd | Halbleiter-vorrichtung mit einem mis-feldeffekt-transistor von der art einer leitfaehigkeits-modulation |
| EP0450082B1 (en) * | 1989-08-31 | 2004-04-28 | Denso Corporation | Insulated gate bipolar transistor |
| JP2720574B2 (ja) * | 1990-05-11 | 1998-03-04 | 富士電機株式会社 | デュアルゲート型絶縁ゲートバイポーラトランジスタ |
| JP3085037B2 (ja) * | 1993-08-18 | 2000-09-04 | 富士電機株式会社 | 絶縁ゲートバイポーラトランジスタ |
| JP3255547B2 (ja) * | 1994-03-09 | 2002-02-12 | 株式会社東芝 | 絶縁ゲート付きサイリスタ |
| DE19539021A1 (de) * | 1995-10-19 | 1997-04-24 | Siemens Ag | Feldgesteuerter Bipolartransistor |
| US6242787B1 (en) | 1995-11-15 | 2001-06-05 | Denso Corporation | Semiconductor device and manufacturing method thereof |
| US6831331B2 (en) | 1995-11-15 | 2004-12-14 | Denso Corporation | Power MOS transistor for absorbing surge current |
| DE19828669C2 (de) | 1998-06-26 | 2003-08-21 | Infineon Technologies Ag | Lateraler IGBT in SOI-Bauweise und Verfahren zur Herstellung |
| DE19906384A1 (de) | 1999-02-16 | 2000-08-24 | Siemens Ag | IGBT mit PN-Isolation |
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