JPS60260152A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60260152A JPS60260152A JP11692884A JP11692884A JPS60260152A JP S60260152 A JPS60260152 A JP S60260152A JP 11692884 A JP11692884 A JP 11692884A JP 11692884 A JP11692884 A JP 11692884A JP S60260152 A JPS60260152 A JP S60260152A
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- Japan
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- bipolar transistor
- gate bipolar
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
不発ＢＡ＃′ｉ、ソース・ドレインが半導体基板の縦方
向に配置された電界効果トランジスタに閤する。
向に配置された電界効果トランジスタに閤する。
（発明の背景）
よく知られているパワーＭＯ８ＦＥＴｔｊ：、スイッチ
ンクスピードが速く、二次降伏が起らず並列接続が容易
であり、ゲートの制御回路が簡単になるなど秀れた特長
を持っている。しかし、ユニボー２デバイスであるため
、特に高耐圧素子においては、電界を緩和するだめの低
濃度層の電圧降下が大きく、オン時の損失の増大と扱え
る電流容量が小さいという欠点も持っている。
ンクスピードが速く、二次降伏が起らず並列接続が容易
であり、ゲートの制御回路が簡単になるなど秀れた特長
を持っている。しかし、ユニボー２デバイスであるため
、特に高耐圧素子においては、電界を緩和するだめの低
濃度層の電圧降下が大きく、オン時の損失の増大と扱え
る電流容量が小さいという欠点も持っている。
これらの長所、短所を融和させる方法としてバイポーラ
動作を行わせるべく構造を少し変更したＭ、０８ゲート
バイポーラトランジスタが提案されている。ＭＯ８ゲー
トバイポーラトランジスタはＮｃｈＭＯＳゲートの場合
、次のような構造を持つ。すなわち、従来のパワーＭＯ
８ＦＥＴではＮ＋サブストレート上にＮ−エピタキシャ
ル層を形成していたが、基板をＰ サンストレートとし
て電界緩和層との間にｐｎ接合が形成される様にしてい
る。この構造はいわゆるエピタキシャル成長を行ってＮ
−電界緩和層を得る場合のＮ＋サブストレートに変更し
、また拡散プロセスを多小変更するだけで容易に得られ
るものである。
動作を行わせるべく構造を少し変更したＭ、０８ゲート
バイポーラトランジスタが提案されている。ＭＯ８ゲー
トバイポーラトランジスタはＮｃｈＭＯＳゲートの場合
、次のような構造を持つ。すなわち、従来のパワーＭＯ
８ＦＥＴではＮ＋サブストレート上にＮ−エピタキシャ
ル層を形成していたが、基板をＰ サンストレートとし
て電界緩和層との間にｐｎ接合が形成される様にしてい
る。この構造はいわゆるエピタキシャル成長を行ってＮ
−電界緩和層を得る場合のＮ＋サブストレートに変更し
、また拡散プロセスを多小変更するだけで容易に得られ
るものである。
さて、このような構造を持つＭＯＳゲートバイポーラト
ランジスタでは、基板と電界緩和層とで構成されるＰ＋
Ｎ−接合よシ主にホールＩが拡散によシＰ＋層から、Ｎ
一層に注入され、この注入量が大きいとＮ一層が導電率
変調を起して大電流が流れ、又Ｎ一層の抵抗が実効的に
下るためオン時損失も小さくなる。しかし当然のことな
がらこのＮ一層の小数キャリアであるホールは寿命が長
いためこのトランジスタのターンオフ時間は長くなシ、
パワーＭＯ８ＦＥＴの最大の特徴であったスイッチング
スピードの高速性は失われる。このため、重金属のドー
プあるいは中性子線、電子線の照射などにより、Ｎ一層
のホールライフタイムを下げることによシ、ターンオフ
時間を短くして、スイッチングスピードはパワーＭＯ８
ＦＥＴよシ遅いが通常のバイポーラトランジスタよシ速
くゲート制御はパワーＭＯ８Ｆ’ＥＴと同じく簡単であ
シ、小数キャリアのベース注入によるコレクタ電流の制
御でないため二次降伏が起シにくいといった％敵を持ち
、扱える電流は二次降伏が起らない分だけ大きくとれる
、しかし、重金属ドープは通常のパワーＭＯ８ＦＥＴプ
ロセスになじまず、中性子線、電子線照射ではＭＯＢの
ゲート酸化膜にダメージを与え好ましくない。
ランジスタでは、基板と電界緩和層とで構成されるＰ＋
Ｎ−接合よシ主にホールＩが拡散によシＰ＋層から、Ｎ
一層に注入され、この注入量が大きいとＮ一層が導電率
変調を起して大電流が流れ、又Ｎ一層の抵抗が実効的に
下るためオン時損失も小さくなる。しかし当然のことな
がらこのＮ一層の小数キャリアであるホールは寿命が長
いためこのトランジスタのターンオフ時間は長くなシ、
パワーＭＯ８ＦＥＴの最大の特徴であったスイッチング
スピードの高速性は失われる。このため、重金属のドー
プあるいは中性子線、電子線の照射などにより、Ｎ一層
のホールライフタイムを下げることによシ、ターンオフ
時間を短くして、スイッチングスピードはパワーＭＯ８
ＦＥＴよシ遅いが通常のバイポーラトランジスタよシ速
くゲート制御はパワーＭＯ８Ｆ’ＥＴと同じく簡単であ
シ、小数キャリアのベース注入によるコレクタ電流の制
御でないため二次降伏が起シにくいといった％敵を持ち
、扱える電流は二次降伏が起らない分だけ大きくとれる
、しかし、重金属ドープは通常のパワーＭＯ８ＦＥＴプ
ロセスになじまず、中性子線、電子線照射ではＭＯＢの
ゲート酸化膜にダメージを与え好ましくない。
（発明の目的および構成）
本発明は簡易な手法（構造）により高速なＭＯＳゲート
バイポーラトランジスタを提供することを目的とし、そ
の％徴とするところは、一導電型基に反対導電型の高濃
度領域を選択的に形成し、全面に反対導電型の低濃度層
を形成したことを特数とする。
バイポーラトランジスタを提供することを目的とし、そ
の％徴とするところは、一導電型基に反対導電型の高濃
度領域を選択的に形成し、全面に反対導電型の低濃度層
を形成したことを特数とする。
以下、図面によって本発明を説明する。
（従来技術）
第１図は従来のＭＯ８ゲー トパイボーラトランジスタ
であシ、ＮｃｈのＭＯ８ｌｉ’Ｅ’ｒ ＠作の場合、１
はＰ＋基板であり、２はＮ−エピタキシャル層である。
であシ、ＮｃｈのＭＯ８ｌｉ’Ｅ’ｒ ＠作の場合、１
はＰ＋基板であり、２はＮ−エピタキシャル層である。
通電状態において、このＰ Ｎ−接合によシ、ホールが
小数キャリアとして［ｆ／１２に注入され、その注入は
ＰＮ−接合において均一に起る。
小数キャリアとして［ｆ／１２に注入され、その注入は
ＰＮ−接合において均一に起る。
しかし、第１図の斜線部領域８は、実際に電流の大部分
が流れる領域７に比して注入されたホールの電流への寄
与の割合は小さいにも拘らず、大量のホールが注入され
ること九なる。この注入されたホールは寿命が長いため
ターンオフ時間を長くする。
が流れる領域７に比して注入されたホールの電流への寄
与の割合は小さいにも拘らず、大量のホールが注入され
ること九なる。この注入されたホールは寿命が長いため
ターンオフ時間を長くする。
（実施例）
第２図は本発明の一実施例を示し、第１図で示した領域
８への不要なホールの注入を制御することにより、ター
ンオフ時間を短縮せしめんとするものである。すなわち
、Ｐ 基板１とＮ一層２との間にホールの注入を抑制す
るＮ層ｆｆ１２’を設けている。このＮ層は■） 基板
１に拡散あるいはイオン注入法などによシリン、アンチ
モン、ヒ素などを付着しその後Ｎ一層２をエピタキシャ
ル成長することにより容易に形成される。
８への不要なホールの注入を制御することにより、ター
ンオフ時間を短縮せしめんとするものである。すなわち
、Ｐ 基板１とＮ一層２との間にホールの注入を抑制す
るＮ層ｆｆ１２’を設けている。このＮ層は■） 基板
１に拡散あるいはイオン注入法などによシリン、アンチ
モン、ヒ素などを付着しその後Ｎ一層２をエピタキシャ
ル成長することにより容易に形成される。
この構造によシ本発明の場合不要なキャリアの注入が抑
制され高速にターンオフする。又、従来の方法のごとき
プロセス上の困難さは大巾に低減されている。又説明文
中におりる導１型でおるｐｎを入れかえた反対極性のデ
バイスについても全く同様な結果を得る。
制され高速にターンオフする。又、従来の方法のごとき
プロセス上の困難さは大巾に低減されている。又説明文
中におりる導１型でおるｐｎを入れかえた反対極性のデ
バイスについても全く同様な結果を得る。
第１図は従来のＭＯＳゲートバイポーラトランジスタ断
面図、第２図は本発明の実施列によるＭＯＳゲートバイ
ポーラトランジスタ断面図である。
面図、第２図は本発明の実施列によるＭＯＳゲートバイ
ポーラトランジスタ断面図である。
１・・・・・・Ｐ＋Ｍ板、２・・・・・・Ｎ−エピタキ
シャル層、２′・・・・・・Ｎ層層、３・・・・・・１
層、４・・・・・・Ｎ 層、５・・・・・・ゲート電極
、６・・・・・・ソース′龜極、７・・−・・・注入さ
れるホールの内篭流に寄与する割合のものが大きい領域
、８・・・・・・注入されるポールＯ内電流に寄与する
割合がほとんどない領域、９・・・・・・ドレイン電極
。
シャル層、２′・・・・・・Ｎ層層、３・・・・・・１
層、４・・・・・・Ｎ 層、５・・・・・・ゲート電極
、６・・・・・・ソース′龜極、７・・−・・・注入さ
れるホールの内篭流に寄与する割合のものが大きい領域
、８・・・・・・注入されるポールＯ内電流に寄与する
割合がほとんどない領域、９・・・・・・ドレイン電極
。
Claims (1)
- 一導電型基板上に反対導電形の半導体層を有し、この半
導体層表面にゲート電極とソースおよびドレインの一方
の電極とを有し、前記基板裏面にソースおよびドレイン
の他方の電極を有するＭＯ８ゲートバイポーラトランジ
スタにおいて１ソー３・ドレイン間電流にあまシ寄与し
ない前記基板と前記半導体層とのＰＮ接合部分に、反対
導電形の高濃度領域を形成したことを特徴とするＭＯ８
ゲートバイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11692884A JPS60260152A (ja) | 1984-06-07 | 1984-06-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11692884A JPS60260152A (ja) | 1984-06-07 | 1984-06-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60260152A true JPS60260152A (ja) | 1985-12-23 |
| JPH0466110B2 JPH0466110B2 (ja) | 1992-10-22 |
Family
ID=14699154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11692884A Granted JPS60260152A (ja) | 1984-06-07 | 1984-06-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60260152A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0338312A2 (en) * | 1988-04-01 | 1989-10-25 | Hitachi, Ltd. | Insulated gate bipolar transistor |
| US5073511A (en) * | 1988-03-29 | 1991-12-17 | Sgs-Thomson Microelectronics S.R.L. | Method for manufacturing a conductivity modulation mos semiconductor power device (himos) |
| JP2001257348A (ja) * | 2000-03-10 | 2001-09-21 | Denso Corp | 半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4364073A (en) * | 1980-03-25 | 1982-12-14 | Rca Corporation | Power MOSFET with an anode region |
| JPS60117673A (ja) * | 1983-11-30 | 1985-06-25 | Toshiba Corp | 半導体装置 |
-
1984
- 1984-06-07 JP JP11692884A patent/JPS60260152A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4364073A (en) * | 1980-03-25 | 1982-12-14 | Rca Corporation | Power MOSFET with an anode region |
| JPS60117673A (ja) * | 1983-11-30 | 1985-06-25 | Toshiba Corp | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5073511A (en) * | 1988-03-29 | 1991-12-17 | Sgs-Thomson Microelectronics S.R.L. | Method for manufacturing a conductivity modulation mos semiconductor power device (himos) |
| EP0338312A2 (en) * | 1988-04-01 | 1989-10-25 | Hitachi, Ltd. | Insulated gate bipolar transistor |
| JP2001257348A (ja) * | 2000-03-10 | 2001-09-21 | Denso Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0466110B2 (ja) | 1992-10-22 |
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