JP4653273B2 - 半導体装置、および、その製造方法 - Google Patents
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 140
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000000758 substrate Substances 0.000 claims description 72
- 150000002500 ions Chemical class 0.000 claims description 34
- 238000009792 diffusion process Methods 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 14
- 239000002245 particle Substances 0.000 claims description 7
- 230000001678 irradiating effect Effects 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 3
- 238000011084 recovery Methods 0.000 description 18
- 239000000969 carrier Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 7
- 238000009826 distribution Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 239000013078 crystal Substances 0.000 description 5
- 230000007547 defect Effects 0.000 description 5
- 230000000052 comparative effect Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical compound [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910001385 heavy metal Inorganic materials 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
- H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
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- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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Description
【０００１】
【発明の属する技術分野】
本発明は、逆回復破壊を防止することが可能な半導体装置に関し、特に、整流作用を持つダイオード等の電極部付近での電流集中の緩和を図ることが可能な半導体装置、および、その製造方法に関する。
【０００２】
【従来の技術】
近年、パワー半導体デバイスの低損失化、高速スイッチング化、および、周辺回路の低インダクタンス化、スナバレス化等により、パワースイッチングデバイスと組み合わせて使用されるダイオード（フリーホイーリングダイオード：ＦＷＤ）の逆回復過程の特性改善（逆回復耐量、逆回復損失、ソフトスイッチング化等）が求められている。
【０００３】
特に、逆回復耐量に関する逆回復電流時間変化量［ｄｌ／ｄｔ］は、年々大きくなる傾向にあり、ｄｌ／ｄｔ耐量の向上が必要不可欠となっている。
【０００４】
図１７は、基本的なＰ−ｉ−ｎダイオードの素子断面構造を示す。
【０００５】
ｎ型半導体基板１の一方の主表面にはｐ型アノード層２が形成され、他方の主表面にはｎ型カソード層３が形成されている。
【０００６】
ダイオード素子に順方向バイアス［Ｐ型アノード層に正電圧、ｎ型カソード層に負電圧］された場合、ｐ型アノード層２とｎ型半導体基板１とで形成されるｐｎ接合にかかる順方向電圧（シリコン半導体の場合）が約０．６Ｖ以上の電圧になると、ｐ型アノード層２から半導体基板１に正孔が注入され、ｎ型カソード層３から半導体基板１に電気的な中性条件を満たすように電子が注入される（以降、半導体基板１に過剰に蓄積された電子・正孔を指して、蓄積キャリアと称す）。その結果、半導体基板１は、伝導度変調を起こし、その抵抗は極めて小さくなり、導通状態となる。
【０００７】
【発明が解決しようとする課題】
一般的に、アノード電極は、一方の主表面のうち耐圧構造部を除く部分にしか形成されないにもかかわらず、カソード電極は表面全面に形成されるため、耐圧構造下の部分にも蓄積キャリアが存在する。
【０００８】
順方向バイアス状態から逆方向バイアス状態に遷移する過程において、逆回復過程を通る。これは、順方向バイアス時に、ｎ型半導体基板１に注入されていた過剰キャリアの蓄積効果のために、逆バイアスにしても蓄積されていた過剰キャリアが消滅するまで、短時間の間、逆方向に電流が流れつづける（短絡状態）現象である。
【０００９】
逆回復破壊は、一般的にダイオードの活性領域と耐圧構造領域の境界部分で発生し、破壊の原因は上記境界部分で発生する電界集中と電流集中による熱的破壊である。
【００１０】
電界集中は、アノード領域の終端部分に形成される円筒形状あるいは、球面形状のｐｎ接合が原因となっており、電流集中は、耐圧構造下部に存在する過剰キャリアが、逆回復時にアノード電極に向かって流れることが原因である。
【００１１】
従来においては、アノード領域の終端部分のみｐｎ接合を深くすることで電界集中を緩和する手法が採られたり、アノード電極がアノード領域に接触する部分をアノード領域の終端部分から離すことによって、電界集中が発生する領域と電流集中が発生する領域とを分離する手法が採られている。
【００１２】
しかし、両手法とも電流集中の発生自体を緩和していないため、逆回復耐量の向上には限界がある。
【００１３】
そこで、本発明の目的は、簡便な方法で電極部付近の電流集中を防ぎ、逆回復耐量を向上させることが可能な半導体装置、および、その製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
本発明は、半導体基板を構成する第１導電型の半導体層と、前記第１導電型の半導体層内の表面領域に選択的に形成された第２導電型の半導体層と、前記第２導電型の半導体層に電気的に接触する電極と、前記半導体基板よりライフタイムが短い調整領域とを有する半導体装置であって、前記ライフタイムの短い調整領域は、前記半導体基板の面上に直接配線された前記電極が前記第２導電型の半導体層に接触する領域内の電極部の下方の一部分に、基板表面から基板深さ方向に延在し、かつ、該基板深さ方向に位置する前記第１導電型の半導体層と前記第２導電型の半導体層との境界部と、該半導体装置の活性領域の終端部とを含む領域に形成されたことを特徴とする。
【００１５】
前記ライフタイムの短い調整領域は、前記電極が前記活性領域の終端部に最も近い位置の前記第２導電型の半導体層に接触する領域内の電極部を前記半導体基板内へ投影させた場合の前記電極部の終端部側の端部を跨いだ領域で、かつ、基板深さ方向に位置する前記第１導電型の半導体層と前記第２導電型の半導体層との境界部を含む領域に形成されたことを特徴とする。
【００１６】
前記基板表面からの前記基板深さ方向への前記ライフタイムの短い調整領域の距離をＤａとし、前記ライフタイムの短い調整領域のキャリアの拡散長をＬｓとすると、Ｄａ＞Ｌｓ＋Ｘｊ（ただし、Ｘｊは、前記第２導電型の半導体層と前記第１導電型の半導体層とで形成されるｐｎ接合の深さ）として表されることを特徴とする。
【００１７】
前記ライフタイムの短い調整領域で、前記電極部の終端部に近い側の接触端部であって前記第２導電型の半導体層に接触する当該電極部の当該接触端部の位置から、該終端部とは反対方向へ延在した該短い調整領域の距離をＬａとし、ライフタイムの最も短い領域のキャリアの拡散長をＬｓとすると、Ｌａ＞Ｌｓとして表されることを特徴とする。
【００１８】
前記ライフタイムの短い調整領域で、かつ、前記第２導電型の半導体層の面上の前記電極部が直接接触していない部分の幅をＬｂとし、前記ライフタイムの短い調整領域以外の半導体層の領域に相当する前記ライフタイムの最も長い領域のキャリアの拡散長をＬｈとすると、Ｌｂ＞Ｌｈとして表されることを特徴とする。
【００１９】
前記ライフタイムの短い調整領域は、粒子線を用いて形成されることを特徴とする。
【００２０】
前記粒子線は、前記基板表面側から照射されたことを特徴とする。
前記粒子線が、Ｈｅ2+イオン又はプロトンであることを特徴とする。
【００２１】
前記ライフタイムの短い調整領域が１×１０10ｃｍ-2以上のＨｅ2+イオン照射量で形成されていることを特徴とする。
前記ライフタイムの短い調整領域は、平均ライフタイムが、前記ライフタイムの短い調整領域以外の半導体層の領域に相当するライフタイムの長い領域の平均ライフタイムの１／３以下であることを特徴とする。
前記半導体基板は、低濃度の半導体層にアノード領域が選択的に形成され、該アノード領域と電気的に接触するアノード電極が前記半導体基板の一方の面上に設けられたダイオードとして構成され、前記ライフタイムの短い調整領域は、前記アノード電極を前記半導体基板内へ投影させた場合のアノード電極端部を跨いだ領域で、かつ、基板深さ方向に位置する前記アノード領域と前記低濃度の半導体層との境界部を含む領域に形成されたことを特徴とする。
【００２２】
本発明は、半導体基板を構成する第１導電型の半導体層と、前記第１導電型の半導体層内の表面領域に選択的に形成された第２導電型の半導体層と、前記第２導電型の半導体層に電気的に接触する電極と、前記半導体基板よりライフタイムが短い調整領域とを有する半導体装置の製造方法であって、前記半導体基板の面上に直接配線された前記電極が前記第２導電型の半導体層に接触する領域内の電極部の下方の一部分に、基板表面から基板深さ方向に延在する前記半導体装置の活性領域の終端部を跨ぐように開口したレジスト膜を形成するマスク工程と、該マスク上部に対して垂直な方向からＨｅイオンまたはプロトンイオンを照射する照射工程と、熱処理工程とを具え、前記照射工程は、ライフタイムの短い調整領域が、前記半導体基板の基板深さ方向に位置する前記第１導電型の半導体層と前記第２導電型の半導体層との境界部を含むように、Ｈｅイオンまたはプロトンイオンを照射することを特徴とする。
【００２３】
【発明の実施の形態】
［第１の例］
本発明の第１の実施の形態を、図１〜図６に基づいて説明する。
【００２４】
（半導体基板構造）
まず、本発明に係る半導体装置としてのダイオードの構成を、図１に基づいて説明する。
【００２５】
半導体基板を構成するｎ型半導体基板１は、低濃度の半導体層として形成されている。このｎ型半導体基板１の一方の面側には、高濃度の導電領域としてのｐ型アノード層２が選択的に形成されている。また、ｎ型半導体基板１の他面には、高濃度の導電領域としてのｎ型カソード層３が形成されている。
【００２６】
ｐ型アノード層２の面上には、金属電極としてのアノード電極４が形成されている。この場合、アノード電極４は、ｐ型アノード層２の端部から１０μｍ内側に入った位置から形成されている。一方、ｎ型カソード層３の面上の全面に渡って、カソード電極５が形成されている。
【００２７】
ｎ型半導体基板１内は、ライフタイムが少なくとも２種以上になるように制御されたライフタイム調整領域が設けられている。このライフタイム調整領域のうち、ライフタイムの短い領域１０は、アノード電極４をｎ型半導体基板１内へ投影させた場合のアノード電極端部を跨いだ領域であり、かつ、基板深さ方向に位置するｐ型アノード層２とｎ型半導体基板１の低濃度の半導体層との境界部６を含む領域に形成されている。
【００２８】
ｎ型半導体基板１内において、ライフタイムの短い領域１０以外の半導体層の領域は、ライフタイムの長い領域１１とされている。
【００２９】
ここで、ライフタイムの短い領域１０の大きさについて調べる。ライフタイムの短い領域１０でアノード電極４と重なる部分の幅をＬａとし、ライフタイムの短い領域でアノード電極４と重ならない部分の幅をＬｂとし、ライフタイムの短い領域１０のｐ型アノード層２の形成されている表面からの深さをＤａと表す。
このとき、本例では、Ｌａ＝５０μｍ、Ｌｂ＝２４００μｍ、Ｄａ≒３０μｍとして構成した。なお、このような数値は１例であり、何ら限定されるものではない。
【００３０】
また、本例では、ｎ型半導体基板１の抵抗率を約３００Ωｃｍ、厚さを約５５０μｍ，ｐ型アノード層２の表面不純物濃度を約３．０×１０16ｃｍ-3で、拡散深さを約５．０μｍ、また、ｎ型カソード層３の表面不純物濃度を約１．０×１０20ｃｍ-3で、拡散深さを約８０．０μｍとした。
【００３１】
（製造方法）
次に、半導体装置の製造方法について説明する。
ダイオードの半導体基板の製造に当たり、ライフタイムが少なくとも２種以上になるように制御され、そのライフタイムの短い領域１０がアノード電極４の端部下方で、前述したように電極端部を跨いで、かつ、境界部６を含むように形成された構造にすればよい。
【００３２】
このようなライフタイムの短い領域１０は、Ｈｅイオン照射やプロトンイオン照射のような粒子線を利用した結晶欠陥導入法を用いることによって、簡単に作製することが可能である。
【００３３】
すなわち、Ｈｅイオンやプロトンの阻止能力のある材料（例えば、アルミニウム金属、厚いレジスト膜）を用いて、ライフタイムを短くしたい部分に窓が開けられた構造のマスクを作成する。そして、このマスクをｎ型半導体基板１の一方のｐ型アノード層２の表面側に設置して、このマスク上部に対して垂直な方向からＨｅイオンやプロトンイオンを照射する。
【００３４】
Ｈｅイオンやプロトンは、加速電圧に応じた飛程を有しているため、マスクの厚さが十分であれば、マスクがなされていない窓部分の直下のｎ型半導体基板１のみに照射されることになり、これにより結晶欠陥を導入することが可能である。従って、この結晶欠陥の部分がライフタイムの短い領域１０に相当することになる。
【００３５】
また、ｎ型半導体基板１が厚い場合は、照射深さを変えて数度に分けて照射を行うことによって、結晶欠陥を導入してもよいし、照射深さを半導体基板厚さよりも深い部分にして、Ｈｅイオン或いはプロトンを通過させることによって結晶欠陥を導入してもよい。
【００３６】
また、ライフタイムの長い部分のライフタイム調整を行う場合には、このようなイオン照射の前後に、電子線照射や重金属拡散を行うことによって、半導体基板全体のライフタイム調整を行なえばよい。
【００３７】
具体的な製造方法としては、ライフタイムの短い領域１０は、５０μｍ厚さのレジストをマスクにしてＨｅ2+イオンを照射（および熱処理）することによって形成し、ライフタイムの長い領域１１は、電子線照射（および熱処理）によって形成した。このとき、Ｈｅ2+イオンの照射量を０（なし）から１．０×１０12ｃｍ-3の範囲で変化させることによって、ライフタイムを変化させている。
【００３８】
（実験例）
次に、実験例を、図２および図３に基づいて説明する。
耐圧４５００Ｖクラスのｐ−ｉ−ｎダイオードについての実験結果を、図２および図３に基づいて説明する。
【００３９】
図２は、図１の構造を持つ耐圧４５００Ｖクラスのｐ−ｉ−ｎダイオードのＨｅ2+イオン照射量と、逆回復時の電流時間変化耐量［ｄｌ／ｄｔ耐量］との関係を示す。
【００４０】
ライフタイムの長い領域１１のライフタイムは約５μｓであり、キャリアの拡散長は約１００μｍである。また、他の逆回復試験条件としては、順電流は約１７０Ａ／ｃｍ2，ＤＣ電圧２６００Ｖ、接合温度１２５℃の条件である。
【００４１】
ｐ型アノード電極４の電極端部を跨ぎ、かつ、境界部６を含むようにライフタイムを短くすることによって、ｄｌ／ｄｔ耐量が増加し、特にＨｅ2+イオン照射量が１．０×１０10ｃｍ-2以上で効果が顕著に現われ、１．０×１０11ｃｍ-2以上でさらに効果が健著に現れていることがわかる。
【００４２】
この照射量の場合におけるライフタイムの短い領域１０のライフタイムは約１．５μｓ、キャリアの拡散長は約６０μｍである。
【００４３】
この実験結果から、ライフタイムの短い領域１０のライフタイム（１．５μｓ）が、ライフタイムの長い領域１１のライフタイム（５．０μｓ）の約１／３以下になった場合、ｄｌ／ｄｔ耐量が顕著に増加していることがわかる。
【００４４】
図３は、同一のダイオード素子におけるＨｅ2+イオン照射量と順電圧との関係を示す。Ｈｅ2+イオン照射量領域のうち、ダイオード動作する領域［活性領域］にかかる面積は約１％程度であり、Ｈｅ2+イオン照射は、順電圧にほとんど影響を及ぼさないことがわかる。
【００４５】
（変形例）
次に、本発明の変形例を、図４〜図６に基づいて説明する。
図４〜図６は、本例の構造を持つ耐圧４５００Ｖクラスのｐ−ｉ−ｎダイオードのＨｅ2+イオン照射位置を変えた場合の例を示す。
【００４６】
図４は、Ｌｂをパラメータとし、Ｌａを５０μｍ，Ｄａを３０μｍ，Ｈｅ2+イオン照射量を１．０×１０12ｃｍ-2に固定した場合の構造において、Ｌｂと電流時間変化耐量［ｄｌ／ｄｔ耐量］との関係を示す。
【００４７】
このときのライフタイムの長い領域１１のキャリアの拡散長は約１００μｍであり、ライフタイムの短い領域１０のキャリアの拡散長は約１５μｍである。ｄｌ／ｄｔ耐量は、Ｌｂがライフタイムの長い領域のキャリアの拡散長程度の長さ付近で急激に上昇している。
【００４８】
図５は、Ｌａをパラメータとし、Ｌｂを２００μｍ，Ｄａを３０μｍ，Ｈｅ2+イオン照射量を１．０×１０12ｃｍ-2に固定した場合の構造において、Ｌａと電流時間変化耐量［ｄｌ／ｄｔ耐量］との関係を示す。
【００４９】
このときのライフタイムの長い領域１１のキャリアの拡散長は約１１０μｍであり、ライフタイムの短い領域１０のキャリアの拡散長は約１５μｍである。ｄｌ／ｄｔ耐量は、Ｌａがライフタイムの短い領域のキャリアの拡散長程度の長さ付近で急激に上昇している。
【００５０】
図６は、Ｄａをパラメータとし、Ｌａを１００μｍ，Ｌｂを１００μｍ，Ｈｅ2+イオン照射量を１．０×１０12ｃｍ-2に固定した場合の構造において、Ｄａと電流時間変化耐量［ｄｌ／ｄｔ耐量］との関係を示す。
【００５１】
このときのライフタイムの長い領域１１のキャリアの拡散長は約１１０μｍであり、ライフタイムの短い領域１０のキャリアの拡散長は約１５μｍである。ｄｌ／ｄｔ耐量は、Ｄａがライフタイムの短い領域のキャリアの拡散長程度の長さ付近で急激に上昇している。
【００５２】
［第２の例］
次に、本発明の第２の実施の形態を、図７〜図１３に基づいて説明する。なお、前述した第１の例と同一部分については、同一符号を付し、その説明は省略する。
【００５３】
図７は、図１とは異なる領域にライフタイムの短い領域１０を設けた場合の例である。
【００５４】
このダイオード構造においては、ｐ型アノード領域２の終端部と、アノード電極４の終端部とは、３００μｍ程度離れている。
【００５５】
ライフタイムの短い領域１０は、ｐ型アノード領域２（ｐ−ｗｅｌｌ）の領域端部Ｐを含まない状態で、ｐ型アノード領域２の接触するアノード（ドレイン）電極４の電極端部を跨ぎ、かつ、境界部６（すなわち、高濃度のｐ型アノード領域２と低濃度の半導体層との接触部）を含むように形成されている。なお、低濃度の半導体層とは、ライフタイムの長い領域１１に相当するものであり、以下、半導体層１１とする。
【００５６】
このようにライフタイムの短い領域１０を電極端部の下方の領域内に形成することによって、逆バイアス時における電極端部付近での電流集中を抑制し、逆回復（或いはターンオフ）耐量を向上させることが可能である。
【００５７】
（実験例）
次に、実験例を、図８および図９に基づいて説明する。
図８は、図７のＬａ，Ｌｂ，Ｄａに、具体的数値を代入した場合の例を示す。
図９は、図８に示す構造のダイオードに、Ｈｅ2+イオン照射量を適用した場合のｐｎ接合近傍の電流密度分布をシミュレートしたものである。
【００５８】
ｐ型アノード領域２の領域端部Ｘは、図９の２０００μｍの位置に相当する。アノード電極４がｐ型アノード領域２に接触している接触部分Ｙ（すなわち、境界部６）は、図９の１７００μｍの位置に相当する。本例では、ライフタイムの短い領域１０は、ｐ型アノード領域２の領域端部Ｘを含まず、電極端部を跨いで、アノード電極４とｐ型アノード領域２とが接触する接触部分Ｙのみに形成されている。
【００５９】
この図９の電流密度分布からわかるように、アノード電極４がｐ型アノード領域２に接触している接触部分Ｙのライフタイムを短くすることによって、電極端部付近における電流集中を緩和できることがわかる。
【００６０】
（比較例）
次に、従来例との比較例を、図１０〜図１３に基づいて説明する。
図１０は、従来のダイオード構造を示す。図１１は、図１０の構造とした場合の電流密度分布を示す。なお、図１１は、図９と同様に、領域端部Ｘが２０００μｍの位置に相当し、接触部分Ｙが１７００μｍの位置に相当する。
【００６１】
従来のダイオード構造では、図１１に示すように、電流密度は、ｐ型アノード領域２の領域端部Ｘではなく、アノード電極４がｐ型アノード領域２に接触する接触部分Ｙに集中している。これにより、従来のダイオード構造では、電流集中が緩和する効果はほとんど見られないことがわかる。
【００６２】
図１２は、ライフタイムの短い領域１０を、アノード電極４の下方ではなく、ｐ型アノード領域２の領域端部Ｘに形成した場合の例である。図１３は、図１２の構造とした場合の電流密度分布を示す。
【００６３】
この図１２のダイオード構造は、図１０と同様に、電流密度が接触部分Ｙに集中しており、電流集中緩和の効果はほとんど見られないことがわかる。
以下、その他の構造例について説明する。
【００６４】
［第３の例］
次に、本発明の第３の実施の形態を、図１４に基づいて説明する。
本例は、半導体基板１の動作領域内部において、ｐ型アノード電極２間に非接触の領域１５が存在するダイオードヘ適用した場合の例である。
【００６５】
ライフタイムの短い領域１０は、図１と同様に、アノード電極４の電極端部を跨いで、ｐ型アノード領域２と低濃度の半導体層１１とが接触する境界部６に形成されている。
【００６６】
ライフタイムの短い領域１０を、ｐ型アノード（ｐ−ｗｅｌｌ）領域２に接触するアノード（ドレイン）電極４の電極端部を跨ぎ、境界部６を含んで形成することによって、電極端部付近での電流集中を抑制し、逆回復（或いはターンオフ）耐量を向上することが可能である。
【００６７】
また、照射領域であるライフタイムの短い領域である半導体層１１は、動作領域の一部であるため、順電圧（オン電圧）の上昇はほとんど無視できる。
【００６８】
［参考例１］
次に、第１の参考例を、図１５に基づいて説明する。
本例は、金属一酸化膜一半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）の寄生ダイオードに適用した場合の例である。
【００６９】
２０は、ｐ型ウェル領域である。２１は、ｎ型ソース領域である。２２は、ｎ型ドレイン領域である。２３は、酸化膜である。２４は、ソース電極である。２５は、ドレイン電極である。
【００７０】
ライフタイムの短い領域１０は、ソース電極２４の電極端部を跨いで、ｐ型ウェル領域２０と低濃度の半導体層１１とが接触する境界部６に形成されている。
【００７１】
このようにライフタイムの短い領域１０を、ｐ型ウェル領域２０に接触するソース電極２４の電極端部を跨ぎ、境界部６を含んで形成することによって、電極端部付近での電流集中を抑制し、逆回復（或いはターンオフ）耐量を向上することが可能である。
【００７２】
また、照射領域であるライフタイムの短い領域である半導体層１１は、動作領域の一部であるため、順電圧（オン電圧）の上昇はほとんど無視できる。
【００７３】
［参考例２］
次に、第２の参考例を、図１６に基づいて説明する。
本例は、ゲートターンオフサイリスタ（ＧＴＯ）に適用した場合の例である。
【００７４】
３０は、ｐ型ベース領域である。３１は、ｎ型カソード領域である。３２は、ｐ型アノード層である。３３は、カソード電極である。３４は、アノード電極である。３５は、ゲート電極である。
【００７５】
ライフタイムの短い領域１０は、カソード電極３３の電極端部を跨いで、ｐ型ベース領域３０と低濃度の半導体層１１とが接触する境界部６に形成されている。
【００７６】
このようにライフタイムの短い領域１０を、ｐ型ベース領域３０に接触するカソード電極３３の電極端部を跨ぎ、境界部６を含んで形成することによって、電極端部付近での電流集中を抑制し、逆回復（或いはターンオフ）耐量を向上することが可能である。
【００７７】
また、照射領域であるライフタイムの短い領域である半導体層１１は、動作領域の一部であるため、順電圧（オン電圧）の上昇はほとんど無視できる。
【００７８】
なお、上記各例では、半導体基板の対向する面に設けられた電極間でライフタイムの調整を行う手段について述べたが、半導体基板の片面のみに電極が設けられた構造の場合にも、同様な作用効果を得ることができる。
【００７９】
【発明の効果】
以上説明したように、本発明によれば、半導体基板内に、ライフタイムが少なくとも２種以上になるように制御された調整領域を設けるに際して、ライフタイムの短い調整領域は、電極部を半導体基板内へ投影させた場合の電極端部を跨いだ領域で、かつ、基板深さ方向に位置する高濃度の第２導電領域と低濃度の第１導電領域との境界部を含む領域に形成したので、半導体基板内の電極端部付近での電流集中を抑制し、逆回復（或いはターンオフ）耐量を向上させることができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態であるｐ−ｉ−ｎダイオードの構造を示す断面図である。
【図２】 Ｈｅ２＋イオン照射量とｄｌ／ｄｔ耐量との相関を示す特性図である。
【図３】 Ｈｅ２＋イオン照射量と順電圧との相関を示す特性図である。
【図４】 Ｌｂ長とｄｌ／ｄｔ耐量との相関を示す特性図である。
【図５】 Ｌａ長とｄｌ／ｄｔ耐量との相関を示す特性図である。
【図６】 Ｄａ長とｄｌ／ｄｔ耐量との相関を示す特性図である。
【図７】 本発明の第２の実施の形態であるｐ−ｉ−ｎダイオードの構造を示す断面図である。
【図８】 図７の構造に具体的な数値を代入した構造を示す断面図である。
【図９】 図８のダイオードの電流密度分布を示す特性図である。
【図１０】 図７の比較例を示す断面図である。
【図１１】 図１０の電流密度分布を示す特性図である。
【図１２】 図７の比較例を示す断面図である。
【図１３】 図１２の電流密度分布を示す特性図である。
【図１４】 本発明の第３の実施の形態であるｐ型アノード電極間に非接触の領域が存在するダイオードの構造を示す断面図である。
【図１５】 本発明の第１の参考例であるＭＯＳＦＥＴの寄生ダイオードの構造を示す断面図である。
【図１６】 本発明の第２の参考例であるゲートターンオフサイリスタの構造を示す断面図である。
【図１７】 従来における基本的なＰ−ｉ−ｎダイオードの阻止構造を示す断面図である。
【発明の属する技術分野】
本発明は、逆回復破壊を防止することが可能な半導体装置に関し、特に、整流作用を持つダイオード等の電極部付近での電流集中の緩和を図ることが可能な半導体装置、および、その製造方法に関する。
【０００２】
【従来の技術】
近年、パワー半導体デバイスの低損失化、高速スイッチング化、および、周辺回路の低インダクタンス化、スナバレス化等により、パワースイッチングデバイスと組み合わせて使用されるダイオード（フリーホイーリングダイオード：ＦＷＤ）の逆回復過程の特性改善（逆回復耐量、逆回復損失、ソフトスイッチング化等）が求められている。
【０００３】
特に、逆回復耐量に関する逆回復電流時間変化量［ｄｌ／ｄｔ］は、年々大きくなる傾向にあり、ｄｌ／ｄｔ耐量の向上が必要不可欠となっている。
【０００４】
図１７は、基本的なＰ−ｉ−ｎダイオードの素子断面構造を示す。
【０００５】
ｎ型半導体基板１の一方の主表面にはｐ型アノード層２が形成され、他方の主表面にはｎ型カソード層３が形成されている。
【０００６】
ダイオード素子に順方向バイアス［Ｐ型アノード層に正電圧、ｎ型カソード層に負電圧］された場合、ｐ型アノード層２とｎ型半導体基板１とで形成されるｐｎ接合にかかる順方向電圧（シリコン半導体の場合）が約０．６Ｖ以上の電圧になると、ｐ型アノード層２から半導体基板１に正孔が注入され、ｎ型カソード層３から半導体基板１に電気的な中性条件を満たすように電子が注入される（以降、半導体基板１に過剰に蓄積された電子・正孔を指して、蓄積キャリアと称す）。その結果、半導体基板１は、伝導度変調を起こし、その抵抗は極めて小さくなり、導通状態となる。
【０００７】
【発明が解決しようとする課題】
一般的に、アノード電極は、一方の主表面のうち耐圧構造部を除く部分にしか形成されないにもかかわらず、カソード電極は表面全面に形成されるため、耐圧構造下の部分にも蓄積キャリアが存在する。
【０００８】
順方向バイアス状態から逆方向バイアス状態に遷移する過程において、逆回復過程を通る。これは、順方向バイアス時に、ｎ型半導体基板１に注入されていた過剰キャリアの蓄積効果のために、逆バイアスにしても蓄積されていた過剰キャリアが消滅するまで、短時間の間、逆方向に電流が流れつづける（短絡状態）現象である。
【０００９】
逆回復破壊は、一般的にダイオードの活性領域と耐圧構造領域の境界部分で発生し、破壊の原因は上記境界部分で発生する電界集中と電流集中による熱的破壊である。
【００１０】
電界集中は、アノード領域の終端部分に形成される円筒形状あるいは、球面形状のｐｎ接合が原因となっており、電流集中は、耐圧構造下部に存在する過剰キャリアが、逆回復時にアノード電極に向かって流れることが原因である。
【００１１】
従来においては、アノード領域の終端部分のみｐｎ接合を深くすることで電界集中を緩和する手法が採られたり、アノード電極がアノード領域に接触する部分をアノード領域の終端部分から離すことによって、電界集中が発生する領域と電流集中が発生する領域とを分離する手法が採られている。
【００１２】
しかし、両手法とも電流集中の発生自体を緩和していないため、逆回復耐量の向上には限界がある。
【００１３】
そこで、本発明の目的は、簡便な方法で電極部付近の電流集中を防ぎ、逆回復耐量を向上させることが可能な半導体装置、および、その製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
本発明は、半導体基板を構成する第１導電型の半導体層と、前記第１導電型の半導体層内の表面領域に選択的に形成された第２導電型の半導体層と、前記第２導電型の半導体層に電気的に接触する電極と、前記半導体基板よりライフタイムが短い調整領域とを有する半導体装置であって、前記ライフタイムの短い調整領域は、前記半導体基板の面上に直接配線された前記電極が前記第２導電型の半導体層に接触する領域内の電極部の下方の一部分に、基板表面から基板深さ方向に延在し、かつ、該基板深さ方向に位置する前記第１導電型の半導体層と前記第２導電型の半導体層との境界部と、該半導体装置の活性領域の終端部とを含む領域に形成されたことを特徴とする。
【００１５】
前記ライフタイムの短い調整領域は、前記電極が前記活性領域の終端部に最も近い位置の前記第２導電型の半導体層に接触する領域内の電極部を前記半導体基板内へ投影させた場合の前記電極部の終端部側の端部を跨いだ領域で、かつ、基板深さ方向に位置する前記第１導電型の半導体層と前記第２導電型の半導体層との境界部を含む領域に形成されたことを特徴とする。
【００１６】
前記基板表面からの前記基板深さ方向への前記ライフタイムの短い調整領域の距離をＤａとし、前記ライフタイムの短い調整領域のキャリアの拡散長をＬｓとすると、Ｄａ＞Ｌｓ＋Ｘｊ（ただし、Ｘｊは、前記第２導電型の半導体層と前記第１導電型の半導体層とで形成されるｐｎ接合の深さ）として表されることを特徴とする。
【００１７】
前記ライフタイムの短い調整領域で、前記電極部の終端部に近い側の接触端部であって前記第２導電型の半導体層に接触する当該電極部の当該接触端部の位置から、該終端部とは反対方向へ延在した該短い調整領域の距離をＬａとし、ライフタイムの最も短い領域のキャリアの拡散長をＬｓとすると、Ｌａ＞Ｌｓとして表されることを特徴とする。
【００１８】
前記ライフタイムの短い調整領域で、かつ、前記第２導電型の半導体層の面上の前記電極部が直接接触していない部分の幅をＬｂとし、前記ライフタイムの短い調整領域以外の半導体層の領域に相当する前記ライフタイムの最も長い領域のキャリアの拡散長をＬｈとすると、Ｌｂ＞Ｌｈとして表されることを特徴とする。
【００１９】
前記ライフタイムの短い調整領域は、粒子線を用いて形成されることを特徴とする。
【００２０】
前記粒子線は、前記基板表面側から照射されたことを特徴とする。
前記粒子線が、Ｈｅ2+イオン又はプロトンであることを特徴とする。
【００２１】
前記ライフタイムの短い調整領域が１×１０10ｃｍ-2以上のＨｅ2+イオン照射量で形成されていることを特徴とする。
前記ライフタイムの短い調整領域は、平均ライフタイムが、前記ライフタイムの短い調整領域以外の半導体層の領域に相当するライフタイムの長い領域の平均ライフタイムの１／３以下であることを特徴とする。
前記半導体基板は、低濃度の半導体層にアノード領域が選択的に形成され、該アノード領域と電気的に接触するアノード電極が前記半導体基板の一方の面上に設けられたダイオードとして構成され、前記ライフタイムの短い調整領域は、前記アノード電極を前記半導体基板内へ投影させた場合のアノード電極端部を跨いだ領域で、かつ、基板深さ方向に位置する前記アノード領域と前記低濃度の半導体層との境界部を含む領域に形成されたことを特徴とする。
【００２２】
本発明は、半導体基板を構成する第１導電型の半導体層と、前記第１導電型の半導体層内の表面領域に選択的に形成された第２導電型の半導体層と、前記第２導電型の半導体層に電気的に接触する電極と、前記半導体基板よりライフタイムが短い調整領域とを有する半導体装置の製造方法であって、前記半導体基板の面上に直接配線された前記電極が前記第２導電型の半導体層に接触する領域内の電極部の下方の一部分に、基板表面から基板深さ方向に延在する前記半導体装置の活性領域の終端部を跨ぐように開口したレジスト膜を形成するマスク工程と、該マスク上部に対して垂直な方向からＨｅイオンまたはプロトンイオンを照射する照射工程と、熱処理工程とを具え、前記照射工程は、ライフタイムの短い調整領域が、前記半導体基板の基板深さ方向に位置する前記第１導電型の半導体層と前記第２導電型の半導体層との境界部を含むように、Ｈｅイオンまたはプロトンイオンを照射することを特徴とする。
【００２３】
【発明の実施の形態】
［第１の例］
本発明の第１の実施の形態を、図１〜図６に基づいて説明する。
【００２４】
（半導体基板構造）
まず、本発明に係る半導体装置としてのダイオードの構成を、図１に基づいて説明する。
【００２５】
半導体基板を構成するｎ型半導体基板１は、低濃度の半導体層として形成されている。このｎ型半導体基板１の一方の面側には、高濃度の導電領域としてのｐ型アノード層２が選択的に形成されている。また、ｎ型半導体基板１の他面には、高濃度の導電領域としてのｎ型カソード層３が形成されている。
【００２６】
ｐ型アノード層２の面上には、金属電極としてのアノード電極４が形成されている。この場合、アノード電極４は、ｐ型アノード層２の端部から１０μｍ内側に入った位置から形成されている。一方、ｎ型カソード層３の面上の全面に渡って、カソード電極５が形成されている。
【００２７】
ｎ型半導体基板１内は、ライフタイムが少なくとも２種以上になるように制御されたライフタイム調整領域が設けられている。このライフタイム調整領域のうち、ライフタイムの短い領域１０は、アノード電極４をｎ型半導体基板１内へ投影させた場合のアノード電極端部を跨いだ領域であり、かつ、基板深さ方向に位置するｐ型アノード層２とｎ型半導体基板１の低濃度の半導体層との境界部６を含む領域に形成されている。
【００２８】
ｎ型半導体基板１内において、ライフタイムの短い領域１０以外の半導体層の領域は、ライフタイムの長い領域１１とされている。
【００２９】
ここで、ライフタイムの短い領域１０の大きさについて調べる。ライフタイムの短い領域１０でアノード電極４と重なる部分の幅をＬａとし、ライフタイムの短い領域でアノード電極４と重ならない部分の幅をＬｂとし、ライフタイムの短い領域１０のｐ型アノード層２の形成されている表面からの深さをＤａと表す。
このとき、本例では、Ｌａ＝５０μｍ、Ｌｂ＝２４００μｍ、Ｄａ≒３０μｍとして構成した。なお、このような数値は１例であり、何ら限定されるものではない。
【００３０】
また、本例では、ｎ型半導体基板１の抵抗率を約３００Ωｃｍ、厚さを約５５０μｍ，ｐ型アノード層２の表面不純物濃度を約３．０×１０16ｃｍ-3で、拡散深さを約５．０μｍ、また、ｎ型カソード層３の表面不純物濃度を約１．０×１０20ｃｍ-3で、拡散深さを約８０．０μｍとした。
【００３１】
（製造方法）
次に、半導体装置の製造方法について説明する。
ダイオードの半導体基板の製造に当たり、ライフタイムが少なくとも２種以上になるように制御され、そのライフタイムの短い領域１０がアノード電極４の端部下方で、前述したように電極端部を跨いで、かつ、境界部６を含むように形成された構造にすればよい。
【００３２】
このようなライフタイムの短い領域１０は、Ｈｅイオン照射やプロトンイオン照射のような粒子線を利用した結晶欠陥導入法を用いることによって、簡単に作製することが可能である。
【００３３】
すなわち、Ｈｅイオンやプロトンの阻止能力のある材料（例えば、アルミニウム金属、厚いレジスト膜）を用いて、ライフタイムを短くしたい部分に窓が開けられた構造のマスクを作成する。そして、このマスクをｎ型半導体基板１の一方のｐ型アノード層２の表面側に設置して、このマスク上部に対して垂直な方向からＨｅイオンやプロトンイオンを照射する。
【００３４】
Ｈｅイオンやプロトンは、加速電圧に応じた飛程を有しているため、マスクの厚さが十分であれば、マスクがなされていない窓部分の直下のｎ型半導体基板１のみに照射されることになり、これにより結晶欠陥を導入することが可能である。従って、この結晶欠陥の部分がライフタイムの短い領域１０に相当することになる。
【００３５】
また、ｎ型半導体基板１が厚い場合は、照射深さを変えて数度に分けて照射を行うことによって、結晶欠陥を導入してもよいし、照射深さを半導体基板厚さよりも深い部分にして、Ｈｅイオン或いはプロトンを通過させることによって結晶欠陥を導入してもよい。
【００３６】
また、ライフタイムの長い部分のライフタイム調整を行う場合には、このようなイオン照射の前後に、電子線照射や重金属拡散を行うことによって、半導体基板全体のライフタイム調整を行なえばよい。
【００３７】
具体的な製造方法としては、ライフタイムの短い領域１０は、５０μｍ厚さのレジストをマスクにしてＨｅ2+イオンを照射（および熱処理）することによって形成し、ライフタイムの長い領域１１は、電子線照射（および熱処理）によって形成した。このとき、Ｈｅ2+イオンの照射量を０（なし）から１．０×１０12ｃｍ-3の範囲で変化させることによって、ライフタイムを変化させている。
【００３８】
（実験例）
次に、実験例を、図２および図３に基づいて説明する。
耐圧４５００Ｖクラスのｐ−ｉ−ｎダイオードについての実験結果を、図２および図３に基づいて説明する。
【００３９】
図２は、図１の構造を持つ耐圧４５００Ｖクラスのｐ−ｉ−ｎダイオードのＨｅ2+イオン照射量と、逆回復時の電流時間変化耐量［ｄｌ／ｄｔ耐量］との関係を示す。
【００４０】
ライフタイムの長い領域１１のライフタイムは約５μｓであり、キャリアの拡散長は約１００μｍである。また、他の逆回復試験条件としては、順電流は約１７０Ａ／ｃｍ2，ＤＣ電圧２６００Ｖ、接合温度１２５℃の条件である。
【００４１】
ｐ型アノード電極４の電極端部を跨ぎ、かつ、境界部６を含むようにライフタイムを短くすることによって、ｄｌ／ｄｔ耐量が増加し、特にＨｅ2+イオン照射量が１．０×１０10ｃｍ-2以上で効果が顕著に現われ、１．０×１０11ｃｍ-2以上でさらに効果が健著に現れていることがわかる。
【００４２】
この照射量の場合におけるライフタイムの短い領域１０のライフタイムは約１．５μｓ、キャリアの拡散長は約６０μｍである。
【００４３】
この実験結果から、ライフタイムの短い領域１０のライフタイム（１．５μｓ）が、ライフタイムの長い領域１１のライフタイム（５．０μｓ）の約１／３以下になった場合、ｄｌ／ｄｔ耐量が顕著に増加していることがわかる。
【００４４】
図３は、同一のダイオード素子におけるＨｅ2+イオン照射量と順電圧との関係を示す。Ｈｅ2+イオン照射量領域のうち、ダイオード動作する領域［活性領域］にかかる面積は約１％程度であり、Ｈｅ2+イオン照射は、順電圧にほとんど影響を及ぼさないことがわかる。
【００４５】
（変形例）
次に、本発明の変形例を、図４〜図６に基づいて説明する。
図４〜図６は、本例の構造を持つ耐圧４５００Ｖクラスのｐ−ｉ−ｎダイオードのＨｅ2+イオン照射位置を変えた場合の例を示す。
【００４６】
図４は、Ｌｂをパラメータとし、Ｌａを５０μｍ，Ｄａを３０μｍ，Ｈｅ2+イオン照射量を１．０×１０12ｃｍ-2に固定した場合の構造において、Ｌｂと電流時間変化耐量［ｄｌ／ｄｔ耐量］との関係を示す。
【００４７】
このときのライフタイムの長い領域１１のキャリアの拡散長は約１００μｍであり、ライフタイムの短い領域１０のキャリアの拡散長は約１５μｍである。ｄｌ／ｄｔ耐量は、Ｌｂがライフタイムの長い領域のキャリアの拡散長程度の長さ付近で急激に上昇している。
【００４８】
図５は、Ｌａをパラメータとし、Ｌｂを２００μｍ，Ｄａを３０μｍ，Ｈｅ2+イオン照射量を１．０×１０12ｃｍ-2に固定した場合の構造において、Ｌａと電流時間変化耐量［ｄｌ／ｄｔ耐量］との関係を示す。
【００４９】
このときのライフタイムの長い領域１１のキャリアの拡散長は約１１０μｍであり、ライフタイムの短い領域１０のキャリアの拡散長は約１５μｍである。ｄｌ／ｄｔ耐量は、Ｌａがライフタイムの短い領域のキャリアの拡散長程度の長さ付近で急激に上昇している。
【００５０】
図６は、Ｄａをパラメータとし、Ｌａを１００μｍ，Ｌｂを１００μｍ，Ｈｅ2+イオン照射量を１．０×１０12ｃｍ-2に固定した場合の構造において、Ｄａと電流時間変化耐量［ｄｌ／ｄｔ耐量］との関係を示す。
【００５１】
このときのライフタイムの長い領域１１のキャリアの拡散長は約１１０μｍであり、ライフタイムの短い領域１０のキャリアの拡散長は約１５μｍである。ｄｌ／ｄｔ耐量は、Ｄａがライフタイムの短い領域のキャリアの拡散長程度の長さ付近で急激に上昇している。
【００５２】
［第２の例］
次に、本発明の第２の実施の形態を、図７〜図１３に基づいて説明する。なお、前述した第１の例と同一部分については、同一符号を付し、その説明は省略する。
【００５３】
図７は、図１とは異なる領域にライフタイムの短い領域１０を設けた場合の例である。
【００５４】
このダイオード構造においては、ｐ型アノード領域２の終端部と、アノード電極４の終端部とは、３００μｍ程度離れている。
【００５５】
ライフタイムの短い領域１０は、ｐ型アノード領域２（ｐ−ｗｅｌｌ）の領域端部Ｐを含まない状態で、ｐ型アノード領域２の接触するアノード（ドレイン）電極４の電極端部を跨ぎ、かつ、境界部６（すなわち、高濃度のｐ型アノード領域２と低濃度の半導体層との接触部）を含むように形成されている。なお、低濃度の半導体層とは、ライフタイムの長い領域１１に相当するものであり、以下、半導体層１１とする。
【００５６】
このようにライフタイムの短い領域１０を電極端部の下方の領域内に形成することによって、逆バイアス時における電極端部付近での電流集中を抑制し、逆回復（或いはターンオフ）耐量を向上させることが可能である。
【００５７】
（実験例）
次に、実験例を、図８および図９に基づいて説明する。
図８は、図７のＬａ，Ｌｂ，Ｄａに、具体的数値を代入した場合の例を示す。
図９は、図８に示す構造のダイオードに、Ｈｅ2+イオン照射量を適用した場合のｐｎ接合近傍の電流密度分布をシミュレートしたものである。
【００５８】
ｐ型アノード領域２の領域端部Ｘは、図９の２０００μｍの位置に相当する。アノード電極４がｐ型アノード領域２に接触している接触部分Ｙ（すなわち、境界部６）は、図９の１７００μｍの位置に相当する。本例では、ライフタイムの短い領域１０は、ｐ型アノード領域２の領域端部Ｘを含まず、電極端部を跨いで、アノード電極４とｐ型アノード領域２とが接触する接触部分Ｙのみに形成されている。
【００５９】
この図９の電流密度分布からわかるように、アノード電極４がｐ型アノード領域２に接触している接触部分Ｙのライフタイムを短くすることによって、電極端部付近における電流集中を緩和できることがわかる。
【００６０】
（比較例）
次に、従来例との比較例を、図１０〜図１３に基づいて説明する。
図１０は、従来のダイオード構造を示す。図１１は、図１０の構造とした場合の電流密度分布を示す。なお、図１１は、図９と同様に、領域端部Ｘが２０００μｍの位置に相当し、接触部分Ｙが１７００μｍの位置に相当する。
【００６１】
従来のダイオード構造では、図１１に示すように、電流密度は、ｐ型アノード領域２の領域端部Ｘではなく、アノード電極４がｐ型アノード領域２に接触する接触部分Ｙに集中している。これにより、従来のダイオード構造では、電流集中が緩和する効果はほとんど見られないことがわかる。
【００６２】
図１２は、ライフタイムの短い領域１０を、アノード電極４の下方ではなく、ｐ型アノード領域２の領域端部Ｘに形成した場合の例である。図１３は、図１２の構造とした場合の電流密度分布を示す。
【００６３】
この図１２のダイオード構造は、図１０と同様に、電流密度が接触部分Ｙに集中しており、電流集中緩和の効果はほとんど見られないことがわかる。
以下、その他の構造例について説明する。
【００６４】
［第３の例］
次に、本発明の第３の実施の形態を、図１４に基づいて説明する。
本例は、半導体基板１の動作領域内部において、ｐ型アノード電極２間に非接触の領域１５が存在するダイオードヘ適用した場合の例である。
【００６５】
ライフタイムの短い領域１０は、図１と同様に、アノード電極４の電極端部を跨いで、ｐ型アノード領域２と低濃度の半導体層１１とが接触する境界部６に形成されている。
【００６６】
ライフタイムの短い領域１０を、ｐ型アノード（ｐ−ｗｅｌｌ）領域２に接触するアノード（ドレイン）電極４の電極端部を跨ぎ、境界部６を含んで形成することによって、電極端部付近での電流集中を抑制し、逆回復（或いはターンオフ）耐量を向上することが可能である。
【００６７】
また、照射領域であるライフタイムの短い領域である半導体層１１は、動作領域の一部であるため、順電圧（オン電圧）の上昇はほとんど無視できる。
【００６８】
［参考例１］
次に、第１の参考例を、図１５に基づいて説明する。
本例は、金属一酸化膜一半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）の寄生ダイオードに適用した場合の例である。
【００６９】
２０は、ｐ型ウェル領域である。２１は、ｎ型ソース領域である。２２は、ｎ型ドレイン領域である。２３は、酸化膜である。２４は、ソース電極である。２５は、ドレイン電極である。
【００７０】
ライフタイムの短い領域１０は、ソース電極２４の電極端部を跨いで、ｐ型ウェル領域２０と低濃度の半導体層１１とが接触する境界部６に形成されている。
【００７１】
このようにライフタイムの短い領域１０を、ｐ型ウェル領域２０に接触するソース電極２４の電極端部を跨ぎ、境界部６を含んで形成することによって、電極端部付近での電流集中を抑制し、逆回復（或いはターンオフ）耐量を向上することが可能である。
【００７２】
また、照射領域であるライフタイムの短い領域である半導体層１１は、動作領域の一部であるため、順電圧（オン電圧）の上昇はほとんど無視できる。
【００７３】
［参考例２］
次に、第２の参考例を、図１６に基づいて説明する。
本例は、ゲートターンオフサイリスタ（ＧＴＯ）に適用した場合の例である。
【００７４】
３０は、ｐ型ベース領域である。３１は、ｎ型カソード領域である。３２は、ｐ型アノード層である。３３は、カソード電極である。３４は、アノード電極である。３５は、ゲート電極である。
【００７５】
ライフタイムの短い領域１０は、カソード電極３３の電極端部を跨いで、ｐ型ベース領域３０と低濃度の半導体層１１とが接触する境界部６に形成されている。
【００７６】
このようにライフタイムの短い領域１０を、ｐ型ベース領域３０に接触するカソード電極３３の電極端部を跨ぎ、境界部６を含んで形成することによって、電極端部付近での電流集中を抑制し、逆回復（或いはターンオフ）耐量を向上することが可能である。
【００７７】
また、照射領域であるライフタイムの短い領域である半導体層１１は、動作領域の一部であるため、順電圧（オン電圧）の上昇はほとんど無視できる。
【００７８】
なお、上記各例では、半導体基板の対向する面に設けられた電極間でライフタイムの調整を行う手段について述べたが、半導体基板の片面のみに電極が設けられた構造の場合にも、同様な作用効果を得ることができる。
【００７９】
【発明の効果】
以上説明したように、本発明によれば、半導体基板内に、ライフタイムが少なくとも２種以上になるように制御された調整領域を設けるに際して、ライフタイムの短い調整領域は、電極部を半導体基板内へ投影させた場合の電極端部を跨いだ領域で、かつ、基板深さ方向に位置する高濃度の第２導電領域と低濃度の第１導電領域との境界部を含む領域に形成したので、半導体基板内の電極端部付近での電流集中を抑制し、逆回復（或いはターンオフ）耐量を向上させることができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態であるｐ−ｉ−ｎダイオードの構造を示す断面図である。
【図２】 Ｈｅ２＋イオン照射量とｄｌ／ｄｔ耐量との相関を示す特性図である。
【図３】 Ｈｅ２＋イオン照射量と順電圧との相関を示す特性図である。
【図４】 Ｌｂ長とｄｌ／ｄｔ耐量との相関を示す特性図である。
【図５】 Ｌａ長とｄｌ／ｄｔ耐量との相関を示す特性図である。
【図６】 Ｄａ長とｄｌ／ｄｔ耐量との相関を示す特性図である。
【図７】 本発明の第２の実施の形態であるｐ−ｉ−ｎダイオードの構造を示す断面図である。
【図８】 図７の構造に具体的な数値を代入した構造を示す断面図である。
【図９】 図８のダイオードの電流密度分布を示す特性図である。
【図１０】 図７の比較例を示す断面図である。
【図１１】 図１０の電流密度分布を示す特性図である。
【図１２】 図７の比較例を示す断面図である。
【図１３】 図１２の電流密度分布を示す特性図である。
【図１４】 本発明の第３の実施の形態であるｐ型アノード電極間に非接触の領域が存在するダイオードの構造を示す断面図である。
【図１５】 本発明の第１の参考例であるＭＯＳＦＥＴの寄生ダイオードの構造を示す断面図である。
【図１６】 本発明の第２の参考例であるゲートターンオフサイリスタの構造を示す断面図である。
【図１７】 従来における基本的なＰ−ｉ−ｎダイオードの阻止構造を示す断面図である。
Claims (11)
- 半導体基板を構成する第１導電型の半導体層と、
前記第１導電型の半導体層内の表面領域に選択的に形成された第２導電型の半導体層と、
前記第２導電型の半導体層に電気的に接触する電極と、
前記半導体基板よりライフタイムの短い調整領域とを有する半導体装置であって、
前記ライフタイムの短い調整領域は、前記電極が前記第２導電型の半導体層に接触する領域内の電極部の下方の一部分に、基板表面から基板深さ方向に延在し、前記電極の終端部に最も近い位置の前記第２導電型の半導体層に接触する領域内の電極部を前記半導体基板内へ投影させた場合の前記電極部の終端部側の端部を跨いだ領域で、かつ、基板深さ方向に位置する前記第１導電型の半導体層と前記第２導電型の半導体層との境界部を含む領域に形成されたことを特徴とする半導体装置。 - 前記基板表面からの前記基板深さ方向への前記ライフタイムの短い調整領域の距離をＤａとし、前記ライフタイムの短い調整領域のキャリアの拡散長をＬｓとすると、
Ｄａ＞Ｌｓ＋Ｘｊ
（ただし、Ｘｊは、前記第２導電型の半導体層と前記第１導電型の半導体層とで形成されるｐｎ接合の深さ）
として表されることを特徴とする請求項１記載の半導体装置。 - 前記ライフタイムの短い調整領域で、前記第２導電型の半導体層と前記電極部とが接触している部分の距離をＬａとし、ライフタイムの最も短い領域のキャリアの拡散長をＬｓとすると、
Ｌａ＞Ｌｓ
として表されることを特徴とする請求項１または２のいずれかに記載の半導体装置。 - 前記ライフタイムの短い調整領域で、かつ、前記第２導電型の半導体層の面上の前記電極部が直接接触していない部分の幅をＬｂとし、前記ライフタイムの短
い調整領域以外の半導体層の領域に相当する前記ライフタイムの最も長い領域のキャリアの拡散長をＬｈとすると、
Ｌｂ＞Ｌｈ
として表されることを特徴とする請求項１ないし３のいずれかに記載の半導体装置。 - 前記ライフタイムの短い調整領域は、粒子線を用いて形成されることを特徴とする請求項１ないし４のいずれかに記載の半導体装置。
- 前記粒子線は、前記基板表面側から照射されたことを特徴とする請求項５記載の半導体装置。
- 前記粒子線が、Ｈｅ２＋イオン又はプロトンであることを特徴とする請求項５又は６記載の半導体装置。
- 前記ライフタイムの短い調整領域が１×１０１０ｃｍ−２以上のＨｅ２＋イオン照射量で形成されていることを特徴とする請求項５又は６記載の半導体装置。
- 前記ライフタイムの短い調整領域は、平均ライフタイムが、前記ライフタイムの短い調整領域以外の半導体層の領域に相当するライフタイムの長い領域の平均ライフタイムの１／３以下であることを特徴とする請求項１ないし８のいずれかに記載の半導体装置。
- 前記半導体基板は、低濃度の半導体層にアノード領域が選択的に形成され、該アノード領域と電気的に接触するアノード電極が前記半導体基板の一方の面上に設けられたダイオードとして構成され、
前記ライフタイムの短い調整領域は、前記アノード電極を前記半導体基板内へ投影させた場合のアノード電極端部を跨いだ領域で、かつ、基板深さ方向に位置する前記アノード領域と前記低濃度の半導体層との境界部を含む領域に形成されたことを特徴とする請求項１ないし９のいずれかに記載の半導体装置。 - 半導体基板を構成する第１導電型の半導体層と、
前記第１導電型の半導体層内の表面領域に選択的に形成された第２導電型の半導体層と、
前記第２導電型の半導体層に電気的に接触する電極と、
前記半導体基板よりライフタイムの短い調整領域とを有する半導体装置の製造方法であって、
前記電極が前記第２導電型の半導体層に接触する領域内の電極部の終端部を跨ぐように開口したレジスト膜を形成するマスク工程と、
該マスク上部に対して垂直な方向からＨｅイオンまたはプロトンイオンを照射する照射工程と、
熱処理工程と
を具え、
前記照射工程は、ライフタイムの短い調整領域が、前記電極が前記第２導電型の半導体層に接触する領域内の電極部の下方の一部分に、基板表面から基板深さ方向に延在し、前記電極の終端部に最も近い位置の前記第２導電型の半導体層に接触する領域内の電極部を前記半導体基板内へ投影させた場合の前記電極部の終端部側の端部を跨いだ領域で、かつ前記半導体基板の基板深さ方向に位置する前記第１導電型の半導体層と前記第２導電型の半導体層との境界部を含むように、Ｈｅイオンまたはプロトンイオンを照射することを特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31542799A JP4653273B2 (ja) | 1999-11-05 | 1999-11-05 | 半導体装置、および、その製造方法 |
| EP00309457A EP1098371B1 (en) | 1999-11-05 | 2000-10-27 | A semiconductor device with good reverse recovery withstand and the method of manufacturing the same |
| DE60028157T DE60028157T2 (de) | 1999-11-05 | 2000-10-27 | Halbleiteranordnung mit guter Sperrverzögerungsfestigkeit und Verfahren zur Herstellung |
| US09/705,648 US6870199B1 (en) | 1999-11-05 | 2000-11-03 | Semiconductor device having an electrode overlaps a short carrier lifetime region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31542799A JP4653273B2 (ja) | 1999-11-05 | 1999-11-05 | 半導体装置、および、その製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008147980A Division JP5003598B2 (ja) | 2008-06-05 | 2008-06-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001135831A JP2001135831A (ja) | 2001-05-18 |
| JP4653273B2 true JP4653273B2 (ja) | 2011-03-16 |
Family
ID=18065255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31542799A Expired - Lifetime JP4653273B2 (ja) | 1999-11-05 | 1999-11-05 | 半導体装置、および、その製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6870199B1 (ja) |
| EP (1) | EP1098371B1 (ja) |
| JP (1) | JP4653273B2 (ja) |
| DE (1) | DE60028157T2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4653273B2 (ja) | 1999-11-05 | 2011-03-16 | 富士電機システムズ株式会社 | 半導体装置、および、その製造方法 |
| GB0130018D0 (en) | 2001-12-15 | 2002-02-06 | Koninkl Philips Electronics Nv | Semiconductor devices and their manufacture |
| JP2005340528A (ja) * | 2004-05-27 | 2005-12-08 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| JP4775539B2 (ja) * | 2005-03-22 | 2011-09-21 | サンケン電気株式会社 | 半導体装置の製法 |
| US8669554B2 (en) | 2006-05-10 | 2014-03-11 | Ho-Yuan Yu | Fast recovery reduced p-n junction rectifier |
| US7880166B2 (en) * | 2006-05-10 | 2011-02-01 | Ho-Yuan Yu | Fast recovery reduced p-n junction rectifier |
| US8492829B2 (en) | 2008-09-01 | 2013-07-23 | Rohm Co., Ltd. | Semiconductor device having super junction metal oxide semiconductor structure and fabrication method for the same |
| JP2010098189A (ja) * | 2008-10-17 | 2010-04-30 | Toshiba Corp | 半導体装置 |
| CN102064202B (zh) * | 2009-11-12 | 2013-01-09 | 上海华虹Nec电子有限公司 | 应用于锗硅三极管的轻掺杂二极管结构 |
| JP5450490B2 (ja) * | 2011-03-24 | 2014-03-26 | 株式会社東芝 | 電力用半導体装置 |
| KR101654223B1 (ko) | 2012-04-13 | 2016-09-05 | 미쓰비시덴키 가부시키가이샤 | 다이오드 |
| JP5549704B2 (ja) * | 2012-04-26 | 2014-07-16 | 富士電機株式会社 | 半導体装置およびその製造方法 |
| JP6263966B2 (ja) * | 2012-12-12 | 2018-01-24 | 富士電機株式会社 | 半導体装置 |
| CN103426936B (zh) * | 2013-08-22 | 2015-10-21 | 电子科技大学 | 一种垂直型恒流二极管及其制造方法 |
| JP2016100455A (ja) * | 2014-11-21 | 2016-05-30 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| JP6550995B2 (ja) | 2015-07-16 | 2019-07-31 | 富士電機株式会社 | 半導体装置 |
| DE112017002352B4 (de) | 2016-12-08 | 2023-12-14 | Fuji Electric Co., Ltd. | Verfahren zum herstellen einer halbleitervorrichtung |
| US10867798B2 (en) | 2016-12-08 | 2020-12-15 | Fuji Electric Co., Ltd. | Method of manufacturing semiconductor device |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3988771A (en) * | 1974-05-28 | 1976-10-26 | General Electric Company | Spatial control of lifetime in semiconductor device |
| US3988772A (en) * | 1974-05-28 | 1976-10-26 | General Electric Company | Current isolation means for integrated power devices |
| US4165517A (en) * | 1977-02-28 | 1979-08-21 | Electric Power Research Institute, Inc. | Self-protection against breakover turn-on failure in thyristors through selective base lifetime control |
| US4567430A (en) * | 1981-09-08 | 1986-01-28 | Recognition Equipment Incorporated | Semiconductor device for automation of integrated photoarray characterization |
| US4811072A (en) * | 1982-09-24 | 1989-03-07 | Risberg Robert L | Semiconductor device |
| KR930003555B1 (ko) * | 1988-12-16 | 1993-05-06 | 산켄 덴끼 가부시끼가이샤 | 반도체 장치의 제조방법 |
| US5243205A (en) * | 1989-10-16 | 1993-09-07 | Kabushiki Kaisha Toshiba | Semiconductor device with overvoltage protective function |
| US5210601A (en) * | 1989-10-31 | 1993-05-11 | Kabushiki Kaisha Toshiba | Compression contacted semiconductor device and method for making of the same |
| JPH0417372A (ja) * | 1990-05-11 | 1992-01-22 | Hitachi Ltd | 半導体装置 |
| FR2664744B1 (fr) * | 1990-07-16 | 1993-08-06 | Sgs Thomson Microelectronics | Diode pin a faible surtension initiale. |
| DE4135258C2 (de) * | 1991-10-25 | 1996-05-02 | Semikron Elektronik Gmbh | Schnelle Leistungsdiode |
| US5360990A (en) * | 1993-03-29 | 1994-11-01 | Sunpower Corporation | P/N junction device having porous emitter |
| JPH07297414A (ja) * | 1994-04-25 | 1995-11-10 | Toshiba Corp | 半導体装置とその製造方法 |
| EP0694960B1 (en) * | 1994-07-25 | 2002-07-03 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Process for the localized reduction of the lifetime of charge carriers |
| JPH0936388A (ja) | 1995-07-20 | 1997-02-07 | Mitsubishi Electric Corp | 半導体装置 |
| US5747371A (en) * | 1996-07-22 | 1998-05-05 | Motorola, Inc. | Method of manufacturing vertical MOSFET |
| EP1014453B1 (en) * | 1997-08-14 | 2016-04-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP4653273B2 (ja) | 1999-11-05 | 2011-03-16 | 富士電機システムズ株式会社 | 半導体装置、および、その製造方法 |
| US6627961B1 (en) * | 2000-05-05 | 2003-09-30 | International Rectifier Corporation | Hybrid IGBT and MOSFET for zero current at zero voltage |
-
1999
- 1999-11-05 JP JP31542799A patent/JP4653273B2/ja not_active Expired - Lifetime
-
2000
- 2000-10-27 DE DE60028157T patent/DE60028157T2/de not_active Expired - Lifetime
- 2000-10-27 EP EP00309457A patent/EP1098371B1/en not_active Expired - Lifetime
- 2000-11-03 US US09/705,648 patent/US6870199B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE60028157T2 (de) | 2006-09-28 |
| EP1098371B1 (en) | 2006-05-24 |
| JP2001135831A (ja) | 2001-05-18 |
| EP1098371A2 (en) | 2001-05-09 |
| DE60028157D1 (de) | 2006-06-29 |
| EP1098371A3 (en) | 2003-06-25 |
| US6870199B1 (en) | 2005-03-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031225 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20040210 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040210 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040213 |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050328 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070515 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070717 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070914 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071113 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080408 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080605 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080616 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20080711 |
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| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20081216 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090219 |
|
| A711 | Notification of change in applicant |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101116 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101217 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4653273 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131224 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131224 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131224 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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