CN112397593A - 半导体器件及制造方法 - Google Patents

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Abstract

本发明涉及一种半导体器件及制造方法。所述半导体器件包括功率MOSFET，功率MOSFET包括在体区与沟槽栅极结构下表面之间设置的寿命控制区，所述寿命控制区可以通过氢离子和/或氦离子注入形成，在功率MOSFET由正向导通转换为反向截止时，进入所述寿命控制区的空穴的寿命缩短，从而有助于缩短反向恢复时间和减小反向恢复电流，进而可以改善振铃现象，提高应用所述半导体器件的电路的可靠性，有助于提升功率MOSFET的开关频率。所述制造方法可用于制作上述半导体器件。

Description

半导体器件及制造方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及制造方法。
背景技术
功率MOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor）由于驱动电路简单，驱动功率小，开关速度快，工作频率高等优点，是中低压同步整流电源的重要元器件。
以n沟道的功率MOSFET为例，通常在衬底上设置具有n型掺杂的外延层作为漂移区，在外延层上注入扩散形成具有p型掺杂的体区，在外延层中刻蚀形成深度超过体区的沟槽，在沟槽壁上热氧化形成栅氧化层，并用多晶硅填充沟槽并作为栅极，在体区表面形成具有n型重掺杂的源区，衬底背面形成具有n型重掺杂的漏区。该功率MOSFET中，在n型外延层与p型体区的界面，形成了一个PN结，该PN结称为功率MOSFET的体结。在无偏置的情况下，PN结两侧载流子的扩散运动和漂移运动达到平衡，PN结形成一势垒区。在栅极加上一定正电压后，沟槽壁侧的P型体区反型，形成反型沟道，功率MOSFET处于正向导通状态，上述体结处于正向偏置状态，扩散和偏移的动态平衡被破坏，p型体区的多子空穴流向漂移区作为漂移区的非平衡少子，该非平衡少子空穴在漂移区扩散而与漂移区的多子相遇而复合，距离体结边界越远，复合就越多，相应的，n型漂移区的多子电子流向p型体区并扩散，最终体结两侧存储的载流子形成了如图1所示的浓度分布，其中，体区（P）存储的载流子以电子为主，漂移区（N）存储的载流子以空穴为主，并且以体区和漂移区的交界处为中心，载流子浓度逐渐向两端减少。当反向截止时，反型沟道消失，在p型体区存储的电子和在漂移区存储的空穴逐渐消失，外延层中没有了非平衡少子，形成耐压区，达到抗压的作用。
图2是功率MOSFET的整流波形示意图。参见图2，IF为正向导通时的漏极电流，Vt为施加在栅极上的电压（大于阈值），VD为器件关断时施加在漏极上的反向电压。在正向导通转换至反向截止的过程中（如图2中的虚线圈处），在反向电场的作用下，n型外延层中存储的空穴被拉回p型体区，形成反向恢复电流，过程中同时与n型外延层中的多数载流子电子复合，n型外延层中的非平衡少子空穴逐渐减少，反向恢复电流逐渐减小并消失，从施加反向电压至反向恢复电流消失的时间称为反向恢复时间。
在正向导通转换为反向截止的过程中，n型外延层中存储的空穴数量越多，反向恢复电流消失所需要的时间越长，反向恢复时间也越长，而且由于反向恢复而形成的反向恢复电流的峰值也越高。由于在转换过程中反向恢复电流与反向截止电压同时存在，不仅不利于提高功率MOSFET的开关频率，而且反向恢复电流会引起体结处寄生二极管上的反向电压升高（超调），在电路中形成RLC自由振荡，进而引起振铃现象，反向电压越高，振铃现象越严重，振铃现象会引起电路电压不稳定，并形成强电磁干扰，危害极大。
发明内容
为了减小反向恢复电流，缩短反向恢复时间，改善由于反向恢复时间和反向恢复电流导致的振铃现象，提升功率MOSFET的开关频率，本发明提供一种半导体器件。另外提供一种半导体器件的制造方法。
一方面，本发明提供一种半导体器件，所述半导体器件包括功率MOSFET，所述功率MOSFET包括：
沟槽栅极结构，设置于一半导体基底中，所述半导体基底包括相对的正面和背面；
具有第一导电类型的源区和漏区，所述源区设置于所述半导体基底的正面，所述漏区设置于所述半导体基底的背面；
具有第二导电类型的体区，设置于所述沟槽栅极结构之间的半导体基底中，所述体区位于所述源区下方，所述第二导电类型与所述第一导电类型相反；
具有第一导电类型的漂移区，设置于所述体区下方的半导体基底中；以及，
寿命控制区，设置于所述体区下方的所述漂移区中，所述寿命控制区位于所述沟槽栅极结构的下表面以上。
可选的，所述寿命控制区通过从所述半导体基底的正面侧或背面侧执行高能粒子注入并退火而形成，所述高能粒子为氢离子和/或氦离子。
可选的，所述寿命控制区中，所述高能粒子的浓度在深度方向上呈现为中间高两边低的峰值分布。
可选的，所述高能粒子的浓度处于峰值的5%~100%的范围为所述寿命控制区。
可选的，所述寿命控制区与所述体区下表面之间间隔大于0的距离。
可选的，相对于所述沟槽栅极结构的下表面，所述寿命控制区更靠近所述体区的下表面。
可选的，所述沟槽栅极结构包括位于所述半导体基底中的沟槽、设置在所述沟槽内表面的栅介质层以及覆盖所述栅介质层且填充所述沟槽的栅极。
可选的，所述沟槽栅极结构包括位于所述半导体基底中的沟槽、在所述沟槽内从下至上间隔设置的屏蔽栅和栅极。
一方面，本发明提供一种半导体器件的制造方法，包括：
在半导体基底上制作功率MOSFET，所述功率MOSFET包括位于所述半导体基底中的沟槽栅极结构、位于所述半导体基底上的层间介质层和金属电极层，在所述半导体基底中形成有n型掺杂的漂移区、源区和漏区以及p型掺杂的体区，所述源区和漏区分别设置于所述半导体基底的正面和背面，所述体区位于所述沟槽栅极结构之间且位于所述源区下方，所述漂移区位于所述体区下方；以及，从所述半导体基底的正面侧依次进行高能粒子注入及退火，在所述体区下方的所述漂移区中形成寿命控制区，所述寿命控制区位于所述沟槽栅极结构的下表面以上。
可选的，在所述高能粒子注入后采用的退火步骤中，退火温度为100℃~450℃。
本发明提供的半导体器件，其中功率MOSFET包括在半导体基底中设置的沟槽栅极结构以及具有相应导电类型的漂移区、体区、源区、漏区，并且还在所述体区下表面与所述沟槽栅极结构下表面之间的范围内设置有寿命控制区。在功率MOSFET由正向导通转换为反向截止时，所述寿命控制区中的晶格缺陷可以消耗到达该处的空穴，使得进入所述寿命控制区的空穴的寿命缩短，有助于缩短反向恢复时间和减小反向恢复电流，进而可以改善振铃现象，提高应用所述半导体器件的电路的可靠性，有助于提升功率MOSFET的开关频率。
本发明提供的半导体器件的制造方法中，在半导体基底上形成功率MOSFET的金属电极层后，从所述半导体基底的正面进行高能粒子注入并退火，在所述体区以下的所述漂移区中形成寿命控制区，所述寿命控制区中的晶格缺陷可以消耗到达该处的空穴，在所述功率MOSFET从正向导通状态转换为反向截止状态时，所述寿命控制区有助于缩短半导体器件的反向恢复时间和减小反向恢复电流，进而可以改善振铃现象，提高应用所述半导体器件的电路的可靠性，有助于提升功率MOSFET的开关频率。
附图说明
图1是功率MOSFET在正向导通时的载流子浓度分布的示意图。
图2是功率MOSFET的整流波形示意图。
图3是本发明实施例的半导体器件的截面示意图。
图4是本发明实施例中寿命控制区与功率MOSFET在正向导通时的载流子浓度分布的示意图。
图5是本发明实施例的半导体器件的制造方法中在进行高能粒子注入前的截面示意图。
图6是本发明一实施例的半导体器件的制造方法中在进行高能粒子注入时的截面示意图。
附图标记说明：
100-半导体器件；10、20-半导体基底；10a、20a-正面；10b、20b-背面；11、21-沟槽栅极结构；111、211-屏蔽栅；101、201-引出电极；112、212-栅极；113、213-屏蔽介质层；114、214-隔离层；115、215-栅介质层；110、210-源区；120、220-漏区；130、230-漂移区；140、240-体区；150-寿命控制区；160、260-层间介质层；170、270-金属电极层；180-钝化层。
具体实施方式
以下结合附图和具体实施例对本发明的半导体器件及制造方法作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。应当理解，说明书的附图均采用了非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明实施例涉及一种半导体器件，所述半导体器件包括功率MOSFET，所述功率MOSFET例如为沟槽型MOSFET，对于沟槽型MOSFET，其栅极纵向设置在半导体基底中的沟槽中，在晶体管开启后，在沟槽侧壁的与栅极相邻的界面形成反型沟道。所述半导体器件可包括两个以上的功率MOSFET，多个功率MOSFET例如为并联设置。所述半导体器件上还可以设置有其它半导体结构。
图3是本发明实施例的半导体器件的截面示意图。参见图3，半导体器件100具有半导体基底10，所述半导体基底10包括相对的正面10a和背面10b，半导体器件100中的功率MOSFET包括在所述半导体基底10中设置的沟槽栅极结构11，所述功率MOSFET还包括基于半导体基底10设置的具有第一导电类型的源区110、漏区120、漂移区130，以及具有第二导电类型的体区140，第二导电类型与第一导电类型相反，此外，所述功率MOSFET还包括在所述体区140以下、所述沟槽栅极结构11下表面以上的漂移区130中形成的寿命控制区150。需要说明的是，以下实施例以包含n沟道功率MOSFET的半导体器件为例进行说明。在该实施例中，上述第一导电类型为n型，与第一导电类型相反的第二导电类型为p型。附图中重点示出组成功率MOSFET的各个部分，图示各部分的平面方向尺寸和厚度方向尺寸仅作示例。
本实施例中，半导体基底10可包括硅衬底和设置于硅衬底上的外延层，所述正面10a为外延层的上表面。所述硅衬底具有第一导电类型掺杂（n+表示），可作为功率MOSFET的漏区120。所述外延层中第一导电类型载流子的浓度较硅衬底低，可作为功率MOSFET的漂移区130（n-表示）。漂移区130为在功率MOSFET工作时载流子发生漂移的区域。漂移区130中第二导电类型载流子的浓度例如为5×1016/cm3以上至5×1018/cm3以下。漏区120通过在硅衬底中注入第一导电类型掺杂物形成。漏区120和设置于外延层表面的源区110的第一导电类型载流子的浓度例如为1×1019/cm3以上至1×1021/cm3以下。
所述功率MOSFET具有沟槽栅极结构11，参照图3，一实施例中，所述沟槽栅极结构11包括位于所述半导体基底10中的沟槽，该沟槽示例为屏蔽栅沟槽（Shield Gate Trench，SGT）。具体的，在所述屏蔽栅沟槽内，从下至上间隔设置有屏蔽栅111和栅极112。屏蔽栅111位于所述栅极112下方，所述屏蔽栅111的侧面和下表面与沟槽侧壁之间设置有屏蔽介质层113，所述屏蔽栅111的上表面和所述栅极112下表面之间设置有隔离层114，所述栅极112与所述沟槽侧壁之间设置有栅介质层115。具有屏蔽栅沟槽的功率MOSFET相比于传统的功率MOSFET，具有更低的功耗和开关速度。本发明不限于此，一实施例中，所述功率MOSFET中的沟槽栅极结构不具有屏蔽栅，而是包括位于所述半导体基底10中的沟槽、设置在所述沟槽内表面的栅介质层以及覆盖所述栅介质层且填充沟槽的栅极（未图示）。
参照图3，本实施例中，具有第二导电类型的体区140（body）位于所述沟槽栅极结构11之间的半导体基底10（具体为外延层）中。体区140中的第二导电类型载流子掺杂浓度例如为5×1016/cm3以上至1×1018/cm3以下。源区110可以通过在体区140的顶部注入第一导电类型掺杂物形成，从而在功率MOSFET中，所述体区140位于所述源区110下方，而漂移区130位于体区140下方。
所述功率MOSFET还可以包括在半导体基底10正面10a上形成的层间介质层160、金属电极层170以及钝化层180。所述金属电极层170通过层间介质层160中设置的接触插塞与功率MOSFET的源区110和体区140电性连接，其中，在半导体基底10中还形成有设置于沟槽中的引出电极101，所述引出电极101与屏蔽栅111连通，所述引出电极101通过相应的接触插塞与金属电极层170电连接。所述金属电极层170可以是图形化的，以分隔出分别与源区110、引出电极101和栅极112电连接的部分。钝化层180位于金属电极层170上，钝化层180覆盖部分所述金属电极层170，其作用主要是保护半导体器件100，避免外界的杂质、离子、电荷、水汽等对器件造成不良影响。
本发明实施例的功率MOSFET还具有在半导体基底10中设置的寿命控制区150，所述寿命控制区150位于所述体区140的下表面以下，且位于所述沟槽栅极结构11下表面以上。
所述寿命控制区150可以通过本领域公开的方法获得，如掺杂物注入以及电子辐照等，但是，注入n型掺杂物的方法难以精确控制注入深度和浓度。而电子辐照方式产生的射线会直接贯穿整个器件，同样存在局部精确控制困难的问题，而且还会造成很多其它缺陷，对器件中材料的可靠性有很大影响。因此，优选方案中，所述寿命控制区150通过从半导体基底10的正面侧或背面侧进行氢离子（即质子）注入、氦离子注入或者氢离子和氦离子的混合注入等高能粒子注入的方法得到。高能粒子注入在漂移区130形成寿命控制区的方式工艺简单且兼容性强，对材料的可靠性影响较小，且可以通过注入能量与剂量更加精确地进行局部控制，拥有很大优势。
通过从半导体基底10的正面侧或背面侧进行氢离子和/或氦离子注入，会在半导体基底10内的局部区域形成晶格缺陷，所述晶格缺陷主要是由于氢离子和/或氦离子注入而形成的空位，通过进一步热处理，空位与半导体基底10中的氧及硅形成复合缺陷，该复合缺陷已经是非硅晶体结构，空穴在该结构中的寿命明显减少。本实施例的半导体器件100中，利用氢离子和/或氦离子注入得到的晶格缺陷使进入晶格缺陷的空穴寿命缩短，因此可以有效缩短功率MOSFET的反向恢复时间并减小反向恢复电流，进而改善由于反向恢复时间和反向恢复电流导致的振铃现象。
本实施例中，所述寿命控制区150可以通过从半导体基底10的正面侧进行氢离子注入来形成，通过设置注入条件（如射程、注入剂量等），氢离子从正面进入半导体基底10，经过退火，在体区140下形成寿命控制区150，注入的氢离子的一部分会进入沟槽栅极结构11，与残留在屏蔽栅111、栅极112、屏蔽介质层113、隔离层114和栅介质层115中的电子复合，有助于减少半导体器件100中残留的电荷。注入到半导体基底10并经过退火后，在半导体基底10中形成了高能粒子的浓度分布，所述高能粒子的浓度分布与通过注入高能粒子而在基底中形成的晶格缺陷浓度分布对应。
如图3所示的注入半导体基底10中的高能粒子随深度变化的浓度分布曲线，本实施例中，通过设置适合的高能粒子注入条件以及退火温度，可以使得在深度方向上，所述寿命控制区150的高能粒子的浓度呈现为中间高两边低的峰值分布。
所述寿命控制区150的宽度可以根据功率MOSFET的结构具体设置，例如通过实验比较不同宽度下的功率MOSFET的反向恢复性能，进而得到最佳宽度范围。此处寿命控制区150的宽度范围指的是其中晶格缺陷数量较为显著的范围，本实施例中，设定所述高能粒子的浓度处于峰值的5%~100%的范围为所述寿命控制区150。可以理解，实际注入到基底中的高能粒子在寿命控制区150两侧仍会有少量分布。如图3所示的，注入半导体基底10中的高能粒子浓度分布曲线具有浓度较低（如浓度为峰值的0~3%）的尾部（虚线圈所示），该尾部对应的高能粒子可能位于PN结（体结）的位于体区的一侧，即实际中所述体区140底部也可包括由氢离子和/或氦离子注入形成的少量晶格缺陷。
参照图3，寿命控制区150的宽度记为b，并且，通过控制氢离子或氦离子等高能粒子的射程，使形成的寿命控制区150与所述体区140下表面之间间隔大于0的距离，如图3所示，寿命控制区150与所述体区140下表面之间相隔距离a，a和b均大于0。通过设置寿命控制区150与体区140保持一定距离，可以降低寿命控制区150的晶格缺陷对正向导通状态下空穴扩散的影响。距离a可以根据功率MOSFET的结构具体设置。如图3所示，寿命控制区150的下边界处于体区140下表面下方的（a+b）深度位置。
优选方案中，限定体区140下表面下方（a+b）距离处仍位于沟槽栅极结构11的沟槽之间，即寿命控制区150的下边界高于沟槽栅极结构11的沟槽底面。这是因为，在正向导通状态时，分布在漂移区130的空穴的浓度随着与体结的距离增大呈现出下降趋势，特别是超过沟槽栅极结构11的沟槽后，空穴的分布呈现扇面形状，空穴浓度更低，需要的寿命控制面积更大，如果寿命控制区150的下边界超出沟槽，相对于处于沟槽以上的情形，会产生正向导通阻值偏高与反向截止漏电变大（漏电大会导致耐压能力差）的副作用。利用空穴在漂移区的浓度呈现下降趋势的特点以及沟槽栅极结构11的正向导通工作原理，空穴浓度范围可设计分布在体区以下15μm以内，沟槽栅极结构11的沟槽的深度可设计分布在体区以下9μm以内，即沟槽以上的范围基本上是空穴浓度分布较高的区域，在沟槽以上的区域设置寿命控制区150进行寿命控制，可以较佳地做到反向恢复时间、正面导通电阻、反向恢复电流等参数之间的平衡。
图4是本发明实施例中寿命控制区与功率MOSFET在正向导通时的载流子浓度分布的示意图。参见图1至图4，功率MOSFET中，在p型的体区140和n型的漂移区130之间会形成一寄生二极管，即体结，体区140和漂移区130中的载流子的扩散运动和漂移运动使得在体结界面区域形成一势垒区（如图1中虚线范围所示）。在正向导通状态下，漂移区130中具有非平衡载流子空穴，而体区140中具有非平衡载流子电子，并且，越靠近势垒区边界，非平衡载流子的浓度较高，在由正向导通状态转为反向截止状态的过程中，漂移区130中的空穴会被拉回体区140，形成反向恢复电流。如图4所示，本实施例中，上述寿命控制区150设置在正向导通状态下得到的空穴浓度分布的中段。对于n沟道的功率MOSFET，在功率MOSFET从正向导通转换为反向截止的过程中，寿命控制区150的晶格缺陷会缩短空穴的寿命，让空穴消失更快，因而有助于缩短反向恢复时间和减小反向恢复电流，进而可以改善振铃现象，提高应用所述半导体器件的电路的可靠性，也有助于提升功率MOSFET的开关频率。并且，研究发现，功率MOSFET在关断状态下，在漂移区130产生的电场并不是均匀分布的，而是在一些区域更加集中，如位于沟槽下表面周围的电场会随着关断电压的升高，电场积聚导致发生雪崩，导致器件被击穿。如果将寿命控制区150设置到沟槽栅极结构11的下方，容易进一步导致相应漂移区的电场集中，使得耐压性能下降，为了在关断时缩短漂移区130的空穴寿命，减小反向恢复电流，缩短反向恢复时间，本方案中，将寿命控制区设置在沟槽栅极结构11的下表面以上，并且，结合如图4所示的正向导通时的空穴浓度分布，由于通常正向导通时在靠近体区140的漂移区130产生的空穴浓度较高，因此，相对于所述沟槽栅极结构11的下表面来说，上述寿命控制区150的位置可设置得更靠近所述体区140的下表面。该设置对于屏蔽栅沟槽还是非屏蔽栅沟槽的沟槽栅极结构11均是适用的。
本发明的一实施例涉及一种半导体器件的制造方法，所制作的半导体器件具备上述实施例描述的半导体器件100的性能。以下对所述制造方法进行说明。
图5是本发明一实施例的半导体器件的制造方法中在进行高能粒子注入前的截面示意图。参见图5，所述制造方法中，首先，在半导体基底20上制作功率MOSFET，所述功率MOSFET包括位于所述半导体基底20中的沟槽栅极结构21、位于所述半导体基底20上的层间介质层260和金属电极层270，在所述半导体基底20中形成有n型掺杂的源区210、漏区220和漂移区230，以及p型掺杂的体区240，所述源区210和漏区220分别设置于所述半导体基底20的正面20a和背面20b，所述体区240设置于所述沟槽栅极结构21之间，所述体区240位于所述源区210下方，所述漂移区230位于所述体区240下方。
具体的，所述半导体基底20例如是正面设置有外延层的n型重掺杂硅衬底，所述外延层具有n型轻掺杂。所述外延层的上表面为半导体基底20的正面20a，硅衬底的背面为半导体基底20的背面20b。在所述半导体基底20上制作所述功率MOSFET可采用本领域公开的方法，此处不再赘述。
参见图5，本实施例中，功率MOSFET的沟槽栅极结构21具有屏蔽栅沟槽（SGT）结构，其中，沟槽栅极结构21包括在从半导体基底20正面开设的沟槽以及填充在该沟槽内的栅极212和位于所述栅极212下方的屏蔽栅211，所述屏蔽栅211的侧面和下表面与沟槽侧壁之间设置有屏蔽介质层213，所述屏蔽栅211的上表面和所述栅极212下表面之间设置有隔离层214，所述栅极212与所述沟槽侧壁之间设置有栅介质层215。另外，在沟槽栅极结构21的制作过程中，还在半导体基底20中制作了屏蔽栅211的引出电极201，所述引出电极201设置在另一沟槽中，并且与沟槽栅极结构21中的屏蔽栅211连接，在半导体基底20的正面20a上形成的金属电极层270通过层间介质层260中形成的接触插塞与所述引出电极201连接，从而可以从外部向所述屏蔽栅211施加电信号。本发明不限于此，在另一实施例中，沟槽栅极结构21不包括屏蔽栅和与其连接的引出电极，而是包括位于半导体基底中的沟槽、设置在所述沟槽内表面的栅介质层以及覆盖所述栅介质层且填满所述沟槽的栅极（未图示）。本实施例中，所述金属电极层270经过了图形化处理，可以得到分别用来与半导体基底20中设置的源区210、栅极212以及引出电极201电连接的电极，并且，各个电极分别通过层间介质层260中形成的接触插塞与下方的源区210、栅极212以及引出电极201电连接。
在制作好金属电极层270之后，然后执行在所述半导体基底20中形成寿命控制区的步骤。图6是本发明一实施例的半导体器件的制造方法中在进行高能粒子注入时的截面示意图。参见图6，本实施例中，通过从所述半导体基底20的正面20a一侧进行高能粒子注入并退火，在所述体区240以下的所述漂移区230中形成寿命控制区（未图示）。利用退火激活并稳定寿命控制区中由于高能粒子注入并热处理而形成的晶格缺陷。所述寿命控制区位于所述体区240的下表面与所述沟槽栅极结构21下表面之间，所述寿命控制区可具有前述实施例（如图3）中的寿命控制区150相同的浓度分布特征，此处不再赘述。
进行高能粒子注入采用的高能粒子可包括质子（H+）和氦原子核（He2+）中的至少一种。以氢离子注入为例，其注入能量约在100keV~3MeV之间，注入剂量约在1011每平方厘米至1014每平方厘米之间，注入后的热退火可以是快速热退火（RTA），热退火的温度约100℃~500℃，退火时间约5分钟到90分钟。以注入氢离子为例，经过热退火，注入半导体基底中的氢离子被电活化，该过程中应控制使晶格缺陷不至于被全部修复，更稳妥的热处理温度范围例如在450℃以下，如100℃~450℃。优选方案中，在从所述半导体基底20的正面进行高能粒子注入之前，可以先对形成有功率MOSFET的半导体基底20进行合金化热处理（alloy），以消除所述半导体基底20上积累的电荷并释放应力。在执行所述合金化热处理时，可以将半导体基底20置于氮气气氛或者氮气与氢气的混合气氛下加热设定时长。所述合金化热处理的温度例如约460~600摄氏度，在进行高能粒子注入之前，先执行合金化热处理，可以避免晶格缺陷在高温下大量消失。
通过调整注入能量、剂量以及退火温度及温度时间，可以调整半导体基底20中高能粒子的浓度分布。本实施例中，高能粒子注入的深度大于体区140的深度，且高能粒子的浓度呈现为中间高两边低的峰值分布，以所述高能粒子的浓度处于峰值的5%~100%的范围作为寿命控制区，所形成的寿命控制区低于体区140的下表面，所述寿命控制区与所述体区140下表面之间间隔大于0的距离。
本发明的半导体器件的制造方法还可包括金属电极层270上制作钝化层的步骤以及在所述半导体基底20的背面制作漏电极的步骤。所述钝化层可以在形成寿命控制区之前（进一步可以是在合金化热处理前）或者在形成寿命控制区之后制作。所述钝化层会露出部分所述金属电极层270，以便于金属电极层270与外部电信号连接。所述漏电极可通过在半导体基底20的背面20a沉积金属材料层获得，具体可以在形成寿命控制区之前或之后制作。
本发明提供的半导体器件的制造方法中，在半导体基底上形成功率MOSFET的金属电极层后，从所述半导体基底的正面进行高能粒子注入并退火，在所述体区以下的所述漂移区中形成寿命控制区，所述寿命控制区位于所述沟槽栅极结构的下表面以上。所述寿命控制区中的晶格缺陷可以消耗到达该处的空穴，在所述功率MOSFET从正向导通状态转换为反向截止状态时，所述寿命控制区有助于缩短半导体器件的反向恢复时间和减小反向恢复电流，进而可以改善振铃现象，提高应用所述半导体器件的电路的可靠性，有助于提升功率MOSFET的开关频率。
需要说明的是，本说明书中的实施例采用递进的方式描述，每个部分重点说明的都是与前述部分的不同之处，各个部分之间相同和相似的地方互相参见即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (10)

1.一种半导体器件，其特征在于，所述半导体器件包括功率MOSFET，所述功率MOSFET包括：
沟槽栅极结构，设置于一半导体基底中，所述半导体基底包括相对的正面和背面；
具有第一导电类型的源区和漏区，所述源区设置于所述半导体基底的正面，所述漏区设置于所述半导体基底的背面；
具有第二导电类型的体区，设置于所述沟槽栅极结构之间的半导体基底中，所述体区位于所述源区下方，所述第二导电类型与所述第一导电类型相反；
具有第一导电类型的漂移区，设置于所述体区下方的半导体基底中；以及，
寿命控制区，设置于所述体区下方的所述漂移区中，所述寿命控制区位于所述沟槽栅极结构的下表面以上。
2.如权利要求1所述的半导体器件，其特征在于，所述寿命控制区通过从所述半导体基底的正面侧或背面侧执行高能粒子注入并退火而形成，所述高能粒子为氢离子和/或氦离子。
3.如权利要求2所述的半导体器件，其特征在于，所述寿命控制区中，所述高能粒子的浓度在深度方向上呈现为中间高两边低的峰值分布。
4.如权利要求3所述的半导体器件，其特征在于，所述高能粒子的浓度处于峰值的5%~100%的范围为所述寿命控制区。
5.如权利要求4所述的半导体器件，其特征在于，所述寿命控制区与所述体区下表面之间间隔大于0的距离。
6.如权利要求4所述的半导体器件，其特征在于，相对于所述沟槽栅极结构的下表面，所述寿命控制区更靠近所述体区的下表面。
7.如权利要求1至6任一项所述的半导体器件，其特征在于，所述沟槽栅极结构包括位于所述半导体基底中的沟槽、设置在所述沟槽内表面的栅介质层以及覆盖所述栅介质层且填充所述沟槽的栅极。
8.如权利要求1至6任一项所述的半导体器件，其特征在于，所述沟槽栅极结构包括位于所述半导体基底中的沟槽、在所述沟槽内从下至上间隔设置的屏蔽栅和栅极。
9.一种半导体器件的制造方法，其特征在于，包括：
在半导体基底上制作功率MOSFET，所述功率MOSFET包括位于所述半导体基底中的沟槽栅极结构以及位于所述半导体基底上的层间介质层和金属电极层，在所述半导体基底中形成有n型掺杂的漂移区、源区和漏区以及p型掺杂的体区，所述源区和漏区分别设置于所述半导体基底的正面和背面，所述体区位于所述沟槽栅极结构之间且位于所述源区下方，所述漂移区位于所述体区下方；以及，
从所述半导体基底的正面侧依次进行高能粒子注入及退火，在所述体区下方的所述漂移区中形成寿命控制区，所述寿命控制区位于所述沟槽栅极结构的下表面以上。
10.如权利要求9所述的制造方法，其特征在于，在所述高能粒子注入后采用的退火步骤中，退火温度为100℃~450℃。
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