JP2002329727A - 縦型半導体装置とそれを用いた回路 - Google Patents
縦型半導体装置とそれを用いた回路Info
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Abstract
(57)【要約】
【課題】 縦型半導体装置のオン抵抗の上昇を抑制しな
がら、スイッチング時の特性を改善する。 【解決手段】 表面側から局所的第１導電型層１４、広
域的第２導電型層１５、広域的第１導電型層１６の順で
積層された構造を持ち、第１導電型層１４と第２導電型
層１５を貫いて第１導電型層１６に達するトレンチゲー
ト電極９が形成されており、深い方の第１導電型層１６
内でトレンチゲート電極９が貫く深さに欠陥層６を形成
する。この縦型ＭＯＳは、電流１０がトレンチゲート電
極９に沿って縦方向に流れるために、オン抵抗の上昇を
小さく押さえることができる。また２つのＭＯＳを直列
に接続して用いるときに、相手方ＭＯＳのターンオン時
に流れるリカバリー電流が抑制され、しかもリカバリー
電流の変化速度が遅くされ、電力制御回路の電圧が振動
して不安定となるのを防止する。
がら、スイッチング時の特性を改善する。 【解決手段】 表面側から局所的第１導電型層１４、広
域的第２導電型層１５、広域的第１導電型層１６の順で
積層された構造を持ち、第１導電型層１４と第２導電型
層１５を貫いて第１導電型層１６に達するトレンチゲー
ト電極９が形成されており、深い方の第１導電型層１６
内でトレンチゲート電極９が貫く深さに欠陥層６を形成
する。この縦型ＭＯＳは、電流１０がトレンチゲート電
極９に沿って縦方向に流れるために、オン抵抗の上昇を
小さく押さえることができる。また２つのＭＯＳを直列
に接続して用いるときに、相手方ＭＯＳのターンオン時
に流れるリカバリー電流が抑制され、しかもリカバリー
電流の変化速度が遅くされ、電力制御回路の電圧が振動
して不安定となるのを防止する。
Description
【０００１】
【発明の属する技術分野】 本発明は、オン動作時に縦
方向に電流が流れる縦型の半導体装置に関する。特に、
オン抵抗が低く、スイッチング時の特性が改善された縦
型半導体装置に関する。
方向に電流が流れる縦型の半導体装置に関する。特に、
オン抵抗が低く、スイッチング時の特性が改善された縦
型半導体装置に関する。
【０００２】
【従来の技術】 電力制御用ＭＯＳの一つの代表的な使
い方を図３に示す。この回路は、特開２００１−１６０
８６号公報に記載されているように、モータ等の負荷４
０に対する通電方向を切換えることができる。また通電
方向を同一方向に保ちながらＭＯＳを断続的にオンオフ
制御することによって負荷４０に加える電力を制御する
ことができる。例えば、一対のＭＯＳ３２と３８をオフ
した状態で、一対のＭＯＳ３４と３６を同時に断続的に
オンオフして電力制御する場合、オン期間には電流が矢
印Ａに示すように流れる。オフされると、負荷４０には
誘導成分が存在するために、今度は矢印Ｂに示す電流が
流れる。ＭＯＳはダイオードでもあり、図３の下から上
に流れる電流に対しては順方向のダイオードとなる。こ
のために、ＭＯＳ３２とＭＯＳ３８のゲート電極にオフ
の電圧が印加されていても、矢印Ｂに示す電流が流れ
る。矢印Ｂに示す電流が流れることによって、特定の素
子に高い誘導電圧がかかってその素子が破壊されること
がない。矢印Ｂの電流が流れている間に再度ＭＯＳ３４
と３６が同時にオンされると、回路の寄生インダクタン
ス３３の影響によって、図示のノード３２ａでの電圧が
電源電圧以上に上昇する。この場合、ＭＯＳ３２に高い
電圧が印加され、ＭＯＳ３２が破壊することがある。ノ
ード３２ａでの電圧上昇を抑制してＭＯＳ３２の破壊を
防止するためには、ＭＯＳ３４と３６が再度オンされた
直後から、矢印Ｂに示す電流がスムースかつ素早くゼロ
となることが必要とされる。
い方を図３に示す。この回路は、特開２００１−１６０
８６号公報に記載されているように、モータ等の負荷４
０に対する通電方向を切換えることができる。また通電
方向を同一方向に保ちながらＭＯＳを断続的にオンオフ
制御することによって負荷４０に加える電力を制御する
ことができる。例えば、一対のＭＯＳ３２と３８をオフ
した状態で、一対のＭＯＳ３４と３６を同時に断続的に
オンオフして電力制御する場合、オン期間には電流が矢
印Ａに示すように流れる。オフされると、負荷４０には
誘導成分が存在するために、今度は矢印Ｂに示す電流が
流れる。ＭＯＳはダイオードでもあり、図３の下から上
に流れる電流に対しては順方向のダイオードとなる。こ
のために、ＭＯＳ３２とＭＯＳ３８のゲート電極にオフ
の電圧が印加されていても、矢印Ｂに示す電流が流れ
る。矢印Ｂに示す電流が流れることによって、特定の素
子に高い誘導電圧がかかってその素子が破壊されること
がない。矢印Ｂの電流が流れている間に再度ＭＯＳ３４
と３６が同時にオンされると、回路の寄生インダクタン
ス３３の影響によって、図示のノード３２ａでの電圧が
電源電圧以上に上昇する。この場合、ＭＯＳ３２に高い
電圧が印加され、ＭＯＳ３２が破壊することがある。ノ
ード３２ａでの電圧上昇を抑制してＭＯＳ３２の破壊を
防止するためには、ＭＯＳ３４と３６が再度オンされた
直後から、矢印Ｂに示す電流がスムースかつ素早くゼロ
となることが必要とされる。
【０００３】上記は電力制御用ＭＯＳの用法の一例であ
るが、一般的に、ＭＯＳはダイオードを兼用する用い方
がされ、スイッチング時の特性を改善するためには、そ
のダイオードに逆方向の電圧が加えられた場合には、そ
れまでに流れていた電流がスムースかつ素早くゼロとな
る特性を有することが必要とされる
るが、一般的に、ＭＯＳはダイオードを兼用する用い方
がされ、スイッチング時の特性を改善するためには、そ
のダイオードに逆方向の電圧が加えられた場合には、そ
れまでに流れていた電流がスムースかつ素早くゼロとな
る特性を有することが必要とされる
【０００４】ダイオードのスイッチング時の特性を改善
する技術が特開平１０−１１６９９８号公報に記載され
ている。この技術では、ダイオードのｐｎ接合に近い位
置で、不純物濃度の低い方の層に、広域的に広がる欠陥
層を設ける。この欠陥層は、キャリアのライフタイムを
短くするために、ダイオードにかかる電圧が順方向電圧
から逆方向電圧に変わったときに、ダイオードに流れる
電流をスムースかつ素早くゼロとすることに貢献する。
する技術が特開平１０−１１６９９８号公報に記載され
ている。この技術では、ダイオードのｐｎ接合に近い位
置で、不純物濃度の低い方の層に、広域的に広がる欠陥
層を設ける。この欠陥層は、キャリアのライフタイムを
短くするために、ダイオードにかかる電圧が順方向電圧
から逆方向電圧に変わったときに、ダイオードに流れる
電流をスムースかつ素早くゼロとすることに貢献する。
【０００５】
【発明が解決しようとする課題】 特開平１０−１１６
９９８号公報に開示された技術は非常にすぐれた技術で
あるものの、ライフタイム制御層（欠陥層）の存在によ
ってダイオードの順方向抵抗が上昇することは避けられ
ない。条件を巧みに設定することで抵抗の上昇を抑制し
ているけれども、多少上昇することは避けられない。Ｍ
ＯＳでダイオードと兼用する用い方をする場合、特開平
１０−１１６９９８号公報に開示された技術によってダ
イオードとして機能する場合のスイッチング特性を改善
しようとすると、ＭＯＳとして利用する場合のオン抵抗
が上昇してしまう。
９９８号公報に開示された技術は非常にすぐれた技術で
あるものの、ライフタイム制御層（欠陥層）の存在によ
ってダイオードの順方向抵抗が上昇することは避けられ
ない。条件を巧みに設定することで抵抗の上昇を抑制し
ているけれども、多少上昇することは避けられない。Ｍ
ＯＳでダイオードと兼用する用い方をする場合、特開平
１０−１１６９９８号公報に開示された技術によってダ
イオードとして機能する場合のスイッチング特性を改善
しようとすると、ＭＯＳとして利用する場合のオン抵抗
が上昇してしまう。
【０００６】特開平１０−２４２１６５号公報には縦型
の半導体装置の特定の深さにキャリアのライフタイムを
短くする層を設ける技術が記載されている。この技術は
ＭＯＳに関するものでなく、ＩＧＢＴに関するものであ
る。又、ライフタイム制御層を設けることによってスイ
ッチング特性は改善されるものの、オン電圧が上昇する
ことに対する有効な対策はなされていない。特開２００
０−１８８４０５号公報には、ラテラル型のＭＯＳ、即
ち、半導体装置の表面側にアノード電極とカソード電極
を設けたＭＯＳのスイッチング特性を改善するために、
アノード領域に欠陥層を設ける技術が開示されている。
この技術では、欠陥層に対向するアノード電極の他に、
欠陥層に対向しないアノード電極を追加することでオン
抵抗の上昇を抑制しているが、ラテラル型のＭＯＳに固
有の技術である。
の半導体装置の特定の深さにキャリアのライフタイムを
短くする層を設ける技術が記載されている。この技術は
ＭＯＳに関するものでなく、ＩＧＢＴに関するものであ
る。又、ライフタイム制御層を設けることによってスイ
ッチング特性は改善されるものの、オン電圧が上昇する
ことに対する有効な対策はなされていない。特開２００
０−１８８４０５号公報には、ラテラル型のＭＯＳ、即
ち、半導体装置の表面側にアノード電極とカソード電極
を設けたＭＯＳのスイッチング特性を改善するために、
アノード領域に欠陥層を設ける技術が開示されている。
この技術では、欠陥層に対向するアノード電極の他に、
欠陥層に対向しないアノード電極を追加することでオン
抵抗の上昇を抑制しているが、ラテラル型のＭＯＳに固
有の技術である。
【０００７】本発明は、縦型半導体装置のスイッチング
特性を改善し、しかもオン抵抗の上昇を抑制できる構造
を実現することを目的とする。
特性を改善し、しかもオン抵抗の上昇を抑制できる構造
を実現することを目的とする。
【０００８】
【課題を解決するための手段と作用と効果】 本発明の
縦型半導体装置の一つの特徴は、半導体基板の表面側か
ら、局所的に存在する第１導電型層、広域的に存在する
第２導電型層、広域的に存在する第１導電型層の順で積
層構造が形成され、局所的第１導電型層と広域的第２導
電型層を貫いて広域的第１導電型層に達するトレンチゲ
ートが形成され、広域的第１導電型層内の前記トレンチ
ゲートが貫く深さに広域的に広がる欠陥層が形成されて
いることである。
縦型半導体装置の一つの特徴は、半導体基板の表面側か
ら、局所的に存在する第１導電型層、広域的に存在する
第２導電型層、広域的に存在する第１導電型層の順で積
層構造が形成され、局所的第１導電型層と広域的第２導
電型層を貫いて広域的第１導電型層に達するトレンチゲ
ートが形成され、広域的第１導電型層内の前記トレンチ
ゲートが貫く深さに広域的に広がる欠陥層が形成されて
いることである。
【０００９】この構造によると、トレンチゲートにオン
電圧が印加されると、広域的に存在する第２導電型層の
うちトレンチゲートに隣接する部分が反転し、反転した
部分に電流経路が形成され、電流が縦方向に流れる。こ
の電流は、広域的第１導電型層においてもトレンチゲー
トに沿って流れる。この電流は、広域的第１導電型層に
存在する欠陥層を貫通して流れるが、電流が流れるトレ
ンチゲートに沿った部分ではキャリア密度が増大してお
り、欠陥層がオン抵抗を上昇させる現象が抑制される。
一方、ダイオードとして利用されるときのスイッチング
特性は、欠陥層によってキャリアのライフタイムが短く
されるので、良好に改善され、ダイオードにかかる電圧
が順方向電圧から逆方向電圧に変わったときに、ダイオ
ードに流れる電流がスムースかつ素早くゼロとなる。こ
のために、本縦型半導体装置によると、スイッチング時
の特性を改善しながら、オン抵抗の上昇を小さく押さえ
ることができる。
電圧が印加されると、広域的に存在する第２導電型層の
うちトレンチゲートに隣接する部分が反転し、反転した
部分に電流経路が形成され、電流が縦方向に流れる。こ
の電流は、広域的第１導電型層においてもトレンチゲー
トに沿って流れる。この電流は、広域的第１導電型層に
存在する欠陥層を貫通して流れるが、電流が流れるトレ
ンチゲートに沿った部分ではキャリア密度が増大してお
り、欠陥層がオン抵抗を上昇させる現象が抑制される。
一方、ダイオードとして利用されるときのスイッチング
特性は、欠陥層によってキャリアのライフタイムが短く
されるので、良好に改善され、ダイオードにかかる電圧
が順方向電圧から逆方向電圧に変わったときに、ダイオ
ードに流れる電流がスムースかつ素早くゼロとなる。こ
のために、本縦型半導体装置によると、スイッチング時
の特性を改善しながら、オン抵抗の上昇を小さく押さえ
ることができる。
【００１０】本発明の縦型半導体装置の他の一つの特徴
は、トレンチゲートが複数存在し、トレンチゲート群が
前記した欠陥層を貫いて伸びていることである。
は、トレンチゲートが複数存在し、トレンチゲート群が
前記した欠陥層を貫いて伸びていることである。
【００１１】この場合、複数のトレンチゲート群によっ
て複数のチャネルが形成され、大電流を通電することが
できる。即ちこの半導体装置は電力制御に適している。
電力制御用の半導体装置では、スイッチング時の特性を
改善しながら、オン抵抗の上昇を小さく押さえることが
極めて重要であり、この縦型半導体装置によって電力制
御時に特に問題となる課題が効果的に解決される。
て複数のチャネルが形成され、大電流を通電することが
できる。即ちこの半導体装置は電力制御に適している。
電力制御用の半導体装置では、スイッチング時の特性を
改善しながら、オン抵抗の上昇を小さく押さえることが
極めて重要であり、この縦型半導体装置によって電力制
御時に特に問題となる課題が効果的に解決される。
【００１２】この半導体装置の場合、欠陥層を作成する
広域的第１導電型層の不純物濃度が広域的第２導電型層
の不純物濃度よりも低いことが好ましい。
広域的第１導電型層の不純物濃度が広域的第２導電型層
の不純物濃度よりも低いことが好ましい。
【００１３】この場合、欠陥層が少数キャリアのライフ
タイムを効果的に短くし、スイッチング時の特性が効果
的に改善される。
タイムを効果的に短くし、スイッチング時の特性が効果
的に改善される。
【００１４】上記した特徴を備えた縦型半導体装置によ
ると、オン動作時にトレンチゲートに沿って欠陥層を貫
く電流経路が形成され、欠陥層による影響がオン期間で
低くてオフ期間で高い特性を実現することができる。こ
の特性が得られると、大電流の制御ロスを小さく押さえ
ることができる。
ると、オン動作時にトレンチゲートに沿って欠陥層を貫
く電流経路が形成され、欠陥層による影響がオン期間で
低くてオフ期間で高い特性を実現することができる。こ
の特性が得られると、大電流の制御ロスを小さく押さえ
ることができる。
【００１５】この発明の縦型半導体装置は、電源電圧に
対して２個の縦型半導体装置に直列に接続し、その間の
ノードに誘導性負荷が接続されている回路に好適であ
る。
対して２個の縦型半導体装置に直列に接続し、その間の
ノードに誘導性負荷が接続されている回路に好適であ
る。
【００１６】例えば、図３はその回路の一例を示し、電
源電圧に対して２個の縦型半導体装置３２、３４が直列
に接続され、半導体装置３２、３４間のノード３１に誘
導性負荷４０が接続されている。この場合、一方の半導
体装置がオフされたときに他方の半導体装置がダイオー
ドとして機能する。このとき、ダイオードとして機能す
るときのスイッチング特性が改善されていないと、ノー
ド３２ａや３４ａの電圧が大きく変動して回路が不安定
となる。本発明の回路では、半導体装置のスイッチング
特性が改善されているために、２個の半導体装置を直列
に接続して各半導体装置を独立にオンオフ制御しても回
路が不安定とならず、しかも、オン損失が少ない。
源電圧に対して２個の縦型半導体装置３２、３４が直列
に接続され、半導体装置３２、３４間のノード３１に誘
導性負荷４０が接続されている。この場合、一方の半導
体装置がオフされたときに他方の半導体装置がダイオー
ドとして機能する。このとき、ダイオードとして機能す
るときのスイッチング特性が改善されていないと、ノー
ド３２ａや３４ａの電圧が大きく変動して回路が不安定
となる。本発明の回路では、半導体装置のスイッチング
特性が改善されているために、２個の半導体装置を直列
に接続して各半導体装置を独立にオンオフ制御しても回
路が不安定とならず、しかも、オン損失が少ない。
【００１７】
【発明の実施の形態】 図１は、本発明の技術思想を具
現化した一つの縦型ＭＯＳの実施の形態を示している。
半導体装置の表面側から、ｎ＋層１４、ｐ＋層１５、ｎ
−層１６が積層された積層構造が形成されている。ｎ−
層１６の下層にｎ型の基板１７が積層されており、ｎ型
基板１７の下面にドレイン電極１８が形成されている。
ｎ＋層１４とｐ＋層１５に接するようにソース電極１３
が形成されている。平面したときに、ｎ＋層１４は局所
的に存在し、紙面垂直方向に伸びている。ｐ＋層１５と
ｎ−層１６は、広い範囲に一様に積層されている。局所
的に存在するｎ＋層１４は、ｐ＋層１５の表面を、縞状
またはメッシュ状に伸びている。縞状またはメッシュ状
のｎ＋層１４を貫いて、縦溝（トレンチ）が形成されて
いる。トレンチの壁は絶縁層８で覆われ、その中にトレ
ンチゲート電極９が埋め込まれている。トレンチゲート
電極９は、ｎ＋層１４とｐ＋層１５を貫いてｎ −層１６
に達している。トレンチゲート電極９とソース電極１３
は絶縁層１２で絶縁されている。図１の半導体装置は、
表面側から、局所的に存在する第１導電型層（ｎ＋層１
４）、広域的に存在する第２導電型層（ｐ＋層１５）、
広域的に存在する第１導電型層（ｎ−層１６）の順で積
層構造が形成され、局所的第１導電型層（ｎ＋層１４）
と広域的第２導電型層（ｐ＋層１５）を貫いて広域的第
１導電型層（ｎ−層１６）に達するトレンチゲート（ト
レンチゲート電極９）が形成された構造を備えている。
現化した一つの縦型ＭＯＳの実施の形態を示している。
半導体装置の表面側から、ｎ＋層１４、ｐ＋層１５、ｎ
−層１６が積層された積層構造が形成されている。ｎ−
層１６の下層にｎ型の基板１７が積層されており、ｎ型
基板１７の下面にドレイン電極１８が形成されている。
ｎ＋層１４とｐ＋層１５に接するようにソース電極１３
が形成されている。平面したときに、ｎ＋層１４は局所
的に存在し、紙面垂直方向に伸びている。ｐ＋層１５と
ｎ−層１６は、広い範囲に一様に積層されている。局所
的に存在するｎ＋層１４は、ｐ＋層１５の表面を、縞状
またはメッシュ状に伸びている。縞状またはメッシュ状
のｎ＋層１４を貫いて、縦溝（トレンチ）が形成されて
いる。トレンチの壁は絶縁層８で覆われ、その中にトレ
ンチゲート電極９が埋め込まれている。トレンチゲート
電極９は、ｎ＋層１４とｐ＋層１５を貫いてｎ −層１６
に達している。トレンチゲート電極９とソース電極１３
は絶縁層１２で絶縁されている。図１の半導体装置は、
表面側から、局所的に存在する第１導電型層（ｎ＋層１
４）、広域的に存在する第２導電型層（ｐ＋層１５）、
広域的に存在する第１導電型層（ｎ−層１６）の順で積
層構造が形成され、局所的第１導電型層（ｎ＋層１４）
と広域的第２導電型層（ｐ＋層１５）を貫いて広域的第
１導電型層（ｎ−層１６）に達するトレンチゲート（ト
レンチゲート電極９）が形成された構造を備えている。
【００１８】広域的第１導電型層（ｎ−層１６）内のト
レンチゲート電極９の深部９ａよりも浅い深さに、キャ
リアのライフタイムを短くする欠陥層６が形成されてい
る。換言すると、トレンチゲート電極９群は欠陥層６を
貫いて伸びている。欠陥層６が形成される広域的第１導
電型層（ｎ−層１６）の不純物濃度は、広域的第２導電
型層（ｐ＋層１５）の不純物濃度よりも低く、欠陥層６
は少数キャリアのライフタイムを短くする。欠陥層６
は、イオン加速機によって加速されたＨｅ２＋等の軽イ
オンあるいはＡｒ２＋等の不活性イオンを半導体装置の
表面側から照射し、その後にアニールすることで形成さ
れている。照射するイオンのエネルギーを調整すること
でイオンの注入深さを調整することができ、ｎ−層１６
のトレンチゲート電極９の深部９ａよりも浅い深さに欠
陥層６を形成するエネルギーが選択されている。
レンチゲート電極９の深部９ａよりも浅い深さに、キャ
リアのライフタイムを短くする欠陥層６が形成されてい
る。換言すると、トレンチゲート電極９群は欠陥層６を
貫いて伸びている。欠陥層６が形成される広域的第１導
電型層（ｎ−層１６）の不純物濃度は、広域的第２導電
型層（ｐ＋層１５）の不純物濃度よりも低く、欠陥層６
は少数キャリアのライフタイムを短くする。欠陥層６
は、イオン加速機によって加速されたＨｅ２＋等の軽イ
オンあるいはＡｒ２＋等の不活性イオンを半導体装置の
表面側から照射し、その後にアニールすることで形成さ
れている。照射するイオンのエネルギーを調整すること
でイオンの注入深さを調整することができ、ｎ−層１６
のトレンチゲート電極９の深部９ａよりも浅い深さに欠
陥層６を形成するエネルギーが選択されている。
【００１９】トレンチゲート電極９にオン電圧が印加さ
れると、ｐ＋層１５のトレンチゲート電極９に隣接する
部分が反転して電流経路が形成されて電流が縦方向に流
れる。また、ｎ−層１６のトレンチゲート電極９に隣接
する部分のキャリア濃度が高まり、ｐ＋層１５のトレン
チゲート電極９に隣接する部分を縦方向に流れる電流
は、ｎ−層１６でもトレンチゲート電極９に隣接する部
分に沿って縦方向に流れる。この結果、図１の矢印１０
に示すように、トレンチゲート電極９に沿った電流経路
が形成され、電流は欠陥層６のうちトレンチゲート電極
９に隣接する部分を集中的に流れる。欠陥層６のうちの
トレンチゲート電極９に隣接する部分は、トレンチゲー
ト電極９にオン電圧が印加された状態では電子の密度が
高まっており、欠陥層６に由来してオン抵抗が上がる現
象は十分に抑制される。このために、この縦型半導体装
置では欠陥層６が形成されているにもかかわらず、オン
抵抗は低い。
れると、ｐ＋層１５のトレンチゲート電極９に隣接する
部分が反転して電流経路が形成されて電流が縦方向に流
れる。また、ｎ−層１６のトレンチゲート電極９に隣接
する部分のキャリア濃度が高まり、ｐ＋層１５のトレン
チゲート電極９に隣接する部分を縦方向に流れる電流
は、ｎ−層１６でもトレンチゲート電極９に隣接する部
分に沿って縦方向に流れる。この結果、図１の矢印１０
に示すように、トレンチゲート電極９に沿った電流経路
が形成され、電流は欠陥層６のうちトレンチゲート電極
９に隣接する部分を集中的に流れる。欠陥層６のうちの
トレンチゲート電極９に隣接する部分は、トレンチゲー
ト電極９にオン電圧が印加された状態では電子の密度が
高まっており、欠陥層６に由来してオン抵抗が上がる現
象は十分に抑制される。このために、この縦型半導体装
置では欠陥層６が形成されているにもかかわらず、オン
抵抗は低い。
【００２０】電力制御時には、例えば図３に示すよう
に、２つのＭＯＳ３２、３４を直列に接続した回路と、
２つのＭＯＳ３６、３８を直列に接続した回路を用い、
ノード３１、３０間に誘導成分を持つ負荷４０を接続す
る用い方がなされる。一対のＭＯＳ３２と３８をオフし
た状態で、一対のＭＯＳ３４と３６を同時に断続的にオ
ンオフして電力制御する場合、オン期間には電流が矢印
Ａに示すように流れる。オフされると、負荷４０には誘
導成分が存在するために、今度は矢印Ｂに示す電流が流
れる。ＭＯＳはダイオードでもあり、図３の下から上に
流れる電流に対しては順方向のダイオードとなる。この
ために、ＭＯＳ３２とＭＯＳ３８のゲート電極にオフの
電圧が印加されていても、矢印Ｂに示す電流が流れる。
矢印Ｂに示す電流が流れることによって、特定の素子に
高い誘導電圧がかかってその素子が破壊されることがな
い。ＭＯＳ３２とＭＯＳ３８はフライホイ−ルダイオー
ドとして機能する。矢印Ｂの電流が流れている間に再度
ＭＯＳ３４と３６が同時にオンされると、回路の寄生イ
ンダクタンス３３に影響によって、図示のノード３２ａ
での電圧が電源電圧以上に上昇する。この場合、ＭＯＳ
３２に高い電圧が印加され、ＭＯＳ３２が破壊すること
がある。例えば、電源電圧が２０ボルトの場合、ノード
３２ａにサージ電圧が生じて電源電圧を超える３０ボル
ト以上にまで上昇することがある。この場合、電源電圧
が２０ボルトで使用されるＭＯＳであるにもかかわら
ず、３０ボルト以上に耐えられるＭＯＳを利用しなけば
ならない。ＭＯＳの場合、耐圧を高めるとオン抵抗も上
昇する。従来のＭＯＳを２個直列に接続して回路を構成
すると、サージ電圧を抑制できないことから大きな耐圧
を持つオン抵抗の大きなＭＯＳを用いるほかはなかっ
た。従って回路の損失も大きくならざるを得なかった。
に、２つのＭＯＳ３２、３４を直列に接続した回路と、
２つのＭＯＳ３６、３８を直列に接続した回路を用い、
ノード３１、３０間に誘導成分を持つ負荷４０を接続す
る用い方がなされる。一対のＭＯＳ３２と３８をオフし
た状態で、一対のＭＯＳ３４と３６を同時に断続的にオ
ンオフして電力制御する場合、オン期間には電流が矢印
Ａに示すように流れる。オフされると、負荷４０には誘
導成分が存在するために、今度は矢印Ｂに示す電流が流
れる。ＭＯＳはダイオードでもあり、図３の下から上に
流れる電流に対しては順方向のダイオードとなる。この
ために、ＭＯＳ３２とＭＯＳ３８のゲート電極にオフの
電圧が印加されていても、矢印Ｂに示す電流が流れる。
矢印Ｂに示す電流が流れることによって、特定の素子に
高い誘導電圧がかかってその素子が破壊されることがな
い。ＭＯＳ３２とＭＯＳ３８はフライホイ−ルダイオー
ドとして機能する。矢印Ｂの電流が流れている間に再度
ＭＯＳ３４と３６が同時にオンされると、回路の寄生イ
ンダクタンス３３に影響によって、図示のノード３２ａ
での電圧が電源電圧以上に上昇する。この場合、ＭＯＳ
３２に高い電圧が印加され、ＭＯＳ３２が破壊すること
がある。例えば、電源電圧が２０ボルトの場合、ノード
３２ａにサージ電圧が生じて電源電圧を超える３０ボル
ト以上にまで上昇することがある。この場合、電源電圧
が２０ボルトで使用されるＭＯＳであるにもかかわら
ず、３０ボルト以上に耐えられるＭＯＳを利用しなけば
ならない。ＭＯＳの場合、耐圧を高めるとオン抵抗も上
昇する。従来のＭＯＳを２個直列に接続して回路を構成
すると、サージ電圧を抑制できないことから大きな耐圧
を持つオン抵抗の大きなＭＯＳを用いるほかはなかっ
た。従って回路の損失も大きくならざるを得なかった。
【００２１】図１に説明したＭＯＳを用いると、フライ
ホイールダイオードとして機能する場合には、図２に示
すように、広域的に存在するｐ＋層１５とｎ−層１６を
均一に電流が流れる。このために、図２に示す電流７が
流れているダイオードに逆電圧が印加されると、広域的
に広がっている欠陥層６によってダイオードに流れてい
た電流はスムースにかつ素早くゼロとなる。
ホイールダイオードとして機能する場合には、図２に示
すように、広域的に存在するｐ＋層１５とｎ−層１６を
均一に電流が流れる。このために、図２に示す電流７が
流れているダイオードに逆電圧が印加されると、広域的
に広がっている欠陥層６によってダイオードに流れてい
た電流はスムースにかつ素早くゼロとなる。
【００２２】本実施例のＭＯＳでは、少数キャリアのラ
イフタイムが欠陥層６で短縮化されるために、リカバリ
ー電流のピーク値が低く押さえられる。さらに、リカバ
リー電流の変化速度（特にピーク値となった後の減衰速
度）が低速化される。変化速度が低速化されても、もと
もとピーク値が低く押さえられるために、リカバリー電
流は素早くゼロとなる。この実施例の縦型ＭＯＳは、直
列に接続された相手方ＭＯＳのターンオン時の特性を改
善しながら、オン抵抗の増大を小さく押さえることに成
功している。ターンオン時の特性が改善されるために、
サージ電圧は低く押さえられ、高い耐圧のＭＯＳを用い
る必要がない。
イフタイムが欠陥層６で短縮化されるために、リカバリ
ー電流のピーク値が低く押さえられる。さらに、リカバ
リー電流の変化速度（特にピーク値となった後の減衰速
度）が低速化される。変化速度が低速化されても、もと
もとピーク値が低く押さえられるために、リカバリー電
流は素早くゼロとなる。この実施例の縦型ＭＯＳは、直
列に接続された相手方ＭＯＳのターンオン時の特性を改
善しながら、オン抵抗の増大を小さく押さえることに成
功している。ターンオン時の特性が改善されるために、
サージ電圧は低く押さえられ、高い耐圧のＭＯＳを用い
る必要がない。
【００２３】図４は、図３の回路を三相コイルに発展さ
せたものであり、図４の下欄に記載のように各ＭＯＳを
オンオフ制御することで、コイルへの通電方向を回転さ
せることができる。表中の空欄はオフを示す。例えば、
ＭＯＳ４１、４４と４６を同時にオフした直後には、Ｍ
ＯＳ４２、４３と４５がフライホイ−ルダイオードとな
って電流Ｂが流れる。なお、説明を簡単化するために、
表では各ＭＯＳの導通状態をオン・オフに明確に区分し
て表示したが、実際には、各コイルを流れる電流が例え
ば正弦波等の滑らかに変化する電流となるように、各Ｍ
ＯＳトランジスタの導通状態は連続的に制御される。連
続的に制御されてもその変化速度が速いために、誘導成
分が問題となり、各ＭＯＳのスイッチング特性が重要と
なる。ＭＯＳが直列に接続された回路では、本実施例に
記載するＭＯＳを用いてスイッチング特性を改善するこ
とで、ノード４１ａ，４２ａ，４３ａ，４４ａ，４５
ａ，４６ａに生じるサージ電圧が抑制される。このため
に、ＭＯＳの耐圧を高める必要がなく、オン抵抗の低い
ＭＯＳで回路を構成することができる。
せたものであり、図４の下欄に記載のように各ＭＯＳを
オンオフ制御することで、コイルへの通電方向を回転さ
せることができる。表中の空欄はオフを示す。例えば、
ＭＯＳ４１、４４と４６を同時にオフした直後には、Ｍ
ＯＳ４２、４３と４５がフライホイ−ルダイオードとな
って電流Ｂが流れる。なお、説明を簡単化するために、
表では各ＭＯＳの導通状態をオン・オフに明確に区分し
て表示したが、実際には、各コイルを流れる電流が例え
ば正弦波等の滑らかに変化する電流となるように、各Ｍ
ＯＳトランジスタの導通状態は連続的に制御される。連
続的に制御されてもその変化速度が速いために、誘導成
分が問題となり、各ＭＯＳのスイッチング特性が重要と
なる。ＭＯＳが直列に接続された回路では、本実施例に
記載するＭＯＳを用いてスイッチング特性を改善するこ
とで、ノード４１ａ，４２ａ，４３ａ，４４ａ，４５
ａ，４６ａに生じるサージ電圧が抑制される。このため
に、ＭＯＳの耐圧を高める必要がなく、オン抵抗の低い
ＭＯＳで回路を構成することができる。
【００２４】図５は、この実施例に記載のＭＯＳが好適
に利用される他の回路を示す。この回路は、端子Ａから
図示されない回路に、所定電圧を供給する回路である。
この場合にもＭＯＳ５５、５７が直列に接続されてお
り、ノード５６に誘導性の負荷が接続されている。この
回路の場合、コンデンサ５８で平滑化されて端子Ａに生
じる電圧は、ＭＯＳ５５、５７のデューティ比で調整さ
れる。この場合にも、ＭＯＳ５５がオフした直後にはＭ
ＯＳ５７がフライホイールダイオードとして機能し、Ｍ
ＯＳ５７がオフした直後にはＭＯＳ５５がフライホイー
ルダイオードとして機能する。この場合にも、ＭＯＳ５
５とＭＯＳ５７が、図１の欠陥層６によってスイッチン
グ特性が改善されていると、ノード５５ａ，５７ａの電
圧が安定し、耐圧が小さくオン抵抗も低いＭＯＳで回路
を構成することができる。端子Ａの電圧が安定して損失
の少ない電源回路を耐圧の小さなＭＯＳで構成すること
ができる。
に利用される他の回路を示す。この回路は、端子Ａから
図示されない回路に、所定電圧を供給する回路である。
この場合にもＭＯＳ５５、５７が直列に接続されてお
り、ノード５６に誘導性の負荷が接続されている。この
回路の場合、コンデンサ５８で平滑化されて端子Ａに生
じる電圧は、ＭＯＳ５５、５７のデューティ比で調整さ
れる。この場合にも、ＭＯＳ５５がオフした直後にはＭ
ＯＳ５７がフライホイールダイオードとして機能し、Ｍ
ＯＳ５７がオフした直後にはＭＯＳ５５がフライホイー
ルダイオードとして機能する。この場合にも、ＭＯＳ５
５とＭＯＳ５７が、図１の欠陥層６によってスイッチン
グ特性が改善されていると、ノード５５ａ，５７ａの電
圧が安定し、耐圧が小さくオン抵抗も低いＭＯＳで回路
を構成することができる。端子Ａの電圧が安定して損失
の少ない電源回路を耐圧の小さなＭＯＳで構成すること
ができる。
【００２５】
【発明の効果】 本発明の半導体装置では、図１に例示
するように、半導体基板の表面側から、局所的に存在す
る第１導電型層（ｎ＋層１４）、広域的に存在する第２
導電型層（ｐ＋層１５）、広域的に存在する第１導電型
層（ｎ−層１６）の順で積層構造が形成され、局所的第
１導電型層（ｎ＋層１４）と広域的第２導電型層（ｐ＋
層１５）を貫いて広域的第１導電型層（ｎ−層１６）に
達するトレンチゲート（トレンチゲート電極９）が形成
され、広域的第１導電型層（ｎ−層１６）内のトレンチ
ゲート（トレンチゲート電極９）が貫く深さ（即ち深部
９ａよりは浅い深さ）に広域的に広がる欠陥層６が形成
されているために、オン動作時には図１の矢印１０に模
式的に示すように、トレンチゲート電極９に沿って欠陥
層６を貫く電流経路が形成され、広域的欠陥層６による
影響がオン期間では低くしか現れない。このために、オ
ン抵抗の上昇は抑制される。一方、ダイオードとして機
能する場合には、図２の矢印７に模式的に示されるよう
に、広域的に広がる第２導電型層（ｐ＋層１５）の広い
範囲をダイオード電流が流れ、このダイオードに逆電圧
がかかると、広域的に広がる欠陥層６によってダイオー
ド電流はスムースにかつ素早くゼロにいたる。このため
に、縦型半導体装置を２個直列に接続するとともにノー
ドに誘導性負荷を接続する場合、ノードに生じるサージ
電圧が抑制され、オン抵抗が低い半導体装置で損失の少
ない回路を実現することができる。特に、トレンチゲー
トが複数存在し、そのトレンチゲート群が欠陥層を貫い
て伸びていると、大電流を制御することができ、本発明
の利点が顕著に得られる。
するように、半導体基板の表面側から、局所的に存在す
る第１導電型層（ｎ＋層１４）、広域的に存在する第２
導電型層（ｐ＋層１５）、広域的に存在する第１導電型
層（ｎ−層１６）の順で積層構造が形成され、局所的第
１導電型層（ｎ＋層１４）と広域的第２導電型層（ｐ＋
層１５）を貫いて広域的第１導電型層（ｎ−層１６）に
達するトレンチゲート（トレンチゲート電極９）が形成
され、広域的第１導電型層（ｎ−層１６）内のトレンチ
ゲート（トレンチゲート電極９）が貫く深さ（即ち深部
９ａよりは浅い深さ）に広域的に広がる欠陥層６が形成
されているために、オン動作時には図１の矢印１０に模
式的に示すように、トレンチゲート電極９に沿って欠陥
層６を貫く電流経路が形成され、広域的欠陥層６による
影響がオン期間では低くしか現れない。このために、オ
ン抵抗の上昇は抑制される。一方、ダイオードとして機
能する場合には、図２の矢印７に模式的に示されるよう
に、広域的に広がる第２導電型層（ｐ＋層１５）の広い
範囲をダイオード電流が流れ、このダイオードに逆電圧
がかかると、広域的に広がる欠陥層６によってダイオー
ド電流はスムースにかつ素早くゼロにいたる。このため
に、縦型半導体装置を２個直列に接続するとともにノー
ドに誘導性負荷を接続する場合、ノードに生じるサージ
電圧が抑制され、オン抵抗が低い半導体装置で損失の少
ない回路を実現することができる。特に、トレンチゲー
トが複数存在し、そのトレンチゲート群が欠陥層を貫い
て伸びていると、大電流を制御することができ、本発明
の利点が顕著に得られる。
【図１】 実施の形態に係わる縦型ＭＯＳの断面構造
と、オン時の電流経路を示す。
と、オン時の電流経路を示す。
【図２】 図１の縦型ＭＯＳのオフ時（ダイオードとし
て機能する場合）の電流経路を示す。
て機能する場合）の電流経路を示す。
【図３】 ＭＯＳを用いる電力制御回路の一例を示す。
【図４】 ＭＯＳを用いる電力制御回路の他の一例を示
す。
す。
【図５】 ＭＯＳを用いる電力制御回路のさらに他の一
例を示す。
例を示す。
６：欠陥層 ７：オフ時電流 ８：絶縁層 ９：トレンチゲート電極 １０：オン時電流 １１：ゲート電極 １２：絶縁層 １３：ソース電極 １４：ｎ＋層 １５：ｐ＋層 １６：ｎ−層 １７：ｎ型基板 １８：ドレイン電極
Claims (5)
- 【請求項１】 半導体基板の表面側から、局所的に存在
する第１導電型層、広域的に存在する第２導電型層、広
域的に存在する第１導電型層の順で積層構造が形成さ
れ、局所的第１導電型層と広域的第２導電型層を貫いて
広域的第１導電型層に達するトレンチゲートが形成さ
れ、広域的第１導電型層内の前記トレンチゲートが貫く
深さに広域的に広がる欠陥層が形成されている縦型半導
体装置。 - 【請求項２】 前記トレンチゲートが複数存在し、その
トレンチゲート群が前記欠陥層を貫いて伸びていること
を特徴とする請求項１の縦型半導体装置。 - 【請求項３】 前記広域的第１導電型層の不純物濃度
が、広域的第２導電型層の不純物濃度よりも低いことを
特徴とする請求項１又は２の縦型半導体装置。 - 【請求項４】 オン動作時にトレンチゲートに沿って欠
陥層を貫く電流経路が形成され、広域的欠陥層による影
響がオン期間で低くてオフ期間で高いことを特徴とする
請求項１、２又は３の縦型半導体装置。 - 【請求項５】 請求項１の縦型半導体装置が２個直列に
接続され、その間のノードに誘導性負荷が接続されてい
る回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001131050A JP2002329727A (ja) | 2001-04-27 | 2001-04-27 | 縦型半導体装置とそれを用いた回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001131050A JP2002329727A (ja) | 2001-04-27 | 2001-04-27 | 縦型半導体装置とそれを用いた回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002329727A true JP2002329727A (ja) | 2002-11-15 |
Family
ID=18979303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001131050A Pending JP2002329727A (ja) | 2001-04-27 | 2001-04-27 | 縦型半導体装置とそれを用いた回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002329727A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007000838A1 (ja) * | 2005-06-29 | 2007-01-04 | Sanken Electric Co., Ltd. | ライフタイム制御領域を有する半導体装置 |
| JP2015144232A (ja) * | 2013-12-27 | 2015-08-06 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
| CN112397593A (zh) * | 2021-01-20 | 2021-02-23 | 中芯集成电路制造(绍兴)有限公司 | 半导体器件及制造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62298120A (ja) * | 1986-06-18 | 1987-12-25 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH0221661A (ja) * | 1988-05-02 | 1990-01-24 | General Electric Co (Ge) | 短寿命領域を含むｍｏｓゲート制御式ターンオフ・サイリスタ |
| JPH02144971A (ja) * | 1988-11-28 | 1990-06-04 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JPH03259537A (ja) * | 1990-03-09 | 1991-11-19 | Hitachi Ltd | 半導体装置及びその製法 |
| JPH10242165A (ja) * | 1997-02-28 | 1998-09-11 | Hitachi Ltd | 半導体スイッチング素子及びそれを用いた電力変換装置並びに半導体スイッチング素子の駆動方法 |
-
2001
- 2001-04-27 JP JP2001131050A patent/JP2002329727A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007000838A1 (ja) * | 2005-06-29 | 2007-01-04 | Sanken Electric Co., Ltd. | ライフタイム制御領域を有する半導体装置 |
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| KR101780619B1 (ko) | 2013-12-27 | 2017-09-21 | 도요타 지도샤（주） | 반도체 장치와 그 제조 방법 |
| US10014368B2 (en) | 2013-12-27 | 2018-07-03 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device and manufacturing method of semiconductor device |
| CN112397593A (zh) * | 2021-01-20 | 2021-02-23 | 中芯集成电路制造(绍兴)有限公司 | 半导体器件及制造方法 |
| CN112397593B (zh) * | 2021-01-20 | 2021-04-16 | 中芯集成电路制造(绍兴)有限公司 | 半导体器件及制造方法 |
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