JPH03259537A - 半導体装置及びその製法 - Google Patents
半導体装置及びその製法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/7805—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode in antiparallel, e.g. freewheel diode
-
- H—ELECTRICITY
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
- H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置及びその製造方法に係り。
パワーＭＯ５ＦＥＴ、 Ｉ Ｇ Ｂ Ｔといったパワ
ーデバイスの分野において、ライフタイムキラーの導入
方法に関する。
ーデバイスの分野において、ライフタイムキラーの導入
方法に関する。
従来、半導体装置への、高エネルギーイオン打ち込み法
によるライフタイムキラーの導入については、特開昭６
２−２９８１２０号公報において論じられている。
によるライフタイムキラーの導入については、特開昭６
２−２９８１２０号公報において論じられている。
しかし、パワーＭＯ３ＦＥＴへのライフタイムキラーの
導入に関しては、その導入方法２条件等が具体的に明ら
かにされてはいない。
導入に関しては、その導入方法２条件等が具体的に明ら
かにされてはいない。
高エネルギーイオン打込みにより、パワーＭＯＳＦＥＴ
にライフタイムキラーを導入し、他の特性劣化を、最小
限に抑え、フライホイールダイオードの逆回復時間を短
縮することを目的とする。
にライフタイムキラーを導入し、他の特性劣化を、最小
限に抑え、フライホイールダイオードの逆回復時間を短
縮することを目的とする。
ドーパントを炭素とする高エネルギーイオン打込みを行
なう。ドーパントを炭素とした理由は炭素はＳｉ中に多
量に含まれており、Ｓｉ中においては電気的には非活性
であることから、他の特性の劣化を最小限に抑えること
が出来ることによる。
なう。ドーパントを炭素とした理由は炭素はＳｉ中に多
量に含まれており、Ｓｉ中においては電気的には非活性
であることから、他の特性の劣化を最小限に抑えること
が出来ることによる。
第１図は、本発明の第一の実施例である。パワーＭＯ５
ＦＥＴの断面構造図である。本実施例は、定格電圧６０
Ｖ、定格電流３０Ａ、ｎチャネル形のパワーＭＯ５ＦＥ
Ｔを示す。
ＦＥＴの断面構造図である。本実施例は、定格電圧６０
Ｖ、定格電流３０Ａ、ｎチャネル形のパワーＭＯ５ＦＥ
Ｔを示す。
図において、１０１はｎ形高濃度半導体基板、１０２は
ｎ形低濃度領域で比抵抗が０．８Ω−１゜深さ１０μｍ
、１０３は深さ３μｍのｐ形拡散領域、１０４は深さ１
μｍのｎ形高濃度拡散領域、１０５は膜厚５０ｎｍのゲ
ート絶縁膜、１０６は多結晶シリコンからなるゲート電
極、１０７はリンガラス膜、１０８はアルミニウムから
なるソース電極、１０９はアルミニウムからなるドレイ
ン電極、１１０は高エネルギーイオン打ち込みによって
生成された結晶欠陥層である。
ｎ形低濃度領域で比抵抗が０．８Ω−１゜深さ１０μｍ
、１０３は深さ３μｍのｐ形拡散領域、１０４は深さ１
μｍのｎ形高濃度拡散領域、１０５は膜厚５０ｎｍのゲ
ート絶縁膜、１０６は多結晶シリコンからなるゲート電
極、１０７はリンガラス膜、１０８はアルミニウムから
なるソース電極、１０９はアルミニウムからなるドレイ
ン電極、１１０は高エネルギーイオン打ち込みによって
生成された結晶欠陥層である。
第２図は本発明の第一の実施例によるライフタイムキラ
ー導入の製造工程である０図において２１０はライフタ
イムキラーとなる結晶欠陥層、２０７はＰＳＧ （リン
ガラス膜）−２１１はＰＩＱ膜である。
ー導入の製造工程である０図において２１０はライフタ
イムキラーとなる結晶欠陥層、２０７はＰＳＧ （リン
ガラス膜）−２１１はＰＩＱ膜である。
図より、結晶欠陥層２１０は炭素を３ Ｍ ｅ Ｖにて
高エネルギーイオン打込みすることに生成しである。そ
の後、ＡＬ電極付けを行ない、しきい値電圧の変動を補
正するため、Ｈ２中４５０℃２６０分の熱処理を行った
。
高エネルギーイオン打込みすることに生成しである。そ
の後、ＡＬ電極付けを行ない、しきい値電圧の変動を補
正するため、Ｈ２中４５０℃２６０分の熱処理を行った
。
これにより、ｎ形低濃度領域２０２とｐ形拡散領域２０
３によって構成された、フライホイールダイオードの逆
回復時間を短縮することができる。
３によって構成された、フライホイールダイオードの逆
回復時間を短縮することができる。
本実施例によれば第３図に示すように、フライホイール
ダイオードの逆回復時間は、高エネルギーイオン打込み
により、３０ｍ５短縮することができた。
ダイオードの逆回復時間は、高エネルギーイオン打込み
により、３０ｍ５短縮することができた。
第４図は本発明の第一の実施例により、フライホイール
ダイオードの逆回復時での電流波形を示した図である。
ダイオードの逆回復時での電流波形を示した図である。
本実施例によれば、打込み量を１．ＯＸ １０１２ｏ−
２として炭素を３ Ｍ ｅ Ｖにて高エネルギーイオン
打込みし、その後、水素中４５０℃、６０分の熱処理に
より、フライホイールダイオードの逆回復時間を３０ｎ
ｓ短縮することができる。
２として炭素を３ Ｍ ｅ Ｖにて高エネルギーイオン
打込みし、その後、水素中４５０℃、６０分の熱処理に
より、フライホイールダイオードの逆回復時間を３０ｎ
ｓ短縮することができる。
第５図は本発明の第２の実施例を示すパワーＭＯ５ＦＥ
Ｔの断面構造図である。
Ｔの断面構造図である。
本実施例では、打込みエネルギーを変え、ライフタイム
キラーとなる結晶欠陥層をｎ形低濃度領域４０２とＰ形
拡散領域４０３との界面に生成されるよう高エネルギー
イオン打込みを行ない、水素雰囲気中にて熱処理を行う
。これにより第３図。
キラーとなる結晶欠陥層をｎ形低濃度領域４０２とＰ形
拡散領域４０３との界面に生成されるよう高エネルギー
イオン打込みを行ない、水素雰囲気中にて熱処理を行う
。これにより第３図。
第４図に示す結果と同等な効果が得られる。
第６図は、本発明の第３の実施例を示す、パワー ＭＯ
ＳＦＥＴの断面構造図である。
ＳＦＥＴの断面構造図である。
本実施例では、打込みエネルギーを更に大きくして、ラ
イフタイムキラーとなる結晶欠陥層をｎ形低濃度領域６
０２に生成されるよう、高エネルギーイオン打込みを行
ない、水素雰囲気中にて熱処理する。本実施例において
も第３図、第４図に示す結果と同等な効果が得られる。
イフタイムキラーとなる結晶欠陥層をｎ形低濃度領域６
０２に生成されるよう、高エネルギーイオン打込みを行
ない、水素雰囲気中にて熱処理する。本実施例において
も第３図、第４図に示す結果と同等な効果が得られる。
第７図は本発明の第４の実施例を示すパワーＭＯ５ＦＥ
Ｔの断面構造図である。
Ｔの断面構造図である。
本実施例では、パワーＭＯ５ＦＥＴとＬＳＩとを共存さ
せたインテリジェントパラ−ＩＣの断面構造図を示す。
せたインテリジェントパラ−ＩＣの断面構造図を示す。
図において７０８，７０９，７１０，７１１゜７１２．
７１３は金属電極、７１４はｐ形つェル領域、７１５は
高エネルギーイオン打込みによって生成した結晶欠陥層
である。
７１３は金属電極、７１４はｐ形つェル領域、７１５は
高エネルギーイオン打込みによって生成した結晶欠陥層
である。
本実施例によれば、ＩＣ部にマスクを設けることにより
、ＩＣの電気特性を劣化させることなく、パワーＭＯ５
ＦＥＴの所定の領域のみに選択的に、高エネルギーイオ
ン打込みによる結晶欠陥層の生成が可能である。
、ＩＣの電気特性を劣化させることなく、パワーＭＯ５
ＦＥＴの所定の領域のみに選択的に、高エネルギーイオ
ン打込みによる結晶欠陥層の生成が可能である。
第８図は本発明の第５の実施例を示す、ＭＯＳトランジ
スタとキャパシタによって構成されているメモリセルの
断面構造図である。
スタとキャパシタによって構成されているメモリセルの
断面構造図である。
図において８０１はｐ形基板、８０２はＳｉｎ。
膜、８０３はＨＬＤ、８０４は反転層、８０５は多結晶
シリコン電極、８０６はｎ形高濃度拡散領域、８０７は
アルミニウム電極である。８０８は高エネルギーイオン
打込みによって生成した結晶欠陥層である。図では半導
体基板上にマスクを設け、ＭＯＳ）−ランジスタの劣化
を避けるため、キャパシタ領域のみに選択的に高エネル
ギーイオン打込みを行い、結晶欠陥層８０８の生成を行
う。
シリコン電極、８０６はｎ形高濃度拡散領域、８０７は
アルミニウム電極である。８０８は高エネルギーイオン
打込みによって生成した結晶欠陥層である。図では半導
体基板上にマスクを設け、ＭＯＳ）−ランジスタの劣化
を避けるため、キャパシタ領域のみに選択的に高エネル
ギーイオン打込みを行い、結晶欠陥層８０８の生成を行
う。
その後、水素中にて熱処理を行う。
本実施例によれば、この結晶欠陥層８０８はライフタイ
ムキラーとして機能し、ラッチアップ等により、他の領
域から注入された電荷を消滅させ、キャパシタへの流入
を防止することが出来る。
ムキラーとして機能し、ラッチアップ等により、他の領
域から注入された電荷を消滅させ、キャパシタへの流入
を防止することが出来る。
これにより、ＭＯＳトランジスタを劣下させることなく
、ラッチアップ等によるメモリセルの誤動作を防止する
ことができる。
、ラッチアップ等によるメモリセルの誤動作を防止する
ことができる。
第９図は本発明の第６の実施例を示す、パワーＭＯ５Ｆ
ＥＴの断面である。本実施例では、定格電圧６０■、定
格電流３０Ａのｎチャネル形パワーＭＯ５ＦＥＴを示す
。
ＥＴの断面である。本実施例では、定格電圧６０■、定
格電流３０Ａのｎチャネル形パワーＭＯ５ＦＥＴを示す
。
本実施例では高エネルギーイオン打込みと電子線照射と
を組み合わせ、ライフタイムキラーとなる結晶欠陥層の
生成を行った。
を組み合わせ、ライフタイムキラーとなる結晶欠陥層の
生成を行った。
第１０図は本発明の上記第６の実施例による、ライフタ
イムキラー導入の製造工程を示したものである。
イムキラー導入の製造工程を示したものである。
図において、１０１０は高エネルギーイオン打込みによ
って生成した結晶欠陥層、１１１↓はＰＩＱである。尚
、ここでは詳しく述べないが、電子線照射は高エネルギ
ーイオン打込みの工程前或いは工程後のどちらでもよい
。
って生成した結晶欠陥層、１１１↓はＰＩＱである。尚
、ここでは詳しく述べないが、電子線照射は高エネルギ
ーイオン打込みの工程前或いは工程後のどちらでもよい
。
本実施例では、ＰＩＱの塗布を行ない硬化後に電子線の
照射を行う。照射条件は２ Ｍ ｅ Ｖとし、照射後、
水素中３５０℃、６０分の熱処理を行う。
照射を行う。照射条件は２ Ｍ ｅ Ｖとし、照射後、
水素中３５０℃、６０分の熱処理を行う。
第１１図は本発明の上記第６の実施例による、フライホ
イールダイオードの逆回復時での電流波形である。
イールダイオードの逆回復時での電流波形である。
図より、高エネルギーイオン打込みと電子線照射の組み
合せにより、ソフトリカバリーな電流波形を実現するこ
とが出来る。
合せにより、ソフトリカバリーな電流波形を実現するこ
とが出来る。
これにより、モーター駆動への応用に関しては、高速か
つ高効率なモーター駆動の実現が可能となり、特に破壊
強度の増大といった効果が得られる。
つ高効率なモーター駆動の実現が可能となり、特に破壊
強度の増大といった効果が得られる。
〔作用〕
上記の構成によるパワーＭＯ５ＦＥＴにおいて部分的に
のみキャリアのライフタイムが減少する領域を形成する
ことができる。
のみキャリアのライフタイムが減少する領域を形成する
ことができる。
これにより、パワーＭＯ５ＦＥＴのフライホイールダイ
オードの逆回復時間が著しく短縮され、モーター駆動と
いった応用に関しても、高速がっ高効率なモーター駆動
が実現でき、更に、破壊強度の増大が可能となる。
オードの逆回復時間が著しく短縮され、モーター駆動と
いった応用に関しても、高速がっ高効率なモーター駆動
が実現でき、更に、破壊強度の増大が可能となる。
パワーＭＯ５ＦＥＴに、炭素をドーパントとした、高エ
ネルギーイオン打込みを施すことにより、ライフタイム
キラーを導入した。これにより、他の電気特性の劣化を
最小限に抑え、スイッチング速度の向上、破壊強度の増
大を図ることができた。
ネルギーイオン打込みを施すことにより、ライフタイム
キラーを導入した。これにより、他の電気特性の劣化を
最小限に抑え、スイッチング速度の向上、破壊強度の増
大を図ることができた。
第１＠は本発明の第Ｉの実施例のパワーＮ０５ＦＥＴの
断面図、第２図は本発明の第１の実施例によるライフタ
イムキラー導入の製造工程を示す断面図、第３図はドー
ズ量と逆回復時間の関係曲ｌｌ１Ａ図、第４図は高エネ
ルギーイオン打込み後におけるフライホイールダイオー
ドの逆回復時での電流波形図、第５図は本発明の第２の
実施例のパワーＭＯ５ＦＥＴの断面図、第６図は本発明
の第３の実施例のパワーＭＯ５ＦＥＴの断面図、第７図
は、本発明の第４の実施例のパラーＭＯ３ＬＳＩ主要部
の断面図、第８図は本発明の第５の実施例を示すＭＯＳ
メモリセルの断面図、第９図は本発明の第６の実施例の
パワーＭＯ５の断面図、第１０図は本発明の第６の実施
例によるライフタイムキラー導入の製造工程を示す断面
図、第１１図は高エネルギーイオン打込みと電子線照射
後のフライホイールダイオードの逆回復時での電流波形
図である。 １０１．２０１，５０１，６０１，７０１，９０１゜１
００１・・・高濃度半導体基板、１０２，２０２゜５０
２ 、 ６０２ 、 ７０２ 、 ９０２ 、 １００
２− ｎ最低濃度領域、１０３，２０３，５０３，６０
３゜７０３．９０３，１００３・・・ｐ形拡散領域、
１０４゜２０４．５０４，６０４，７０４，９０４．１
００４”’ｎ形高濃度拡散領域、１０５，２０５，５０
５゜６０５．７０５，９０５．１００５・・・ゲート絶
縁膜、１０６，２０６，５０６，６０６，７０６゜９０
６．１００６・・・ゲート電極、１０７，２０７゜５０
７．６０７，７０７，９０７，１００７・・・リンガラ
ス保護膜、１０８，２０８，５０８，６０８゜７０８．
９０８．１００８・・・ソース電極、１０９゜２０９．
５０９，６０９，７０９，９０９・・・ドレイン電極、
１１０，２１０，５１０，６１０゜７１５．８０８，９
１０．１０１０・・・結晶欠陥層、２１１・・・ＰＩＱ
層、７１０，７１１，７１２゜７１３・・・金属電極、
７１４・・・ｐ形つェル領域、８０１・・・ｐ形半導体
基板、８０２・・・Ｓ ｉ Ｏ２層、８０３・・・ＨＬ
Ｄ、８０４・・・反転層、８０５・・・ポリシリコン電
極、８０６・・・ｎ最高濃度拡散領域、８０７・・・金
属電極、 １１１１・・・リンガラス膜。
断面図、第２図は本発明の第１の実施例によるライフタ
イムキラー導入の製造工程を示す断面図、第３図はドー
ズ量と逆回復時間の関係曲ｌｌ１Ａ図、第４図は高エネ
ルギーイオン打込み後におけるフライホイールダイオー
ドの逆回復時での電流波形図、第５図は本発明の第２の
実施例のパワーＭＯ５ＦＥＴの断面図、第６図は本発明
の第３の実施例のパワーＭＯ５ＦＥＴの断面図、第７図
は、本発明の第４の実施例のパラーＭＯ３ＬＳＩ主要部
の断面図、第８図は本発明の第５の実施例を示すＭＯＳ
メモリセルの断面図、第９図は本発明の第６の実施例の
パワーＭＯ５の断面図、第１０図は本発明の第６の実施
例によるライフタイムキラー導入の製造工程を示す断面
図、第１１図は高エネルギーイオン打込みと電子線照射
後のフライホイールダイオードの逆回復時での電流波形
図である。 １０１．２０１，５０１，６０１，７０１，９０１゜１
００１・・・高濃度半導体基板、１０２，２０２゜５０
２ 、 ６０２ 、 ７０２ 、 ９０２ 、 １００
２− ｎ最低濃度領域、１０３，２０３，５０３，６０
３゜７０３．９０３，１００３・・・ｐ形拡散領域、
１０４゜２０４．５０４，６０４，７０４，９０４．１
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５゜６０５．７０５，９０５．１００５・・・ゲート絶
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９０８．１００８・・・ソース電極、１０９゜２０９．
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１０．１０１０・・・結晶欠陥層、２１１・・・ＰＩＱ
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基板、８０２・・・Ｓ ｉ Ｏ２層、８０３・・・ＨＬ
Ｄ、８０４・・・反転層、８０５・・・ポリシリコン電
極、８０６・・・ｎ最高濃度拡散領域、８０７・・・金
属電極、 １１１１・・・リンガラス膜。
Claims (4)
- １．第１導電形の半導体基板上の一部に、第２導電形の
ベース領域を有し、該ベース領域中に第１導電形のソー
ス領域を有し、上記ベース領域の周辺表面部分に存在す
る絶縁膜を介してゲート電極を有する絶縁ゲート形トラ
ンジスタにおいて、イオン打込みによる結晶欠陥層を該
ベース領域近傍に生成することにより、上記半導体基板
と上記ベース領域によって形成されたダイオードを高速
化したことを特徴とする半導体装置。 - ２．IV族元素をドーパントとして、打込みエネルギー１
００ｋｅＶ以上でイオン打込みを行うことを特徴とする
請求項１記載の半導体装置の製法。 - ３．結晶欠陥層生成後、３００〜５００℃の雰囲気中に
て熱処理を行う工程を含むことを特徴とする請求項１乃
至２記載の半導体装置の製法。 - ４．イオン打込み後、更に電子線照射を行うことを特徴
とする請求項１乃至３記載の半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5639890A JPH03259537A (ja) | 1990-03-09 | 1990-03-09 | 半導体装置及びその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5639890A JPH03259537A (ja) | 1990-03-09 | 1990-03-09 | 半導体装置及びその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03259537A true JPH03259537A (ja) | 1991-11-19 |
Family
ID=13026100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5639890A Pending JPH03259537A (ja) | 1990-03-09 | 1990-03-09 | 半導体装置及びその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03259537A (ja) |
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-
1990
- 1990-03-09 JP JP5639890A patent/JPH03259537A/ja active Pending
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