JP2768143B2 - 伝導度変調型ｍｏｓｆｅｔの製造方法 - Google Patents
伝導度変調型ｍｏｓｆｅｔの製造方法Info
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- impurity semiconductor
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Description
【０００１】
【産業上の利用分野】この発明は、伝導度変調型ＭＯＳ
ＦＥＴの製造方法に関するものである。
ＦＥＴの製造方法に関するものである。
【０００２】
【従来の技術】図３は、ｎチャネル伝導度変調型ＭＯＳ
ＦＥＴ（ＩＧＢＴ：絶縁ゲート型バイポーラトランジス
タ）を示す断面図である。図３において、１はｐ+ コレ
クタ領域、２はｐ+ コレクタ領域１からのキャリア（ホ
ール）の注入を制限するためのｎ+ バッファ領域、３は
高抵抗率を有するｎ型ボディ領域、４はｎ型ボディ領域
３の主表面の一部にｐ型不純物をイオン注入するなどの
方法で形成されたｐ型ベース領域、５はこのｐ型ベース
領域４内に選択的に高濃度のｎ型不純物をイオン注入あ
るいは拡散することにより形成されたｎ+ エミッタ領域
である。６は２つのｎ+ エミッタ領域に両端が架かるよ
うに形成されたゲート酸化膜であり、このゲート酸化膜
６は隣接するＩＧＢＴセル間で一体となるようにｎ型ボ
ディ領域３の表面上にも形成されている。７はゲート酸
化膜６の上に形成されたポリシリコンからなるゲート電
極、８はｐ型ベース領域４及びｎ- エミッタ領域５の両
方に電気的に接続するように形成されたアルミなどの金
属からなるエミッタ電極、９はｐ+ コレクタ領域１の裏
面に形成された金属のコレクタ電極である。
ＦＥＴ（ＩＧＢＴ：絶縁ゲート型バイポーラトランジス
タ）を示す断面図である。図３において、１はｐ+ コレ
クタ領域、２はｐ+ コレクタ領域１からのキャリア（ホ
ール）の注入を制限するためのｎ+ バッファ領域、３は
高抵抗率を有するｎ型ボディ領域、４はｎ型ボディ領域
３の主表面の一部にｐ型不純物をイオン注入するなどの
方法で形成されたｐ型ベース領域、５はこのｐ型ベース
領域４内に選択的に高濃度のｎ型不純物をイオン注入あ
るいは拡散することにより形成されたｎ+ エミッタ領域
である。６は２つのｎ+ エミッタ領域に両端が架かるよ
うに形成されたゲート酸化膜であり、このゲート酸化膜
６は隣接するＩＧＢＴセル間で一体となるようにｎ型ボ
ディ領域３の表面上にも形成されている。７はゲート酸
化膜６の上に形成されたポリシリコンからなるゲート電
極、８はｐ型ベース領域４及びｎ- エミッタ領域５の両
方に電気的に接続するように形成されたアルミなどの金
属からなるエミッタ電極、９はｐ+ コレクタ領域１の裏
面に形成された金属のコレクタ電極である。
【０００３】この伝導度変調型ＭＯＳＦＥＴ（ＩＧＢ
Ｔ）のゲート電極７に正、エミッタ電極８にＶｔｈ（閾
値電圧）を越える負のバイアス電圧ＶG （ゲート電圧）
を印加すると、ｎ+ エミッタ領域５とｎ型ボディ領域３
で挟まれたｐ型ベース領域４の領域４１の表面がｎ型に
反転し（反転層）、電子がこの反転層を通って、ｎー エ
ミッタ領域５からｎ型ボディ領域３に注入される。それ
にともない、ｐ+ コレクタ領域１からｎ+ バッファ領域
２を通ってｎ型ボディ領域３へホールが注入される。こ
のように、ＩＧＢＴは基本的にはバイポーラ的動作をす
る。このＩＧＢＴは、ｐ+ コレクタ領域１とｎ型ボディ
領域３とｐ型ベース領域４とで形成されるトランジスタ
部を、ゲート電極７とゲート酸化膜６とｐ型ベース領域
４とで形成されるＭＯＳＦＥＴでベース駆動する素子で
ある。
Ｔ）のゲート電極７に正、エミッタ電極８にＶｔｈ（閾
値電圧）を越える負のバイアス電圧ＶG （ゲート電圧）
を印加すると、ｎ+ エミッタ領域５とｎ型ボディ領域３
で挟まれたｐ型ベース領域４の領域４１の表面がｎ型に
反転し（反転層）、電子がこの反転層を通って、ｎー エ
ミッタ領域５からｎ型ボディ領域３に注入される。それ
にともない、ｐ+ コレクタ領域１からｎ+ バッファ領域
２を通ってｎ型ボディ領域３へホールが注入される。こ
のように、ＩＧＢＴは基本的にはバイポーラ的動作をす
る。このＩＧＢＴは、ｐ+ コレクタ領域１とｎ型ボディ
領域３とｐ型ベース領域４とで形成されるトランジスタ
部を、ゲート電極７とゲート酸化膜６とｐ型ベース領域
４とで形成されるＭＯＳＦＥＴでベース駆動する素子で
ある。
【０００４】ＩＧＢＴは、以上のようにバイポーラ動作
をし、ｎ型ボディ領域３で伝導度変調が起こり、この領
域の抵抗は大幅に低下し、ＭＯＳＦＥＴ部が導電変調を
受けるため、高耐圧化しても充分なベース電流を上記ト
ランジスタ部に供給できるので、通常のＭＯＳＦＥＴに
比較して、高耐圧でオン電圧の低い素子が得られる。
をし、ｎ型ボディ領域３で伝導度変調が起こり、この領
域の抵抗は大幅に低下し、ＭＯＳＦＥＴ部が導電変調を
受けるため、高耐圧化しても充分なベース電流を上記ト
ランジスタ部に供給できるので、通常のＭＯＳＦＥＴに
比較して、高耐圧でオン電圧の低い素子が得られる。
【０００５】ところがこのままでは、伝導度変調の担い
手となる小数キャリア（ホール）がスイッチング時には
ｎ型ボディ領域３の残留キャリアとなるため、高速性が
阻害されターンオフ時間が長いという問題があった。こ
の残留キャリアのライフタイムを短くする制御の１つと
して、電子線照射が挙げられる。電子線照射によりｎ型
ボディ領域３に損傷を与えることで、正孔（キャリア）
のライフタイムを短くできる。またこのとき、同時に、
ゲート酸化膜６にも損傷を与え、この損傷が＋イオン固
定電荷として働き、Ｖｔｈを低下させる。
手となる小数キャリア（ホール）がスイッチング時には
ｎ型ボディ領域３の残留キャリアとなるため、高速性が
阻害されターンオフ時間が長いという問題があった。こ
の残留キャリアのライフタイムを短くする制御の１つと
して、電子線照射が挙げられる。電子線照射によりｎ型
ボディ領域３に損傷を与えることで、正孔（キャリア）
のライフタイムを短くできる。またこのとき、同時に、
ゲート酸化膜６にも損傷を与え、この損傷が＋イオン固
定電荷として働き、Ｖｔｈを低下させる。
【０００６】ところで、これらの損傷は熱的に不安定で
あるため、実用上安定させるためには、実使用上に起こ
る温度よりも十分に高い（約３００℃以上）温度でアニ
ールをする必要がある。このアニールによって、ｎ型ボ
ディ領域３中にできた損傷やゲート酸化膜６中の損傷の
一部は回復する。この回復の度合いは、温度と時間に依
存し、特に温度に対する依存性は強く、温度を上げる
と、電子線の照射による損傷の回復量は増す。この回復
メカニズムを用いることによって、高速でかつ、ラッチ
アップ耐性の強いディバイスが得られる。
あるため、実用上安定させるためには、実使用上に起こ
る温度よりも十分に高い（約３００℃以上）温度でアニ
ールをする必要がある。このアニールによって、ｎ型ボ
ディ領域３中にできた損傷やゲート酸化膜６中の損傷の
一部は回復する。この回復の度合いは、温度と時間に依
存し、特に温度に対する依存性は強く、温度を上げる
と、電子線の照射による損傷の回復量は増す。この回復
メカニズムを用いることによって、高速でかつ、ラッチ
アップ耐性の強いディバイスが得られる。
【０００７】
【発明が解決しようとする課題】Ｖｔｈは低いほど電子
を多く供給することができるため、オン電圧を下げるこ
とができるが、従来のＩＧＢＴは以上のようにして製造
されていたため、電子線でゲート酸化膜６に損傷を与え
てＶｔｈを低下させても、これらの損傷を安定させるた
めに行うアニールでそのゲート酸化膜６の損傷が回復し
てしまい、初期設計ほどＶｔｈが下がらないと言う問題
があった。一方、Ｖｔｈを下げるための他の方法とし
て、ｐ型ベース領域４の不純物濃度を下げるか、ゲート
酸化膜６を薄くするかであるが、双方とも他の特性への
影響がある。
を多く供給することができるため、オン電圧を下げるこ
とができるが、従来のＩＧＢＴは以上のようにして製造
されていたため、電子線でゲート酸化膜６に損傷を与え
てＶｔｈを低下させても、これらの損傷を安定させるた
めに行うアニールでそのゲート酸化膜６の損傷が回復し
てしまい、初期設計ほどＶｔｈが下がらないと言う問題
があった。一方、Ｖｔｈを下げるための他の方法とし
て、ｐ型ベース領域４の不純物濃度を下げるか、ゲート
酸化膜６を薄くするかであるが、双方とも他の特性への
影響がある。
【０００８】前者のｐ型ベース領域４の不純物濃度を下
げる方法によるとキャリアの数が減少し、ｎ+ エミッタ
領域５直下のｐ型ベース領域４の横方向抵抗Ｒｂ（図
３）が大きくなり、ｎ+ エミッタ領域５，ｐ型ベース領
域４，ｎ型ボディ領域３，ｐ+コレクタ領域１からなる
寄生サイリスタが動作し易くなり（ラッチアップ）、Ｉ
ＧＢＴとしての安全動作領域が低下する。また、後者の
ゲート酸化膜６を薄くする方法によると、入力容量が増
えてスイッチング時間が長くなる。
げる方法によるとキャリアの数が減少し、ｎ+ エミッタ
領域５直下のｐ型ベース領域４の横方向抵抗Ｒｂ（図
３）が大きくなり、ｎ+ エミッタ領域５，ｐ型ベース領
域４，ｎ型ボディ領域３，ｐ+コレクタ領域１からなる
寄生サイリスタが動作し易くなり（ラッチアップ）、Ｉ
ＧＢＴとしての安全動作領域が低下する。また、後者の
ゲート酸化膜６を薄くする方法によると、入力容量が増
えてスイッチング時間が長くなる。
【０００９】この発明は、以上のような問題を解決する
ためになされたもので、ＩＧＢＴのスイッチング動作を
早くし、寄生サイリスタのラッチアップを起こすこと無
しにＶｔｈを低くすることを目的とする。
ためになされたもので、ＩＧＢＴのスイッチング動作を
早くし、寄生サイリスタのラッチアップを起こすこと無
しにＶｔｈを低くすることを目的とする。
【００１０】
【課題を解決するための手段】以上の問題点を解消する
ためにこの発明では、電子線を基板に照射する第１の工
程と、第１の工程に次いで基板を加熱してアニールする
第２の工程と、第１の工程より低いエネルギーの電子線
を基板に照射する第３の工程と、第３の工程に次いで第
２の工程より低い温度で基板を加熱してアニールする第
４の工程と含むことを特徴とする。
ためにこの発明では、電子線を基板に照射する第１の工
程と、第１の工程に次いで基板を加熱してアニールする
第２の工程と、第１の工程より低いエネルギーの電子線
を基板に照射する第３の工程と、第３の工程に次いで第
２の工程より低い温度で基板を加熱してアニールする第
４の工程と含むことを特徴とする。
【００１１】
【作用】まず、始めの電子線照射で伝導度変調を起こす
領域が損傷をうけ、底の小数キャリアのライフタイムが
短くなる。この次の電子線照射では、ゲート酸化膜が損
傷を受け、Ｖｔｈが下がる。
領域が損傷をうけ、底の小数キャリアのライフタイムが
短くなる。この次の電子線照射では、ゲート酸化膜が損
傷を受け、Ｖｔｈが下がる。
【００１２】
【実施例】以下この発明の１実施例を図を参照して説明
する。図１はこの発明の製造フローを示すフローチャー
トである。まず、ウエハ上にＩＧＢＴを形成する前工程
を図３を参照して説明する。ボロンなどの不純物を有す
る比抵抗０．００１〜０．０２Ω／ｃｍ程度のｐ+コレ
クタ領域１（基板）の上に、厚さ１０〜２０μｍ，比抵
抗０．０３〜０．１Ωｃｍのｎ+ バッファ領域２をエピ
タキシャル成長により形成する。さらに連続的にエピタ
キシャル成長させることにより、高抵抗率のｎ型ボディ
領域３を形成する。例えば定格電圧が１２００Ｖクラス
のものであれば、約５０〜６０Ω／ｃｍ程度の比抵抗
で、厚さが約１００μｍの厚さで形成する。
する。図１はこの発明の製造フローを示すフローチャー
トである。まず、ウエハ上にＩＧＢＴを形成する前工程
を図３を参照して説明する。ボロンなどの不純物を有す
る比抵抗０．００１〜０．０２Ω／ｃｍ程度のｐ+コレ
クタ領域１（基板）の上に、厚さ１０〜２０μｍ，比抵
抗０．０３〜０．１Ωｃｍのｎ+ バッファ領域２をエピ
タキシャル成長により形成する。さらに連続的にエピタ
キシャル成長させることにより、高抵抗率のｎ型ボディ
領域３を形成する。例えば定格電圧が１２００Ｖクラス
のものであれば、約５０〜６０Ω／ｃｍ程度の比抵抗
で、厚さが約１００μｍの厚さで形成する。
【００１３】次に、ｎ型ボディ領域３上に全面に約厚さ
８００〜１０００Å程度の酸化膜を形成し、この酸化膜
上に約５０００〜６０００Å程度のポリシリコン層を形
成する。これらの酸化膜，ポリシリコン層に対する写真
製版によってゲート酸化膜６及びゲート電極７を形成
し、このゲート電極７をマスクとし低温注入法によりボ
ロンを注入し、ｐ型ベース領域４を形成する。このとき
の注入量は、４〜８×１０14ｃｍ-2程度である。さら
に、同じくゲート電極７をマスクにして、ｐ型ベース領
域４内に選択的にリン，砒素などの不純物を注入または
拡散させてｎ+ エミッタ領域５を形成する。そして、ｎ
+ エミッタ領域５とｐ型ベース領域４とを電気的に接続
するアルミなどの金属によりなるエミッタ電極８を形成
し、さらにｐ+ コレクタ領域１にオーミック接続される
コレクタ電極９が形成する（ステップＳ１）。
８００〜１０００Å程度の酸化膜を形成し、この酸化膜
上に約５０００〜６０００Å程度のポリシリコン層を形
成する。これらの酸化膜，ポリシリコン層に対する写真
製版によってゲート酸化膜６及びゲート電極７を形成
し、このゲート電極７をマスクとし低温注入法によりボ
ロンを注入し、ｐ型ベース領域４を形成する。このとき
の注入量は、４〜８×１０14ｃｍ-2程度である。さら
に、同じくゲート電極７をマスクにして、ｐ型ベース領
域４内に選択的にリン，砒素などの不純物を注入または
拡散させてｎ+ エミッタ領域５を形成する。そして、ｎ
+ エミッタ領域５とｐ型ベース領域４とを電気的に接続
するアルミなどの金属によりなるエミッタ電極８を形成
し、さらにｐ+ コレクタ領域１にオーミック接続される
コレクタ電極９が形成する（ステップＳ１）。
【００１４】つぎに、この発明の工程１として、このＩ
ＧＢＴウエハに約０．７５ＭｅＶ程度の加速電圧で５〜
１５×１０14／ｃｍ2 程度のドーズ量の電子線を照射す
る（ステップＳ２）。このとき、小数キャリアのライフ
タイムは数１０ｎｓ以下になっている。また、Ｖｔｈ
は、電子線照射前には８〜１０Ｖ程度であったものが、
−５〜０Ｖ程度まで低下する。次に、工程２として後工
程の組み立て時の熱処理などを考慮にいれ、３３０〜３
５０℃程度で１〜３時間程度アニールする（ステップＳ
３）。すると、Ｖｔｈは照射前より約２Ｖ程度低いとこ
ろまで回復する。また、その時、ｎ型ボディ領域３の小
数キャリアのライフタイムは２００〜３００ｎｓ程度に
なっている。
ＧＢＴウエハに約０．７５ＭｅＶ程度の加速電圧で５〜
１５×１０14／ｃｍ2 程度のドーズ量の電子線を照射す
る（ステップＳ２）。このとき、小数キャリアのライフ
タイムは数１０ｎｓ以下になっている。また、Ｖｔｈ
は、電子線照射前には８〜１０Ｖ程度であったものが、
−５〜０Ｖ程度まで低下する。次に、工程２として後工
程の組み立て時の熱処理などを考慮にいれ、３３０〜３
５０℃程度で１〜３時間程度アニールする（ステップＳ
３）。すると、Ｖｔｈは照射前より約２Ｖ程度低いとこ
ろまで回復する。また、その時、ｎ型ボディ領域３の小
数キャリアのライフタイムは２００〜３００ｎｓ程度に
なっている。
【００１５】次に、工程３として工程１の１回目の照射
より低い加速電圧（例えば２００〜３００ｋｅＶ程度が
適当）で、かつ、約１０15ｃｍ-2程度のドーズ量で再び
電子線照射を行う（ステップＳ４）。このとき、エネル
ギーが２００〜３００ｋｅＶと低いと、ｎ型ボディ領域
３にはその小数キャリアのライフタイムに影響を与える
ような損傷はほとんどできないが、ゲート酸化膜６の中
には充分損傷ができ、Ｖｔｈは低下する。このときのＶ
ｔｈは、やはり０Ｖ近傍まで下がる。次に、工程４とし
て、このＶｔｈを熱的に安定させるために、約３００℃
で約１時間程度アニールする（ステップＳ５）。この段
階では、３３０〜３５０℃以下で回復する損傷は回復し
てしまっているので、小数キャリアのライフタイムはほ
とんど変わらないが、２回目の電子線照射でできたゲー
ト酸化膜６の中の損傷が部分的に回復するため、最終的
にＶｔｈは望ましい４〜６Ｖ程度になる。
より低い加速電圧（例えば２００〜３００ｋｅＶ程度が
適当）で、かつ、約１０15ｃｍ-2程度のドーズ量で再び
電子線照射を行う（ステップＳ４）。このとき、エネル
ギーが２００〜３００ｋｅＶと低いと、ｎ型ボディ領域
３にはその小数キャリアのライフタイムに影響を与える
ような損傷はほとんどできないが、ゲート酸化膜６の中
には充分損傷ができ、Ｖｔｈは低下する。このときのＶ
ｔｈは、やはり０Ｖ近傍まで下がる。次に、工程４とし
て、このＶｔｈを熱的に安定させるために、約３００℃
で約１時間程度アニールする（ステップＳ５）。この段
階では、３３０〜３５０℃以下で回復する損傷は回復し
てしまっているので、小数キャリアのライフタイムはほ
とんど変わらないが、２回目の電子線照射でできたゲー
ト酸化膜６の中の損傷が部分的に回復するため、最終的
にＶｔｈは望ましい４〜６Ｖ程度になる。
【００１６】図２には各工程後のＶｔｈをキャリアライ
フタイムの変化を示す。工程１と工程２の処理でｎ型ボ
ディ領域３の小数キャリアのライフタイムが短くなり、
工程１〜工程４の処理でＶｔｈは望ましい５Ｖ程度まで
下がっている。また、工程１と工程２の処理で短くなっ
た小数キャリアのライフタイムは、工程３と工程４の処
理を行っても変化していない。なお、この実施例では、
ｎチャネルＩＧＢＴに関して述べたが、ｐチャネルＩＧ
ＢＴにも適用できることは言うまでもない。
フタイムの変化を示す。工程１と工程２の処理でｎ型ボ
ディ領域３の小数キャリアのライフタイムが短くなり、
工程１〜工程４の処理でＶｔｈは望ましい５Ｖ程度まで
下がっている。また、工程１と工程２の処理で短くなっ
た小数キャリアのライフタイムは、工程３と工程４の処
理を行っても変化していない。なお、この実施例では、
ｎチャネルＩＧＢＴに関して述べたが、ｐチャネルＩＧ
ＢＴにも適用できることは言うまでもない。
【００１７】
【発明の効果】以上説明したように、この発明によれ
ば、４つの工程により伝導度変調層の小数キャリアのラ
イフタイムを短くすると同時にＶｔｈを適正な値にでき
るので、高速でかつオン抵抗の低い伝導度変調型ＭＯＳ
ＦＥＴを製造することが可能となる。また、寄生サイリ
スタの動作を抑え、伝導度変調型ＭＯＳＦＥＴとしての
安全動作範囲を狭めることがないと言う効果もある。
ば、４つの工程により伝導度変調層の小数キャリアのラ
イフタイムを短くすると同時にＶｔｈを適正な値にでき
るので、高速でかつオン抵抗の低い伝導度変調型ＭＯＳ
ＦＥＴを製造することが可能となる。また、寄生サイリ
スタの動作を抑え、伝導度変調型ＭＯＳＦＥＴとしての
安全動作範囲を狭めることがないと言う効果もある。
【図１】この発明の１実施例である製造方法を示すフロ
ーチャートである。
ーチャートである。
【図２】図１のフローチャートで示す工程毎のＩＧＢＴ
のＶｔｈとｎ型ボディ領域（伝導度変調層）の小数キャ
リアのライフタイムの変化を示す変化図である。
のＶｔｈとｎ型ボディ領域（伝導度変調層）の小数キャ
リアのライフタイムの変化を示す変化図である。
【図３】伝導度変調型ＭＯＳＦＥＴの構成を示す断面図
である。
である。
１ ｐ+コレクタ領域 ２ ｎ+バッファ領域 ３ ｎ型ボディ領域 ４ ｐ型ベース領域 ５ ｎ+エミッタ領域 ６ ゲート酸化膜 ７ ゲート電極 ８ ｎ+エミッタ電極 ９ コレクタ電極
Claims (1)
- 【請求項１】 基板上に形成された第１導電型の第１の
不純物半導体層と、前記第１の不純物半導体層の上に形
成された第２導電型の第２の不純物半導体層と、前記第
２の不純物半導体層の上に選択的に形成された第１導電
型の第３の不純物半導体層と、前記第３の不純物半導体
層の上に選択的に形成された第２導電型の第４の不純物
半導体層と、前記第２の不純物半導体層の上にその両端
が前記第３の不純物半導体層と第４の不純物半導体層と
の上に架かるように形成された絶縁層と、前記絶縁層の
上に形成されたゲート電極とから構成され、前記第１の
不純物半導体層，第２の不純物半導体層，第３の不純物
半導体層，第４の不純物半導体層から構成されるバイポ
ーラ型のトランジスタ部を、前記第２の不純物半導体
層、第３の不純物半導体層、第４の不純物半導体層と絶
縁層，ゲート電極とで形成されるＭＯＳＦＥＴ部で制御
する伝導度変調型ＭＯＳＦＥＴの製造方法において、 電子線を前記基板に照射する第１の工程と、 前記第１の工程に次いで前記基板を加熱してアニールす
る第２の工程と、 前記第１の工程より低いエネルギーの電子線を前記基板
に照射する第３の工程と、 前記第３の工程に次いで前記第２の工程より低い温度で
前記基板を加熱してアニールする第４の工程とを含む伝
導度変調型ＭＯＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15169592A JP2768143B2 (ja) | 1992-06-11 | 1992-06-11 | 伝導度変調型ｍｏｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15169592A JP2768143B2 (ja) | 1992-06-11 | 1992-06-11 | 伝導度変調型ｍｏｓｆｅｔの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05343667A JPH05343667A (ja) | 1993-12-24 |
| JP2768143B2 true JP2768143B2 (ja) | 1998-06-25 |
Family
ID=15524246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15169592A Expired - Lifetime JP2768143B2 (ja) | 1992-06-11 | 1992-06-11 | 伝導度変調型ｍｏｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2768143B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004017723B4 (de) * | 2003-04-10 | 2011-12-08 | Fuji Electric Co., Ltd | In Rückwärtsrichtung sperrendes Halbleiterbauteil und Verfahren zu seiner Herstellung |
| JP4899290B2 (ja) * | 2003-04-10 | 2012-03-21 | 富士電機株式会社 | 逆阻止型半導体装置 |
| JP6024400B2 (ja) | 2012-11-07 | 2016-11-16 | ソニー株式会社 | 半導体装置、半導体装置の製造方法、及びアンテナスイッチモジュール |
| JP6225649B2 (ja) | 2013-11-12 | 2017-11-08 | 株式会社デンソー | 絶縁ゲートバイポーラトランジスタおよびその製造方法 |
-
1992
- 1992-06-11 JP JP15169592A patent/JP2768143B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05343667A (ja) | 1993-12-24 |
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