KR940011477B1

KR940011477B1 - 반도체장치의 제조방법

Info

Publication number: KR940011477B1
Application number: KR1019910019406A
Authority: KR
Inventors: 히로시 야마구지; 아끼오 가미니시
Original assignee: 미쓰비시 뎅끼 가부시끼가이샤; 시기 모리야
Priority date: 1990-11-02
Filing date: 1991-11-01
Publication date: 1994-12-19
Also published as: KR920010950A; JPH04171768A

Abstract

내용 없음.

Description

반도체장치의 제조방법

제1도는 이 발명에 의한 반도체장치의 제조방법의 1실시예를 적용하여 제조된 반도체장치를 표시하는 단면 구조도.

제2도는 그의 등가회로를 표시하는 회로도.

제3도는 공핍층의 늘어나는 방법을 표시하는 도면.

제4a도 내지 제4j도는 제1도의 반도체장치의 제조방법의 1실시예를 표시하는 단면.

제5a도 내지 제5k도는 제1도의 반도체장치의 제조방법의 타의 실시예를 표시하는 단면도.

제6도는 종래의 IGBT를 표시하는 단면 구조도.

제7도는 그의 등가회로를 표시하는 회로도.

제8도는 종래의 타의 IGBT를 표시하는 단면 구조도.

제9도는 종래의 MOSGTO를 표시하는 단면 구조도.

제10도는 그의 등가회로를 표시하는 회로도.

제11도는 종래의 EST를 표시하는 단면 구조도.

제12도는 그의 등가회로를 표시하는 회로도.

* 도면의 주요부분에 대한 부호의 설명

701 : p⁺형 반도체 기판 702 : n⁺형 반도체층

703 : n^-형 드르프트(drift)층 704 : p^--형 반도체 영역

705 : p형 반도체 영역 706,707 : n⁺형 반도체 영역

70 : 채널 영역 709 : 게이트 산화막

710 : 게이트전극 711 : 음극

713 : 양극

(각 도면중 동일부호는 동일 또는 상당부분을 표시)

이 발명은, 인버터장치 등과 같이 고전압·고속도 스위칭이 요구되는 장치에 사용하기 위해서의 스위칭용의 반도체 장치의 제조방법에 관한 것이다.

종래 수백 KVA까지의 인버터 장치는 바이폴라(bipolor)트렌지스터를 사용하여 제조되어 있었으나, 장치의 소형화, 고성능화를 위해 스위칭 주파수가 높게되는 스위칭 속도가 빠른 파워 디바이스가 구하여지고 있다.

이와 같은 용도에 대해서는, 절연게이트형 바이폴라 트렌지스터(GIBT)가 제안되고 있고, IGBT는 그의 저 게이트 구동손실 특성 때문에, 수십 KHZ정도까지의 고전압·고속도 스위칭 제어를 용이하게 실현할 수 있다.

제6도는 종래의 IGBT를 표시하는 단면구조도이고, 제7도는 그의 등가회로를 표시하는 회로도이다. 제6도를 참조하여, p⁺형 반도체 기판 101상에는 n⁺형 반도체층 102가 형성되어, 그 위에 n^-형 드리프트층 103이 형성된다.

n^-형 드리프트층 103의 표면에는 p형 웰영역 104가 선택 확산에 의해 형성되어, p형 웰영역 104의 표면에는 n⁺형 이미터(emitter)영역 105가 선택확산에 의해 형성된다. N^-형 드리프트층 103과 n⁺형 이미터 영역 105로 끼워진 p형 웰영역 104의 표면부분이 채널 영역 106으로 된다. 채널길이는 스미크론 정정으로 설정된다. 채널영역 106상에는 게이트 산화막 107를 끼워저 게이트 전극 108이 형성되어, p형 웰영역 104 및 n⁺형 이미터 영역 105상에는 이미터 전극 109가 형성된다.

전극 108,109간은 절연막 110에 의해 절연된다.

p⁺형 반도체 기판 101의 이면에는 코렉터 전극 111이 형성된다.

제7도의 등가회로에 있어서, n채널 MOSFET 201은 제6도의 n^-형 드리프트층 103에서 위의 부분의 종형 MOS 구조로 되는 MOSFET를 대표하고 있고, pnp 트렌지스터 202는 제6도의 p⁺형 반도체 기판 101, n⁺형 반도체층 102, n^-형 드리프트층 103 및 p형 웰영역 104로 되는 p⁺n⁺n^-p구조의 바이폴라 트렌지스터를 대표하고 있다.

또, 저항 203은 제6도의 n^-형 드리프트층 103의 저항 성분을 대표하고 있다. 게이트, 이미터 단자 G,E간의 전압이 충분히 낮고, MOSFET 201이 오프일때는, 코렉터, 이미터 단자 S,E간에 정 바이어스 전압을 인가하면, n^-형 드리프트층 103과, p형 웰영역 104와의 n^-p 다이오드가 역 바이어스 되어, 공핍층은 주로 n^-형 드리프트층 103측으로 넓혀져 공간전하를 형성하고, 높은 코렉터 전압에 당해낼 수가 있다.

또, n^-형 드리프트층 103의 표면부도 MOS구조에 의한 필드 프레이트 효과로 고내압에 이겨낸다.

따라서, 고내압의 디바이스를 얻기 위해서는, n^-형 드리프트층 103은, 저도너(doner)밀도(고비저항)로, 더욱 두껍게 설치할 필요가 있다.

그러나 이것에 의해, 저항 203의 저항치가 높게 되기 쉽고 통전능력 저하의 한가지 요인이 된다. 게이트 이미터 단자 G,E간에 충분한 전압을 인가하여 MOSFET 201을 온으로 되게 한 상태로 코렉터, 이미터 단자 C,E간의 전압을 증가하면, MOSFET 201의 채널을 통하여 전자가 이미터 전극 109에서 코렉터 전극 111에 흐른다. 이것에 의해, pnp 트렌지스터 202의 베이스, 이미터간이 순바이어스되어 이 트랜지스터 202가 활성으로되어 IGBT의 코렉터, 이미터 단자 C,E간이 도통한다.

이때 pnp트렌지스터 202는 MOSFET 201의 드레인 전류를 증폭하여 흘리는 형이 된다. 따라서, IGBT의 통전능력은 pnp 트렌지스터 202의 증폭율이 높을수록, 또 MOSFET 201의 드레인 전류가 클수록 높게 되어, 온전압도 저하한다.

그러나, pnp트렌지스터 202의 증폭율을 높게하면, 턴오프 특성이 나쁘게 된다. 고주파 인버터에의 응용에 있어서는 1㎲이하의 턴오프 시간이 요구되나, 1000V 정도의 고내압의 IGBT로 이것을 실현하려면, pnp 트렌지스터 202의 전류증폭율을 상당히 낮게 할 필요가 있다.

이때문에, 전자선이나 프론트의 조사 또는 중금속 확산에 의한 라이프 타임 킬러의 도입을 하거나, 트렌지스터 202에 쇼트 이미터 저항을 부가하는 등의 연구가 되어지고 있다. 이 결과, 턴오프 특성에 고속화된 IGBT에서는, pnp트렌지스터 202의 전류 증폭율이 작게 되어, 온전압의 규격상한을 채우기 위해서는, 전류밀도가 충분히 높게되지 않는다는 문제가 있다.

이 턴오프 특성과 온전압의 트레드 오프를 개선하는 1개의 방법으로서, 종래부터 제8도에 112로 표시하는 것과 같이 n^-드리프트층 103의 표면 부근의 도너밀도를 높이고, MOSFET 201의 직렬저항 203을 내리는 연구가 되고 있었다.

또, 이 저저항층 112의 움직임에 의해 온상태시에 p형 웰영역 104와의 접합부에서 늘어나는 공핍층의 넓혀지는 것도 억제되므로, 고내압의 디바이스라도 파인 패턴화가 가능하게 된다.

즉, 제8도의 구조에 의하여 MOSFET 201의 통전능력을 높이고, 드레인 전류를 증가할 수 있으므로, pnp트렌지스터 202의 증폭율이 낮더라도 높은 전류 밀도가 얻게 된다고 하는 것이 이제까지의 고성능화하였다.

턴오프 특성과 온전압의 트레드 오프를 개선하는 다른 방법으로서, MOSGTO라는 장치가 제안되고 있다.

제9도는 MOSGTO의 구조를 표시하는 단면도이고, 제10도는 그의 등가회로를 표시하는 회로도이다.

제9도를 참조하여, p⁺형 반도체 기판 301상에는 n⁺형 반도체층 302, n^-형 반도체층 303, p형 반도체층 304가 순으로 적층된다.

p형 반도체층 304의 표면에는 n형 웰영역 305가 선택확산에 의해 형성되고, n형 웰영역 305의 표면에는 p⁺형 소스영역 306이 선택확산에 의해 형성된다. p형 반도체층 304와 p⁺형 소스영역 306로서 끼워진 n형 웰영역 305의 표면부분이 채널 영역 307이 된다. p형 반도체층 304상에는 제1게이트 전극 308이 형성되어, 채널 영역 307상에는 게이트 절연막 309을 끼워저 제2게이트 전극 310이 형성된다. 또 n형 웰영역 305 및 p⁺형 소스영역 306상에는 음극 311이 형성된다.

이들의 전극 308, 310, 311간은 절연막 312에 의해 절연된다. p⁺형 반도체 기판 301의 이면에는 양극 312가 형성된다. 제10도의 등가회로에 있어서, p채널 MOSFET 401은 제9도의 n형 반도체층 304에서 위의 부분의 종형 MOS구조로 되는 MOSFET를 대표하고 있고, pnp 트렌지스터 402는 p⁺형 반도체기판 301, n⁺형 반도체층 302, n^-형 반도체층 303 및 p형 반도체층 304로 되는 p⁺n⁺n^-p구조로 바이폴라 트렌지스터를 대표하고 있다.

또, npn 트렌지스터 403은, n^-형 반도체층 303, p형 반도체층 304 및 n형 웰영역 305로 되는 n^-pn구조의 바이폴라 트렌지스터를 대표하고 있다. 이 MOSGTO를 턴온할려면, 양극 음극단자 A,K간을 정바이어스 해두고, 제1게이트단자가 G1에 트리거 전류를 흘리어 넣으면, 트렌지스터 402,403으로 되는 사이리스터가 래치하여, 양극, 음극단자 A,K간이 도통한다.

제2게이트 단자 G2에 부의 전압을 인가하여 MOSFET 401을 도통되게 하여, 사이리스터의 래치를 풀면 MOSGTO는 턴오프된다.

이 디바이스는 사이리스터 구조이므로, 고내압이 되어도 온전압을 낮게 되는 특징이 있다.

그러나, 턴 오프는 게이트 역바이어스 없는 GTO의 차단이 등가이고, 차단가능한 양극이 충분히 높게 될 수 없는 난점이 있다.

또, 게이트 전극을 2개를 가지고 점호차단에 복잡한 게이트 제어가 필요하여 사용시 불편하다. 이 MOSGTO의 점호 게이트 제어를 MOS 게이트로 하는 구조로 한 것이, 소위 MOS 제어 사이리스터(MCT)이나, 이것도 턴오프의 메카니즘은 MOSGTO와 동일하여, 상기 MOSGTO와 동일한 문제가 있다.

이상의 디바이스 결점을 개량하고, 고내압, 저온저항, 고속 턴오프 및 높은 차단능 주전류 밀도를 실현하는 디바이스로서, 이미터 스위치 사이리스터(EST)가 제안되어 있다.

제11도는 「IEEE Electron Device letters, Vol. 11, No. 2, 1990년 2월 "The MOS-Gated Emitter Switched Thyristor", B. Jayant Baliga」에 개지된 EST의 구조를 표시하는 단면도이고, 제12도는 그의 등가회로를 표시하는 회로도이다. 제11도를 참조하여, p⁺형 반도체 기판 501상에는 n형 버퍼층 502, n^-형 드리프트층 503, p형 베이스층 504가 순으로 적층된다.

p형 베이스층 504의 표면에는 n⁺형 프로우팅 영역 505 및 n⁺형 이미터 영역 506이 선택적으로 형성된다. n⁼형 프로우팅 영역 505과 n⁺형 이미터 영역 506로서 끼워진 p형 베이스 영역 504의 표면 부분이 채널 영역 507로 된다. 채널 영역 507을 제거하고, n⁺형 이미터 영역 506의 주위에는 베이스 저항저감을 위한 p⁺형 영역 508이 설정된다. 채널 영역 507상에는 게이트 절연막 509를 끼워 게이트 전극 510이 형성되고, n⁺형 이미터 영역 506 및 p⁺형 영역 508상에는 음극 511이 형성된다.

p⁺형 반도체 기판 501의 이면에는 양극 512가 형성된다. 제12도의 등가회로에 있어, n채널 MOSFET 601은 제11도의 p형 베이스 영역 504에서 위의 MOS구조로 되는 MOSFET에 대응하고 있고, pnp트렌지스터 602는 p⁺형 반도체 기판 501, n형 버퍼층 502, n^-형 드리프트층 503 및 p형 베이스 영역 504로 되는 p⁺nn^-p구조의 바이폴라 트렌지스터에 대응하고 있다.

또, npn 트렌지스터 603은 n^-형 드리프트층 503, p형 베이스층 504, n⁺형 프로우팅 영역 505로 되는 n^-p n⁺구조의 바이폴라 트렌지스터에 대응하고 있다.

저항 604는 p형 베이스층 504의 저항성분을 표시하고 있다. 이 EST를 턴온할려면, 양극,음극단자 A,K간을 정바이어스 해두고 또한, 게이트 단자 G에 정전압을 인가하여 MOSFET 601을 도통되게 한 상태로, 트렌지스터 602,603으로 되는 사이리스터를 트리거하여 래치되게 하기 위해 p형 베이스층 504에 트리거 전류를 공급할 필요가 있다.

이 때문에, 상기 문헌에 기술되어 있는 것과 같이, 제9도, 제10도의 제1게이트 단자 G1과 유사한, 트리거 전류공급용의 게이트 단자 GT를 p형 베이스층 504에 대해 적당하게 설치하지 않으면 안된다.

제12도의 등가회로에서는, 이 게이트 단자 GT를 점선을 표시한다. 한편, 게이트 단자 G의 인가전압을 제로로 하고 MOSFET G01을 비도통으로 하는 것에 의해, 사이리스터의 래치가 풀려 EST는 턴오프한다.

EST는 상기의 MOSGTO와 동일, 사이리스터 구조이므로 고내성이 되어도 온 전압을 낮게 될 수 있다. 또, 사이리스터와 캐스코드(cascode) 접속된 MOSFET 601의 채널로 턴오프를 제어하므로, 차단 가능한 양극 전류는 MOSGTO보다도 높다.

더욱, 트랜지스터 602의 증폭율을 낮게 할 수 있으므로, 고속 턴오프가 가능하게 된다. 그러나, MOSGTO와 동일하게 게이트 전극을 2개를 필요로 하기 때문에, 게이트 제어가 번잡하다는 문제가 있다. 또 여분의 게이트 전극 때문에 디바이스의 실장 밀도가 저장하고, 실현될 수 있는 전류밀도가 작게된다고 하는 문제도 있다.

이상 설명한 것과 같이, 종래부터 제안되어 또는 사용되고 있는 반도체 장치는, 각각에 문제점을 가지고 있다. 즉, IGBT는 내압, 온전압, 턴오프 속도간에 트레드오프의 관계가 되고, 전부를 만족하게 하는 것은 어렵다. MOSGTO나 MCT는, 고내압, 저온 저항을 실현될 수 있으나 차단가능 주전류밀도가 낮고, 또 게이트 전극이 2개 필요하기 때문에, 게이트 제어가 복잡하다고 하는 문제가 있다. 또, EST는 고내압, 저온저항, 고속 턴오프, 높은 차단 가능 주전류 밀도는 실현될 수 있으나, 게이트 전극이 2개 필요하기 때문에 게이트 제어가 복잡하다고 하는 문제가 있다. 게다가 여분의 게이트 전극 때문에 디바이스의 실장 밀도가 올라가지 않는다는 문제도 있다.

이 발명은 상기와 같은 문제점을 해소하기 위해 이루어진 것이고, 고내압, 저온저항, 고속 턴오프, 높은 차단 가능 주전류 밀도를 실현할 수 있는 동시에, 게이트 전극이 단일로 되고 그 결과로서 디바이스의 실장 밀도가 높게 되고 고전류 밀도를 실현할 수 있는 반도체 장치의 제조방법을 얻는 것을 목적으로 한다.

제1의 발명에 관한 반도체 장치의 제조방법은, 제1, 제2주면을 가지는 제1도전형의 제1반도체층을 준비하는 공정과, 이 제1반도체층의 제1주면상에 제2도전형의 제2반도체층을 형성하는 공정과, 이 제2반도체 층상에 비교적 낮은 제1불순물 농도를 가지는 제1도전형의 제1반도체 영역을 형성하는 공정과, 이 제1반도체 영역상에 게이트 절연막을 형성하는 공정과, 이 게이트 절연막 상에 게이트 전극을 선택적으로 형성하는 공정과, 이 게이트 전극의 한쪽 단부쪽을 마스크재로서 덮고, 해마스재와 게이트 전극을 마스크로서 제1도전형의 불순물을 제1반도체 영역에 도입하는 것에 의해, 제1반도체 영역의 표면에 선택적으로 비교적 높은 제2불순물 농도를 가지는 제1도전형의 제2반도체 영역을 형성하는 공정과, 마스크재를 제거하고, 게이트 전극을 마스크로서 제2도전형의 불순물을 제1, 제2반도체 영역에 도입하는 것에 의해, 제1, 제2반도체 영역의 표면에 선택적으로 제2도전형의 제3, 제4반도체 영역을 각각 형성하는 공정과, 제2, 제4반도체 영역상에 걸쳐 제1주전극을 형성하는 공정과, 제1반도체 층의 제2주면상에 제2주전극을 형성하는 공정을 구비하여 구성되어 있다.

제3, 제4반도체 영역간의 표면 부분은 채널로서 규정된다. 또, 제1불순물 농도는 오프시에 제1, 제2주전극간에 실사용 전압이 인가된 상태로 제1반도체 영역이 완전히 공핍화하는 값에 설정되어, 제2불순물 농도는 채널의 한계 전압이 인한스먼트 모드의 소정치가 되는 값에 설정되어 있다.

상기 제1의 발명에 있어서, 제1반도체 영역은, 제2반도체층의 표면에 중금속을 확산하는 것에 의해 형성되어도 좋다.

또, 제2의 발명에 관한 반도체 장치의 제조방법은, 제1, 제2주면을 가지는 제1도전형의 제1반도체 층을 준비하는 공정과, 이 제1반도체층의 제1주면상에 제2도전형의 제2반도체층을 형성하는 공정과, 이 제2반도체층상에 게이트 절연막을 형성하는 공정과, 이 게이트 절연막 상에 게이트 전극을 선택적으로 형성하는 공정과, 이 게이트 전극 넘어서 제2반도체 층에 제1도전형의 불순물을 도입하는 것에 의해, 제2반도체 층의 표면 전면에 비교적 낮은 제1불순물 농도를 가지는 제1도전형의 제1반도체 영역을 형성하는 공정과, 게이트 전극의 한쪽 단부측을 마스크재로 덮고, 해 마스크재와 게이트 전극과를 마스크로서 제1도전형의 불순물을 제1반도체 영역에 도입하는 것에 의해, 해 제1반도체 영역의 표면에 선택적으로 비교적 높은 제2불순물 농도를 가지는 제1도전형의 제2반도체 영역을 형성하는 공정과, 마스크재를 제거하고, 게이트 전극을 마스크로서 제2도전형의 불순물을 제1, 제2반도체 영역에 도입하는 것에 의해, 해 제1, 제2반도체 영역의 표면에 선택적으로 제2도전형의 제3, 제4의 반도체 영역을 각각 형성하는 공정과, 제2, 제4반도체 영역상에 걸쳐 제1주전극을 형성하는 공정과, 제1반도체층의 제2주면상에 제2주전극을 형성하는 공정을 구비하여 구성되어 있다.

제3, 제4반도체 영역간의 표면 부분은 채널로서 규정된다. 또, 제1불순물 농도는 오프시 제1, 제2주전극간에 실사용 전압이 인가된 상태로 제1반도체 영역이 완전히 공핍화하는 값에 설정되어, 제2불순물 농도는 채널의 한계전압이 인한스먼트 모드의 소정치가 되는 값으로 설정되어 있다. 제1, 제2의 발명에 있어서는, 게이트 전극을 마스크로 한 자기정합에 의해 제2, 제3, 제4반도체 영역을 형성하므로 이들의 영역 상호간의 위치관계가 엄밀히 제어할 수 있다. 또, 제1반도체 영역을 중금속 확산으로 형성하면, 중금속의 확산 계수가 비교적 큰 것에 의해, 그의 형성이 빠르게 된다.

또, 제1, 제2의 발명으로 얻게되는 반도체 장치에서는, 제1반도체 영역의 제1불순물 농도는 오프시 제1, 제2주전극간에 실사용 전압이 인가된 상태로 제1반도체 영역이 완전히 궁핍화하는 값에 설정되어, 제2반도체 영역의 제2불순물 농도는 채널의 한계전압이 인한스먼트 모드의 소정치에 되는 값에 설정되어 있으므로, 제1, 제2주전극간에 실사용 전압이 인가되어 있는 상태로 게이트 전극에 바이어스 전압을 인가하면, 제1주전극→제4반도체영역→제3반도체영역→공핍화된 제1반도체영역→제2반도체층의 경로로 제2반도체 층에 전류가 공급되어, 이것이 사이리스터 구조의 트리거 전류로 되어 사이리스터에 래치가 걸려, 반도체장치는 곧 턴온한다. 게이트 전극의 바이어스 전압을 제거하면, 사이리스터의 래치가 풀려 반도체 장치는 오프된다.

[실시예]

제1도는 이 발명에 의한 반도체 장치의 제조방법이 1실시예를 적용하여 제조된 반도체 장치를 표시하는 단면 구조도이고, 제2도는 그의 등가회를 표시하는 회로도이다. 제1도를 참조하여, 제1반도체 층으로서의 p⁺형 반도체 기판 701상에는, 제2반도체층으로서의 n⁺형 반도체층 702, n^-형 드리프트층 703이 순으로 적층된다. n^-형 드리프트층 703은 예를 들면, 1000V 크라스의 반도체 장치에 있어서, 불순물 농도가 10¹⁴cm^-3정도, 깊이가 60㎛정도이라도 좋다.

n^-형 드리프트층 703의 표면에는, 제1반도체영역으로서의 p^--형 반도체 영역 704가 형성된다. p^--형 반도체 영역 704는 예를 들면, 불순물 농도가 매우 낮은 1×10^1-cm^-3~1×10¹⁵cm^-3정도, 깊이가 수 ㎛정도라도 좋다. p^--형 반도체 영역 704의 표면에는, 제2반도체 영역으로서의 p형 반도체 영역 705가 웰상으로 선택적으로 형성된다. p형 반도체 영역 705는 예를 들면, 불순물 농도가 채널 영역 708의 n⁺형 반도체 영역 707측의 단부에 있어 10¹⁵cm^-3정도, 깊이가 수 ㎛정도이라도 좋다.

p^--형 반도체 영역 704의 표면에는, 제3반도체 영역으로서의 n⁺형 반도체 영역 706이 영역 704,705간의 계면에서 떨어져 선택적으로 형성된다. n⁺형 반도체 영역 706은 예를 들면, 불순물 농도가 표면에 있어 10¹⁹cm^-3정도, 깊이가 0.3㎛정도이라도 좋다. p형 반도체 영역 705의 표면에는, 제4반도체영역으로서의 n⁺형 반도체 영역 707이, 영역 704, 705간의 계면에서 떨어져 선택적으로 형성된다.

n⁺형 반도체 영역 707은 예를 들면, 불순물 농도가 표면에 있어 10¹⁹cm^-3정도이라도 좋다. n⁺형 반도체 영역 706,707로서 끼여져 있는 p^--형 반도체 영역 704 및 p형 반도체 영역 705의 표면 부분이 채널 영역 708로 된다. 채널 영역 708상에는, 게이트 산화막 709를 끼워 게이트 전극 701이 형성된다.

또 p형 반도체 영역 705 및 n⁺형 반도체 영역 707상에는 제1주전극으로서의 양극 711이 형성된다. 이들의 전극 710,711, 절연막 712에 의해 절연된다. p⁺형 반도체 기판 701의 이면에는 제2주전극으로서의 음극 713이 형성된다. 제2의 증가회로도에 있어서, n채널 MOSFET 801은 제1도의 p^--형 반도체 영역 704에서 위의 부분의 MOS구조로 되는 MOSFET에 대응하고 있다. 멀티코랙터의 pnp트랜지스터 802는, 제1도의 p⁺형 반도체기판 701, n⁺형 반도체층 702, n^-형 드리프트층 703 및 p^--형 반도체 영역 704로 되는 p⁺n⁺n^-p^--구조의 바이폴라 트랜지스터, 및 이 바이폴라 트랜지스터의 콜렉터를 p^--형 반도체 영역 704에서 p형 반도체 영역 705로 바꾼 p⁺n⁺n^-p구조의 바이폴라 트랜지스터에 대응하고 있다. 또, npn트랜지스터 803은 제1도의 n^-형 드리프트층 703, p^--형 반도체 영역 704 및 n⁺형 반도체 영역 706으로 되는 n^-p^--n⁺구조의 바이폴라 트랜지스터에 대응하고 있다. 저항 804는 p^--형 반도체 영역 704에 있어 저항 성분을 표시하고 있다.

트랜지스터 802의 일부와 트랜지스터 803이 사이리스터 접속되어, 사이리스터부를 구성하고 있다. 그리고, 이 사이리스터부에 대해, MOSFET 801이 캐스코드(cascode)접속되어 있다.

이와 같이, 이 반도체 장치에서는 MOSFET에 의한 GTO 사이리스터의 캐스코드 구동의 형으로 되어 있다.

다음은 동작을 설명한다.

게이트 단자 G에 인가되는 게이트 전압이 낮고, MOSFET 801이 오프상태로, 양극단자 A의 인가전압을 음극단자 K에 대해 상승하면, n^-형 드리프트층 703과 p^--및 p형 반도체 영역 704,705와의 사이의 pn접합이 역바이어스로 되어 이 pn접합이 양측에 공핍층이 늘어나기 시작한다(신장).

공핍층은 억셉터(accepter)밀도가 낮은 p^--형 반도체 영역 704에 있어 잘 신장하고, 수 V의 양극에의 전압에 의해 p^--형 반도체 영역 704내는 완전히 공핍화된다. 더욱 양극전압을 약간 올리면, 억셉터 밀도가 높은 p형 반도체 영역 705를 약간 공핍화한 상태로, 궁핍층의 신장은 중지된다. n^-형 드리프트층 703측에 신장된 공핍층은, 수백의 양극전압의 인가로 n^-형 드리프트층 703내를 완전히 공핍화하고, 더욱 정격 전압(예 1000V)가까이 까지 양극 전압을 올리면, 도너밀도가 높은 n⁺형 반도체층 702를 약간 공핍화한 상태로 공핍층의 신장은 중지한다.

정격전압을 넘어서 양극전압을 올려가면, 곧 반도체 장치 내부의 전계가 임계전계에 달하여, 항복의 시작된다. 제3도는, 제1도의 구조의 반도체 장치의 전압저지 상태에 있어 궁핍층의 신장을 표시하는 도면이다. 일점쇄선은 저전압 저지시의 공핍층의 신장을 표시하고, 점선은 고전압 저지시의 공핍층의 신장을 표시한다.

제1도의 구조의 경우, n^-형 드리프트층 703과 p^--형 반도체 영역 704와의 사이의 pn접합이 곡율이 없는 평탄한 접합으로 되므로, 전계집중이 일어나기 어렵고, 고내압화가 용이하다.

게이트 단자 G에 정전압을 인가하면, 채널 영역 708에 반전층이 형성되어 MOSFET 801이 온된다. 채널 영역 708이 도통하는 한계전압은 채널 영역 708의 n⁺형 반도체 영역 707측의 단부에 있어 p형 반도체 영역 705의 불순물 농도에 의해 결정되나, 이 불순물 농도는 상기 한계전압이 인한스먼트 모드의 적당한 값이 되도록 설정된다. MOSFET 801이 온이 되면, n⁺형 반도체 영역 706은 음극 711과 대략 같은 전위로 된다.

이 상태에서, 양극단자 A의 인가전압을 음극단자 K에 대해 상승하면, n^-형 드리프트층 703과 p^--및 p형 반도체 영역 704,705간의 pn접합이 역바이어스되어, 상기와 동일하고 이 pn접합의 양측에 공핍층이 넓혀져, 수 V의 양극 전압에 의해 p^--형 반도체 영역 704내는 완전히 공핍화된다. 이것에 의해, n^-형 드리프트층 703, p^--형 반도체 영역 704 및 n⁺형 반도체 영역 706으로되는 npn트랜지스터 803의 베이스 영역내는 펀치스루 상태로 되어, 이 트랜지스터 803은 저인피던스로 콜렉터·이미터간이 연결된다(즉, 도통한다). 이것에 의해, n⁺형 반도체 영역 707에서 채널 영역 708, n⁺형 반도체영역 706, 펀치스루한 p^--형 반도체 영역 704을 통하여 n^-형 드리프트층 703(pnp트랜지스터 802의 베이스)에 전자가 주입되어, 이것에 응답하고 p⁺형 반도체 기판 701(pnp트랜지스터 802의 이미터)에서 n⁺형 반도체층 702를 통하여 n^-형 드리프트층 703에 정공이 주입된다. 주입된 정공의 일부는, p^--형 반도체 영역 704에서 p형 반도체 영역 705를 통하여 음극 711에 흐를때에 저항 804로 전압 강하를 발생하고, npn트랜지스터 803의 베이스 전류로서 공급되는 것에 의해 트랜지스터 802,803이 사이리스터 동작을 하여 래치된다.

이와 같이 하여 이 반도체장치는 턴온하고, 양극단자 A에서 음극단자 K에 향해 양극전류가 흐른다.

온상태에서는 트랜지스터 802,803으로 되는 사이리스터가 동작하는 것에 의해, MOSFET 801에 의한 직렬저항에서의 전압 강하가 대폭으로 저감된다.

또, p⁺형 반도체 영역 701, n⁺형 반도체층 702, n^-형 드리프트층 703 및 p형 반도체영역 705로 되는 pnp트랜지스터(트랜지스터 802)의 일부)도 활성이 되어, 양극전류를 흘린다. 이상과 같이, 이 실시예에 관한 반도체 장치의 온 상태에서는 MOSFET 801의 통전능력이 대폭 개선되므로, 라이프 타임 킬러의 도입등에 의해 pnp트랜지스터 802의 증폭율이 저하하여도, 그것을 보충하여 더욱 전류밀도의 향상(온전압의 저감)이 가능하다.

양극, 음극단자 A,K간에 양극전류가 흐르고 있는 온상태에 있어, 게이트 단자 G의 정전압을 제거하여 채널영역 708을 차단("MOSFET 801를 오프)하면, npn 트랜지스터 803의 이미터가 개방된다. 이것에 의해 트랜지스터 802,803으로 되는 사이리스터의 래치는 해제된다.

그리고, p^--형 반도체 영역 704내의 소수 케리어인 전자와, n^-형 드리프트층 703내의 소수 캐리어인 정공이 재결합에 의해 소멸하는 것에 의해, 이 반도체 장치의 턴오프가 완료한다.

소수 케리어의 소멸은 후자의 정공쪽이 시간이 걸리므로, 이 반도체 장치는 기본적으로 IGBT와 동일한 차단 특성을 표시한다.

MOSGTO나 MCT의 턴오프에서는, GTO 사이리스터의 게이트 음극간을 MOS채널로 바이패스하여 사이리스터의 래치를 풀고 있었기 때문에, 차단 가능 주전류 밀도를 충분히 높게 잡은 것은 곤란하였다. 한편, 상기 실시예의 반도체 장치에서는, GTO사이리스터의 음극을 MOS채널로 투입·개방하는 구성으로 되어 있으므로, MOS채널의 통전능력의 한계까지 주전류를 통전, 차단할 수 있다고 하는 이점이 있다. 또, 온·오프 제어를 위해 게이트 단자 G가 단일로 되기 때문에, 디바이스의 실장 밀도가 올라가고, 높은 전류 밀도가 실현 가능하게 된다. 더욱 p^--형 반도체 영역 704의 존재에 의해, p형 반도체 영역 705의 곡율에 기인하는 전계집중이 완화된다. 이 때문에, p형 반도체영역 705의 확산 깊이가 얕게할 수 있고, 또 채널 영역 708의 채널길이도 짧게 할 수 있으므로, MOS구조의 미세화가 가능하게 되어, 그 결과 온 저항 한층 더 저감이나 전류밀도의 더욱 향상이 기도된다. 더욱, 상기 실시예에 관한 반도체 장치도, IGBT와 동일하게 p⁺형 반도체 기판 701, n⁺형 반도체층 702, n^-형 드라프트층 703, p형 반도체 영역 705 및 n⁺형 반도체 영역 707로 되는 기생 사이리스터를 내장하고 있다. 이 때문에, p형 반도체 영역 705내의 전류밀도가 높게 되면 이 기생 사이리스터가 래치업하여, 제어불능이 되는 가능성이 있다.

따라서, p형 반도체 영역 705내의 전위상승을 방지하기 위해 예를 들면, 제7도에 표시하는 것과 같이 p형 반도체 영역 705내에 고농도의 확산영역 714를 설치하여, p형 반도체영역 705의 저항율을 낮게 유지하는 것이 바람직하다.

다음은, 제4a도 내지 제4e도를 참조하여 제1도의 반도체 장치의 제조방법이 1실시예에 대해 설명한다. 우선, 제4A도에 표시하는 것과 같이,p⁺형 반도체 기판 701의 표면에 n형 불순물을 이온 주입하여 해기판 701상에 n⁺형 반도체층 702를 형성한 후, 그 위에 n^-형 드리프트층 703을 에피택셜 성장되게 한다.

다음은, 제4b도에 표시하는 것과 같이 n^-형 드리프트층 703의 표면을 열산화하여 산화막 730을 형성한후, 보론 등의 p형 불순물의 이온 주입을 한다. 그리고, 열처리를 시행하여 p형 불순물을 확산하는 것에 의해, 제4c도에 표시하는 것과 같이 p^--형 반도체 영역 704를 형성한다. 다음은, 제4d도에 표시하는 것과 같이 표면의 산화막 730의 제거후, 대신 게이트 절연막용의 실리콘 산화막 721을 형성하고, 더욱 그 위에 폴리실리콘막을 형성한다. 그리고 사진제판에 의해 폴리실리콘막을 선택적으로 제거하는 것에 의해, 폴리실리콘 게이트 전극 710을 형성한다. 다음은, 제4e도에 표시하는 것과 같이 레지스트에 전면에 형성하고, 이것을 사진제판에 의해 선택적으로 제거하는 것에 의해 레지스터 731을 남긴다.

그리고, 레지스터 731을 마스크로서 보론등의 p형 불순물의 이온 주입을 한 후, 제4f도에 표시하는 것과 같이 레지스트 731을 제거하고, 더욱 열처리를 시행하여 p형 불순물을 확산되게 하는 것에 의해 웰상의 p형 반도체 영역 705를 형성한다. 다음은, 제4g도에 표시하는 것과 같이, 레지스트재를 전면에 형성하고, 이것을 사진제판에 의해 선택적으로 제거하는 것에 의해 레지스터 732를 남긴다.

그리고, 레지스터 732 및 폴리실리콘 게이트 전극 710을 마스크로서 산화막 721을 선택적으로 에칭 제거한다. 이때 게이트 전극 710하에 남은 산화막 721이 게이트 산화막 709로 된다.

그후, 게이트 전국 710 및 레지스터 732를 마스크로서 비소등의 n형 불순물을 이온 주입한다. 다음은, 제4h도에 표시한 것과 같이 열처리를 하여 n형 불순물을 확산되게 하는 것에 의해, n⁺형 반도체 영역 706,707를 형성한다.

이때, p^--형 반도체 영역 704, p형 반도체 영역 705의 노출 표면이 열산화되게 하는 것에 의해, 게이트 산화막 709와 산화막 721이 다시 연결되어 산화막 721a로 된다.

그후, 제4i도에 표시한 것과 같이, 층간 절연막 712로 게이트 전극 710을 덮는 동시에 이것을 패터닝한다. 그리고, 메털 라이즈 처리에 의해, 그 위에서 예를 들면 Al의 양극 711을 형성하는 동시에, 이면에 예를 들면 Ti-Ni-Au의 삼(3)층 구조로 되는 음극 713을 형성하는 것에 의해, 제4j도에 표시하는 것과 같이, 제1도와 동등의 구조의 반도체 장치를 얻는다.

상기 실시예에 의하면, 폴리실리콘 게이트 전극 710을 먼저 만들어, 그것을 공동의 마스크로서 p형 반도체 영역 705, n⁺형 반도체 영역 706,707를 자기정합적으로 작성한다. 이때문에, 이들의 영역 705,706,707 상호간의 횡방향의 위치 벗어남이 매우 작게 되고, 설계한대로의 소망의 특성을 정확히 실현할 수 있다는 이점이 있다. 제5a도 내지 제5k도는, 제1도의 반도체 장치의 제조방법의 다른 실시예를 표시하는 단면도이다. 도면에 있어서, 제5a도의 공정은 제4a도의 공정과 동일하다.

다음은, 제5b도에 표시하는 것같이, n^-형 드리프트층 703상에 게이트 절연막용의 실리콘 산화막 721을 형성한다. 그리고 그위에, 제5c도에 표시하는 것과 같이, 폴리 실리콘 게이트 전극 710을 형성한다. 그후, 제5d도에 표시하는 것과 같이 레지스트 733을 형성하고, 그위에서 보론등의 p형 불순물을 이온 주입한다. 그리고, 제5e도에 표시하는 것과 같이, 레지스터 733을 제거한 후, 열처리를 하여 p형 불순물을 확산되게 하는 것에 의해, p^--형 반도체 영역 704를 형성한다. 이와 같이 하여 얻는 제5e도의 구조는 앞의 실시예의 제4d의 구조와 등가이다. 그후의 제5f도 내지 제5k도의 공정은 먼저의 제조방법의 제4E도 내지 제4J도의 공정과 완전히 같으므로, 설명을 생략한다.

더욱, 제5e도의 공정에서 레지스터 733을 제거하지 않고 남겨두고, 이것을 제5f도의 공정으로 레지스터 731로서 이용하여도 좋다. 또, 제5d도의 공정에 있어 레지스터 733은 반드시 설치할 필요는 없다.

이와 같이, 이 실시예의 제조방법에서는, p^--형 반도체 영역 704와 p형 반도체 영역 705를 같은 마스크를 이용한 p형 불순물의 이온 주입에 의해 형성하고 있는 점이, 잎의 실시예의 제조방법과 다르게 되어 있다. 상기 각 실시예에 있어, p^--형 반도체 영역 704의 표면 불순물 농도는 1×10¹⁵cm^-3이하, 바람직하게는 5×10¹³cm^-3이하로 선택된다.

또, p형 반도체 영역 705의 하면과 p^--형 반도체 영역 704와의 계면 근방에 있어 p^--형 반도체 영역 704의 불순물 농도는 바람직하게는 1×10¹⁴cm^-3이하로 선택된다.

더욱, 상기 각 실시예에서는 보론 등의 p형 불순물의 확산에 의해 p^--형 반도체 영역 704를 형성하는 경우에 대해 설명했으나, 이것에 한정되지 않고 예를 들면 중금속 확산에 의해서도 p^--형 반도체 영역 704를 형성할 수 있다.

즉, p^--형 반도체 영역 704의 표면 불순물 농도를 5×10¹³cm^-3이하로 하는데는, n^-형 드리프트층 703의 도너농도와 상쇄되게 하고 또한 표면 억셉터 농도가 1×10¹³cm¹³정도로 되는 소정량의 백금, 금 등의 중금속을 확산하는 것에 의해, 고저항이 p^--향 반도체 영역 704을 얻을 수 있다.

백금, 금 등의 중금속은 보론 등의 p형 불순물과 비교하여 확산계수가 크기 때문에, 단시간으로 p^--형 반도체 영역 704를 작성할 수 있다는 이점이 있다.

더욱, 상기 실시예에서는 n채널형의 반도체 장치에 대해 설명하였으나, 각층이나 영역의 도전형을 역으로 하는 것에 의해, 이 발명은 p채널형의 반도체 장치에 대해서도 적용될 수 있는 것은 물론이다.

이상 설명한 것과 같이, 청구항 1,3기재의 발명에 의하면 게이트 전극을 마스크로 한 자기정합에 의해 제2, 제3, 제4반도체 영역을 형성하고 있으므로, 이들의 영역 상호간의 위취관계를 엄밀히 제어할 수가 있고, 소망의 특성을 정확히 실현될 수 있다는 효과가 있다.

또, 결과로서 얻게되는 반도체 장치에서는, 등가회로 상에서 사이리스터의 한쪽 전극에 MOSFET가 케스코드 접속된 구조로 하는 동시에, 제1반도체 영역의 제1불순물 농도를, 오프시에 제1, 제2주전극간에 실사용 전압이 인가된 상태로 제1반도체 영역이 완전히 공핍하는 값에 설정하고, 또한 제2반도체 영역의 제2불순물 농도를, 상기 MOSFET의 한계치 전압이 인한스먼트 모드의 소정치로 되는 값에 설정하고 있으므로, 제1, 제2전극간에 실사용 전압이 인가된 상태로 게이트 전극에 바이어스 전압을 인가하는 것에 의해 사이리스터가 즉시 래치하여 반도체 장치를 턴온되게 하여, 바이어스 전압을 제거하는 것에 의해 즉시 래치가 풀려서 반도체장치를 턴오프되게 하는 것이 가능하다.

그 결과, 다음과 같은 종종의 뛰어난 효과를 얻게 된다.

① 사이리스터를 내장하고 있기 때문에, 고내압과 저온 저항을 양립하여 만족할 수 있다.

② 캐스코드 접속된 MOSFET에 의한 온·오프이기 때문에, 차단 가능한 주전류 밀도를 높게 하는 것이 가능하다.

③ 전압 저지상태에서의 전계집중이 완화되기 때문에, 고내압화가 용이하다.

④ 게이트 전극이 1개로 되기 때문에, 온·오프 제어신호는 인한스먼트 모드의 게이트 전압을 1개 제공하는 것만으로 되기 때문에, 제어회로가 간단하게 된다.

⑤ 사이리스터에 있어 트랜지스터의 증폭율을 저하되어도 좋기 때문에, 고속의 턴오프를 실현할 수가 있다.

⑥ 게이트 전극이 1개이므로, 칩면적이 작아도 되고, 높은 전류밀도를 실현할 수 있다.

그 결과, 코스트퍼몬스의 높은 제품을 제공할 수가 있다. 또, 청구항 2기재의 발명에 의하면, 제1반도체 영역을 중금속 확산으로 형성되도록 하고 있으므로, 중금속의확산 계수가 비교적 큰 것에 의해, 그의 형성을 빨리할 수 있다는 효과가 있다.

Claims

제1, 제2주면을 가지는 제1도전형의 제1반도체층을 준비하는 공정과, 상기 제1반도체층의 제1주면상에 제2도전형의 제2반도체층을 형성하는 공정과 상기 제2반도체층상에 비교적 낮은 제1불순물 농도를 가지는 제1도전형의 제1반도체 영역을 형성하는 공정과, 상기 제1반도체 영역상에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막 상에 게이트 전극을 선택적으로 형성하는 공정과, 상기 게이트 전극의 한쪽 단부측을 마스크재로 덮고, 해마스크재와 상기 게이트 전극을 마스크로서 제1도전형의 불순물을 상기 제1반도체 영역에 도입하는 것에 의해 상기 제1반도체 영역의 표면에 선택적으로 비교적 높은 제2불순물 농도를 가지는 제1도전형의 제2반도체 영역을 형성하는 공정과, 상기 마스크재를 제거하고 상기 게이트 전극을 마스크로서 제2도전형의 불순물을 상기 제1, 제2반도체 영역에 도입하는 것에 의해 상기 제1, 제2반도체 영역의 표면에 선택적으로 제2도전형의 제3, 제4반도체 영역을 각각 형성하는 공정과, 상기 제2, 제4반도체 영역상에 걸쳐 제1주전극을 형성하는 공정과, 상기 제1반도체층의 제2주면상에 제2주전극을 형성하는 공정을 구비하여 상기 제3, 제4반도체 영역간의 표면부분은 채널로서 규정되어 상기 제1불순물 농도는 오프시에 상기 제1, 제2주전극간에 실사용 전압이 인가된 상태에 상기 제1반도체 영역이 완전히 공핍화하는 값에 설정되고, 상기 제2불순물 농도는 상기 채널의 한계치 전압이 인한스먼트 모드의 소정치로 되는 값에 설정되는 반도체 장치의 제조방법.
제1항에 있어서, 상기 제2반도체 영역을 형성하는 공정은, 상기 제2반도체층의 표면에 중금속을 확산되게 하는 공정을 포함하는 반도체 장치의 제조방법.
제1, 제2주면을 가지는 제1도전형의 제1반도체층을 준비하는 공정과, 상기 제1반도체층의 제1주면상에 제2도전형의 제2반도체층을 형성하는 공정과, 상기 제2반도체층 상에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막 상에 게이트 전극을 선택적으로 형성하는 공정과, 상기 게이트 전극 너머에 상기 2반도체층에 제1도전형의 불순물을 도입하는 것에 의해 상기 제2반도체층의 표면 전면에 비교적 낮은 제1불순물농도를 가지는 제1도전형의 제1반도체 영역을 형성하는 공정과, 상기 게이트 전극의 한쪽 단부측을 마스크재로 덮고 해마스크재와 상기 게이트 전극을 마스크로서 제1도전형의 불순물을 상기 제1반도체 영역에 도입하는 것에 의해 상기 제1반도체 영역의 표면에 선택적으로 비교적 높은 제2불순물 농도를 가지는 제1도전형의 제2반도체 영역을 형성하는 공정과, 상기 마스크재를 제거하고, 상기 게이트 전극을 마스크로서 제2도전형의 불순물을 상기 제1, 제2반도체 영역에 도입하는 것에 의해 상기 제1, 제2반도체 영역의 표면에 선택적으로 제2도전형의 제3, 제4반도체 영역을 각각 형성하는 공정과, 상기 제2, 제4반도체 영역상에 걸쳐 제1주전극을 형성하는 공정과, 상기 제1반도체층의 제2주면상에 제2주전극을 형성하는 공정을 구비하고, 상기 제3, 제4반도체 영역간의 표면 부분은 채널로서 규정하고, 상기 제1불순물 농도는 오프시에 상기 제1, 제2주전극간에 실사용 전압이 인가된 상태로 상기 제1반도체 영역이 완전히 공핍화하는 값에 설정되어 상기 제2불순물 농도는 상기 채널의 한계치 전압이 인한스먼트 모드의 소정치로 되는 값에 설정되는 반도체 장치의 제조방법.