JPH0758332A - 半導体装置 - Google Patents
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- JPH0758332A JPH0758332A JP6153628A JP15362894A JPH0758332A JP H0758332 A JPH0758332 A JP H0758332A JP 6153628 A JP6153628 A JP 6153628A JP 15362894 A JP15362894 A JP 15362894A JP H0758332 A JPH0758332 A JP H0758332A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/744—Gate-turn-off devices
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-
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Abstract
(57)【要約】
【目的】 慣例のＩＧＢＴより低いオン抵抗値を示すと
ともに絶縁ゲート構造によりターンオフ制御しうる絶縁
ゲート電界効果装置を提供することにある。 【構成】 本発明絶縁ゲート電界効果装置は一導電型の
第１領域３、反対導電型の第２領域４、一導電型の第３
領域及び第１領域内に反対導電型の電荷キャリアを注入
する少なくとも一つの注入領域８を具える。絶縁ゲート
９、１０に隣接する導通チャネル領域４０が第１及び第
２補助導通チャネルを発生する第１及び第２補助領域４
０ａ，４０ｂを有する。第２補助領域は第３領域から第
１補助領域により分離され、且つ第１補助領域より低ド
ープであり、注入反対導電型キャリア電流が所定値に達
する際に第２補助導通チャネルと第２領域との間のｐｎ
接合４０ｂ′が順方向バイアスになり、第２補助導通チ
ャネル、第２領域及び第１領域からなるバイポーラトラ
ンジスタが導通し、導通チャネルの除去時に停止するサ
イリスタ動作が注入領域により開始する。
ともに絶縁ゲート構造によりターンオフ制御しうる絶縁
ゲート電界効果装置を提供することにある。 【構成】 本発明絶縁ゲート電界効果装置は一導電型の
第１領域３、反対導電型の第２領域４、一導電型の第３
領域及び第１領域内に反対導電型の電荷キャリアを注入
する少なくとも一つの注入領域８を具える。絶縁ゲート
９、１０に隣接する導通チャネル領域４０が第１及び第
２補助導通チャネルを発生する第１及び第２補助領域４
０ａ，４０ｂを有する。第２補助領域は第３領域から第
１補助領域により分離され、且つ第１補助領域より低ド
ープであり、注入反対導電型キャリア電流が所定値に達
する際に第２補助導通チャネルと第２領域との間のｐｎ
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ャネル、第２領域及び第１領域からなるバイポーラトラ
ンジスタが導通し、導通チャネルの除去時に停止するサ
イリスタ動作が注入領域により開始する。
Description
【０００１】
【産業上の利用分野】本発明は絶縁ゲート電界効果トラ
ンジスタを具えた半導体装置に関するものである。特
に、本発明は、半導体本体内に、一導電型の第１領域、
第１領域と第１ｐｎ接合を形成する反対導電型の第２領
域、第１領域から第２領域により分離され第２領域と第
２ｐｎ接合を形成する一導電型の第３領域、反対導電型
の電荷キャリアを第１領域内に注入する少なくとも一つ
の注入領域、絶縁ゲート、及び第２領域内に絶縁ゲート
に隣接して延在する導通チャネル領域を具え、該導通チ
ャネル領域を絶縁ゲートにより、第１及び第３領域間に
一導電型の電荷キャリアを流す一導電型の導通チャネル
を発生する第１状態と、この導通チャネルが除去される
第２状態との間でゲート制御することができ、第１、第
２及び第３領域からなるトランジスタ及び注入領域、第
１及び第２領域からなるトランジスタによるサイリスタ
動作の開始が禁止されるように構成された絶縁ゲート電
界効果装置を具えた半導体装置に関する。
ンジスタを具えた半導体装置に関するものである。特
に、本発明は、半導体本体内に、一導電型の第１領域、
第１領域と第１ｐｎ接合を形成する反対導電型の第２領
域、第１領域から第２領域により分離され第２領域と第
２ｐｎ接合を形成する一導電型の第３領域、反対導電型
の電荷キャリアを第１領域内に注入する少なくとも一つ
の注入領域、絶縁ゲート、及び第２領域内に絶縁ゲート
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一導電型の電荷キャリアを流す一導電型の導通チャネル
を発生する第１状態と、この導通チャネルが除去される
第２状態との間でゲート制御することができ、第１、第
２及び第３領域からなるトランジスタ及び注入領域、第
１及び第２領域からなるトランジスタによるサイリスタ
動作の開始が禁止されるように構成された絶縁ゲート電
界効果装置を具えた半導体装置に関する。
【０００２】
【従来の技術】このような絶縁ゲート電界効果装置は一
般に絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）と
して、又は絶縁ゲートトランジスタ（ＩＧＴ）として知
られている。このタイプ及び他のタイプのＭＯＳデバイ
スとバイポーラデバイスの複合装置が「Proceedings of
the IEEE ,Volume No.76 」April,1988, pp409-418 に
発表されているB.Jayant Baliga の論文"Evolution of
MOS-Bipolar Power Semiconductor Technology" に開示
されている。
般に絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）と
して、又は絶縁ゲートトランジスタ（ＩＧＴ）として知
られている。このタイプ及び他のタイプのＭＯＳデバイ
スとバイポーラデバイスの複合装置が「Proceedings of
the IEEE ,Volume No.76 」April,1988, pp409-418 に
発表されているB.Jayant Baliga の論文"Evolution of
MOS-Bipolar Power Semiconductor Technology" に開示
されている。
【０００３】絶縁ゲートバイポーラトランジスタ（ＩＧ
ＢＴ）は、エンハンス型装置の場合には、オン状態にお
いて絶縁ゲート構造に印加された第１電圧により誘起さ
れた反転チャネルに沿って流れる一導電型のキャリアに
より与えられる一導電型の電流に加えて、注入領域によ
る第１領域内への反対導電型のキャリアの注入により反
対導電型の電流が与えられる点で慣例の絶縁ゲート電界
効果トランジスタと相違する。この第１領域内への反対
導電型のキャリアの注入は類似の構造の慣例の絶縁ゲー
ト電界効果トランジスタ又はＭＯＳＦＥＴと比較して装
置のオン抵抗値を低減する。上記刊行物に示されている
ように、ＩＧＢＴはＭＯＳＦＥＴの所望の利点、即ち電
圧制御動作及び高出力インピーダンスに加えて、バイポ
ーラ装置の所望の利点、即ち慣例のＭＯＳＦＥＴに比較
して減少したスイッチング速度の犠牲を払うが高い順方
向導通密度を示す。
ＢＴ）は、エンハンス型装置の場合には、オン状態にお
いて絶縁ゲート構造に印加された第１電圧により誘起さ
れた反転チャネルに沿って流れる一導電型のキャリアに
より与えられる一導電型の電流に加えて、注入領域によ
る第１領域内への反対導電型のキャリアの注入により反
対導電型の電流が与えられる点で慣例の絶縁ゲート電界
効果トランジスタと相違する。この第１領域内への反対
導電型のキャリアの注入は類似の構造の慣例の絶縁ゲー
ト電界効果トランジスタ又はＭＯＳＦＥＴと比較して装
置のオン抵抗値を低減する。上記刊行物に示されている
ように、ＩＧＢＴはＭＯＳＦＥＴの所望の利点、即ち電
圧制御動作及び高出力インピーダンスに加えて、バイポ
ーラ装置の所望の利点、即ち慣例のＭＯＳＦＥＴに比較
して減少したスイッチング速度の犠牲を払うが高い順方
向導通密度を示す。
【０００４】ＩＧＢＴは従来のＭＯＳゲートサイリスタ
に対しても利点を有し、ＭＯＳゲートサイリスタと異な
り、ＩＧＢＴは装置がターンオンした後に絶縁ゲートに
印加される電圧で容易に制御することができる。ＭＯＳ
ゲートサイリスタを一層制御可能にする試みにおいて
は、前記刊行物に記載されているように、第２絶縁ゲー
ト電界効果装置構造又はＭＯＳ構造を用いてサイリスタ
をターンオフさせるようにしたＭＯＳ制御サイリスタ
（ＭＣＴ）を考案している。
に対しても利点を有し、ＭＯＳゲートサイリスタと異な
り、ＩＧＢＴは装置がターンオンした後に絶縁ゲートに
印加される電圧で容易に制御することができる。ＭＯＳ
ゲートサイリスタを一層制御可能にする試みにおいて
は、前記刊行物に記載されているように、第２絶縁ゲー
ト電界効果装置構造又はＭＯＳ構造を用いてサイリスタ
をターンオフさせるようにしたＭＯＳ制御サイリスタ
（ＭＣＴ）を考案している。
【０００５】ＭＣＴと比較して、ＩＧＢＴは改善された
制御可能電流容量及び安全動作領域（ＳＯＡ）を有する
ことが確かめられている。しかし、ＩＧＢＴのオン抵抗
は導通チャネルに沿う電位降下及び第１領域又はドリフ
ト領域の実効導電率変調が低いためにＭＣＴより高い。
更に、ＩＧＢＴの逆電圧阻止モードの動作時におけるパ
ンチスルーによる降伏を避ける必要があるために、導通
チャネル長及び第２領域のドーパント濃度を低減しうる
程度が制限される。従って、ＩＧＢＴのオン状態又は導
通性能は一般にＭＣＴより劣ることが確かめられてい
る。
制御可能電流容量及び安全動作領域（ＳＯＡ）を有する
ことが確かめられている。しかし、ＩＧＢＴのオン抵抗
は導通チャネルに沿う電位降下及び第１領域又はドリフ
ト領域の実効導電率変調が低いためにＭＣＴより高い。
更に、ＩＧＢＴの逆電圧阻止モードの動作時におけるパ
ンチスルーによる降伏を避ける必要があるために、導通
チャネル長及び第２領域のドーパント濃度を低減しうる
程度が制限される。従って、ＩＧＢＴのオン状態又は導
通性能は一般にＭＣＴより劣ることが確かめられてい
る。
【０００６】上述したように、ＭＣＴは第１のターンオ
ン絶縁ゲート電界効果装置構造又はＭＯＳ構造及び第２
のターンオフ絶縁ゲート電界効果装置構造又はＭＯＳ構
造を必要とする。サイリスタのターンオフを達成するた
めには、第２のＭＯＳ構造をその絶縁ゲートに適当な電
圧を供給して導通させ、電荷キャリアにカソード接合を
バイパスしてカソード電極に至る別の通路を与える。し
かし、このようなバイパス電流はカソード接合を順方向
バイアスし、サイリスタ動作を維持しようとする。従っ
て、ＭＣＴにおいては、ターンオフＭＯＳ構造の導通チ
ャネルの抵抗を低くして、この抵抗間の電圧がカソード
接合の電位障壁（０．７ボルト）より低くなり、従って
サイリスタ動作を維持するのに不十分になるようにする
必要がある。この条件は理論的には達成できるが、ＭＣ
Ｔのターンオフプロセスは高電流密度に対し制御が困難
であることが確かめられている。
ン絶縁ゲート電界効果装置構造又はＭＯＳ構造及び第２
のターンオフ絶縁ゲート電界効果装置構造又はＭＯＳ構
造を必要とする。サイリスタのターンオフを達成するた
めには、第２のＭＯＳ構造をその絶縁ゲートに適当な電
圧を供給して導通させ、電荷キャリアにカソード接合を
バイパスしてカソード電極に至る別の通路を与える。し
かし、このようなバイパス電流はカソード接合を順方向
バイアスし、サイリスタ動作を維持しようとする。従っ
て、ＭＣＴにおいては、ターンオフＭＯＳ構造の導通チ
ャネルの抵抗を低くして、この抵抗間の電圧がカソード
接合の電位障壁（０．７ボルト）より低くなり、従って
サイリスタ動作を維持するのに不十分になるようにする
必要がある。この条件は理論的には達成できるが、ＭＣ
Ｔのターンオフプロセスは高電流密度に対し制御が困難
であることが確かめられている。
【０００７】
【発明が解決しようとする課題】本発明の目的は、ＩＧ
ＢＴと比較して減少したオン抵抗を示すが依然として絶
縁ゲート構造によるターンオフ制御を可能にした絶縁ゲ
ート電界効果装置を具えた半導体装置を提供することに
ある。
ＢＴと比較して減少したオン抵抗を示すが依然として絶
縁ゲート構造によるターンオフ制御を可能にした絶縁ゲ
ート電界効果装置を具えた半導体装置を提供することに
ある。
【０００８】
【課題を解決するための手段】本発明は、一導電型の第
１領域、第１領域と第１ｐｎ接合を形成する反対導電型
の第２領域、第１領域から第２領域により分離され第２
領域と第２ｐｎ接合を形成する一導電型の第３領域、反
対導電型の電荷キャリアを第１領域内に注入する少なく
とも一つの注入領域、絶縁ゲート、及び第２領域内に絶
縁ゲートに隣接して延在する導通チャネル領域を具え、
該導通チャネル領域を絶縁ゲートにより、第１及び第３
領域間に一導電型の電荷キャリアを流す一導電型の導通
チャネルを発生する第１状態と、この導通チャネルが除
去される第２状態との間でゲート制御することができ、
第１、第２及び第３領域からなるトランジスタ及び注入
領域、第１及び第２領域からなるトランジスタによるサ
イリスタ動作の開始が禁止されるように構成された絶縁
ゲート電界効果装置を具えた半導体装置において、前記
導通チャネル領域はこの導通チャネル領域の第１状態に
おいて第１及び第２の補助導通チャネルを発生する第１
及び第２の補助導通チャネル領域を具え、この第２補助
導通チャネル領域は第３領域から第１補助導通チャネル
領域により分離され且つ第１補助導通チャネル領域より
低ドープであり、装置の動作時に前記少なくとも一つの
注入領域による反対導電型の電荷キャリアの注入により
生ずる電流が所定値に達する際に第２補助導通チャネル
と第２領域との間のｐｎ接合が順方向バイアスになり、
第２補助導通チャネルと第２領域と第１領域とからなる
バイポーラトランジスタが導通し、導通チャネルの除去
時に停止するサイリスタ動作が前記少なくとも一つの注
入領域により開始されるように構成したことを特徴とす
る。
１領域、第１領域と第１ｐｎ接合を形成する反対導電型
の第２領域、第１領域から第２領域により分離され第２
領域と第２ｐｎ接合を形成する一導電型の第３領域、反
対導電型の電荷キャリアを第１領域内に注入する少なく
とも一つの注入領域、絶縁ゲート、及び第２領域内に絶
縁ゲートに隣接して延在する導通チャネル領域を具え、
該導通チャネル領域を絶縁ゲートにより、第１及び第３
領域間に一導電型の電荷キャリアを流す一導電型の導通
チャネルを発生する第１状態と、この導通チャネルが除
去される第２状態との間でゲート制御することができ、
第１、第２及び第３領域からなるトランジスタ及び注入
領域、第１及び第２領域からなるトランジスタによるサ
イリスタ動作の開始が禁止されるように構成された絶縁
ゲート電界効果装置を具えた半導体装置において、前記
導通チャネル領域はこの導通チャネル領域の第１状態に
おいて第１及び第２の補助導通チャネルを発生する第１
及び第２の補助導通チャネル領域を具え、この第２補助
導通チャネル領域は第３領域から第１補助導通チャネル
領域により分離され且つ第１補助導通チャネル領域より
低ドープであり、装置の動作時に前記少なくとも一つの
注入領域による反対導電型の電荷キャリアの注入により
生ずる電流が所定値に達する際に第２補助導通チャネル
と第２領域との間のｐｎ接合が順方向バイアスになり、
第２補助導通チャネルと第２領域と第１領域とからなる
バイポーラトランジスタが導通し、導通チャネルの除去
時に停止するサイリスタ動作が前記少なくとも一つの注
入領域により開始されるように構成したことを特徴とす
る。
【０００９】従って、本発明の半導体装置では、絶縁ゲ
ート電界効果装置が最初にＩＧＢＴのように動作する。
しかし、前記少なくとも一つの注入領域により第２領域
の比較的低ドープの第２補助導通チャネル領域を経て注
入される反対導電型キャリアの電流が増大すると、第２
補助導通チャネルと第２領域との間のｐｎ接合間の電圧
が０．７Ｖに上昇し、このｐｎ接合が順方向バイアスに
なり、第２領域内への一導電型の電荷キャリアの注入が
生じるため、第２補助反転チャネル、第２領域及び第１
領域からなるバイポーラトランジスタがターンオンし、
従って前記少なくとも一つの注入領域によりサイリスタ
動作が開始される。第２補助反転チャネルはサイリスタ
のエミッタも形成し、このエミッタは第１状態、即ち導
通チャネルが存在する状態にのみ存在する。従って、導
通チャネルが除去されると、サイリスタ動作を維持する
ことはできない。従って、装置のターンオフは絶縁ゲー
トにより容易に制御することができる。
ート電界効果装置が最初にＩＧＢＴのように動作する。
しかし、前記少なくとも一つの注入領域により第２領域
の比較的低ドープの第２補助導通チャネル領域を経て注
入される反対導電型キャリアの電流が増大すると、第２
補助導通チャネルと第２領域との間のｐｎ接合間の電圧
が０．７Ｖに上昇し、このｐｎ接合が順方向バイアスに
なり、第２領域内への一導電型の電荷キャリアの注入が
生じるため、第２補助反転チャネル、第２領域及び第１
領域からなるバイポーラトランジスタがターンオンし、
従って前記少なくとも一つの注入領域によりサイリスタ
動作が開始される。第２補助反転チャネルはサイリスタ
のエミッタも形成し、このエミッタは第１状態、即ち導
通チャネルが存在する状態にのみ存在する。従って、導
通チャネルが除去されると、サイリスタ動作を維持する
ことはできない。従って、装置のターンオフは絶縁ゲー
トにより容易に制御することができる。
【００１０】第２領域は第１及び第２補助導通チャネル
領域を与えるために絶縁ゲートに隣接する第１及び第２
補助領域を具え、前記第１状態において第１及び第２補
助反転領域が形成されるように構成することができる。
領域を与えるために絶縁ゲートに隣接する第１及び第２
補助領域を具え、前記第１状態において第１及び第２補
助反転領域が形成されるように構成することができる。
【００１１】一般に、第２補助領域は第１領域から第２
領域の第３補助領域によりぶんりされ、この第３補助領
域は第２補助領域より高ドープにする。このような第３
補助領域を挿入すると、第１及び第２補助領域のドーピ
ング濃度を、第１領域へのパンチスルーの発生を心配す
る必要なしに、望ましいと考えられる低い値に減少させ
ることが可能になる。
領域の第３補助領域によりぶんりされ、この第３補助領
域は第２補助領域より高ドープにする。このような第３
補助領域を挿入すると、第１及び第２補助領域のドーピ
ング濃度を、第１領域へのパンチスルーの発生を心配す
る必要なしに、望ましいと考えられる低い値に減少させ
ることが可能になる。
【００１２】第３領域は第２領域の第１補助領域に電気
的に短絡させて第３及び第２領域間の第２ｐｎ接合の順
方向バイアスを禁止することができ（さもなければ第
３、第２、第１及び注入領域間にサイリスタ動作が生じ
うる）、且つ装置のターンオフ中の反対導電型の電荷キ
ャリアの抽出のための良好な導通路を与えることができ
る。
的に短絡させて第３及び第２領域間の第２ｐｎ接合の順
方向バイアスを禁止することができ（さもなければ第
３、第２、第１及び注入領域間にサイリスタ動作が生じ
うる）、且つ装置のターンオフ中の反対導電型の電荷キ
ャリアの抽出のための良好な導通路を与えることができ
る。
【００１３】第３領域及び注入領域を半導体本体の第１
及び第２主表面の第１主表面に接触させて、絶縁ゲート
電界効果装置を主電流が半導体本体の主表面に平行又は
ほぼ平行に流れるいわゆるラテラル装置にすることがで
きる。
及び第２主表面の第１主表面に接触させて、絶縁ゲート
電界効果装置を主電流が半導体本体の主表面に平行又は
ほぼ平行に流れるいわゆるラテラル装置にすることがで
きる。
【００１４】或いはまた、第３領域及び注入領域を半導
体本体の第１及び第２主表面にそれぞれ接触させて、絶
縁ゲート電界効果装置を主電流が第１及び第２表面間を
流れるいわゆるバーチカル装置にすることができる。
体本体の第１及び第２主表面にそれぞれ接触させて、絶
縁ゲート電界効果装置を主電流が第１及び第２表面間を
流れるいわゆるバーチカル装置にすることができる。
【００１５】一実施例では、第２及び第３ｐｎ接合を半
導体本体の２つの対向主表面の第１主表面に接触させ、
導通チャネル領域を第１主表面に隣接させるとともに絶
縁ゲート構造を第１主表面上を導通チャネル領域に亘っ
て延在させて、いわゆるプレーナ装置に構成することが
できる。
導体本体の２つの対向主表面の第１主表面に接触させ、
導通チャネル領域を第１主表面に隣接させるとともに絶
縁ゲート構造を第１主表面上を導通チャネル領域に亘っ
て延在させて、いわゆるプレーナ装置に構成することが
できる。
【００１６】他の実施例では、第３領域を半導体本体の
２つの対向主表面の第１主表面に接触させ、絶縁ゲート
構造を第１主表面から第３及び第２領域を貫通して第１
領域内まで延在する溝内に形成することができる。この
構成はいわゆるバーチカル装置に対し有利である。その
理由は、プレーナ構造に比較して、サイリスタ動作の開
始前に、反対導電型の全電流が第１及び第２主表面間を
反転チャネルにほぼ平行に流れ、反転チャネルの領域及
び特に第２領域の第２補助領域内の電位を増大し、サイ
リスタ動作の開始を容易にするためである。プレーナ構
造でもバーチカル装置ではなくラテラル装置にすれば同
様の電流分布及び同一の利点が生ずる。いずれの場合に
も、一旦サイリスタ動作が開始すると、導通チャネルの
実効長さが減少し、第１領域がサイリスタ動作により高
度に変調され、従って所定の第２電圧に対する電流密度
が増大する。
２つの対向主表面の第１主表面に接触させ、絶縁ゲート
構造を第１主表面から第３及び第２領域を貫通して第１
領域内まで延在する溝内に形成することができる。この
構成はいわゆるバーチカル装置に対し有利である。その
理由は、プレーナ構造に比較して、サイリスタ動作の開
始前に、反対導電型の全電流が第１及び第２主表面間を
反転チャネルにほぼ平行に流れ、反転チャネルの領域及
び特に第２領域の第２補助領域内の電位を増大し、サイ
リスタ動作の開始を容易にするためである。プレーナ構
造でもバーチカル装置ではなくラテラル装置にすれば同
様の電流分布及び同一の利点が生ずる。いずれの場合に
も、一旦サイリスタ動作が開始すると、導通チャネルの
実効長さが減少し、第１領域がサイリスタ動作により高
度に変調され、従って所定の第２電圧に対する電流密度
が増大する。
【００１７】絶縁ゲート電界効果装置をパワー装置にす
る場合には、共通の絶縁ゲート構造を有する共通の第１
領域内に多数の（代表的には数百〜数千）第３領域を形
成するのが一般的である。この場合には、バーチカル構
造の方が高い電流搬送能力を許容でき有利である。
る場合には、共通の絶縁ゲート構造を有する共通の第１
領域内に多数の（代表的には数百〜数千）第３領域を形
成するのが一般的である。この場合には、バーチカル構
造の方が高い電流搬送能力を許容でき有利である。
【００１８】本発明は、更に、一導電型の第１領域、第
１領域と第１ｐｎ接合を形成する反対導電型の第２領
域、第１領域から第２領域により分離され第２領域と第
２ｐｎ接合を形成する一導電型の第３領域、絶縁ゲー
ト、及び第２領域内に絶縁ゲートに隣接して延在する導
通チャネル領域を具え、該導通チャネル領域は絶縁ゲー
トにより、第１及び第３領域間に一導電型の電荷キャリ
アを流す一導電型の導通チャネルを発生する第１状態
と、この導通チャネルが除去される第２状態との間でゲ
ート制御することができ、第１、第２及び第３領域によ
るバイポーラトランジスタ動作の開始が禁止されるよう
に構成された絶縁ゲート電界効果装置を具えた半導体装
置において、前記導通チャネル領域はこの導通チャネル
領域の第１状態において第１及び第２の補助導通チャネ
ルを発生する第１及び第２の補助導通チャネル領域を具
え、この第２補助導通チャネル領域は第３領域から第１
補助導通チャネル領域により分離され且つ第１補助導通
チャネル領域４０ａより低ドープであり、装置の動作時
に第１ｐｎ接合を横切る反対導電型の電荷キャリアのリ
ーク電流が所定値に達する際に第２補助導通チャネルと
第２領域との間のｐｎ接合が順方向バイアスになり、第
２補助導通チャネルと第２領域と第１領域とからなるバ
イポーラトランジスタが導通し、導通チャネルの除去時
に停止するバイポーラトランジスタ動作が開始するよう
に構成したことを特徴とする。
１領域と第１ｐｎ接合を形成する反対導電型の第２領
域、第１領域から第２領域により分離され第２領域と第
２ｐｎ接合を形成する一導電型の第３領域、絶縁ゲー
ト、及び第２領域内に絶縁ゲートに隣接して延在する導
通チャネル領域を具え、該導通チャネル領域は絶縁ゲー
トにより、第１及び第３領域間に一導電型の電荷キャリ
アを流す一導電型の導通チャネルを発生する第１状態
と、この導通チャネルが除去される第２状態との間でゲ
ート制御することができ、第１、第２及び第３領域によ
るバイポーラトランジスタ動作の開始が禁止されるよう
に構成された絶縁ゲート電界効果装置を具えた半導体装
置において、前記導通チャネル領域はこの導通チャネル
領域の第１状態において第１及び第２の補助導通チャネ
ルを発生する第１及び第２の補助導通チャネル領域を具
え、この第２補助導通チャネル領域は第３領域から第１
補助導通チャネル領域により分離され且つ第１補助導通
チャネル領域４０ａより低ドープであり、装置の動作時
に第１ｐｎ接合を横切る反対導電型の電荷キャリアのリ
ーク電流が所定値に達する際に第２補助導通チャネルと
第２領域との間のｐｎ接合が順方向バイアスになり、第
２補助導通チャネルと第２領域と第１領域とからなるバ
イポーラトランジスタが導通し、導通チャネルの除去時
に停止するバイポーラトランジスタ動作が開始するよう
に構成したことを特徴とする。
【００１９】一般に、この場合には第３及び第１領域が
ＭＯＳトランジスタのソース及びドレインを形成する。
このような装置は最初にＭＯＳトランジスタとして動作
するが、ドレイン電圧が増大すると、第２補助導通チャ
ネル、第２領域及び第１領域からなるバイポーラトラン
ジスタがスイッチオンする。しかし、このバイポーラト
ランジスタは絶縁ゲートにより容易にスイッチオフする
ことができる。その理由は、導通チャネルが無い場合バ
イポーラトランジスタのエミッタがなくなるためであ
る。
ＭＯＳトランジスタのソース及びドレインを形成する。
このような装置は最初にＭＯＳトランジスタとして動作
するが、ドレイン電圧が増大すると、第２補助導通チャ
ネル、第２領域及び第１領域からなるバイポーラトラン
ジスタがスイッチオンする。しかし、このバイポーラト
ランジスタは絶縁ゲートにより容易にスイッチオフする
ことができる。その理由は、導通チャネルが無い場合バ
イポーラトランジスタのエミッタがなくなるためであ
る。
【００２０】
【実施例】図面を参照して本発明の実施例を説明する。
図１及び図５〜７は一定の寸法比で描いてなく、明瞭の
ために各層又は領域の厚さのような相対寸法を大きく拡
大してある。また、対応する部分には同一の参照番号を
用いた。
図１及び図５〜７は一定の寸法比で描いてなく、明瞭の
ために各層又は領域の厚さのような相対寸法を大きく拡
大してある。また、対応する部分には同一の参照番号を
用いた。
【００２１】特に図１、５、６及び７に示すように、本
発明半導体装置は、半導体本体２内に、一導電型の第１
領域３、第１領域３と第１ｐｎ接合５を形成する反対導
電型の第２領域４、第１領域３から第２領域４により分
離され第２領域４と第２ｐｎ接合７を形成する一導電型
の第３領域６、反対導電型の電荷キャリアを第１領域３
内に注入する少なくとも一つの注入領域８、絶縁ゲート
９、１０、及び第２領域４内に絶縁ゲート９、１０に隣
接して延在する導通チャネル領域４０を具え、該導通チ
ャネル領域４０を絶縁ゲート９、１０により、第１及び
第３領域間に一導電型の電荷キャリアを流す一導電型の
導通チャネルを発生する第１状態と、この導通チャネル
が除去される第２状態との間でゲート制御することがで
き、第１、第２及び第３領域からなるトランジスタ及び
注入領域、第１及び第２領域からなるトランジスタによ
るサイリスタ動作の開始が禁止されるように構成された
絶縁ゲート電界効果装置１ａ，１ｂ，１ｃ，１ｄを具え
れいる。
発明半導体装置は、半導体本体２内に、一導電型の第１
領域３、第１領域３と第１ｐｎ接合５を形成する反対導
電型の第２領域４、第１領域３から第２領域４により分
離され第２領域４と第２ｐｎ接合７を形成する一導電型
の第３領域６、反対導電型の電荷キャリアを第１領域３
内に注入する少なくとも一つの注入領域８、絶縁ゲート
９、１０、及び第２領域４内に絶縁ゲート９、１０に隣
接して延在する導通チャネル領域４０を具え、該導通チ
ャネル領域４０を絶縁ゲート９、１０により、第１及び
第３領域間に一導電型の電荷キャリアを流す一導電型の
導通チャネルを発生する第１状態と、この導通チャネル
が除去される第２状態との間でゲート制御することがで
き、第１、第２及び第３領域からなるトランジスタ及び
注入領域、第１及び第２領域からなるトランジスタによ
るサイリスタ動作の開始が禁止されるように構成された
絶縁ゲート電界効果装置１ａ，１ｂ，１ｃ，１ｄを具え
れいる。
【００２２】本発明では、導通チャネル領域４０は導通
チャネル領域４０の第１状態において第１及び第２補助
導通チャネルを発生する第１及び第２の補助導通チャネ
ル領域４０ａ及び４０ｂを具える。この第２補助導通チ
ャネル領域４０ｂは第３領域６から第１補助導通チャネ
ル領域４０ａにより分離され且つ第１補助導通チャネル
領域４０ａより遙に低ドープであり、装置の動作時に少
なくとも一つの注入領域８による反対導電型の電荷キャ
リアの注入により生ずる電流が所定値に達する際に第２
補助導通チャネル４０ｂと第２領域４との間のｐｎ接合
４０ｂ′が順方向バイアスになり、第２補助導通チャネ
ル領域４０ｂと第２領域４と第１領域３とからなるバイ
ポーラトランジスタが導通し、前記少なくとも一つの注
入領域８により導通チャネルの除去時に停止するサイリ
スタ動作が開始するようにする。
チャネル領域４０の第１状態において第１及び第２補助
導通チャネルを発生する第１及び第２の補助導通チャネ
ル領域４０ａ及び４０ｂを具える。この第２補助導通チ
ャネル領域４０ｂは第３領域６から第１補助導通チャネ
ル領域４０ａにより分離され且つ第１補助導通チャネル
領域４０ａより遙に低ドープであり、装置の動作時に少
なくとも一つの注入領域８による反対導電型の電荷キャ
リアの注入により生ずる電流が所定値に達する際に第２
補助導通チャネル４０ｂと第２領域４との間のｐｎ接合
４０ｂ′が順方向バイアスになり、第２補助導通チャネ
ル領域４０ｂと第２領域４と第１領域３とからなるバイ
ポーラトランジスタが導通し、前記少なくとも一つの注
入領域８により導通チャネルの除去時に停止するサイリ
スタ動作が開始するようにする。
【００２３】このように、本発明半導体装置において
は、動作時に絶縁ゲート電界効果装置が最初にＩＧＢＴ
のようにターンオンする。しかし、注入領域８により第
２領域４を経て供給される反対導電型キャリアの電流が
増大するするにつれて、第２補助導通チャネル４０ｂと
第２領域４との間のｐｎ接合４０ｂ′間の電位差が０．
７Ｖまで上昇するので、ｐｎ接合４０ｂ′が十分に順方
向にバイアスされ、第２補助導通チャネル領域４０ｂ内
の第２補助導通チャネルが第２領域４内に一導電型のキ
ャリアを注入するバイポーラエミッタとして作用し、従
って第２導通チャネル４０ｂ，第２領域４及び第１領域
３からなるバイポーラトランジスタがターンオンする。
こうして注入領域８によりサイリスタ動作が開始する。
第２補助反転チャネルからの注入が開始し、サイリスタ
動作が開始すると、一導電型のキャリアがサイリスタを
経て流れ、導通チャネルの一部分をバイパスし、従って
導通チャネルの全長が第１補助導通チャネル領域４０ａ
の長さに実効的に減少し、チャネル直列抵抗が減少す
る。
は、動作時に絶縁ゲート電界効果装置が最初にＩＧＢＴ
のようにターンオンする。しかし、注入領域８により第
２領域４を経て供給される反対導電型キャリアの電流が
増大するするにつれて、第２補助導通チャネル４０ｂと
第２領域４との間のｐｎ接合４０ｂ′間の電位差が０．
７Ｖまで上昇するので、ｐｎ接合４０ｂ′が十分に順方
向にバイアスされ、第２補助導通チャネル領域４０ｂ内
の第２補助導通チャネルが第２領域４内に一導電型のキ
ャリアを注入するバイポーラエミッタとして作用し、従
って第２導通チャネル４０ｂ，第２領域４及び第１領域
３からなるバイポーラトランジスタがターンオンする。
こうして注入領域８によりサイリスタ動作が開始する。
第２補助反転チャネルからの注入が開始し、サイリスタ
動作が開始すると、一導電型のキャリアがサイリスタを
経て流れ、導通チャネルの一部分をバイパスし、従って
導通チャネルの全長が第１補助導通チャネル領域４０ａ
の長さに実効的に減少し、チャネル直列抵抗が減少す
る。
【００２４】しかし、ＭＣＴと異なり、本発明の絶縁ゲ
ート電界効果装置におけるサイリスタ動作は導通チャネ
ルを除去することにより容易に制御でき、停止させるこ
とができる。その理由は、導通チャネルがない場合には
サイリスタのためのエミッタが存在しないためである。
このように、本発明装置のターンオン及びターンオフメ
カニズム及び性能はＩＧＢＴのものと同一であるととも
に、オン状態メカニズム及び性能はＭＣＴのものに近似
する。
ート電界効果装置におけるサイリスタ動作は導通チャネ
ルを除去することにより容易に制御でき、停止させるこ
とができる。その理由は、導通チャネルがない場合には
サイリスタのためのエミッタが存在しないためである。
このように、本発明装置のターンオン及びターンオフメ
カニズム及び性能はＩＧＢＴのものと同一であるととも
に、オン状態メカニズム及び性能はＭＣＴのものに近似
する。
【００２５】図１は本発明半導体装置の第１の実施例を
示す。図１に示す実施例において、半導体本体は注入領
域８を形成する単結晶シリコン基板を具え、この基板は
反対導電型（本例ではｐ導電型）の不純物が比較的高濃
度にドープされ、代表的には０．０１Ω−ｃｍの抵抗率
を有する。この基板上に、第１領域又はドリフト領域３
が一導電型（本例ではｎ導電型）の比較的低ドープのエ
ピタキシャル層として形成される。層３のドーピング及
び厚さは装置の所望の逆電圧阻止能力により決まるが、
代表的には第１領域３は１０14イオン／ｃｍ3 のドーパ
ント濃度及び６０〜１００μm の厚さを有するものとす
る。
示す。図１に示す実施例において、半導体本体は注入領
域８を形成する単結晶シリコン基板を具え、この基板は
反対導電型（本例ではｐ導電型）の不純物が比較的高濃
度にドープされ、代表的には０．０１Ω−ｃｍの抵抗率
を有する。この基板上に、第１領域又はドリフト領域３
が一導電型（本例ではｎ導電型）の比較的低ドープのエ
ピタキシャル層として形成される。層３のドーピング及
び厚さは装置の所望の逆電圧阻止能力により決まるが、
代表的には第１領域３は１０14イオン／ｃｍ3 のドーパ
ント濃度及び６０〜１００μm の厚さを有するものとす
る。
【００２６】必要に応じ、一導電型のもっと高ドープの
層（図１に破線３ａで示す）を注入領域８と第１又はド
リフト領域３との間にバッファ層として設け、注入領域
８から第１又はドリフト領域３内への注入を適度にする
ことができる。バッファ層３ａは１０17／ｃｍ3 のドー
パント濃度及び２μm の厚さを有するものとすることが
できる。超高耐圧の装置が必要とされる場合には、第１
又はドリフト領域３を低ドープ単結晶基板とし、注入領
域８をイオン注入及び／又は拡散により、稀にはエピタ
キシャル成長により形成することができる。図示してな
いが、ＵＳ−Ａ−４９６９０２８に記載されているよう
に、アノード短絡構成を適用し、複数の互いに離間した
注入領域を一導電型の比較的高ドープの層内に形成する
こともできる。
層（図１に破線３ａで示す）を注入領域８と第１又はド
リフト領域３との間にバッファ層として設け、注入領域
８から第１又はドリフト領域３内への注入を適度にする
ことができる。バッファ層３ａは１０17／ｃｍ3 のドー
パント濃度及び２μm の厚さを有するものとすることが
できる。超高耐圧の装置が必要とされる場合には、第１
又はドリフト領域３を低ドープ単結晶基板とし、注入領
域８をイオン注入及び／又は拡散により、稀にはエピタ
キシャル成長により形成することができる。図示してな
いが、ＵＳ−Ａ−４９６９０２８に記載されているよう
に、アノード短絡構成を適用し、複数の互いに離間した
注入領域を一導電型の比較的高ドープの層内に形成する
こともできる。
【００２７】本例では、ドリフト領域３が半導体本体２
の一方の主表面２ａを与え、基板又は注入領域８が他方
の主表面２ｂを与える。本例では第２領域４は反対導電
型の不純物、一般にホウ素、を第１領域３内に一面に拡
散及び／又は注入して形成するが、第２領域４はエピタ
キシャル成長で形成することもできる。
の一方の主表面２ａを与え、基板又は注入領域８が他方
の主表面２ｂを与える。本例では第２領域４は反対導電
型の不純物、一般にホウ素、を第１領域３内に一面に拡
散及び／又は注入して形成するが、第２領域４はエピタ
キシャル成長で形成することもできる。
【００２８】第２領域４は本例では第１、第２及び第３
補助領域４ａ，４ｂ及び４ｃを具える。反対導電型（本
例ではｐ導電型）の比較的高ドープの層４ｃが第２領域
４の第３補助領域を形成する。所望の逆電圧阻止能力又
は定格を６００〜１５００ボルトの範囲内にする場合に
は、代表的には第３補助領域４ｃは１０16イオン／ｃｍ
3 〜１０17イオン／ｃｍ3 の範囲内のドーピング濃度及
び２μm 〜３μm の範囲内の厚さを有するものとする。
補助領域４ａ，４ｂ及び４ｃを具える。反対導電型（本
例ではｐ導電型）の比較的高ドープの層４ｃが第２領域
４の第３補助領域を形成する。所望の逆電圧阻止能力又
は定格を６００〜１５００ボルトの範囲内にする場合に
は、代表的には第３補助領域４ｃは１０16イオン／ｃｍ
3 〜１０17イオン／ｃｍ3 の範囲内のドーピング濃度及
び２μm 〜３μm の範囲内の厚さを有するものとする。
【００２９】第２補助領域４ｂは第３補助領域４ｃ上の
比較的低ドープの層として形成し、１０14イオン／ｃｍ
3 〜１０15イオン／ｃｍ3 の範囲内のドーピング濃度を
有するものとすることができる。この層４ｂの厚さは後
に説明するようにサイリスタ動作中に関連する反転層４
０ｂから十分な注入を与えるのに十分な厚さにする必要
があり、代表的には２μm にすることができる。
比較的低ドープの層として形成し、１０14イオン／ｃｍ
3 〜１０15イオン／ｃｍ3 の範囲内のドーピング濃度を
有するものとすることができる。この層４ｂの厚さは後
に説明するようにサイリスタ動作中に関連する反転層４
０ｂから十分な注入を与えるのに十分な厚さにする必要
があり、代表的には２μm にすることができる。
【００３０】第１補助領域４ａは第２領域４ｂより高ド
ープのｐ導電型の層として形成する。この第１補助領域
４ａは表面２ａで１０19イオン／ｃｍ3 のドーピング濃
度を有するガウス状ドーピングプロファイル及び１〜
１．５μm の範囲内の厚さを有するものとすることがで
きる。或いはまた、第１補助領域４ａは代表的には１０
16イオン／ｃｍ3 〜１０17イオン／ｃｍ3 の範囲内の均
一ドーピングプロファイルを有するものとすることがで
きる。しかし、このような場合には、１０19イオン／ｃ
ｍ3 のドーパント濃度を有する追加の比較的高ドープの
ｐ導電型表面層４００ａ（図１に破線で示す）を設けて
第２主電極１２のオーム接触を良好にしてｐｎ接合７の
順方向バイアスを禁止する必要がある。この順方向バイ
アスは、表面層４００を貫通する溝をエッチングし、第
２主電極１２を第３領域６の下側の第２領域４に接触さ
せて正孔電流が第３領域６の下方を流れないようにする
ことにより禁止することもできる。
ープのｐ導電型の層として形成する。この第１補助領域
４ａは表面２ａで１０19イオン／ｃｍ3 のドーピング濃
度を有するガウス状ドーピングプロファイル及び１〜
１．５μm の範囲内の厚さを有するものとすることがで
きる。或いはまた、第１補助領域４ａは代表的には１０
16イオン／ｃｍ3 〜１０17イオン／ｃｍ3 の範囲内の均
一ドーピングプロファイルを有するものとすることがで
きる。しかし、このような場合には、１０19イオン／ｃ
ｍ3 のドーパント濃度を有する追加の比較的高ドープの
ｐ導電型表面層４００ａ（図１に破線で示す）を設けて
第２主電極１２のオーム接触を良好にしてｐｎ接合７の
順方向バイアスを禁止する必要がある。この順方向バイ
アスは、表面層４００を貫通する溝をエッチングし、第
２主電極１２を第３領域６の下側の第２領域４に接触さ
せて正孔電流が第３領域６の下方を流れないようにする
ことにより禁止することもできる。
【００３１】本例では、第３領域６は慣例のマスク及び
注入技術を用いてプレーナ領域として形成する。第３領
域６は一導電型（本例ではｎ導電型）の不純物、例えば
ヒ素又は燐イオンが比較的高濃度にドープされ、代表的
には１０20イオン／ｃｍ3 の表面ドーパント濃度及び
０．５〜１μm の範囲内の接合深さを有するものとす
る。以下に示すように、第３領域６と第１補助領域４ａ
との厚さ又は深さの差により実効チャネル長が決まり、
このチャネル長は代表的には０．５μm 以下の範囲内に
する必要がある。
注入技術を用いてプレーナ領域として形成する。第３領
域６は一導電型（本例ではｎ導電型）の不純物、例えば
ヒ素又は燐イオンが比較的高濃度にドープされ、代表的
には１０20イオン／ｃｍ3 の表面ドーパント濃度及び
０．５〜１μm の範囲内の接合深さを有するものとす
る。以下に示すように、第３領域６と第１補助領域４ａ
との厚さ又は深さの差により実効チャネル長が決まり、
このチャネル長は代表的には０．５μm 以下の範囲内に
する必要がある。
【００３２】本例では、絶縁ゲート構造９、１０を、第
３及び第２領域６及び４を貫通して第１領域３内まで延
在する溝１３を形成することにより形成する。代表的に
は溝１３は５〜８μm の範囲内の深さにする。代表的に
は０．０８μm の厚さを有するゲート酸化層９を溝１３
の表面に形成し、次いでこの溝をゲート導電材料、一般
にドープ多結晶シリコン、で満たし、ゲート導電領域１
０を形成する。
３及び第２領域６及び４を貫通して第１領域３内まで延
在する溝１３を形成することにより形成する。代表的に
は溝１３は５〜８μm の範囲内の深さにする。代表的に
は０．０８μm の厚さを有するゲート酸化層９を溝１３
の表面に形成し、次いでこの溝をゲート導電材料、一般
にドープ多結晶シリコン、で満たし、ゲート導電領域１
０を形成する。
【００３３】絶縁ゲート構造９、１０は第２領域４によ
り与えられる導通チャネル領域４０に隣接する。本例で
は、導通チャネル領域４０は第１、第２及び第３補助領
域４ａ，４ｂ及び４ｃによりそれぞれ与えられる第１、
第２及び第３補助導通チャネル領域４０ａ、４０及び４
０ｃを直列に具える。
り与えられる導通チャネル領域４０に隣接する。本例で
は、導通チャネル領域４０は第１、第２及び第３補助領
域４ａ，４ｂ及び４ｃによりそれぞれ与えられる第１、
第２及び第３補助導通チャネル領域４０ａ、４０及び４
０ｃを直列に具える。
【００３４】絶縁層を一主表面２ａ上に設け、慣例の技
術を用いてパターン化して絶縁ゲート構造上に絶縁領域
１４を形成して絶縁ゲート構造９、１０を第２主電極１
２から電気的に絶縁する。メタライズ層、例えばアルミ
ニウム層を主表面２ｂ上に堆積して第１主電極１１（本
例ではアノード電極Ａ）を形成する。同様に主表面２ａ
上にもメタライズ層を設け、パターン化して第３領域６
とオーム接触する第２主電極（カソード電極Ｋ）を形成
するとともに、絶縁ゲート構造９、１０と（図示してな
い接点窓を経て）接触するゲート電極Ｇを形成する。カ
ソード電極Ｋは第１補助領域４ａを第３領域６に短絡し
てそれらの間の寄生バイポーラ作用を禁止する。
術を用いてパターン化して絶縁ゲート構造上に絶縁領域
１４を形成して絶縁ゲート構造９、１０を第２主電極１
２から電気的に絶縁する。メタライズ層、例えばアルミ
ニウム層を主表面２ｂ上に堆積して第１主電極１１（本
例ではアノード電極Ａ）を形成する。同様に主表面２ａ
上にもメタライズ層を設け、パターン化して第３領域６
とオーム接触する第２主電極（カソード電極Ｋ）を形成
するとともに、絶縁ゲート構造９、１０と（図示してな
い接点窓を経て）接触するゲート電極Ｇを形成する。カ
ソード電極Ｋは第１補助領域４ａを第３領域６に短絡し
てそれらの間の寄生バイポーラ作用を禁止する。
【００３５】第１、第２、第３領域３、４、６及び注入
領域８の幾何形状、ドーピング及び厚さは、これら４つ
の領域によるサイリスタ動作が禁止されるように選択す
る。従って、注入領域８、第１領域３及び第２領域４か
らなる寄生バイポーラトランジスタと第３領域６、第２
領域４及び第１領域３からなる寄生バイポーラトランジ
スタの両トランジスタの利得の合計が１以下になるよう
にする。
領域８の幾何形状、ドーピング及び厚さは、これら４つ
の領域によるサイリスタ動作が禁止されるように選択す
る。従って、注入領域８、第１領域３及び第２領域４か
らなる寄生バイポーラトランジスタと第３領域６、第２
領域４及び第１領域３からなる寄生バイポーラトランジ
スタの両トランジスタの利得の合計が１以下になるよう
にする。
【００３６】一般に、絶縁ゲート電界効果装置をパワー
装置とする場合には、多数の（代表的には数百〜数千）
並列接続セルを設け、本例では各セルは共通の第２領域
４内に規則正しいアレイに配置された第３領域６の一つ
を具えるものとする。この場合には、各別の絶縁ゲート
構造９、１０を、その溝を規則正しい格子状トレンチ
（溝）として形成することにより互いに結合する。格子
状トレンチは、例えば（ＵＳ−Ａ−５０７２２６６に示
されているように）矩形状又は６角形状にすることがで
きる。或いはまた、ストライプ状構造を採用することも
できるが、セル又は格子状構造の方が高い実装密度をも
たらし、特に６角形状構造は高い導通チャネル領域の密
度をもたらす。
装置とする場合には、多数の（代表的には数百〜数千）
並列接続セルを設け、本例では各セルは共通の第２領域
４内に規則正しいアレイに配置された第３領域６の一つ
を具えるものとする。この場合には、各別の絶縁ゲート
構造９、１０を、その溝を規則正しい格子状トレンチ
（溝）として形成することにより互いに結合する。格子
状トレンチは、例えば（ＵＳ−Ａ−５０７２２６６に示
されているように）矩形状又は６角形状にすることがで
きる。或いはまた、ストライプ状構造を採用することも
できるが、セル又は格子状構造の方が高い実装密度をも
たらし、特に６角形状構造は高い導通チャネル領域の密
度をもたらす。
【００３７】図１に示すｎチャネルエンハンスメントモ
ード装置１ａの動作においては、正の第１電圧をゲート
電極Ｇにより絶縁ゲート構造９、１０に供給して第２領
域４の導通チャネル領域４０に反転チャネルを形成させ
るとともに第２電圧をカソード電極Ｋ及びアノード電極
Ａ間に供給する。反転チャネルが第３又はカソード領域
６から第１領域３内へ電子の注入を許すとともに、注入
領域又はアノード領域８が正孔をドリフト領域内に注入
する。ＩＧＢＴの場合と同様に、この装置１ａは第１電
圧がゲート電極Ｇから除去されるまでオン状態に維持さ
れる（導通したままになる）。しかし、ＩＧＢＴと異な
り、本発明の装置では、２つの異なる動作モードがオン
状態に生ずる。
ード装置１ａの動作においては、正の第１電圧をゲート
電極Ｇにより絶縁ゲート構造９、１０に供給して第２領
域４の導通チャネル領域４０に反転チャネルを形成させ
るとともに第２電圧をカソード電極Ｋ及びアノード電極
Ａ間に供給する。反転チャネルが第３又はカソード領域
６から第１領域３内へ電子の注入を許すとともに、注入
領域又はアノード領域８が正孔をドリフト領域内に注入
する。ＩＧＢＴの場合と同様に、この装置１ａは第１電
圧がゲート電極Ｇから除去されるまでオン状態に維持さ
れる（導通したままになる）。しかし、ＩＧＢＴと異な
り、本発明の装置では、２つの異なる動作モードがオン
状態に生ずる。
【００３８】上述したように、最初に電子電流が直列の
第１、第２及び第３補助導通チャネル領域４０ａ，４０
ｂ及び４０ｃからなる反転チャネル４０を経てドリフト
領域３内へ流れる共に、正孔電流が注入領域又はアノー
ド領域８からドリフト領域３及び第２領域４を経てカソ
ード電極Ｋへ流れる。図２は、図１につき記載したタイ
プの６００Ｖの定格のオフ状態電圧を有する装置に対す
るこのモードにおける電流分布のコンピュータシミュレ
ーションを示し、これはアノード及びカソード電極Ａ及
びＫ間の第２電圧が０．９Ｖである場合である。
第１、第２及び第３補助導通チャネル領域４０ａ，４０
ｂ及び４０ｃからなる反転チャネル４０を経てドリフト
領域３内へ流れる共に、正孔電流が注入領域又はアノー
ド領域８からドリフト領域３及び第２領域４を経てカソ
ード電極Ｋへ流れる。図２は、図１につき記載したタイ
プの６００Ｖの定格のオフ状態電圧を有する装置に対す
るこのモードにおける電流分布のコンピュータシミュレ
ーションを示し、これはアノード及びカソード電極Ａ及
びＫ間の第２電圧が０．９Ｖである場合である。
【００３９】アノード電流が増大すると、第２補助領域
４ｂの極めて低い導電率により第２補助領域４ｂ内の正
孔擬フェルミ電位と第２補助導通チャネル領域４０ｂ内
の反転チャネル内の電子擬フェルミ電位との差が反転チ
ャネル４０ｂと第２補助領域４ｂとの間の電位障壁０．
７Ｖより大きくなり、関連する接合４０ｂ′が順方向バ
イアスになり、電子が第２補助領域４ｂ内に注入される
ため、エミッタとして作用する反転チャネル４０ｂ、ベ
ースとして作用する第２補助領域４ｂ及びコレクタとし
て作用するドリフト領域３からなる分布ＮＰＮトランジ
スタがターンオンし、アノード領域８からの注入により
サイリスタ動作が開始する。
４ｂの極めて低い導電率により第２補助領域４ｂ内の正
孔擬フェルミ電位と第２補助導通チャネル領域４０ｂ内
の反転チャネル内の電子擬フェルミ電位との差が反転チ
ャネル４０ｂと第２補助領域４ｂとの間の電位障壁０．
７Ｖより大きくなり、関連する接合４０ｂ′が順方向バ
イアスになり、電子が第２補助領域４ｂ内に注入される
ため、エミッタとして作用する反転チャネル４０ｂ、ベ
ースとして作用する第２補助領域４ｂ及びコレクタとし
て作用するドリフト領域３からなる分布ＮＰＮトランジ
スタがターンオンし、アノード領域８からの注入により
サイリスタ動作が開始する。
【００４０】この分布ＮＰＮトランジスタのエミッタ／
ベースｐｎ接合及びベース／コレクタｐｎ接合は両方と
も第３補助領域４ｃ内に形成される補助反転チャネル４
０ｃにより接続されるが、補助反転チャネル４０ｃを流
れる電子電流の一部分は補助反転チャネル４０ｃを経る
通路により与えられる比較的高い抵抗のために無視する
ことができる。従って、第２補助領域４０ｂ及びドリフ
ト領域３の両領域が移動電荷により高度に変調され、こ
の段階では装置１ａは、１．６ボルトのアノード電圧を
有する図１の装置に対するコンピュータシミュレーショ
ンにより示すようにＩＧＢＴ−サイリスタ複合モードで
動作する。こうして、ＩＧＢＴのように正孔電流の主要
部分が第２領域４を経てカソード電極Ｋに流れるととも
に、サイリスタ構造のように反転チャネル４０ｂと第２
補助領域４ｂとの間のｐｎ接合４０ｂ′及び第３補助領
域４ｃとドリフト領域３との間のｐｎ接合５が両方とも
順方向バイアスされ（高注入状態ではｎｐｎ（領域４０
ｂ，４ｂ，３）トランジスタが飽和するため）、サイリ
スタ電流が反転チャネル４０ｂ及び４０ｃをバイパスし
て全サイリスタ構造を経て流れることが可能になる。従
って、反転チャネルの実効長が補助反転チャネル４０ａ
のチャネル長に減少する。
ベースｐｎ接合及びベース／コレクタｐｎ接合は両方と
も第３補助領域４ｃ内に形成される補助反転チャネル４
０ｃにより接続されるが、補助反転チャネル４０ｃを流
れる電子電流の一部分は補助反転チャネル４０ｃを経る
通路により与えられる比較的高い抵抗のために無視する
ことができる。従って、第２補助領域４０ｂ及びドリフ
ト領域３の両領域が移動電荷により高度に変調され、こ
の段階では装置１ａは、１．６ボルトのアノード電圧を
有する図１の装置に対するコンピュータシミュレーショ
ンにより示すようにＩＧＢＴ−サイリスタ複合モードで
動作する。こうして、ＩＧＢＴのように正孔電流の主要
部分が第２領域４を経てカソード電極Ｋに流れるととも
に、サイリスタ構造のように反転チャネル４０ｂと第２
補助領域４ｂとの間のｐｎ接合４０ｂ′及び第３補助領
域４ｃとドリフト領域３との間のｐｎ接合５が両方とも
順方向バイアスされ（高注入状態ではｎｐｎ（領域４０
ｂ，４ｂ，３）トランジスタが飽和するため）、サイリ
スタ電流が反転チャネル４０ｂ及び４０ｃをバイパスし
て全サイリスタ構造を経て流れることが可能になる。従
って、反転チャネルの実効長が補助反転チャネル４０ａ
のチャネル長に減少する。
【００４１】比較的高ドープの第３補助領域４ｃは、装
置が逆電圧阻止状態のとき（即ちゲート電圧が供給され
ないとき）に第３及び第１領域６及び３間のパンチスル
ーを阻止し、その結果第２補助領域４ｂ内のドーピング
濃度及びチャネル長をパンチスルーの心配なしに所望の
如く減少させることが可能になる。これにより、第１補
助領域４ａが高導電性でｐｎ接合７における注入を禁止
するものと仮定すると、第１及び第２補助導通チャネル
領域４０ａ及び４０ｂの長さ及び不純物濃度レベルを著
しく減少させることができ、この場合にも第２補助領域
４０ｂは依然としてサイリスタ動作のための十分な電子
注入を与えることができる。
置が逆電圧阻止状態のとき（即ちゲート電圧が供給され
ないとき）に第３及び第１領域６及び３間のパンチスル
ーを阻止し、その結果第２補助領域４ｂ内のドーピング
濃度及びチャネル長をパンチスルーの心配なしに所望の
如く減少させることが可能になる。これにより、第１補
助領域４ａが高導電性でｐｎ接合７における注入を禁止
するものと仮定すると、第１及び第２補助導通チャネル
領域４０ａ及び４０ｂの長さ及び不純物濃度レベルを著
しく減少させることができ、この場合にも第２補助領域
４０ｂは依然としてサイリスタ動作のための十分な電子
注入を与えることができる。
【００４２】第２電圧又はアノード電圧が増大すると、
例えば反転チャネル内のキャリア移動度の減少のために
電流密度が飽和しはじめ、実効ＭＯＳドレイン電圧がア
ノード電圧とともに増大するにつれてＭＯＳトランジス
タ（そのチャネル領域は反転チャネル４０ａ及び４０ｂ
により与えられる）の飽和のためにピンチオフが生ず
る。しかし、装置は適当な第１電圧がゲート電極Ｇに印
加されている限りオン状態に維持される。
例えば反転チャネル内のキャリア移動度の減少のために
電流密度が飽和しはじめ、実効ＭＯＳドレイン電圧がア
ノード電圧とともに増大するにつれてＭＯＳトランジス
タ（そのチャネル領域は反転チャネル４０ａ及び４０ｂ
により与えられる）の飽和のためにピンチオフが生ず
る。しかし、装置は適当な第１電圧がゲート電極Ｇに印
加されている限りオン状態に維持される。
【００４３】装置１ａのターンオフは、ゲート電極Ｇか
ら正の第１電圧を遮断又は除去することにより達成され
る。これは反転チャネルの消滅、従ってサイリスタエミ
ッタの除去を生じる。ターンオフ中、正孔が第２領域４
を経てカソード電極Ｋに抽出され、残存する過剰注入電
荷は再結合により時間とともに減少する。
ら正の第１電圧を遮断又は除去することにより達成され
る。これは反転チャネルの消滅、従ってサイリスタエミ
ッタの除去を生じる。ターンオフ中、正孔が第２領域４
を経てカソード電極Ｋに抽出され、残存する過剰注入電
荷は再結合により時間とともに減少する。
【００４４】図４は、図１につき上述した構造を有する
が、異なる実効チャネル長（実効チャネル長は領域６と
領域４ａの表面２ａからの深さの差）有するとともに、
ともに１０14イオン／ｃｍ3 の第２補助領域４ｂ内のド
ーピング濃度を有する２つの装置１ａに対するアノード
電流（１Ａ）対アノード電圧（ＶＡ）特性及び一定ドー
ピング（１０17イオン／ｃｍ3 ）の第２領域４を有する
２つの慣例のトレンチゲートＩＧＢＴに対するアノード
電流（１Ａ）対アノード電圧（ＶＡ）特性のコンピュー
タシミュレーションを示す。各場合ともゲート電圧又は
第１電圧は１５ボルトである。
が、異なる実効チャネル長（実効チャネル長は領域６と
領域４ａの表面２ａからの深さの差）有するとともに、
ともに１０14イオン／ｃｍ3 の第２補助領域４ｂ内のド
ーピング濃度を有する２つの装置１ａに対するアノード
電流（１Ａ）対アノード電圧（ＶＡ）特性及び一定ドー
ピング（１０17イオン／ｃｍ3 ）の第２領域４を有する
２つの慣例のトレンチゲートＩＧＢＴに対するアノード
電流（１Ａ）対アノード電圧（ＶＡ）特性のコンピュー
タシミュレーションを示す。各場合ともゲート電圧又は
第１電圧は１５ボルトである。
【００４５】曲線ａは６００ボルトのオフ状態阻止電圧
をもたせることができる長チャネルトレンチＩＧＢＴの
特性を示し、曲線ｂは曲線ａで示すトレンチＩＧＢＴよ
り遙に低いオフ状態阻止電圧を有する短チャネル（０．
５μm ）トレンチＩＧＢＴの特性を示し、曲線ｃは６０
０ボルトのオフ状態阻止電圧を有する図１の構造の短チ
ャネル（０．５μm ）装置１ａの特性を示し、曲線ｄは
曲線ｃで示す装置と同一のオフ状態阻止電圧を有する図
１の構造の超短チャネル装置１ａの特性を示す。この図
４から明らかなように、図１の構造の装置によればＩＧ
ＢＴと比較して電流密度の著しい増大を達成しうるとと
もに、サイリスタ特性に極めて近い特性を達成すること
ができる。
をもたせることができる長チャネルトレンチＩＧＢＴの
特性を示し、曲線ｂは曲線ａで示すトレンチＩＧＢＴよ
り遙に低いオフ状態阻止電圧を有する短チャネル（０．
５μm ）トレンチＩＧＢＴの特性を示し、曲線ｃは６０
０ボルトのオフ状態阻止電圧を有する図１の構造の短チ
ャネル（０．５μm ）装置１ａの特性を示し、曲線ｄは
曲線ｃで示す装置と同一のオフ状態阻止電圧を有する図
１の構造の超短チャネル装置１ａの特性を示す。この図
４から明らかなように、図１の構造の装置によればＩＧ
ＢＴと比較して電流密度の著しい増大を達成しうるとと
もに、サイリスタ特性に極めて近い特性を達成すること
ができる。
【００４６】更に、コンピュータシミュレーションは、
図１に示す上述の装置は一定ドーピングの第２領域を有
する対応する慣例のトレンチＩＧＢＴとほぼ同一のター
ンオフ特性を有することを示した。図１に示す装置では
約１．８マイクロ秒のターンオフ時間が推定された。図
１に示す装置１ａは、例えばＵＳ−Ａ−４３６４０７３
に示されているように慣例のＩＧＢＴ構造と同様にプレ
ーナ技術を用いて製造するように変更することができ
る。図５はこのようなプレーナ装置１ｂの断面図を示
す。
図１に示す上述の装置は一定ドーピングの第２領域を有
する対応する慣例のトレンチＩＧＢＴとほぼ同一のター
ンオフ特性を有することを示した。図１に示す装置では
約１．８マイクロ秒のターンオフ時間が推定された。図
１に示す装置１ａは、例えばＵＳ−Ａ−４３６４０７３
に示されているように慣例のＩＧＢＴ構造と同様にプレ
ーナ技術を用いて製造するように変更することができ
る。図５はこのようなプレーナ装置１ｂの断面図を示
す。
【００４７】当業者であれば明らかなように、装置１ｂ
は装置１ａと、第２領域４の第３、第２及び第１補助領
域４ｃ，４ｂ及び４ａ及び第３領域６を主表面２ａに隣
接するプレーナ領域として形成するとともに絶縁ゲート
構造９、１０を主表面２ａに隣接する導通チャネル領域
４０上に形成する点で相違する。この構造は、標準のＤ
ＭＯＳＦＥＴプロセスと同様に、絶縁ゲート構造をマス
クとして用いて不純物を導入して第２領域４の第３、第
２及び第１補助領域４ｃ，４ｂ及び４ａ及び第３領域６
を形成することにより形成することができる。第３領域
６と第２領域４とを短絡して上述した不所望なサイリス
タ動作を禁止するために、各セルの中心部を第３領域を
形成する不純物導入からマスクするか、或いは第３領域
の中心部を貫通する溝を既知の方法でエッチングして第
２領域の下側部分を露出させた後に、カソード電極Ｋを
形成するメタライズ層を堆積することができる。パワー
ＤＭＯＳＦＥＴ製造技術分野の当業者に知られているよ
うに、絶縁ゲート構造９、１０の形成前に、第２領域４
の比較的高ドープの第４中央補助領域４ｄ（破線で示
す）を形成して第２領域４へのオーム接触を可能にする
とともに寄生バイポーラ作用を禁止することができる。
種々の領域のドーピング、深さ及び幅は、上述したよう
に注入領域８、第１領域３及び第２領域４からなる寄生
バイポーラトランジスタ及び第３、第２及び第１領域
６、４及び３からなる寄生バイポーラトランジスタの両
トランジスタの利得の合計が１以下になるようにする必
要があることを念頭において所望の如く選択することが
できる。一般に、これらの領域のドーピング濃度は図１
に示す装置に関し示したドーピング濃度と同様にする。
本例でも、図１に示す実施例の場合と同様に、装置１ｂ
は第２領域４及び関連する第３領域６からなるセルを数
百〜数千並列に接続したものとすることができる。
は装置１ａと、第２領域４の第３、第２及び第１補助領
域４ｃ，４ｂ及び４ａ及び第３領域６を主表面２ａに隣
接するプレーナ領域として形成するとともに絶縁ゲート
構造９、１０を主表面２ａに隣接する導通チャネル領域
４０上に形成する点で相違する。この構造は、標準のＤ
ＭＯＳＦＥＴプロセスと同様に、絶縁ゲート構造をマス
クとして用いて不純物を導入して第２領域４の第３、第
２及び第１補助領域４ｃ，４ｂ及び４ａ及び第３領域６
を形成することにより形成することができる。第３領域
６と第２領域４とを短絡して上述した不所望なサイリス
タ動作を禁止するために、各セルの中心部を第３領域を
形成する不純物導入からマスクするか、或いは第３領域
の中心部を貫通する溝を既知の方法でエッチングして第
２領域の下側部分を露出させた後に、カソード電極Ｋを
形成するメタライズ層を堆積することができる。パワー
ＤＭＯＳＦＥＴ製造技術分野の当業者に知られているよ
うに、絶縁ゲート構造９、１０の形成前に、第２領域４
の比較的高ドープの第４中央補助領域４ｄ（破線で示
す）を形成して第２領域４へのオーム接触を可能にする
とともに寄生バイポーラ作用を禁止することができる。
種々の領域のドーピング、深さ及び幅は、上述したよう
に注入領域８、第１領域３及び第２領域４からなる寄生
バイポーラトランジスタ及び第３、第２及び第１領域
６、４及び３からなる寄生バイポーラトランジスタの両
トランジスタの利得の合計が１以下になるようにする必
要があることを念頭において所望の如く選択することが
できる。一般に、これらの領域のドーピング濃度は図１
に示す装置に関し示したドーピング濃度と同様にする。
本例でも、図１に示す実施例の場合と同様に、装置１ｂ
は第２領域４及び関連する第３領域６からなるセルを数
百〜数千並列に接続したものとすることができる。
【００４８】図６は本発明半導体装置の第３の実施例１
ｃの断面図を示す。図６に示す装置１ｃは図１及び図５
に示すバーチカル装置と異なりラテラル装置である。従
って、図１及び図５に示す装置１ａ及び１ｂでは主電流
通路が主表面２ａ及び２ｂ間（即ち、垂直方向）に存在
するが、図６に示す装置１ｃでは、アノード及びカソー
ド電極Ａ及びＫが両方とも一主表面２ａ上に設けられる
ため、主電流通路は主表面２ａ及び２ｂに沿う方向又は
ほぼ平行（即ち横方向）に存在する。絶縁層又は保護層
１５を他方の主表面２ｂ上に設けることができる。
ｃの断面図を示す。図６に示す装置１ｃは図１及び図５
に示すバーチカル装置と異なりラテラル装置である。従
って、図１及び図５に示す装置１ａ及び１ｂでは主電流
通路が主表面２ａ及び２ｂ間（即ち、垂直方向）に存在
するが、図６に示す装置１ｃでは、アノード及びカソー
ド電極Ａ及びＫが両方とも一主表面２ａ上に設けられる
ため、主電流通路は主表面２ａ及び２ｂに沿う方向又は
ほぼ平行（即ち横方向）に存在する。絶縁層又は保護層
１５を他方の主表面２ｂ上に設けることができる。
【００４９】装置１ｃは図５に示す装置１ｂと、注入領
域８を主表面２ｂではなく主表面２ａに設ける点が主と
して相違する。更に、この装置はラテラル装置であるか
ら、比較的低ドープの第２補助領域４ｂを比較的高ドー
プの第３補助領域４ｃ内に形成する必要がない。従っ
て、これらの種々の領域は、比較的低ドープの領域（即
ち第２補助領域）を比較的高ドープの領域（例えば第３
補助領域）内に形成しなければならないことを心配する
必要なしに、適当なマスク及びドーパント導入技術を用
いて形成することができる。例えば、このようなラテラ
ル装置では、比較的低ドープの第２補助領域４ｂを最初
に注入し、次いで比較的高ドープの補助領域４ａ及び４
ｂ（及びもしあれば４ｄ）を適当なマスクを通して注入
することができる。
域８を主表面２ｂではなく主表面２ａに設ける点が主と
して相違する。更に、この装置はラテラル装置であるか
ら、比較的低ドープの第２補助領域４ｂを比較的高ドー
プの第３補助領域４ｃ内に形成する必要がない。従っ
て、これらの種々の領域は、比較的低ドープの領域（即
ち第２補助領域）を比較的高ドープの領域（例えば第３
補助領域）内に形成しなければならないことを心配する
必要なしに、適当なマスク及びドーパント導入技術を用
いて形成することができる。例えば、このようなラテラ
ル装置では、比較的低ドープの第２補助領域４ｂを最初
に注入し、次いで比較的高ドープの補助領域４ａ及び４
ｂ（及びもしあれば４ｄ）を適当なマスクを通して注入
することができる。
【００５０】図６に示す装置１ｃは、パワー装置を形成
するために同一基板上に形成される他の同様の並列接続
構造から分離する必要がある。図示の実施例では、第１
領域又はドリフト領域３を反対導電型（本例ではｐ型）
の基板２０上のエピタキシャルとして設けるとともに、
慣例のマスク、注入及び拡散技術を用いて主表面２ａか
ら半導体本体２を貫通して基板２０まで延在するｐ導電
型の高ドープ領域２１を形成してドリフト領域３を個々
のウエルに分離することによりこれを達成する。絶縁層
を使用するような他の分離技術又はＳＯＩ（シリコン
オン インスレータ）技術を用いることもできる。
するために同一基板上に形成される他の同様の並列接続
構造から分離する必要がある。図示の実施例では、第１
領域又はドリフト領域３を反対導電型（本例ではｐ型）
の基板２０上のエピタキシャルとして設けるとともに、
慣例のマスク、注入及び拡散技術を用いて主表面２ａか
ら半導体本体２を貫通して基板２０まで延在するｐ導電
型の高ドープ領域２１を形成してドリフト領域３を個々
のウエルに分離することによりこれを達成する。絶縁層
を使用するような他の分離技術又はＳＯＩ（シリコン
オン インスレータ）技術を用いることもできる。
【００５１】図６に示す種々の領域は図１の対応する領
域と同様のドーピングプロファイルを有するものとする
ことができるとともに、主表面に沿って図１に示す対応
する領域の厚さと同程度に延在させることができる。但
し、図６に示すラテラル装置１ｃの場合には、ドリフト
領域３の”長さ”ｌ（図１の装置の厚さｌｂに等価）を
相応な実装密度を達成するために減少させる必要があ
る。代表的には、５００Ｖの逆電圧阻止能力を有する装
置１ｃに対しては、ドリフト領域３を例えば４０μm の
長さを有するものとするとともに、比較的高ドープのバ
ッファ領域３ａ（破線で示す）を注入領域８の周囲に２
μm の距離に亘って延在させる。ＲＥＳＵＲＦ（表面電
界軽減）原理（”Phlips Journal of Research" Vol.3
5,1980,pp1-13）を用いて逆電圧阻止能力を増大させる
ために、比較的高ドープの第３補助領域４ｃを（図６に
破線で示すように）基板２０に接するまで延長すること
ができる。また、慣例のＤＭＯＳＦＥＴ技術にしたがっ
て、第２主電極１２による第３領域６と第２領域４の電
気的短絡は、第３領域を貫通する溝をエッチングして第
２領域の下側部分を露出させることにより達成すること
もできる。
域と同様のドーピングプロファイルを有するものとする
ことができるとともに、主表面に沿って図１に示す対応
する領域の厚さと同程度に延在させることができる。但
し、図６に示すラテラル装置１ｃの場合には、ドリフト
領域３の”長さ”ｌ（図１の装置の厚さｌｂに等価）を
相応な実装密度を達成するために減少させる必要があ
る。代表的には、５００Ｖの逆電圧阻止能力を有する装
置１ｃに対しては、ドリフト領域３を例えば４０μm の
長さを有するものとするとともに、比較的高ドープのバ
ッファ領域３ａ（破線で示す）を注入領域８の周囲に２
μm の距離に亘って延在させる。ＲＥＳＵＲＦ（表面電
界軽減）原理（”Phlips Journal of Research" Vol.3
5,1980,pp1-13）を用いて逆電圧阻止能力を増大させる
ために、比較的高ドープの第３補助領域４ｃを（図６に
破線で示すように）基板２０に接するまで延長すること
ができる。また、慣例のＤＭＯＳＦＥＴ技術にしたがっ
て、第２主電極１２による第３領域６と第２領域４の電
気的短絡は、第３領域を貫通する溝をエッチングして第
２領域の下側部分を露出させることにより達成すること
もできる。
【００５２】図７は装置１ｃの変形例１ｄを示す。本例
ではプレーナ技術の代わりにトレンチ技術を用いて装置
１ａをラテラル形にした装置１ｄを製造する。図１と図
７を比較すると明らかなように、図７は図１と、第１、
第２及び第３補助領域４ａ、４ｂ及び４ｃが（図５に示
す実施例と同様に）プレーナ個別領域として形成され、
溝１３がこれらの領域を貫通している点が相違する。図
１の装置と同様に、導通チャネルを形成するのはこれら
の領域の横方向に延在する部分ではなくこれらの領域の
厚さ又は深さ部分である。このようなトレンチ形ラテラ
ル装置１ｄは図６に示すＤＭＯＳ形ラテラル装置１ｃよ
り高い実装密度にすることができる。
ではプレーナ技術の代わりにトレンチ技術を用いて装置
１ａをラテラル形にした装置１ｄを製造する。図１と図
７を比較すると明らかなように、図７は図１と、第１、
第２及び第３補助領域４ａ、４ｂ及び４ｃが（図５に示
す実施例と同様に）プレーナ個別領域として形成され、
溝１３がこれらの領域を貫通している点が相違する。図
１の装置と同様に、導通チャネルを形成するのはこれら
の領域の横方向に延在する部分ではなくこれらの領域の
厚さ又は深さ部分である。このようなトレンチ形ラテラ
ル装置１ｄは図６に示すＤＭＯＳ形ラテラル装置１ｃよ
り高い実装密度にすることができる。
【００５３】バーチカルトレンチ装置１ａはバーチカル
ＤＭＯＳ装置１ｂより有利であり、ラテラルＤＭＯＳ装
置１ｃはラテラルトレンチ装置１Ｄより有利である点に
注意されたい。バーチカルトレンチ構造装置１ａ及びラ
テラルＤＭＯＳ構造装置１ｃは両方ともサイリスタ導通
路にほぼ平行な導通チャネルを与え、図５及び図７に示
す異なる幾何構造の場合より大きい正孔電流の部分を第
２補助領域４ｂを経て反転チャネル４０ｂにほぼ平行に
流すことができる。図５及び図７の実施例では第２補助
領域４ｂの厚さを増大して、この領域内の正孔擬フェル
ミ電位を反転チャネル４０ｂ内の電子擬フェルミ電位よ
り０．７Ｖ高い値にするのを容易にし、バイポーラ動作
を開始させるのが望ましい。
ＤＭＯＳ装置１ｂより有利であり、ラテラルＤＭＯＳ装
置１ｃはラテラルトレンチ装置１Ｄより有利である点に
注意されたい。バーチカルトレンチ構造装置１ａ及びラ
テラルＤＭＯＳ構造装置１ｃは両方ともサイリスタ導通
路にほぼ平行な導通チャネルを与え、図５及び図７に示
す異なる幾何構造の場合より大きい正孔電流の部分を第
２補助領域４ｂを経て反転チャネル４０ｂにほぼ平行に
流すことができる。図５及び図７の実施例では第２補助
領域４ｂの厚さを増大して、この領域内の正孔擬フェル
ミ電位を反転チャネル４０ｂ内の電子擬フェルミ電位よ
り０．７Ｖ高い値にするのを容易にし、バイポーラ動作
を開始させるのが望ましい。
【００５４】また、図１及び図６に示す実施例は製造が
技術的にかなり簡単である。これに対し、図５及び図７
に示す実施例は比較的高ドープの第３補助領域４ｃ及び
この高ドープ領域内の比較的低ドープの第２補助領域４
ｂの形成を必要とする。このことは、半導体本体表面２
ａの下方の所望の深さに比較的高いドーピングレベルを
達成するために巧緻な注入技術（例えばＧＢ−Ａ−１５
８７７７３に開示されている）を使用するか、或いは選
択エッチング、注入及び選択エピタキシャル成長技術を
使用する必要がある。
技術的にかなり簡単である。これに対し、図５及び図７
に示す実施例は比較的高ドープの第３補助領域４ｃ及び
この高ドープ領域内の比較的低ドープの第２補助領域４
ｂの形成を必要とする。このことは、半導体本体表面２
ａの下方の所望の深さに比較的高いドーピングレベルを
達成するために巧緻な注入技術（例えばＧＢ−Ａ−１５
８７７７３に開示されている）を使用するか、或いは選
択エッチング、注入及び選択エピタキシャル成長技術を
使用する必要がある。
【００５５】上述した実施例では、本発明をエンハンス
メントモード装置、即ち絶縁ゲート９、１０に適切な極
性の第１電圧を供給することにより導通チャネルが導通
チャネル領域４０ａ、４０ｂ、４０ｃ内に反転チャネル
として形成される装置に適用したが、本発明はデプリー
ションモード装置、即ち導通チャネル領域４０ａ，４０
ｂ，４０ｃが一導電型（第２領域がｐ導電型である場合
にはｎ導電型）であって、ゲート電圧が零のときに導通
チャネルが存在し絶縁ゲート９、１０に適切な極性の第
１電圧が供給されると導通チャネルが除去される装置に
適用することもできること勿論である。このようなデプ
リーションモード装置の導通チャネル領域は絶縁ゲート
９、１０が形成される表面を経てイオン注入することに
より形成することができる。
メントモード装置、即ち絶縁ゲート９、１０に適切な極
性の第１電圧を供給することにより導通チャネルが導通
チャネル領域４０ａ、４０ｂ、４０ｃ内に反転チャネル
として形成される装置に適用したが、本発明はデプリー
ションモード装置、即ち導通チャネル領域４０ａ，４０
ｂ，４０ｃが一導電型（第２領域がｐ導電型である場合
にはｎ導電型）であって、ゲート電圧が零のときに導通
チャネルが存在し絶縁ゲート９、１０に適切な極性の第
１電圧が供給されると導通チャネルが除去される装置に
適用することもできること勿論である。このようなデプ
リーションモード装置の導通チャネル領域は絶縁ゲート
９、１０が形成される表面を経てイオン注入することに
より形成することができる。
【００５６】本発明は主としてＩＧＢＴ状構造について
説明したが、本発明は慣例のＭＯＳ状装置、即ち第３領
域がソース領域を形成し、第１領域がドレインドリフト
領域を形成し、注入領域を省略しドレイン領域の一導電
型の高ドープ補助領域と置き換えた装置に適用すること
もできる。この装置の構造及びドーピング濃度は、ｐｎ
接合５を横切る反対導電型キャリア（ｎチャネルＭＯＳ
の場合には正孔）のリーク電流がドレイン電圧の上昇に
つれてｐｎ接合４０ｂ′を順方向バイアスし、第２補助
チャネル、第２補助領域４ｂ及びドレイン領域からなる
バイポーラトランジスタをターンオンしうるようにする
必要がある。このような装置は最初ＭＯＳトランジスタ
として動作するが、十分高いドレイン電圧になるとバイ
ポーラトランジスタとして動作し、このバイポーラトラ
ンジスタは導通チャネルの除去により容易にスイッチオ
フすることができる。
説明したが、本発明は慣例のＭＯＳ状装置、即ち第３領
域がソース領域を形成し、第１領域がドレインドリフト
領域を形成し、注入領域を省略しドレイン領域の一導電
型の高ドープ補助領域と置き換えた装置に適用すること
もできる。この装置の構造及びドーピング濃度は、ｐｎ
接合５を横切る反対導電型キャリア（ｎチャネルＭＯＳ
の場合には正孔）のリーク電流がドレイン電圧の上昇に
つれてｐｎ接合４０ｂ′を順方向バイアスし、第２補助
チャネル、第２補助領域４ｂ及びドレイン領域からなる
バイポーラトランジスタをターンオンしうるようにする
必要がある。このような装置は最初ＭＯＳトランジスタ
として動作するが、十分高いドレイン電圧になるとバイ
ポーラトランジスタとして動作し、このバイポーラトラ
ンジスタは導通チャネルの除去により容易にスイッチオ
フすることができる。
【００５７】他の溝形ゲート（例えば、いわゆるＶＭＯ
Ｓ又はＵＭＯＳ）技術を上述したいわゆるトレンチ技術
の代わりに使用することができること勿論である。ま
た、上述した導電型を逆にしてｐチャネル装置を形成す
ることもできる。この場合には装置の動作時に供給する
電圧の極性も適当に変える必要があること勿論である。
本発明はシリコン以外の半導体材料、例えばＩＩＩ−Ｖ
材料又は種々の半導体材料の組み合わせにも適用するこ
とができる。
Ｓ又はＵＭＯＳ）技術を上述したいわゆるトレンチ技術
の代わりに使用することができること勿論である。ま
た、上述した導電型を逆にしてｐチャネル装置を形成す
ることもできる。この場合には装置の動作時に供給する
電圧の極性も適当に変える必要があること勿論である。
本発明はシリコン以外の半導体材料、例えばＩＩＩ−Ｖ
材料又は種々の半導体材料の組み合わせにも適用するこ
とができる。
【００５８】本発明は上述した実施例にのみ限定される
ものでなく、種々の変更や変形を加えることができる。
例えば、上述した各構成要素と等価の構成要素や、半導
体技術の分野において公知の構成要素を用いることがで
き、更に、上述した実施例の構成の一部を交換したり、
構成要素を加えることもできる。特許請求の範囲は構成
要素の組み合わせとして記載されているが、本発明で解
決すべき技術的問題の一部又は全部を解決する、しない
にかかわらず、本明細書に開示された新奇な構成又は構
成要素の組み合わせも本発明の範囲に含まれるものであ
る。
ものでなく、種々の変更や変形を加えることができる。
例えば、上述した各構成要素と等価の構成要素や、半導
体技術の分野において公知の構成要素を用いることがで
き、更に、上述した実施例の構成の一部を交換したり、
構成要素を加えることもできる。特許請求の範囲は構成
要素の組み合わせとして記載されているが、本発明で解
決すべき技術的問題の一部又は全部を解決する、しない
にかかわらず、本明細書に開示された新奇な構成又は構
成要素の組み合わせも本発明の範囲に含まれるものであ
る。
【図１】本発明による絶縁ゲート電界効果装置を具えた
半導体装置の第１実施例の断面図である。
半導体装置の第１実施例の断面図である。
【図２】図１に示す装置の動作の第１部分における電流
分布のコンピュータシミュレーションを示す図である。
分布のコンピュータシミュレーションを示す図である。
【図３】図１に示す装置の動作の第２部分における電流
分布のコンピュータシミュレーションを示す図である。
分布のコンピュータシミュレーションを示す図である。
【図４】図１に示す装置及び慣例のトレンチゲートＩＧ
ＢＴのアノード電流対アノード電圧特性を示す図であ
る。
ＢＴのアノード電流対アノード電圧特性を示す図であ
る。
【図５】本発明による絶縁ゲート電界効果装置を具えた
半導体装置の第２実施例の断面図である。
半導体装置の第２実施例の断面図である。
【図６】本発明による絶縁ゲート電界効果装置を具えた
半導体装置の第３実施例の断面図である。
半導体装置の第３実施例の断面図である。
【図７】本発明による絶縁ゲート電界効果装置を具えた
半導体装置の第４実施例の断面図である。
半導体装置の第４実施例の断面図である。
１ａ，１ｂ，１ｃ，１ｄ 絶縁ゲート電界効果装置 ２ 半導体本体 ３ 第１領域 ４ 第２領域 ４ａ，４ｂ，４ｃ 第１、第２、第３補助領域 ４０ａ，４０ｂ，４０ｃ 第１、第２、第３補助導通チ
ャネル領域 ４０ｂ′ ｐｎ接合 ５ 第１ｐｎ接合 ６ 第３領域 ７ 第２ｐｎ接合 ８ 注入領域 ９、１０ 絶縁ゲート構造 １１ 第１主電極（アノード） １２ 第２主電極（カソード） １３ 溝 １４ 絶縁領域
ャネル領域 ４０ｂ′ ｐｎ接合 ５ 第１ｐｎ接合 ６ 第３領域 ７ 第２ｐｎ接合 ８ 注入領域 ９、１０ 絶縁ゲート構造 １１ 第１主電極（アノード） １２ 第２主電極（カソード） １３ 溝 １４ 絶縁領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フローリン アドレア イギリス国 ケンブリッジ シービー２ １エスティー キングス カレッジ 319
Claims (16)
- 【請求項１】 一導電型の第１領域、第１領域と第１ｐ
ｎ接合を形成する反対導電型の第２領域、第１領域から
第２領域により分離され第２領域と第２ｐｎ接合を形成
する一導電型の第３領域、反対導電型の電荷キャリアを
第１領域内に注入する少なくとも一つの注入領域、絶縁
ゲート、及び第２領域内に絶縁ゲートに隣接して延在す
る導通チャネル領域を具え、該導通チャネル領域を絶縁
ゲートにより、第１及び第３領域間に一導電型の電荷キ
ャリアを流す一導電型の導通チャネルを発生する第１状
態と、この導通チャネルが除去される第２状態との間で
ゲート制御することができ、第１、第２及び第３領域か
らなるトランジスタ及び注入領域、第１及び第２領域か
らなるトランジスタによるサイリスタ動作の開始が禁止
されるように構成された絶縁ゲート電界効果装置を具え
た半導体装置において、前記導通チャネル領域はこの導
通チャネル領域の第１状態において第１及び第２の補助
導通チャネルを発生する第１及び第２の補助導通チャネ
ル領域を具え、この第２補助導通チャネル領域は第３領
域から第１補助導通チャネル領域により分離され且つ第
１補助導通チャネル領域より低ドープであり、装置の動
作時に前記少なくとも一つの注入領域による反対導電型
の電荷キャリアの注入により生ずる電流が所定値に達す
る際に第２補助導通チャネルと第２領域との間のｐｎ接
合が順方向バイアスになり、第２補助導通チャネルと第
２領域と第１領域とからなるバイポーラトランジスタが
導通し、導通チャネルの除去時に停止するサイリスタ動
作が前記少なくとも一つの注入領域により開始されるよ
うに構成したことを特徴とする半導体装置。 - 【請求項２】 第２領域は第１及び第２補助導通チャネ
ル領域を与えるために絶縁ゲートに隣接する第１及び第
２補助領域を具え、前記第１状態において第１及び第２
補助反転チャネルが形成されるように構成したことを特
徴とする請求項１記載の半導体装置。 - 【請求項３】 第２補助領域は第１領域から第２領域の
第３補助領域により分離され、この第３補助領域は第２
補助領域より高ドープであることを特徴とする請求項２
記載の半導体装置。 - 【請求項４】 第３領域は第２領域に電気的に短絡され
ていることを特徴とする請求項１〜３のいずれかに記載
の半導体装置。 - 【請求項５】 第３領域及び注入領域が半導体本体の第
１及び第２主表面の一つに接していることを特徴とする
請求項１〜４のいずれかに記載の半導体装置。 - 【請求項６】 第３領域及び注入領域が半導体本体の第
１及び第２主表面にそれぞれ接していること特徴とする
請求項１〜４のいずれかに記載の半導体装置。 - 【請求項７】 第２及び第３ｐｎ接合が半導体本体の２
つの対向主表面の第１主表面に接し、導通チャネル領域
が第１主表面に隣接するとともに絶縁ゲート構造が第１
主表面状を導通チャネル領域に亘って延在していること
を特徴とする請求項１〜６のいずれかに記載の半導体装
置。 - 【請求項８】 第３領域が半導体本体の２つの対向主表
面の第１主表面に接し、絶縁ゲート構造が第１主表面か
ら第３及び第２領域を貫通して第１領域内まで延在する
溝内に形成されていること特徴とする請求項１〜６のい
ずれかに記載の半導体装置。 - 【請求項９】 一導電型の第１領域、第１領域と第１ｐ
ｎ接合を形成する反対導電型の第２領域、第１領域から
第２領域により分離され第２領域と第２ｐｎ接合を形成
する一導電型の第３領域、絶縁ゲート、及び第２領域内
に絶縁ゲートに隣接して延在する導通チャネル領域を具
え、該導通チャネル領域は絶縁ゲートにより、第１及び
第３領域間に一導電型の電荷キャリアを流す一導電型の
導通チャネルを発生する第１状態と、この導通チャネル
が除去される第２状態との間でゲート制御することがで
き、第１、第２及び第３領域によるバイポーラトランジ
スタ動作の開始が禁止されるように構成された絶縁ゲー
ト電界効果装置を具えた半導体装置において、前記導通
チャネル領域はこの導通チャネル領域の第１状態におい
て第１及び第２の補助導通チャネルを発生する第１及び
第２の補助導通チャネル領域を具え、この第２補助導通
チャネル領域は第３領域から第１補助導通チャネル領域
により分離され且つ第１補助導通チャネル領域より低ド
ープであり、装置の動作時に第１ｐｎ接合を横切る反対
導電型の電荷キャリアのリーク電流が所定値に達する際
に第２補助導通チャネルと第２領域との間のｐｎ接合が
順方向バイアスになり、第２補助導通チャネルと第２領
域と第１領域とからなるバイポーラトランジスタが導通
し、導通チャネルの除去時に停止するバイポーラトラン
ジスタ動作が開始するように構成したことを特徴とする
半導体装置。 - 【請求項１０】 第２領域は第１及び第２補助導通チャ
ネル領域を与えるために絶縁ゲートに隣接する第１及び
第２補助領域を具え、前記第１状態において第１及び第
２補助反転チャネルが形成されるように構成したことを
特徴とする請求項９記載の半導体装置。 - 【請求項１１】 第２補助領域は第１領域から第２領域
の第３補助領域により分離され、この第３補助領域は第
２補助領域より高ドープであることを特徴とする請求項
１０記載の半導体装置。 - 【請求項１２】 第３領域は第２領域に電気的に短絡さ
れていることを特徴とする請求項９〜１１のいずれかに
記載の半導体装置。 - 【請求項１３】 第３領域及び第１領域が半導体本体の
第１及び第２主表面の一つに接していることを特徴とす
る請求項９〜１２のいずれかに記載の半導体装置。 - 【請求項１４】 第３領域及び第１領域が半導体本体の
第１及び第２主表面にそれぞれ接していること特徴とす
る請求項９〜１２のいずれかに記載の半導体装置。 - 【請求項１５】 第２及び第３ｐｎ接合が半導体本体の
２つの対向主表面の第１主表面に接し、導通チャネル領
域が第１主表面に隣接するとともに絶縁ゲート構造が第
１主表面状を導通チャネル領域に亘って延在しているこ
とを特徴とする請求項９〜１４のいずれかに記載の半導
体装置。 - 【請求項１６】 第３領域が半導体本体の２つの対向主
表面の第１主表面に接し、絶縁ゲート構造が第１主表面
から第３及び第２領域を貫通して第１領域内まで延在す
る溝内に形成されていること特徴とする請求項９〜１４
のいずれかに記載の半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9313843:6 | 1993-07-05 | ||
| GB939313843A GB9313843D0 (en) | 1993-07-05 | 1993-07-05 | A semiconductor device comprising an insulated gate field effect transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0758332A true JPH0758332A (ja) | 1995-03-03 |
Family
ID=10738303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6153628A Pending JPH0758332A (ja) | 1993-07-05 | 1994-07-05 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5489787A (ja) |
| EP (1) | EP0633611B1 (ja) |
| JP (1) | JPH0758332A (ja) |
| DE (1) | DE69414311T2 (ja) |
| GB (1) | GB9313843D0 (ja) |
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