CN104795327B - 一种制作平面型vdmos的方法及平面型vdmos - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 239000012535 impurity Substances 0.000 claims description 9
- 150000002500 ions Chemical class 0.000 claims description 9
- 210000000481 breast Anatomy 0.000 claims description 6
- 238000000407 epitaxy Methods 0.000 claims description 6
- 239000007789 gas Substances 0.000 claims 2
- 239000007792 gaseous phase Substances 0.000 claims 1
- 238000004062 sedimentation Methods 0.000 claims 1
- 239000000126 substance Substances 0.000 claims 1
- 238000000137 annealing Methods 0.000 abstract description 5
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 238000005468 ion implantation Methods 0.000 abstract description 4
- 238000002347 injection Methods 0.000 abstract description 3
- 239000007924 injection Substances 0.000 abstract description 3
- 239000004065 semiconductor Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- -1 phosphonium ion Chemical class 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明揭示了一种制作平面型VDMOS的方法，其特征在于，该方法包括以下步骤：提供衬底；在衬底上开始生长外延层，同时开始以预定的掺杂浓度进行掺杂；在生长外延层处于预定的厚度区间期间，增大掺杂浓度；在生长外延层超出预定的厚度区间之后，恢复到预定的掺杂浓度进行掺杂，完成外延层的生长；在外延层上制作平面型VDMOS的其他结构，完成平面型VDMOS的制作。本发明在制作平面型VDMOS时，省去了专门制作外延层低电阻区域的离子注入掺杂工艺和高温退火驱入工艺，降低了工艺复杂程度，节约了制造成本。本发明还揭示了一种平面型VDMOS。
Description
技术领域
本发明属于半导体芯片制造工艺技术领域,具体涉及一种制作平面型垂直双扩散金属-氧化物半导体场效应晶体管（VDMOS）的方法及平面型VDMOS。
背景技术
在半导体器件中，结型场效应电阻（JFET电阻）是随两个对应的PN结的耗尽区变化而变化的一种电阻。对于沟槽（TRENCH）型VDMOS、平面（PLANAR）型VDMOS，由于器件结构不同，在导通电阻（Rdson）方面，两者的性能差异主要为平面型VDMOS存在JFET电阻，而沟槽型VDMOS没有。所以在导通电阻方面，平面型VDMOS比沟槽型VDMOS要差，导致在低压大电流应用方面，平面型VDMOS性能较差。但是沟槽型VDMOS工艺要比平面型VDMOS复杂，如果平面型VDMOS能够解决JFET电阻问题，就可以在较低工艺难度/较低成本的情况下，应用到之前沟槽型VDMOS所应用的环境中。
现有技术的常规做法是：首先，在衬底层上生长外延层时，外延层各个区域的电阻率恒定，即掺杂的离子浓度恒定，如图1所示；然后为了降低结型场效应对导通电阻的影响，在生长完外延层之后，需要专门在外延层上进行一次离子注入掺杂并采用高温退火驱入，从而在外延层中的一定深度区域，降低其电阻率，如图2所示。再继续完成器件VDMOS的其他结构，最后形成的器件如图3所示。
显然，在现有技术中，采用离子注入掺杂和高温退火驱入的工艺来降低平面型VDMOS的JFET电阻，工艺复杂、耗时较长，因而提高了制造平面型VDMOS的成本。
发明内容
（一）要解决的技术问题
本发明要解决的技术问题就是如何以一种简单易行的工艺来降低平面型VDMOS的JFET电阻。
（二）技术方案
为了解决上述技术问题，根据本发明的第一方面，本发明提供了一种制作平面型VDMOS的方法，该方法包括以下步骤：
步骤S1：提供衬底；
步骤S2：在衬底上开始生长外延层，同时开始以预定的掺杂浓度进行掺杂；
步骤S3：在生长外延层处于预定的厚度区间期间，增大掺杂浓度；
步骤S4；在生长外延层超出预定的厚度区间之后，恢复到预定的掺杂浓度进行掺杂，完成外延层的生长。
步骤S5：在外延层上制作平面型VDMOS的其他结构，完成平面型VDMOS的制作。
优选地，衬底为N型衬底，外延层为N型外延层，掺杂为N掺杂。
优选地，衬底为P型衬底，外延层为P型外延层，掺杂为P掺杂。
优选地，步骤S2中生长外延层所采用的方式为化学气相淀积法。
优选地，步骤S3中增大掺杂浓度的方式是增加掺杂气体的流速、增加掺杂气体中掺杂离子的浓度或同时采用以上两种方式。
优选地，所述预定的厚度区间的最深处为制作完成后的平面型VDMOS的P-体区的深度的三分之二，最浅处为制作完成后的平面型VDMOS的P-体区的深度的三分之一。
优选地，所述预定的厚度区间的最深处为制作完成后的平面型VDMOS的N-体区的深度的三分之二，最浅处为制作完成后的平面型VDMOS的N-体区的深度的三分之一。
优选地，在步骤S3中，当生长外延层处于预定的厚度区间的最深处和中间位置之间时，从预定的掺杂浓度开始逐渐增大掺杂浓度，当生长外延层处于预定的厚度区间的中间位置和最浅处之间时，逐渐减小掺杂浓度到预定的掺杂浓度。
优选地，在步骤S3中，当生长外延层处于预定的厚度区间时，掺杂浓度在预定的掺杂浓度上增加一个预定的增量。
根据本发明的另一方面，公开了一种平面型VDMOS，该平面型VDMOS由上述方法制成，其外延层中包括一个电阻率低于其他区域的厚度区域。
（三）有益效果
与现有技术相比，本发明在生长外延层的同时，通过局部加大掺杂浓度制作出低电阻区域，并不需要额外增加的工艺。只需要调节生长外延层过程中的掺杂浓度就可以。这样在制作平面型VDMOS时，省去了专门制作外延层低电阻区域的离子注入掺杂工艺和高温退火驱入工艺，降低了工艺复杂程度，节约了制造成本。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术的在衬底上生长外延层的剖面结构示意图；
图2为现有技术的在外延层中优化JFET电阻的剖面结构示意图；
图3为按现有技术制作的平面型VDMOS的剖面结构示意图；
图4为根据本发明一个实施例的制作平面型VDMOS的方法的流程图；
图5为根据本发明一个实施例生长完外延层之后的剖面结构示意图。
图6为根据本发明一个实施例制作的平面型VDMOS的剖面结构示意图；
图7为根据本发明另一个实施例生长完外延层之后的剖面结构示意图；
图8为根据本发明另一个实施例制作的平面型VDMOS的剖面结构示意图。
具体实施方式
下面结合附图和实施例对本发明的实施方式作进一步详细描述。以下实施例仅用于说明本发明，但不能用来限制本发明的范围。
下面以一个实施例来详细说明制作平面型VDMOS的方法。图4示出了该方法的总体流程，具体步骤如下：
步骤S1：提供衬底。如图5所示，提供的衬底为N型衬底，衬底例如为硅衬底、锗硅衬底等。
步骤S2：在衬底上开始生长外延层，同时开始以预定的掺杂浓度进行掺杂。如图5所示，在N型衬底上生长的外延层为N型外延层。生长的方式例如为化学气相淀积法，通过含有掺杂离子的掺杂气体进行掺杂，在掺杂气体中掺杂离子为预定的掺杂浓度。掺杂离子例如为磷离子、硫离子等N型掺杂离子。
步骤S3：在生长外延层处于预定的厚度区间期间，增大掺杂浓度。参看图5、6，所述预定的厚度区间的最深处为制作完成后的平面型VDMOS的P-体区的深度的三分之二，最浅处为制作完成后的平面型VDMOS的P-体区的深度的三分之一，这是由于P-体区的靠近外延层表面区域的电阻率会影响到器件的开启电压，所以表面的电阻率不能太低，而P-体区的靠近外延层的底部区域的电阻率会影响到器件的击穿电压，所以此区域的电阻率也不能太低。增大掺杂浓度的方式可以为增加掺杂气体的流速、增加掺杂气体中掺杂离子的浓度或同时采用以上两种方式。
当生长外延层处于预定的厚度区间时，可以先逐渐增大掺杂浓度，然后逐渐减少掺杂浓度，即当生长外延层处于预定的厚度区间的最深处和中间位置之间时，从预定的掺杂浓度开始逐渐增大掺杂浓度，当生长外延层处于预定的厚度区间的中间位置和最浅处之间时，逐渐减小掺杂浓度到预定的掺杂浓度。
增加掺杂浓度不限于上述方式，只要达到使预定的厚度区间的电阻率较低即可。
步骤S4：在生长外延层超出预定的厚度区间之后，恢复到预定的掺杂浓度进行掺杂，完成外延层的生长。
步骤S5：在外延层上制作平面型VDMOS的其他结构，完成平面型VDMOS的制作。如图6、8所示，其他结构包括P-体区，N+源区、栅极、介质层、源极以及由此形成的PN结，这些结构的制作属于现有技术，本领域技术人员可以采用各种方式来制作，在此不再赘述。
完成后的平面型VDMOS的N型外延层如图6所示，在一定的厚度区间的电阻率低于其他厚度处，该厚度区间尤其处于平面型VDMOS的P-体区的深度的三分之二到三分之一处，从而降低了两个PN结之间的JFET电阻，减小JFET电阻对导通电阻的影响。
在另一个实施例中，当生长外延层处于预定的厚度区间时，掺杂浓度为在预定的掺杂浓度上增加一个预定的增量，如图7所示，按该实施例最终形成的平面型VDMOS如图8所示。其他制作步骤与上一个实施例类似，在此不再赘述。
与现有技术相比，本发明在生长外延层的同时，通过局部加大掺杂浓度制作出低电阻区域，并不需要额外增加的工艺。只需要调节生长外延层过程中的杂质掺杂就可以。这样在制作平面型VDMOS时，省去了专门制作外延层低电阻区域的离子注入掺杂和高温退火驱入，降低了工艺复杂程度，节约了制造成本。由于优化了JFET电阻，所以可以将本发明制作的平面型VDMOS，应用到之前沟槽型VDMOS所应用的环境中。
以上实施例的平面型VDMOS是N型衬底、N型外延层的半导体器件，在本发明另外的实施例中，平面型VDMOS也可以为P型衬底、P型外延层的平面型VDMOS的JFET电阻，制作方法与以上实施例类似，只是将N型衬底、N型外延层变为了P型衬底、P型外延层，N型掺杂变为了P型掺杂，掺杂的离子例如变为了硼离子，形成的平面型VDMOS例如包括N-体区和P+源区。
在本发明的另一个实施例中，还揭示了一种平面型VDMOS，按照上述制作平面型VDMOS的方法制成，其剖面结构例如图6和8所示，其外延层在一定厚度区域的电阻率较小，从而JFET电阻较小。
以上实施例仅用于说明本发明，而非对本发明的限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行各种组合、修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求和范围当中。
Claims (6)
1.一种制作平面型VDMOS的方法，其特征在于，该方法包括以下步骤：
步骤S1：提供衬底；
步骤S2：在衬底上开始生长外延层，同时开始以预定的掺杂浓度进行掺杂；
步骤S3：在生长外延层处于预定的厚度区间期间，增大掺杂浓度；
步骤S4；在生长外延层超出预定的厚度区间之后，恢复到预定的掺杂浓度进行掺杂，完成外延层的生长；
步骤S5：在外延层上制作平面型VDMOS的其他结构，完成平面型VDMOS的制作；
其中，所述衬底为N型衬底，所述外延层为N型外延层，所述掺杂为N掺杂，所述预定的厚度区间处于所述平面型VDMOS的P-体区的深度的三分之二到三分之一处，或者所述衬底为P型衬底，所述外延层为P型外延层，所述掺杂为P掺杂，所述预定的厚度区间处于所述平面型VDMOS的N-体区的深度的三分之二到三分之一处。
2.根据权利要求1的方法，其特征在于，步骤S2中生长外延层所采用的方式为化学气相淀积法。
3.根据权利要求2的方法，其特征在于，步骤S3中增大掺杂浓度的方式是增加掺杂气体的流速、增加掺杂气体中掺杂离子的浓度或同时采用以上两种方式。
4.根据权利要求1-3其中任一项的方法，其特征在于，在步骤S3中，当生长外延层处于预定的厚度区间的最深处和中间位置之间时，从预定的掺杂浓度开始逐渐增大掺杂浓度，当生长外延层处于预定的厚度区间的中间位置和最浅处之间时，逐渐减小掺杂浓度到预定的掺杂浓度。
5.根据权利要求1-3其中任一项的方法，其特征在于，在步骤S3中，当生长外延层处于预定的厚度区间时，掺杂浓度在预定的掺杂浓度上增加一个预定的增量。
6.一种平面型VDMOS，其特征在于，该平面型VDMOS由权利要求1-5任一项所述的方法制成，其外延层中包括一个电阻率低于其他区域的厚度区域，所述厚度区域处于所述平面型VDMOS的P-体区或者N-体区的深度的三分之二到三分之一处。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410020455.XA CN104795327B (zh) | 2014-01-16 | 2014-01-16 | 一种制作平面型vdmos的方法及平面型vdmos |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410020455.XA CN104795327B (zh) | 2014-01-16 | 2014-01-16 | 一种制作平面型vdmos的方法及平面型vdmos |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104795327A CN104795327A (zh) | 2015-07-22 |
| CN104795327B true CN104795327B (zh) | 2017-12-15 |
Family
ID=53560045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410020455.XA Active CN104795327B (zh) | 2014-01-16 | 2014-01-16 | 一种制作平面型vdmos的方法及平面型vdmos |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104795327B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107221559B (zh) * | 2017-06-07 | 2020-04-28 | 重庆中科渝芯电子有限公司 | 一种用于功率mosfet器件的变掺杂半导体材料片及其制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5489787A (en) * | 1993-07-05 | 1996-02-06 | U.S. Philips Corporation | Semiconductor device having an insulated gate field effect transistor and exhibiting thyristor action |
| CN102770960A (zh) * | 2010-11-01 | 2012-11-07 | 住友电气工业株式会社 | 半导体器件及其制造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010001201A1 (en) * | 2008-06-30 | 2010-01-07 | Freescale Semiconductor, Inc. | Method of forming a power semiconductor device and power semiconductor device |
-
2014
- 2014-01-16 CN CN201410020455.XA patent/CN104795327B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5489787A (en) * | 1993-07-05 | 1996-02-06 | U.S. Philips Corporation | Semiconductor device having an insulated gate field effect transistor and exhibiting thyristor action |
| CN102770960A (zh) * | 2010-11-01 | 2012-11-07 | 住友电气工业株式会社 | 半导体器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104795327A (zh) | 2015-07-22 |
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| EXSB | Decision made by sipo to initiate substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
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|
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