CN105826360B - 沟槽型半超结功率器件及其制作方法 - Google Patents

Abstract

本发明公开了一种沟槽型半超结功率器件及其制作方法，其中制作方法包括：对表面形成有双外延层的衬底进行刻蚀，形成贯穿所述双外延层且底部与所述衬底接触的沟槽；在所述沟槽内以及所述双外延层上方形成第一氧化层；填充P型掺杂的第一多晶硅，并去除高于所述沟槽中一预设深度的全部第一多晶硅及第一氧化层；在所述沟槽内以及所述双外延层上方形成第二氧化层；填充第二多晶硅，并去除高于所述双外延层的全部第二多晶硅及第二氧化层；在所述第二多晶硅中注入离子。本发明可以使制作过程的每一个热过程中都有氧化层阻挡离子在P柱与N柱之间的相互扩散，保证了N柱和P柱的电荷平衡，提高了器件性能。

Description

沟槽型半超结功率器件及其制作方法

技术领域

本发明涉及半导体技术领域，特别涉及一种沟槽型半超结功率器件及其制作方法。

背景技术

沟槽型垂直双扩散场效应晶体管(Vertical Double Diffused Metal OxideSemiconductor，简称VDMOS)晶体管兼有双极晶体管和普通金属氧化物半导体(MetalOxide Semiconductor，简称MOS)器件的优点，无论是开关应用还是线形应用，VDMOS都是理想的功率器件。由于VDMOS的漏源两极分别在器件的两侧，使电流在器件内部垂直流通，增加了电流密度，改善了额定电流，单位面积的导通电阻也较小，是一种用途非常广泛的功率器件。

传统功率金氧半场效晶体管(Metal Oxide Semiconductor Field EffectTransistor，简称MOSFET)通常采用VDMOS结构，为了承受高耐压，需降低漂移区掺杂浓度或者增加漂移区厚度，但是会直接导致导通电阻急剧增大。一般传统功率MOSFET的导通电阻与击穿电压呈2.5次方关系，这个关系被称为“硅极限”。超结VDMOS基于电荷补偿原理，使器件的导通电阻与击穿电压呈1.32次方关系，能够很好地解决导通电阻和击穿电压之间的矛盾。和传统功率VDMOS结构相比，超结VDMOS采用交替的P-N结构替代传统功率器件中低掺杂漂移层作为电压维持层。超结VDMOS的本质是利用在漂移区中插入的P区(对N沟器件而言)所产生的电场对N区进行电荷补偿，即利用复合缓冲层里面交替的N柱和P柱进行电荷补偿，使P区和N区相互耗尽，形成理想的平顶电场分布和均匀的电势分布，从而达到提高击穿电压并降低导通电阻的目的。然而要达到理想的效果，N区与P区中的电荷平衡就称为了器件制作工艺的关键。

传统功率器件和超结功率器件的漂移区结构示意图如图1和图2所示。图1中，衬底01上形成有低掺杂漂移层的N型区域02；图2中，衬底01上的N型区域03和P型区域04构成P-N结构。参见图2，现有技术中P型区域04和N型区域03之间直接接触，在实际的热氧化、热沉积、热退火等工艺流程中位于P型区域04和N型区域03中的离子容易在热作用下相互扩散，破坏了N区与P区中的电荷平衡，从而导致器件性能不良。

发明内容

针对现有技术中的技术问题，针对现有技术中的缺陷，本发明提供一种沟槽型半超结功率器件及其制作方法，可以使制作过程的每一个热过程中都有氧化层阻挡离子在P柱与N柱之间的相互扩散，保证了N柱和P柱的电荷平衡，提高了器件性能。

第一方面，本发明提供了一种沟槽型半超结功率器件的制作方法，包括：

对表面形成有双外延层的衬底进行刻蚀，形成贯穿所述双外延层且底部与所述衬底接触的沟槽；

在所述沟槽内以及所述双外延层上方形成第一氧化层；

填充P型掺杂的第一多晶硅，并去除高于所述沟槽中一预设深度的全部第一多晶硅及第一氧化层；

在所述沟槽内以及所述双外延层上方形成第二氧化层；

填充第二多晶硅，并去除高于所述双外延层的全部第二多晶硅及第二氧化层；

在所述第二多晶硅中注入离子。

优选地，所述双外延层包括N型掺杂的第一外延层和以P型掺杂的第二外延层，所述第一外延层位于所述第二外延层与所述衬底之间；所述第一外延层和所述第二外延层的离子掺杂浓度均小于第一多晶硅中的离子掺杂浓度。

优选地，所述预设深度大于所述第二外延层的厚度。

优选地，所述第二多晶硅以及所述衬底的掺杂类型均为N型，且离子掺杂浓度均大于所述第一多晶硅的离子掺杂浓度。

优选地，所述衬底、所述第一外延层和所述第二外延层均为单晶硅。

优选地，所述第一氧化层和/或所述第二氧化层通过热氧化工艺形成。

优选地，在去除所述第一多晶硅或所述第二多晶硅时，通过干法刻蚀和/或化学机械抛光进行去除。

优选地，所述在所述第二多晶硅中注入离子，包括：

在所述双外延层上形成光刻胶层；

将所述光刻胶层作为掩膜在所述第二多晶硅中注入离子。

优选地，所述在所述第二多晶硅中注入离子之后，还包括：

在所述第二多晶硅上形成可覆盖全部所述第二多晶硅的介质层；

在所述介质层上形成金属层。

第二方面，本发明还提供了一种采用上述任意一种制作方法得到的沟槽型半超结功率器件。

由上述技术方案可知，本发明提供的沟槽型半超结功率器件的制作方法，对表面形成有双外延层的衬底进行一次沟槽刻蚀，在沟槽下部形成有第一氧化层隔离的P柱区域(第一多晶硅)，并利用第二氧化层作为隔离，在沟槽上部填充多晶硅形成源区(第二多晶硅)，工艺简单，降低了器件制造成本。同时，制作过程的每一个热过程中都有氧化层阻挡离子在P柱与N柱之间的相互扩散，保证了N柱和P柱的电荷平衡，提高了器件性能。

附图说明

图1为现有技术中传统器件漂移区的结构示意图；

图2为现有技术中超结功率器件漂移区的结构示意图；

图3为本发明一个实施例中的一种沟槽型半超结功率器件的制作方法的步骤流程图；

图4为本发明一个实施例中的形成沟槽的示意图；

图5为本发明一个实施例中的形成第一氧化层的示意图；

图6为本发明一个实施例中的填充第一多晶硅后的示意图；

图7为本发明一个实施例中的去除部分第一多晶硅和第一氧化层后的示意图；

图8为本发明一个实施例中的形成第二氧化层的示意图；

图9为本发明一个实施例中的填充第二多晶硅后的示意图；

图10为本发明一个实施例中的去除部分第二多晶硅和第二氧化层后的示意图；

图11为本发明一个实施例中的进行N型注入的示意图；

图12为本发明一个实施例中的制备介质层的示意图；

图13为本发明一个实施例中的形成接触孔并制备金属层的示意图；

图14为本发明一个实施例中的制作沟槽型半超结功率器件的流程示意图；

图15为本发明一个实施例中的有源区104与划片道区域101、截止环区域102以及分压区域103的位置示意图。

图1中：01——衬底、02——低掺杂漂移层的N型区域；

图2中：01——衬底、03——N型区域、04——P型区域；

图3至图13中：1——单晶硅衬底、2——第一外延层、3——第二外延层、4——第一氧化层、5——第一多晶硅、6——第二氧化层、7——第二多晶硅、8——光刻胶、9——介质层、10——金属层；

图15中：101——划片道区域、102——截止环区域、103——分压区域、104——有源区。

具体实施方式

下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。

超结功率器件(也就是超结VDMOS)利用复合缓冲层里面交替的N柱和P柱进行电荷补偿，使P区和N区相互耗尽，形成理想的平顶电场分布和均匀的电势分布，从而达到提高击穿电压并降低导通电阻的目的。要达到理想的效果，其前提条件就是电荷平衡，因此如何制造电荷平衡的P区和N区是超结VDMOS制作的关键。半超结VDMOS结构是在超结VDMOS结构的基础上加入一个N型区，称为电压支持层或底端辅助层(Bottom Assist Layer，简称BAL)。半超结VDMOS的击穿电压和导通电阻分别是超结VDMOS与电压支持层BAL击穿电压和导通电阻之和。在器件总厚度相同的情况下，保持半超结VDMOS和超结VDMOS的深宽比不变，同时减小外延层的厚度和原胞尺寸，以保持相同的深宽比；超结VDMOS的击穿电压与导通电阻均下降，而半超结VDMOS的BAL厚度增加，使击穿电压保持不变；又因为BAL作为低压VDMOS的漂移层，其导通电阻RonA很小，因此，在相同的深宽比下，半超结VDMOS的导通电阻RonA比超结VDMOS的小。这也意味着在相同导通电阻的情况下，与超结VDMOS相比，半超结VDMOS的深宽比更小，因此可减少制造工序，降低工艺难度和成本。

本发明实施例提供了一种沟槽型半超结功率器件的制作方法，步骤流程如图3所示，该制作方法包括以下步骤：

步骤301：对表面形成有双外延层的衬底进行刻蚀，形成贯穿所述双外延层且底部与所述衬底接触的沟槽；

步骤302：在所述沟槽内以及所述双外延层上方形成第一氧化层；

步骤303：填充P型掺杂的第一多晶硅，并去除高于所述沟槽中一预设深度的全部第一多晶硅及第一氧化层；

步骤304：在所述沟槽内以及所述双外延层上方形成第二氧化层；

步骤305：填充第二多晶硅，并去除高于所述双外延层的全部第二多晶硅及第二氧化层；

步骤306：在所述第二多晶硅中注入离子。

上述步骤301中的表面形成有双外延层的衬底可以选用如双层硅外延片一类的产品。在本发明的一个实施例中，表面形成有双外延层的衬底可具有三层单晶硅结构，衬底为重掺杂的N型单晶硅(可作为漏区)、衬底上的第一外延层为轻掺杂的N型单晶硅(可作为半超节VDMOS的BAL)、第一外延层上的第二外延层为轻掺杂的P型单晶硅(可作为P型体区)。具有上述结构的器件在制作过程中无需进行热退火，因而除了可以简化制作工艺之外还可以减小热退火工艺过程对P柱或N柱电荷浓度的影响，保证了N柱和P柱的电荷平衡，提高了器件性能。当然，也可以参照本实施例选用其他方式制备所用的表面形成有双外延层的衬底，本发明对此不做限制。另外，步骤301中的沟槽可以在光刻胶作为掩膜的情况下通过干法刻蚀形成，其中需要注意的是沟槽底部必须和衬底接触，以保障器件性能。

上述步骤302中，可以选用热氧化的方法形成上述第一氧化层，由此形成可以阻挡离子或电荷通过的氧化硅层，进而在步骤303中形成的第一多晶硅(P型重掺杂，可作为器件的P柱)相当于被上述第一氧化层保护，而不会与双外延层或衬底发生显著的离子扩散现象。在步骤303中，高于沟槽中一预设深度(例如沟槽总深度一半的位置)的全部第一多晶硅及第一氧化层都被去除，也就是说填充第一多晶硅时可以使第一多晶硅的高度超过这一预定深度所在的位置，然后再去除(例如采用干法刻蚀)超过这一位置的第一多晶硅和第一氧化层(填充和去除的程度体现在各结构的厚度上)。另外，优选地使上述预设深度大于第二外延层的厚度，以使第一多晶硅不超过第一外延层(BAL)所在的高度范围内。由于沟槽内保留的第一多晶硅的高度小于第一外延层的高度，使得后续步骤中在沟槽内填充第二多晶硅并离子注入之后，N型掺杂的多晶硅能够形成N型沟道，实现N型外延和P型外延之间的导通。

类似于步骤302和步骤303，在上述结构基础上可通过步骤304和步骤305形成被第一氧化层和第二氧化层保护的第二多晶硅，并在此基础上以高浓度的N型或P型离子注入第二多晶硅中(可使用光刻胶形成掩膜图案来控制离子注入的范围)，使其可以作为器件的源区(注入离子浓度可根据源区导电性需要来进行选择)。

上述步骤流程中，由于形成了第一氧化层和第二氧化层作为隔离层，可以防止N型区与P型区之间发生离子相互扩散现象而影响到器件的性能。

另外，上述去除多晶硅和氧化层时，除了采用干法刻蚀之外，还可以采用化学机械抛光(Chemical mechanical polishing，简称CMP)的方式，或者，也可以采用两种方法相结合的方式，本发明对此不做限制。

而且，为了进一步形成器件的栅电极，可以使上述方法包括图3未示出的：

步骤307：在所述第二多晶硅上形成可覆盖全部所述第二多晶硅的介质层；

步骤308：在所述介质层上形成金属层。

经过上述步骤307和308即可形成可作为栅电极的金属层，且该金属层与上述第二多晶硅间由第二氧化层和介质层相互隔离。另外，器件的源电极可与上述第二多晶硅相连，而在衬底的另一侧表面也可以沉积一层金属层作为器件的漏电极。

为了更清楚地说明本发明实施例的技术方案，下面举出一种更加具体的实施例，上述制作方法可具体包括以下步骤：

步骤S1：对于上方形成有N型轻掺杂的第一外延层2和P型轻掺杂的第二外延层3的单晶硅衬底1(N型重掺杂)，以干法刻蚀形成沟槽。沟槽贯穿第一外延层2和第二外延层3，且底部与单晶硅衬底1接触，如图4所示。

衬底材料的选择主要取决于以下几个方面：结构特性、界面特性、化学稳定性、热学性能、导电性能、光学性能以及机械性能，选择衬底以及相应的外延层时需要考虑上述几个方面。由于硅是热的良导体，器件的导热性能较好，从而达到延长器件寿命的目的，因此本实施例中以单晶硅衬底为例进行说明，但是需要说明的是，衬底材料除了可以是硅(Si)以外，还可以是碳化硅(SiC)、氮化镓(GaN)或者是砷化镓(GaAS)等。在单晶硅衬底1上形成的到第一外延层2和第二外延层3的厚度可以根据实际应用场景进行调节，不同的外延厚度直接决定的VDMOS器件的耐压值大小。比如对于高压产品，则外延层厚度需增加；对于低压产品，则不需要非常厚的外延层。

步骤S2：以热氧化工艺形成第一氧化层4(氧化硅)，如图5所示。

步骤S3：填充P型重掺杂的第一多晶硅5，如图6所示。

步骤S4：干法刻蚀去除单晶硅衬底1表面和沟槽内的第一多晶硅5和第一氧化层4，如图7所示。其中，单晶硅衬底1表面的多晶硅必须刻蚀干净，沟槽内多晶硅的上表面必须处于N型轻掺杂的第一外延区内。

步骤S5：以热氧化工艺形成第二氧化层6(氧化硅)，如图8所示。

步骤S6：填充第二多晶硅7，如图9所示。

步骤S7：干法刻蚀去除高于第二衬底层3上表面的第二多晶硅7和第二氧化层6，如图10所示。

步骤S8：使用光刻胶8作为掩膜，进行N型注入，如图11所示。

步骤S9：制备介质层9，如图12所示。

步骤S10：使用光刻胶作为掩膜，刻蚀介质层9，并制备作为栅电极的金属层10、形成第二外延层3与金属层10的接触孔，如图13所示。

另外，器件的源电极可与上述第二多晶硅7相连，而在衬底1的另一侧表面也可以沉积一层金属层作为器件的漏电极。

本实施例中制作超结功率器件的流程示意如图14所示，利用该实施例形成的沟槽型功率器件有源区104(即以图13所示结构作为其局部剖面的区域)与其它区域(包括划片道区域101、截止环区域102以及分压区域103)的位置示意图如图15所示。

基于本实施例提供的制作方法，由上述技术方案可知，本发明提供的沟槽型半超结功率器件的制作方法，对表面形成有双外延层的衬底进行一次沟槽刻蚀，在沟槽下部形成有第一氧化层隔离的P柱区域(第一多晶硅)，并利用第二氧化层作为隔离，在沟槽上部填充多晶硅形成源区(第二多晶硅)，工艺简单，降低了器件制造成本。同时，制作过程的每一个热过程中都有氧化层阻挡离子在P柱与N柱之间的相互扩散，保证了N柱和P柱的电荷平衡，提高了器件性能。

本发明的另一实施例提供了基于上述任意一种制作方法得到的沟槽型半超结功率器件，该沟槽型半超结功率器件在制作过程的每一个热过程中都有氧化层阻挡离子在P柱与N柱之间的相互扩散，因而保证了N柱和P柱的电荷平衡，提高了器件性能。

在本发明的描述中需要说明的是，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。

Claims (10)

1.一种沟槽型半超结功率器件的制作方法，其特征在于，包括：

对表面形成有双外延层的衬底进行刻蚀，形成贯穿所述双外延层且底部与所述衬底接触的沟槽；

在沟槽侧壁和沟槽底部以及所述双外延层上方形成第一氧化层；

填充P型掺杂的第一多晶硅，并去除高于所述沟槽中一预设深度的全部第一多晶硅及第一氧化层；

在所述沟槽侧壁和所述沟槽底部以及所述双外延层上方形成第二氧化层；

填充第二多晶硅，并去除高于所述双外延层的全部第二多晶硅及第二氧化层；

在所述第二多晶硅中注入离子；

所述沟槽底部的第一氧化层被保留。

2.根据权利要求1所述的制作方法，其特征在于，所述双外延层包括N型掺杂的第一外延层和以P型掺杂的第二外延层，所述第一外延层位于所述第二外延层与所述衬底之间；所述第一外延层和所述第二外延层的离子掺杂浓度均小于第一多晶硅中的离子掺杂浓度。

3.根据权利要求2所述的制作方法，其特征在于，所述预设深度大于所述第二外延层的厚度。

4.根据权利要求3所述的制作方法，其特征在于，所述第二多晶硅以及所述衬底的掺杂类型均为N型，且离子掺杂浓度均大于所述第一多晶硅的离子掺杂浓度。

5.根据权利要求2所述的制作方法，其特征在于，所述衬底、所述第一外延层和所述第二外延层均为单晶硅。

6.根据权利要求5所述的制作方法，其特征在于，所述第一氧化层和/或所述第二氧化层通过热氧化工艺形成。

7.根据权利要求1所述的制作方法，其特征在于，在去除所述第一多晶硅或所述第二多晶硅时，通过干法刻蚀和/或化学机械抛光进行去除。

8.根据权利要求1所述的制作方法，其特征在于，所述在所述第二多晶硅中注入离子，包括：

在所述双外延层上形成光刻胶层；

将所述光刻胶层作为掩膜在所述第二多晶硅中注入离子。

9.根据权利要求1至8中任意一项所述的制作方法，其特征在于，所述在所述第二多晶硅中注入离子之后，还包括：

在所述第二多晶硅上形成覆盖全部所述第二多晶硅的介质层；

在所述介质层上形成金属层。

10.一种沟槽型半超结功率器件，其特征在于，所述沟槽型半超结功率器件为采用权利要求1-9中任一项所述的制作方法得到。

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