CN105448997B - 改善反向恢复特性及雪崩能力的超结mos器件及其制造方法 - Google Patents
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Abstract
本发明涉及一种改善反向恢复特性及雪崩能力的超结MOS器件及其制造方法，其包括器件区域及终端区域，由第一导电类型柱区和第二导电类型柱区交替排列所构成的超结结构，并存在于器件区域和终端区域中。在器件区域设置有多个不相邻的第二导电类型体区，在终端区域设置有第二导电类型保护区；器件区域内任意一处第二导电类型体区与第一导电类型漂移区之间不直接相邻，被第二导电类型器件柱隔离；终端区域任意一处第二导电类型保护区与第一导电类型漂移区之间不直接相邻，被第二导电类型终端柱隔离。本发明在不增加工艺难度和制造成本的前提下，改善了器件反向恢复特性和雪崩能力。
Description
技术领域
本发明涉及一种超结MOS器件及其制造方法，尤其是一种改善反向恢复特性及雪崩能力的超结MOS器件及其制造方法，属于半导体MOS器件的技术领域。
背景技术
在中高压功率半导体器件领域，超结结构（Super Junction）已经被广泛采用。在超结功MOS的漂移区内，N柱与P柱交替邻接设置而成的多个P-N柱对形成超结结构。当具有超结结构的MOS器件截止时，超结结构中的N柱和P柱分别被耗尽，耗尽层从每个N柱与P柱间的P-N结界面延伸，由于N柱内的杂质量和P柱内的杂质量相等，因此耗尽层延伸并且完全耗尽N柱与P柱，从而支持器件耐压。对比传统功率VDMOS器件，超结MOS器件可以获得更加优异的器件耐压与导通电阻的折中关系。
然而，普通的超结器件的一个缺点就是它的寄生体二极管的反向恢复特性比较差，超结结构的P-N柱状结构是用来获得电荷平衡的，这给超结器件的寄生体二极管带来两个后果：一是P-N结的面积对比传统不带超结结构的功率MOS，如平面型双扩散MOS（PlanarVDMOS）大了许多，导致当超结MOS器件应用于需要反向续流二极管的一些拓扑电路的情况时，如半桥（例如HID 半桥或LLC）和全桥（例如ZVS 桥），寄生体二极管在导通后，较大载流子注入使得反向恢复电荷Qrr和反向恢复峰值电流Irrm升高；二是由于P-N柱状结构的快速耗尽，会使得MOS器件的关断dv/dt 增大，反向恢复硬度高。这些缺点，使得普通的超结器件在硬开关应用时由于较高的反向恢复峰值电流Irrm和dv/dt 非常容易损坏。
为解决超结MOS器件体二极管反向恢复特性问题，目前有三种方式被提出或采用：1）、使用电子辐照在漂移层中制造缺陷，减小反向恢复过程中载流子寿命，降低反向恢复电荷。但这种方法会带来器件漏电增加，并且辐照产生的缺陷会在高温和长期工作后恢复，影响器件可靠性；2）、使用重金属掺杂，在器件漂移层中形成复合中心，减小反向恢复过程中载流子寿命，这种方式制造工艺特殊，工艺成本高，器件漏电特性也会变差；3）、在超结MOS器件中集成肖特基二极管，以改善器件体二极管反向恢复特性，这种方式除制造工艺特殊外，器件漏电更是无法控制，目前几乎没有被应用与实际产品中。
公开号为CN203456470U的文件公开了一种增加第一缓冲层及第二缓冲层的MOS器件，虽然通过增加第一缓冲层和第二缓冲层来改善超结MOSFET体二极管反向恢复特性，但由于该第一缓冲层和第二缓冲层需要增加额外的工艺步骤实现，大幅提高了器件的工艺成本。
同时，超结MOS由于芯片面积小，相同电流规格的芯片面积仅为普通VDMOS的一半甚至更小，芯片的雪崩耐量相对较弱，在带有感性负载的应用中，容易造成器件失效。
由此可见，一种能通过优化器件结构，改善超结MOS体二极管反向恢复特性及雪崩能力，并且其制造工艺与现有超结MOS制造工艺相兼容的新型超结MOS器件是非常必要的。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种改善反向恢复特性及雪崩能力的超结MOS器件及其制造方法，其结构紧凑，工艺简单，与现有超结MOS制造工艺相兼容，有效改善反向恢复特性，提高器件的雪崩能力，适合批量生产，提高适应范围，安全可靠。
按照本发明提供的技术方案，所述改善反向恢复特性及雪崩能力的超结MOS器件，在所述MOS器件的俯视平面上，包括位于半导体基板上的器件区域及终端区域，所述器件区域位于半导体基板的中心区，终端区域位于所述器件区域的外圈并环绕包围所述器件区域；在所述MOS器件的截面上，所述半导体基板包括位于上方的第一导电类型漂移区以及位于下方的第一导电类型衬底，所述第一导电类型衬底邻接第一导电类型漂移区，第一导电类型漂移区的上表面形成半导体基板的第一主面，第一导电类型衬底的下表面形成半导体基板的第二主面；
在第一导电类型漂移区内设置若干第一导电类型柱以及第二导电类型柱，第一导电类型柱、第二导电类型柱从半导体基板的第一主面向指向第二主面的方向垂直延伸，第一导电类型柱与第二导电类型柱在第一导电类型漂移区内呈交替排列分布；所述第一导电类型柱包括位于器件区域内的第一导电类型器件柱以及位于终端区域内的第一导电类型终端柱，第二导电类型柱包括位于器件区域内的第二导电类型器件柱以及位于终端区域内的第二导电类型终端柱；
第二导电类型器件柱内的上部设有第二导电类型体区，第二导电类型体区位于第二导电类型器件柱内，且第二导电类型体区通过第二导电类型器件柱与第一导电类型漂移区相隔离；第二导电类型器件柱的掺杂浓度低于第二导电类型体区的掺杂浓度；
第二导电类型终端柱内设有第二导电类型保护区，所述第二导电类型保护区位于第二导电类型终端柱内，且第二导电类型保护区通过第二导电类型终端柱与第一导电类型漂移区相隔离；第二导电类型终端柱的掺杂浓度低于第二导电类型保护区的掺杂浓度。
在所述MOS器件的截面上，MOS器件的器件区域采用平面型MOSFET结构，所述平面型MOSFET结构包括位于第二导电类型体区内的第一导电类型有源区，在器件区域的第一主面上设有器件栅电极以及用于包围覆盖所述器件栅电极的器件绝缘介质层，在所述器件绝缘介质层上淀积有源极金属层，所述源极金属层与第二导电类型体区以及位于所述第二导电类型体区内的第一导电类型有源区均欧姆接触，源极金属层通过器件绝缘介质层与器件栅电极绝缘隔离。
在所述MOS器件的截面上，在终端区域的第一主面上覆盖有终端绝缘介质层，在所述终端绝缘介质层上设有用于形成栅极的栅极金属层，所述栅极金属层与终端绝缘介质层内的栅极引出体欧姆接触，所述栅极引出体与器件栅电极电连接。
在所述半导体基板的第二主面上设有漏极金属，所述漏极金属与第一导电类型衬底欧姆接触。
一种改善反向恢复特性及雪崩能力的超结MOS器件的制造方法，所述超结MOS器件的制造方法包括如下步骤：
a、提供具有两个相对主面的半导体基板，两个相对主面包括第一主面以及与所述第一主面相对应的第二主面，在第一主面与第二主面间包括第一导电类型漂移区以及位于所述第一导电类型漂移区下方的第一导电类型衬底；
b、在上述半导体基板的第一主面上淀积有硬掩膜层，并选择性地掩蔽和刻蚀所述硬掩膜层，以得到若干贯通硬掩膜层的硬掩膜窗口；
c、利用上述硬掩膜窗口对半导体基板的第一主面进行刻蚀，以在第一导电类型漂移区内得到若干沟槽，所述沟槽从半导体基板的主面垂直向下延伸进入第一导电类型漂移区内，沟槽包括位于器件区域内的器件沟槽以及位于终端区域内的终端沟槽；
d、在上述半导体基板的第一主面上淀积第二导电类型外延材料，所述第二导电类型外延材料填充在器件沟槽及终端沟槽内，对所述半导体基板的第一主面进行平坦化，以去除硬掩膜层，得到位于器件区域内的第二导电类型器件柱以及位于终端区域内的第二导电类型终端柱；
e、在上述半导体基板的第一主面上，选择性地注入第二导电类型杂质离子并推结，以在第二导电类型器件柱内形成第二导电类型体区，在第二导电类型终端柱内形成第二导电类型保护区；
f、通过常规半导体工艺，在器件区域形成所需的器件结构，并在所述终端区域形成所需的终端结构。
在所述MOS器件的截面上，MOS器件的器件区域采用平面型MOSFET结构，所述平面型MOSFET结构包括位于第二导电类型体区内的第一导电类型有源区，在器件区域的第一主面上设有器件栅电极以及用于包围覆盖所述器件栅电极的器件绝缘介质层，在所述器件绝缘介质层上淀积有源极金属层，所述源极金属层与第二导电类型体区以及位于所述第二导电类型体区内的第一导电类型有源区均欧姆接触，源极金属层通过器件绝缘介质层与器件栅电极绝缘隔离。
在所述MOS器件的截面上，在终端区域的第一主面上覆盖有终端绝缘介质层，在所述终端绝缘介质层上设有用于形成栅极的栅极金属层，所述栅极金属层与终端绝缘介质层内的栅极引出体欧姆接触，所述栅极引出体与器件栅电极电连接。
在所述半导体基板的第二主面上设有漏极金属，所述漏极金属与第一导电类型衬底欧姆接触。
所述半导体基板的材料包括硅。
所述“第一导电类型”和“第二导电类型”两者中，对于N型功率 MOSFET 器件，第一导电类型指N型，第二导电类型为P型 ；对于P型功率 MOSFET 器件，第一导电类型与第二导电类型所指的类型与N型半导体器件正好相反。
本发明的优点：
1、当工作在体二极管续流模式时，第二导电类型载流子从第二导电类型体区和第二导电类型保护区分别经过第二导电类型器件柱、第二导电类型终端柱流入第一导电类型漂移区。第一导电类型载流子从第一导电类型漂移区分别经过第二导电类型器件柱、第二导电类型终端柱流入第二导电类型体区、第二导电类型保护区。由于第二导电类型器件柱的掺杂浓度低于第二导电类型体区的掺杂浓度，第二导电类型终端柱的掺杂浓度低于第二导电类型保护区的掺杂浓度，因此，可以有效降低续流过程中第二导电类型载流子电流比例，减少第二导电类型载流子在第一导电类型漂移区中的存储。当器件进入反向恢复过程时，反向恢复电荷和反向恢复电流会明显降低，器件体二极管反向恢复速度和软度也会相应提高。其中，第二导电类型载流子为空穴或电子，第一导电类型载流子为电子或空穴。
2、由于第二导电类型体区、第二导电类型保护区分别被第二导电类型器件柱、第二导电类型终端柱包围，第二导电类型器件柱、第二导电类型终端柱与第一导电类型漂移区之间的结面曲率相对较小。在器件雪崩过程中，会减少电流集中，降低第一导电类型有源区下方的电流大小，降低了寄生三极管开启的可能，更利于提高器件的雪崩能力。
3、本发明中的制造方法与目前普遍的半导体功率器件制造工艺相兼容，制造成本和工艺难度并没有明显增加，适合批量生产。
附图说明
图1为本发明超结MOS器件的局部俯视图。
图2为图1中A-A’向的剖视图。
图3为图1中B-B’向的剖视图。
图4~图9为本发明以N沟道平面栅超结MOS器件为例的具体实施步骤剖视图，其中：
图4为本发明半导体基板的剖视图。
图5为本发明得到硬掩膜层后的剖视图。
图6为本发明得到硬掩膜窗口后的剖视图。
图7为本发明得到器件沟槽、终端沟槽后的剖视图。
图8为本发明对半导体基板的第一主面平坦化后的剖视图。
图9为本发明得到P+体区以及P+保护区后的剖视图。
图10为本发明得到器件结构以及终端结构后的剖视图。
附图标记说明：01-N型漂移区、02-N+衬底、03-漏极金属、04-硬掩膜层、11a-P型终端柱、11b-N型终端柱、11c-终端硬掩膜窗口、11d-终端沟槽、12-P+保护区、13-终端绝缘介质层、14-栅极引出体、15-栅极金属层、21a-P型器件柱、21b-N型器件柱、21c-器件硬掩膜窗口、21d-器件沟槽、22-P+体区、23-器件绝缘介质层、24-器件栅电极、25-源极金属层、26-N+有源区、101-第一主面、102-第二主面、111-终端区域以及112-器件区域。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
如图1、图2和图3所示：为了有效改善反向恢复特性，提高器件的雪崩能力，以N型超结MOSFET器件为例，本发明在所述MOS器件的俯视平面上，包括位于半导体基板上的器件区域112及终端区域111，所述器件区域112位于半导体基板的中心区，终端区域111位于所述器件区域112的外圈并环绕包围所述器件区域112；在所述MOS器件的截面上，所述半导体基板包括位于上方的N型漂移区01以及位于下方的N+衬底02，所述N+型衬底02邻接N型漂移区01，N型漂移区01的上表面形成半导体基板的第一主面101，N+衬底02的下表面形成半导体基板的第二主面102；
在N型漂移区01内设置若干N柱以及P柱，N柱、P柱从半导体基板的第一主面101向指向第二主面102的方向垂直延伸，N柱与P柱在N型漂移区01内呈交替排列分布；所述N柱包括位于器件区域112内的N型器件柱11b以及位于终端区域111内的N型终端柱11b，P柱包括位于器件区域112内的P型器件柱21a以及位于终端区域111内的P型终端柱11a；
P型器件柱21a内的上部设有P+体区22，P+体区22位于P型器件柱21a内，且P+体区22通过P型器件柱21a与N型漂移区01相隔离；P型器件柱21a的掺杂浓度低于P+体区22的掺杂浓度；
P型终端柱11a内设有P+保护区12，所述P+保护区12位于P型终端柱11a内，且P+保护区12通过P型终端柱11a与N型漂移区01相隔离；P型终端柱11a的掺杂浓度低于P+保护区12的掺杂浓度。
具体地，半导体基板的材料可以为硅等常用的半导体材料，半导体基板的导电类型为N型，N+衬底02的掺杂浓度大于N型漂移区01的掺杂浓度，通过器件区域112能形成超结MOS器件的器件结构，终端区域111用于形成对器件区域113保护的保护结构，器件区域112、终端区域111的功能作用均为本技术领域人员所熟知，此处不再赘述。
所述超结结构包括在N型漂移区01内的若干相互交替分布的N柱、P柱，N柱、P柱从半导体基板的第一主面101垂直向下延伸，N柱、P柱在N型漂移区01内的深度不大于N型漂移区01的厚度，一般地，N柱、P柱在N型漂移区01内的深度小于N型漂移区01的厚度，超结结构分布在器件区域112以及终端区域111，超结结构在N型漂移区01内的分布状态形式为本技术领域人员所熟知，此处不再赘述。本发明实施例中，终端区域111内具有相互交替分布的N型终端柱11b以及P型终端柱11a，器件区域112内具有交替分布的N型器件柱21b以及P型终端柱21a，终端区域111内N型终端柱11b、P型终端柱11a的深度相一致，器件区域112内N型器件柱21b、P型器件柱21a的深度相一致，且N型终端柱11b、P型终端柱11a、N型器件柱21b以及P型器件柱21a在N型漂移区01内也呈N柱、P柱相互交替的分布形式。在具体实施时，N型终端柱11b与N型器件柱21b可以具有相同的宽度及深度，N型终端柱11b的深度、宽度也可以与N型器件柱21b不同，具体可以根据需要进行选择确定，此处不再赘述。
P+体区22位于P型器件柱21a内，P+体区22的深度、宽度均不大于P型器件柱21a，从而能使得P+体区22能通过P型器件柱21a与N型漂移区01相隔离。P+保护区12位于P型终端柱11a内，P+保护区12的深度、宽度不大于P型终端柱11a，从而能使得P+保护区12能通过P型终端柱11a与N型漂移区01相隔离。P+保护区12可以仅位于邻近器件区域112的P型终端柱11a内，也可以在所有的P型终端柱11a内均设置P+保护区12。
进一步地，在所述MOS器件的截面上，MOS器件的器件区域112采用平面型MOSFET结构，所述平面型MOSFET结构包括位于P+体区22内的N+有源区26，在器件区域112的第一主面101上设有器件栅电极24以及用于包围覆盖所述器件栅电极24的器件绝缘介质层23，在所述器件绝缘介质层23上淀积有源极金属层25，所述源极金属层25与P+体区22以及位于所述P+体区22内的N+有源区26均欧姆接触，源极金属层25通过器件绝缘介质层23与器件栅电极24绝缘隔离。
本发明实施例中，对于平面型MOS器件，即器件区域112的结构采用平面型MOS元胞，在MOS器件的截面上，平面型MOS元胞包括位于P+体区22内的N+有源区26，所述N+有源区26对称分布于P+体区22内。器件栅电极24可以采用导电多晶硅，器件栅电极24位于第一主面101上方，器件栅电极24通过器件绝缘介质层23与第一主面101绝隔离，且器件栅电极24被包裹在器件绝缘介质层23内。器件栅电极24位于N型器件柱21b上方，器件栅电极24的宽度大于N型器件柱21b，器件栅电极24的两端分别延伸至P型器件柱21a内对应相邻N+有源区26的上方，且器件栅电极24只与部分的N+有源区26相交叠，从而能使得上方的源极金属层25在穿过器件绝缘介质层23后能与N+有源区26以及P+体区22欧姆接触。具体实施时，在器件区域112上方且邻近终端区域111的器件栅电极24还延伸进入终端区域111内，此时，器件栅电极24的一端与P型器件柱21a内邻近终端区域111内的N+有源区26，器件栅电极24的另一端覆盖在终端区域111内邻近器件区域112的P型终端柱11a内P+保护区12的部分区域，器件栅电极24还通过器件绝缘栅介质层23与半导体基板的第一主面101绝缘隔离，即器件栅电极24通过器件绝缘栅介质层23与P+保护区12、N型漂移区01、P型器件柱21a、P型终端柱11a以及N+有源区23隔离。
在所述MOS器件的截面上，在终端区域111的第一主面101上覆盖有终端绝缘介质层13，在所述终端绝缘介质层13上设有用于形成栅极的栅极金属层15，所述栅极金属层15与终端绝缘介质层13内的栅极引出体14欧姆接触，所述栅极引出体14与器件栅电极24电连接。
本发明实施例中，终端绝缘介质层13的厚度大于器件绝缘介质层23，终端绝缘介质层13覆盖在半导体基板的第一主面101上，即终端绝缘介质层13覆盖终端区域111内N型终端柱11b、N型器件柱11a的上端部。为了能够MOS器件的栅极，需要将器件栅电极24引出，栅极金属层15支撑在终端绝缘介质层13上，且与终端绝缘介质层13内的栅极引出体14欧姆接触。一般地，在终端绝缘介质层13内设置终端接触孔，栅极金属层15通过终端接触孔与栅极引出体14欧姆接触。由于栅极引出体14与器件栅电极24电连接，从而能通过栅极金属层15引出后形成栅极端。
在所述半导体基板的第二主面102上设有漏极金属03，所述漏极金属03与N+衬底02欧姆接触。本发明实施例中，通过源极金属层25能将多个MOS器件的元胞并联形成整体，即通过源极金属层能形成MOS器件的源极端，通过器件栅电极24、栅极引出体14以及栅极金属层15的配合能形成MOS器件的栅极端，通过漏极金属03能形成器件的漏极端。源极金属层25、栅极金属层15可以为同一工艺层。
如图4~图10所示，上述改善反向恢复特性及雪崩能力的超结MOS器件可以通过下述工艺步骤制备得到，具体地，所述超结MOS器件的制造方法包括如下步骤：
a、提供具有两个相对主面的半导体基板，两个相对主面包括第一主面101以及与所述第一主面101相对应的第二主面102，在第一主面101与第二主面102间包括N型漂移区01以及位于所述N型漂移区01下方的N+衬底02；
如图4所示，半导体基板为具有N导电类型的半导体材料，半导体基板的材料可以包括硅，当然也可以为其他的常用的半导体材料。N型漂移区01位于半导体基板的上部，N型衬底02位于半导体基板的下部，N型漂移区01邻接N型衬底02，N型漂移区01的上表面形成第一主面101，N型衬底02的下表面形成第二主面102，一般地，N型衬底02的杂质浓度远大于N型漂移区01的杂质浓度。
b、在上述半导体基板的第一主面101上淀积有硬掩膜层04，并选择性地掩蔽和刻蚀所述硬掩膜层04，以得到若干贯通硬掩膜层04的硬掩膜窗口；
如图5所示，所述硬掩膜层为LPTEOS、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅加氮化硅等材质，通过本技术领域常规的技术手段能得到硬掩膜层04，对所述硬掩膜层04选择性地掩蔽和刻蚀的过程也为本技术领域所熟知。对硬掩膜层04刻蚀后，所述硬掩膜窗口包括位于终端区域111的终端硬掩膜窗口11c以及位于器件区域112的器件硬掩膜窗口21c，具体如图6所示。通过终端硬掩膜窗口11c、器件硬掩膜窗口21c能使得相应的第一主面101裸露。终端硬掩膜窗口11c、器件硬掩膜窗口21c可以具有相同或不同的宽度。
c、利用上述硬掩膜窗口对半导体基板的第一主面101进行刻蚀，以在N型漂移区01内得到若干沟槽，所述沟槽从半导体基板的第一主面101垂直向下延伸进入N型漂移区01内，沟槽包括位于器件区域112内的器件沟槽21d以及位于终端区域111内的终端沟槽11d；
如图7所示，利用各向异性刻蚀，能在N型漂移区01内得到沟槽，其中，与终端硬掩膜窗口11c相对应的N型漂移区01内得到终端沟槽11d，在与器件硬掩膜窗口21c相对应的N型漂移区01内得到器件沟槽21d，终端沟槽11d、器件沟槽21d从第一主面101垂直向下延伸，终端沟槽11d、器件沟槽21d的深度小于N型漂移区01的厚度，终端沟槽11d、器件沟槽21d相应的深度、宽度可以不同或相同，具体由上述的终端硬掩膜窗口11c、器件硬掩膜窗口21c的宽度等确定，具体为本技术领域人员所熟知，此处不再赘述。。
d、在上述半导体基板的第一主面101上淀积P型外延材料，所述P型外延材料填充在器件沟槽21d及终端沟槽11d内，对所述半导体基板的第一主面101进行平坦化，以去除硬掩膜层04，得到位于器件区域112内的P型器件柱21a以及位于终端区域111内的P型终端柱11a；
如图8所示，当使用外延淀积工艺生长P型外延层时，P型外延材料会在器件沟槽21d、终端沟槽11d侧壁淀积，直至器件沟槽21d、终端沟槽11d被填满。使用平坦化工艺如CMP等对半导体材料第一主表面101进行平坦化，并去除硬掩模04。仅保留器件沟槽21d、终端沟槽11d内的P型外延层，形成P型器件柱21a和P型终端柱11a；对应相邻的P柱区之间的N型漂移层01形成N型器件柱21b、N型终端柱11b。
e、在上述半导体基板的第一主面101上，选择性地注入P型杂质离子并推结，以在P型器件柱21a内形成P+体区22，在P型终端柱11a内形成P+保护区12；
如图9所示，注入P型杂质离子并推结形成P+体区22、P+保护区12的过程为本技术领域人员所熟知，此处不再赘述。P+体区22位于P型器件柱21a内，P+保护区12位于P型终端柱11a。
f、通过常规半导体工艺，在器件区域112形成所需的器件结构，并在所述终端区域111形成所需的终端结构。
如图10所示，通过常规半导体工艺形成MOS器件的器件区域112和终端区域111。具包括终端区域111的终端绝缘介质层13、兼做场板的栅极引出体14和栅极金属层15；器件区域112的器件绝缘介质层23以及被所述器件绝缘介质层23包围的器件栅电极24，N+有源区26，源极金属层25等常规MOS正面结构。并在半导体基板的第二主表面102上形成与N+型衬底02欧姆接触的漏极金属03。所述终端绝缘介质层13、器件绝缘介质层23可以为硅玻璃（USG）、硼磷硅玻璃（BPSG）或磷硅玻璃（PSG）；所述金属层可以为铝、铜或钨等。
具体实施时，器件区域111采用平面栅MOS元胞结构，制造器件元胞过程中包括常规的注入、扩散、光刻、刻蚀等工艺。在具体实施时，所述平面栅MOS结构的制造方法可以参考ZL01807673.4中所公开的制造方法。
上述制造方法中，P+体区22与P+型保护区12可以同时形成，也可以在形成常规MOS结构过程中分别形成，具体为本技术领域人员所熟知，此处不再赘述。
对常规的超结MOSFET器件，当工作在体二极管续流模式时，电流从源极端流入漏极端，即电流从P+体区22和P型器件柱21a同时流入N型漂移区01中，空穴会在N型漂移区01中形成载流子存储。当器件体二极管反向恢复时，器件漏极端电压升高，N型漂移区01中的超结结构迅速耗尽，存储在N型漂移区01中的空穴被扫出，形成反向恢复电流，存储在N型漂移区01中的空穴总量的大小决定反向恢复电荷和反向恢复电流的大小。过大的反向恢复电流和反向恢复电荷会对器件造成冲击，影响器件可靠性性。
在本发明实施例中，当器件工作在体二极管续流模式时，空穴从P+体区22和P+保护区12经过P型器件柱21a、P型终端柱11a流入N型漂移区01。电子从N型漂移区01经过P型器件柱21a、P型终端柱11a流入P+体区22、P+保护区12。由于P型器件柱21a的掺杂浓度低于P+体区22的掺杂浓度，P型终端柱11a的掺杂浓度低于P+保护区12的掺杂浓度，，因此，可以有效降低续流过程中空穴电流比例，减少空穴在N型漂移区01中的存储。当器件进入反向恢复过程时，反向恢复电荷和反向恢复电流会明显降低，器件体二极管反向恢复速度和软度也会相应提高。
本发明实施例中，由于P+体区22、P+保护区12分别被P型器件柱21a、P型终端柱11a包围，P型器件柱21a、P型终端柱11a与N型漂移区01之间的结面曲率相对较小。在器件雪崩过程中，会减少电流集中，降低N+有源区26下方的电流大小，降低了寄生NPN三极管开启的可能，更利于提高器件的雪崩能力。
此外，本次发明中的制造方法与目前普遍的半导体功率器件制造工艺相兼容，制造成本和工艺难度并没有明显增加，适合批量生产。
上述实施例只是为说明本发明的构思及特点，并不以此限定本发明的保护范围。应当理解的是凡是根据本发明精神实质所做的等效变化均在本发明保护范围之内。
Claims (9)
1.一种改善反向恢复特性及雪崩能力的超结MOS器件，在所述MOS器件的俯视平面上，包括位于半导体基板上的器件区域及终端区域，所述器件区域位于半导体基板的中心区，终端区域位于所述器件区域的外圈并环绕包围所述器件区域；在所述MOS器件的截面上，所述半导体基板包括位于上方的第一导电类型漂移区以及位于下方的第一导电类型衬底，所述第一导电类型衬底邻接第一导电类型漂移区，第一导电类型漂移区的上表面形成半导体基板的第一主面，第一导电类型衬底的下表面形成半导体基板的第二主面；
在第一导电类型漂移区内设置若干第一导电类型柱以及第二导电类型柱，第一导电类型柱、第二导电类型柱从半导体基板的第一主面向指向第二主面的方向垂直延伸，第一导电类型柱与第二导电类型柱在第一导电类型漂移区内呈交替排列分布；所述第一导电类型柱包括位于器件区域内的第一导电类型器件柱以及位于终端区域内的第一导电类型终端柱，第二导电类型柱包括位于器件区域内的第二导电类型器件柱以及位于终端区域内的第二导电类型终端柱；其特征是：
第二导电类型器件柱内的上部设有第二导电类型体区，第二导电类型体区位于第二导电类型器件柱内，且第二导电类型体区通过第二导电类型器件柱与第一导电类型漂移区相隔离；第二导电类型器件柱的掺杂浓度低于第二导电类型体区的掺杂浓度；
第二导电类型终端柱内设有第二导电类型保护区，所述第二导电类型保护区位于第二导电类型终端柱内，且第二导电类型保护区通过第二导电类型终端柱与第一导电类型漂移区相隔离；第二导电类型终端柱的掺杂浓度低于第二导电类型保护区的掺杂浓度。
2.根据权利要求1所述的改善反向恢复特性及雪崩能力的超结MOS器件，其特征是：在所述MOS器件的截面上，MOS器件的器件区域采用平面型MOSFET结构，所述平面型MOSFET结构包括位于第二导电类型体区内的第一导电类型有源区，在器件区域的第一主面上设有器件栅电极以及用于包围覆盖所述器件栅电极的器件绝缘介质层，在所述器件绝缘介质层上淀积有源极金属层，所述源极金属层与第二导电类型体区以及位于所述第二导电类型体区内的第一导电类型有源区均欧姆接触，源极金属层通过器件绝缘介质层与器件栅电极绝缘隔离。
3.根据权利要求2所述的改善反向恢复特性及雪崩能力的超结MOS器件，其特征是：在所述MOS器件的截面上，在终端区域的第一主面上覆盖有终端绝缘介质层，在所述终端绝缘介质层上设有用于形成栅极的栅极金属层，所述栅极金属层与终端绝缘介质层内的栅极引出体欧姆接触，所述栅极引出体与器件栅电极电连接。
4.根据权利要求1所述的改善反向恢复特性及雪崩能力的超结MOS器件，其特征是：在所述半导体基板的第二主面上设有漏极金属，所述漏极金属与第一导电类型衬底欧姆接触。
5.一种改善反向恢复特性及雪崩能力的超结MOS器件的制造方法，其特征是，所述超结MOS器件的制造方法包括如下步骤：
（a）、提供具有两个相对主面的半导体基板，两个相对主面包括第一主面以及与所述第一主面相对应的第二主面，在第一主面与第二主面间包括第一导电类型漂移区以及位于所述第一导电类型漂移区下方的第一导电类型衬底；
（b）、在上述半导体基板的第一主面上淀积有硬掩膜层，并选择性地掩蔽和刻蚀所述硬掩膜层，以得到若干贯通硬掩膜层的硬掩膜窗口；
（c）、利用上述硬掩膜窗口对半导体基板的第一主面进行刻蚀，以在第一导电类型漂移区内得到若干沟槽，所述沟槽从半导体基板的主面垂直向下延伸进入第一导电类型漂移区内，沟槽包括位于器件区域内的器件沟槽以及位于终端区域内的终端沟槽；
（d）、在上述半导体基板的第一主面上淀积第二导电类型外延材料，所述第二导电类型外延材料填充在器件沟槽及终端沟槽内，对所述半导体基板的第一主面进行平坦化，以去除硬掩膜层，得到位于器件区域内的第二导电类型器件柱以及位于终端区域内的第二导电类型终端柱；
（e）、在上述半导体基板的第一主面上，选择性地注入第二导电类型杂质离子并推结，以在第二导电类型器件柱内形成第二导电类型体区，在第二导电类型终端柱内形成第二导电类型保护区；
（f）、通过常规半导体工艺，在器件区域形成所需的器件结构，并在所述终端区域形成所需的终端结构。
6.根据权利要求5所述改善反向恢复特性及雪崩能力的超结MOS器件的制造方法，其特征是：在所述MOS器件的截面上，MOS器件的器件区域采用平面型MOSFET结构，所述平面型MOSFET结构包括位于第二导电类型体区内的第一导电类型有源区，在器件区域的第一主面上设有器件栅电极以及用于包围覆盖所述器件栅电极的器件绝缘介质层，在所述器件绝缘介质层上淀积有源极金属层，所述源极金属层与第二导电类型体区以及位于所述第二导电类型体区内的第一导电类型有源区均欧姆接触，源极金属层通过器件绝缘介质层与器件栅电极绝缘隔离。
7.根据权利要求5所述改善反向恢复特性及雪崩能力的超结MOS器件的制造方法，其特征是：在所述MOS器件的截面上，在终端区域的第一主面上覆盖有终端绝缘介质层，在所述终端绝缘介质层上设有用于形成栅极的栅极金属层，所述栅极金属层与终端绝缘介质层内的栅极引出体欧姆接触，所述栅极引出体与器件栅电极电连接。
8.根据权利要求5所述改善反向恢复特性及雪崩能力的超结MOS器件的制造方法，其特征是：在所述半导体基板的第二主面上设有漏极金属，所述漏极金属与第一导电类型衬底欧姆接触。
9.根据权利要求5所述改善反向恢复特性及雪崩能力的超结MOS器件的制造方法，其特征是：所述半导体基板的材料包括硅。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |