CN102820294A - 超结mosfet和二极管的集成 - Google Patents

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Abstract

本发明涉及超结MOSFET和二极管的集成，具体提供一种半导体结构以及一种形成具有场效应晶体管（FET）区和肖特基区的半导体结构的方法。该半导体结构，包括第一导电类型的半导体层，延伸入半导体层中的沟槽，以及衬于每个沟槽的侧壁和底部并与半导体层形成PN结的第二导电类型的导电层。第一多个沟槽设置于场效应晶体管区中，该场效应晶体管区包括第一导电类型的主体区，在主体区中的第二导电类型的源区，以及通过栅极电介质与主体区和源区隔离的栅电极。第二多个沟槽设置于肖特基区中，其包括与第二多个沟槽的相邻沟槽之间的半导体层的台面表面相接触从而形成肖特基接触的导电材料。导电材料也与邻近第二多个沟槽上部的导电层接触。

Description

超结MOSFET和二极管的集成
技术领域
本发明涉及功率半导体器件和制备该器件的方法。更具体而言，本申请披露了超结金属氧化物半导体场效应晶体管（MOSFET）与基于肖特基的二极管的集成。
背景技术
低电压MOSFET器件可与肖特基二极管单片集成以提供许多优势。某些优势包括反向恢复提高，正向电压降下降，器件成本更低。然而，由于传统肖特基二极管的泄漏太高，因此相同的方法对于高电压MOSFET器件不可行。通常将高电压MOSFET与外部PN二极管配对，而不是将高电压MOSFET器件与肖特基二极管进行集成。虽然该组合可改善泄漏，但是所产生的反向恢复通常较慢并且剧烈。控制载体寿命的方法已用于改善反向恢复。这些方法包括电子辐照和金属扩散。然而这些方法难以控制，并可导致缺陷和泄漏问题。
因此，需要性能提高，器件成本降低，和制造和使用方法较简单的高压MOSFET器件。
发明内容
本发明的实施方式将超结MOSFET与基于肖特基的二极管进行单片集成以提供性能提高、器件成本较低、制造和使用方法较简单的高压MOSFET器件。基于肖特基的二极管包括肖特基二极管，其与在器件特定区域中的相邻沟槽之间的台面表面具有肖特基接触。基于肖特基的二极管也包括PN二极管，其与器件的漂移区形成PN结。例如，基于肖特基的二极管可包括结势垒肖特基（JBS）和混合Pin肖特基（MPS）型二极管。这些基于肖特基的二极管的泄漏降低，储存的电荷降低，峰值反向电流较低，并且比传统PN二极管的恢复更温和。这样可降低快速切换模式中的功率损耗和应力并可降低正向电压降。将超结MOSFET与这些肖特基二极管进行单片集成可提供改善的反向恢复，而无需载体寿命控制。
根据本发明的一个实施方式，单片集成的超结MOSFET和基于肖特基的二极管包括第一导电类型的半导体层，延伸入半导体层中的沟槽，和衬于每个沟槽的侧壁和底部的第二导电类型的导电层。第二导电类型的导电层与半导体层形成PN结。第一多个沟槽置于半导体结构的场效应晶体管（FET）区。FET区可包括半导体层中的第一导电类型的主体区，主体区中的第二导电类型的源区，和通过栅极电介质与主体区和源区隔离的栅电极。第二多个沟槽置于半导体结构的肖特基区。肖特基区包括与第二多个沟槽中的相邻沟槽之间的半导体层的台面表面相接触从而形成肖特基接触的导电材料。导电材料也与邻近第二多个沟槽上部的导电层接触。
在一个实施方式中，单片集成的超结MOSFET和肖特基二极管可进一步包括基本填充在衬于每个沟槽的侧壁和底部的导电层之间的每个沟槽的中心部分的介电材料。
在另一个实施方式中，第一导电类型为p型以及第二导电类型为n型。
在另一个实施方式中，第一导电类型为n型以及第二导电类型为p型。
在另一个实施方式中，半导体层在第二导电类型的衬底上延伸，沟槽延伸通过半导体层。
在另一个实施方式中，半导体层包括外延层。
在另一个实施方式中，栅电极之一置于第一多个沟槽的每一个中，并且主体区和源区与第一多个沟槽的侧壁毗邻（邻接，abut）。
在另一个实施方式中，导电材料与肖特基区中的导电层形成肖特基接触。
在又一个实施方式中，导电材料包括金属。
根据本发明的另一个实施方式，半导体结构包括场效应晶体管（FET）区，其包括在半导体区中的第一导电类型的主体区，在主体区中的第二导电类型的源区，通过栅极电介质与主体区和源区隔离的栅电极，和在FET区上延伸并与源区接触的导电材料。半导体结构也包括肖特基区，其包括延伸入半导体区中的第一多个沟槽，和衬于第一多个沟槽中每个沟槽的侧壁和底部并与半导体区形成PN结的第二导电类型的导电层。导电材料在肖特基区上延伸并与第一多个沟槽中的相邻沟槽之间的半导体区的台面表面相接触，并与邻近第一多个沟槽上部的导电层接触。
在一个实施方式中，导电材料与半导体区的台面表面并与邻近第一多个沟槽上部的导电层形成肖特基接触。
在另一个实施方式中，导电材料包括金属。
在另一个实施方式中，半导体区包括在第二导电类型的衬底上延伸的第一导电类型的外延层，并且第一多个沟槽延伸通过外延层。
在另一个实施方式中，将栅电极置于半导体区的上表面上，栅极电介质在每个栅电极和半导体区之间延伸，每个栅电极沿半导体区上表面与主体区和其中一个源区重叠。
在另一个实施方式中，FET区进一步包括延伸入半导体区内的第二多个沟槽，衬于第二多个沟槽中的每个沟槽的侧壁和底部并与半导体区形成PN结的导电层。栅电极之一置于第二多个沟槽的每一个中，并且主体区和源区与第二多个沟槽的侧壁毗邻。
在又一个实施方式中，半导体结构进一步包括基本填充在衬于第一多个沟槽中的每个沟槽的侧壁和底部的导电层之间的第一多个沟槽的每个沟槽的中心部分的介电材料。
根据本发明的另一个实施方式，形成具有场效应晶体管（FET）区和肖特基区的半导体结构的方法包括形成延伸入半导体区内的沟槽，形成衬于每个沟槽的侧壁和底部的导电层。导电层可与半导体区形成PN结。在FET区，形成在半导体区的第一导电类型的主体区，形成在主体区中第二导电类型的源区，并形成通过栅极电介质与主体区和源区隔离的栅电极。在肖特基区，形成导电材料，该导电材料与沟槽中的相邻沟槽之间的半导体区的台面表面相接触以形成肖特基接触，并与邻近沟槽上部的导电层接触。
在一个实施方式中，导电材料与肖特基区中的导电层形成肖特基接触。
在另一个实施方式中，导电材料包括金属。
在另一个实施方式中，形成导电层包括沿每个沟槽的侧壁和底部生长外延层。
在另一个实施方式中，形成导电层包括在每个沟槽的侧壁和底部注入掺杂剂。
在另一个实施方式中，半导体区包括在第二导电类型的衬底上延伸的第一导电类型的外延层，并且沟槽延伸通过外延层。
在另一个实施方式中，沟槽仅在肖特基区形成，在FET区栅电极形成于半导体区的上表面，以使栅极电介质在各栅电极和半导体区之间延伸。每个栅电极沿半导体区上表面与主体区和至少一个源区重叠。
在又一个实施方式中，在FET区的各沟槽中形成栅电极，并且主体区和源区与在FET区中的各沟槽的侧壁毗邻（邻接）。
以下的详细描述和附图提供了对本发明主题的性质和优势更加完整的理解。
附图说明
为清晰起见，在图中将层和区域的厚度夸大。此外，应理解所显示的结构为示范性的，仅可代表部分半导体器件。
图1为根据本发明的一个实施方式的示例性集成超结沟槽栅极金属氧化物半导体场效应晶体（MOSFET）和基于肖特基的二极管（Schottky-based diode）的简化剖视图；
图2A-2B为简化的电路图，其显示如何使用根据本发明的一个实施方式的具有基于肖特基的二极管的集成MOSFET除去（淘汰）传统的快速响应二极管；
图3A-3D为在形成根据本发明的一个实施方式的示例性集成MOSFET和基于肖特基的二极管的方法的各步骤中的简化剖视图；
图4A-4D为在形成根据本发明的另一个实施方式的示例性集成MOSFET和基于肖特基的二极管的方法的各步骤中的简化剖视图；和
图5为根据本发明的一个实施方式的示例性集成超结平面栅极MOSFET和基于肖特基的二极管的简化剖视图。
具体实施方式
本发明的实施方式提供了具有基于肖特基的二极管的单片集成超结MOSFET。所产生的高压器件与传统器件相比具有改善的性能，较低的器件成本和较简单的制造和使用方法。可在MOSFET区使用包括导电类型相反的相邻导柱的超结结构以增高击穿电压并降低电阻。超结结构可用于肖特基区以降低反向泄漏和正向电压降。在肖特基区中的超结结构也可用于降低快速交换模式中的功率损耗和应力。集成器件可改善反向恢复而无需载体寿命控制。
图1为根据本发明的一个实施方式的示例性集成超结沟槽栅极MOSFET和基于肖特基的二极管的简化剖视图。应懂得本发明的实施方式可包括与除MOSFET以外的半导体器件集成的基于肖特基的二极管，如双极结型晶体管（BJT），绝缘栅双极晶体管（IGBT），结栅场效应晶体管（JFET，或面结型栅场效应晶体管），静电感应晶体管（SIT），双极型静电感应晶体管，晶闸管等。
图1所示的器件包括在N+区102上延伸的P区104。P区104可包括外延层，N+区102可包括重掺杂衬底。N+区102与漏极（漏电极）100接触。
图1所示的器件也包括延伸进入P区104中的多个沟槽120。虽然图1显示沟槽120延伸通过P区104并延伸至N+区102，但在某些实施方式中沟槽可能终止在P区104内。将某些沟槽120置于器件的FET区中，将某些沟槽120置于器件的肖特基区中。FET区包括MOSFET器件，肖特基区包括基于肖特基的二极管。
每个沟槽120包括沿侧壁和底部的至少一部分延伸的介电材料108和导电层106。导电层106可为n型并与周围P区104形成PN结。P区104和导电层106在FET区中提供超结结构，在肖特基区提供基于肖特基的二极管。可测定导电层106的宽度和掺杂浓度以在相邻沟槽120之间的导电层106和P区104间提供电荷平衡。此外，虽然沟槽120可终止于P区104或N+区102内，但应理解在随后的热循环中从N+区102中再扩散和从导电层106中向外扩散可扩大这些区域的面积。
在FET区，每个沟槽120也包括在沟槽120上部的栅电极114。主体区110和N+源区116与每个沟槽120的上部侧壁毗邻（邻接）。导电层106沿位于主体区110下的沟槽120侧壁延伸。栅电极114通过衬于（lining，装衬于）沟槽120上部侧壁的栅极电介质112与周围区域隔离，介电材料108填充沟槽120的下部，介电层126填充位于栅电极114之上的沟槽120顶部。介电层126使栅电极114与可能包括金属的源接触（source contact）118隔离（绝缘）。因此，当栅电极114偏向“ON（开）”状态时，在主体区110内形成的沟道（channel）允许电流通过N+源区116和导电层106。FET区也可包括在相邻沟槽120之间的凹陷区。凹陷区可包括延伸进入主体区110的P+重主体区128。源接触118至少接触相邻沟槽120之间的N+源区116和P+重主体区128。
在肖特基区，介电材料108基本填充每个沟槽120，导电层106基本沿每个沟槽120的整个侧壁和底部延伸。源接触118与相邻沟槽120之间的台面表面（mesa surface）接触以形成肖特基接触。源接触118也与邻近每个沟槽120上部的导电层106接触。源接触118可与导电层106形成肖特基接触。虽然未显示，但介电材料在每个沟槽120中可以为凹陷的以增加源接触118和导电层106之间的接触面积。在较低的正向偏压下，在肖特基区中的基于肖特基的二极管可作为传统肖特基二极管发挥作用（例如，较低的正向电压降和较低的反向恢复时间）。在较高的正向偏压下，在肖特基区中的基于肖特基的二极管可作为PN二极管发挥作用，具有快的反向恢复和低的电阻。
应懂得在FET区中形成的沟槽120的数量和在肖特基区中形成的沟槽120的数量可根据特定应用而有所不同。此外，在模具内可能有多于一个的FET区和多于一个的肖特基区。
如图1所示的集成结构与传统器件相比可提供提高的反向恢复。其优势如图2A-2B所示，其为简化的电路图，显示如何使用如本发明的一个实施方式的具有基于肖特基的二极管的集成MOSFET而除去传统的快速响应二极管。如图2A所描绘，当在半桥或全桥逆变电路中使用时，传统MOSFET通常需要两个外部快恢复二极管（FRD）以防止直通（shoot-through）。可替换地，可使用控制载体寿命的方法以提供提高的反向恢复。相比之下，如图2B所描绘的具有基于肖特基的二极管的集成MOSFET可提供相似的反向恢复性能，而无需外部FRD或控制载体寿命的方法。
图3A-3D为在形成根据本发明的一个实施方式的示例性集成MOSFET和基于肖特基的二极管的方法的各步骤中的简化剖视图。在图3A中，使用硬掩膜层322和传统光刻和蚀刻技术形成延伸进入P区304的沟槽320。硬掩膜层322可包括电介质如氧化物或氮化物，并可使用传统电介质沉积技术形成。
在一个实施方式中，P区304为在N+区302上形成的外延层。在某些实施方式中沟槽320可以终止于P区304而未延伸至N+区302。此外，在FET区中的邻近沟槽320之间的距离可以与在肖特基区中的邻近沟槽320之间的距离不同。
在图3B中，导电层306沿每个沟槽320的侧壁和底部形成。导电层306可为n型并与周围P区104形成PN结。可使用已知技术形成导电层306。例如，在一个实施方式中可使用传统掺杂外延沉积技术形成导电层306。在该实施方式中，外延生长对P区304可以具有选择性，其不在硬掩膜层322上生长。在另一个实施方式中，可使用传统的掺杂注入（dopantimplant）和掺杂扩散技术形成导电层306。在该实施方式中，硬掩膜层322可用于阻断沿邻近沟槽之间的P区304的台面表面的注入。
在图3C中，使用已知的电介质沉积技术在整个结构上形成电介质324。沉积工艺可包括回流以提高沟槽填充。在FET区，可使用已知的光刻和蚀刻技术除去在邻近沟槽320之间的台面表面上延伸的硬掩膜层322和部分电介质324。电介质324在每个沟槽320中可以为凹陷的，将介电材料308留在每个沟槽320的底部中。在肖特基区，电介质324和硬掩膜层322仍存在并在相邻沟槽320之间的台面表面上延伸。
在一个可替换的实施方式中，均可使用已知的蚀刻或化学机械抛光（CMP）技术将在FET区和肖特基区中在邻近沟槽320之间的台面表面上延伸的部分电介质324和硬掩膜层322除去。使用已知的光刻和蚀刻技术使FET区中每个沟槽320中剩余的介电材料308凹陷。
在图3D中的FET区中，栅极电介质312沿每个沟槽320的上部侧壁形成，栅电极314在每个沟槽320中形成。可使用已知技术形成栅极电介质312和栅电极314。例如，在一个实施方式中，使用传统电介质生长或电介质沉积技术沿每个沟槽320的上部侧壁形成栅极电介质312。使用传统多晶硅沉积技术，可将多晶硅层沉积于介电材料308之上和栅极电介质312层之间的每个沟槽320中。使用传统的多晶硅蚀刻技术可除去部分多晶硅，以将栅电极314留在每个沟槽中。可根据已知技术对栅电极314进行掺杂。使用已知电介质沉积和蚀刻技术在每个沟槽320中在栅电极314上形成介电层326。介电层326可包括掺杂的电介质如硼磷硅酸玻璃（BPSG），磷硅酸玻璃（PSG）等。使用传统的掺杂注入和掺杂扩散技术形成主体区310和N+源区316。使用传统的光刻和蚀刻技术在相邻的延伸进入主体区310的沟槽320之间形成凹陷区。可使用已知的掺杂注入和掺杂扩散技术沿着凹陷区底部形成P+重主体区328。
在图3D中的肖特基区，使用已知的光刻和蚀刻技术除去（如果之前未除去）在相邻沟槽320之间的台面表面上延伸的电介质324和硬掩膜层322。
虽然未在图3D中显示，可在FET区和肖特基区形成在相邻沟槽320之间的台面区上延伸的源接触（与图1所示的源接触118相似）。源接触可包括金属。在FET区，源接触可至少接触相邻沟槽320之间的N+源区316和P+重主体区328。在肖特基区，源接触可至少接触相邻沟槽320之间的台面表面和邻近每个沟槽320上部的导电层306。源接触与台面表面形成肖特基接触。源接触也可与导电层306形成肖特基接触。虽然未显示，但介电材料308在肖特基区中的每个沟槽320中可以为凹陷的以增加源接触和导电层306之间的接触面积。此外，为了易于制造，未活化或未使用的栅电极314与栅极电介质层312和介电层326在FET区中形成的同时可在肖特基区的每个沟槽320中形成。漏极（也未显示）可沿N+区302的下表面形成（与图1所示的漏极100相似）。
图4A-4D为在形成根据本发明的另一个实施方式的示例性集成MOSFET和基于肖特基的二极管的方法的各步骤中的简化剖视图。图4A-4D描绘了在沟槽中形成导电层之前除去硬掩膜层的方法。
在图4A中，使用硬掩膜层422和传统的光刻和蚀刻技术形成延伸进入P区404的沟槽420。沟槽形成后，可使用传统蚀刻技术除去硬掩膜层422。在图4B中，在台面表面上以及沿着每个沟槽420的侧壁和底部形成导电膜405。导电膜405可为n型并与周围的P区104形成PN结。可使用已知技术形成导电膜405。例如，在一个实施方式中，可使用传统的掺杂外延或掺杂多晶硅沉积技术形成导电膜405。在另一个实施方式中，可使用传统的掺杂注入和掺杂扩散技术形成导电膜405。
在图4C中，使用已知的蚀刻技术（例如，蚀刻或CMP）除去在台面表面上延伸的部分导电膜405，以使导电层406留在每个沟槽420中。使用已知的电介质沉积技术在整个结构上形成电介质424。沉积工艺可包括回流以提高沟槽填充。在FET区，可使用已知的光刻和蚀刻技术除去在台面表面上延伸的部分电介质424。电介质424在每个沟槽420中可以为凹陷的，将介电材料408留在每个沟槽420的底部。在肖特基区，电介质424仍存在并在相邻沟槽420之间的台面表面上延伸。可替换地，在FET和肖特基区中均可使用已知的蚀刻和/或CMP技术将在邻近沟槽420之间的台面表面上延伸的部分电介质424除去。随后可使用已知的蚀刻技术使FET区中每个沟槽420中剩余的介电材料408凹陷。
在一个可替换的实施方式中，可使用已知沉积技术在整个结构上形成导电膜405和电介质424。可使用已知的蚀刻和/或CMP技术除去在台面表面上延伸的导电膜405部分和电介质424部分，而将导电层406和介电材料408留在每个沟槽中。在FET区中，可使用传统的光刻和蚀刻工艺使介电材料408进一步凹陷。
在图4D中的FET区中，栅极电介质412沿着每个沟槽420的上部侧壁形成，栅电极414在每个沟槽420中形成。使用已知的电介质沉积和蚀刻技术在每个沟槽中在栅电极414上形成介电层426。可使用传统的掺杂注入和掺杂扩散技术形成主体区410和N+源区416。可在延伸进入主体区410的相邻沟槽420之间形成凹陷区。可沿着凹陷区底部形成P+重主体区428。
在图4D的肖特基区中，可使用已知的光刻和蚀刻技术除去（如果之前未除去）在台面表面上延伸的电介质424。以与先前关于图3D所描述的相似方式形成源接触和漏极。
图5为根据本发明的一个实施方式的示例性集成超结平面栅极MOSFET和基于肖特基的二极管的简化剖视图。如图5所示的器件包括延伸在N+区502上的P区504。P区504可包括外延层，N+区502可包括重掺杂衬底。N+区502与漏极500接触。
图5所示的器件也包括形成于肖特基区中的多个沟槽520。在该实施方式中，沟槽520延伸进入P区504中。在其它实施方式中，沟槽520可终止在P区504内。每个沟槽520包括沿沟槽520侧壁延伸的介电材料508和导电层506。导电层506可为n型并与周围P区504形成PN结。导电层506在FET区中提供漂移区。P区504和导电层506在肖特基区中提供基于肖特基的二极管。
在FET区中，栅电极514在P区504表面上延伸。主体区510置于P区504的上部，N+源区516置于主体区510的上部。栅电极514通过栅极电介质512与下层区域隔离。介电层526沿着上部和侧面围绕每个栅电极514。介电层526将栅电极514与源接触518隔离。源接触518可包括金属。FET区也可包括延伸进入在相邻栅电极514之间的主体区510内的P+重主体区528。源接触518至少接触N+源区516和P+重主体区528。
在肖特基区，介电材料508基本填充每个沟槽520，导电层506基本沿着每个沟槽520的整个侧壁和底部延伸。源接触518接触台面表面以形成肖特基接触。源接触518也与邻近每个沟槽520上部的导电层506相接触。源接触518也可与导电层506形成肖特基接触。虽然未示出，但介电材料在每个沟槽520中可以为凹陷的，以增加源接触518和导电层506之间的接触面积。与沟槽栅极实施方式类似，在较低的正向偏压下，在肖特基区内的基于肖特基的二极管作为传统肖特基二极管发挥作用（例如，低的正向电压降和低的反向恢复时间）。在较高的正向偏压下，在肖特基区中的基于肖特基的二极管作为PN二极管发挥作用，具有快的反向恢复和低的电阻。根据图3A-3D和4A-4D与以上所附文字，形成如图5所示的平面栅极结构的方法对于本领域技术人员是显而易见的。
注意到虽然图1，3A-3D，4A-4D，和5所描绘的实施方式显示n-沟道FET，但可通过逆转源区、阱区、漂移区、和衬底的极性来获得p-沟道FET。此外，在半导体区包括在衬底上延伸的外延层的实施方式中，获得衬底和外延层导电类型相同的MOSFET，获得衬底与外延层导电类型相反的IGBT。此外，根据本公开，根据本发明的实施方式来形成其它器件类型对于本领域人员或普通技术人员是显而易见的。
应理解以上描述仅为范例性的，并且本发明的范围不限于这些具体实例。本申请的图片尺寸不成比例，有时放大或缩小尺寸的相对大小，以更加清晰地显示各结构特征。此外，虽然每幅图仅显示一个晶体管，但应懂得所描绘的结构可在实际器件中重复多次。
此外，应理解在不偏离发明的前提下可改变各元素的掺杂浓度。另外，虽然上述各实施方式以传统的硅实施，但这些实施方式及其明显的变形也可以碳化硅、砷化镓、氮化镓、金刚石、或其它半导体材料实施。此外，在不偏离发明范围的前提下，可将本发明的一个或多个实施方式的特征与本发明的其它实施方式的一个或多个特征相结合。
因此，不应参照以上描述确定本发明的范围，而是应参照所附权利要求以及其等同物的全部范围确定。

Claims (28)

1.一种半导体结构，包括：
第一导电类型的半导体层；
延伸入所述半导体层中的沟槽；和
衬于每个沟槽的侧壁和底部并与所述半导体层形成PN结的第二导电类型的导电层，其中第一多个沟槽设置于所述半导体结构的场效应晶体管（FET）区中，所述FET区包括：
所述半导体层中的所述第一导电类型的主体区；
在所述主体区中的所述第二导电类型的源区；和
通过栅极电介质与所述主体区和所述源区隔离的栅电极；
其中第二多个沟槽设置于所述半导体结构的肖特基区中，所述肖特基区包括：
与所述第二多个沟槽的相邻沟槽之间的所述半导体层的台面表面相接触从而形成肖特基接触的导电材料，所述导电材料也与邻近所述第二多个沟槽的上部的所述导电层接触。
2.根据权利要求1所述的半导体结构，进一步包括基本填充在衬于每个沟槽的侧壁和底部的导电层之间的每个沟槽的中心部分的介电材料。
3.根据权利要求1所述的半导体结构，其中所述第一导电类型为p型以及所述第二导电类型为n型。
4.根据权利要求1所述的半导体结构，其中所述第一导电类型为n型以及所述第二导电类型为p型。
5.根据权利要求1所述的半导体结构，其中所述半导体层在所述第二导电类型的衬底上延伸，并且所述沟槽延伸通过所述半导体层。
6.根据权利要求5所述的半导体结构，其中所述半导体层包括外延层。
7.根据权利要求1所述的半导体结构，其中所述栅电极之一设置在所述第一多个沟槽的每一个中，以及所述主体区和所述源区与所述第一多个沟槽的侧壁毗邻。
8.根据权利要求1所述的半导体结构，其中所述导电材料与所述肖特基区中的所述导电层形成肖特基接触。
9.根据权利要求1所述的半导体结构，其中所述导电材料包括金属。
10.一种半导体结构，包括：
场效应晶体管（FET）区，其包括：
在半导体区中的第一导电类型的主体区；
在所述主体区中的第二导电类型的源区；
通过栅极电介质与所述主体区和所述源区隔离的栅电极；
和
在所述FET区上延伸并与所述源区接触的导电材料；
肖特基区，其包括：
延伸入所述半导体区中的第一多个沟槽；和
衬于所述第一多个沟槽中的每个沟槽的侧壁和底部并与所述半导体区形成PN结的所述第二导电类型的导电层，其中所述导电材料在肖特基区上延伸并与所述第一多个沟槽的相邻沟槽之间的所述半导体区的台面表面相接触，并与邻近所述第一多个沟槽的上部的所述导电层接触。
11.根据权利要求10所述的半导体结构，其中所述导电材料与所述半导体区的台面表面并与邻近所述第一多个沟槽的上部的所述导电层形成肖特基接触。
12.根据权利要求10所述的半导体结构，其中所述导电材料包括金属。
13.根据权利要求10所述的半导体结构，其中所述半导体区包括在所述第二导电类型的衬底上延伸的所述第一导电类型的外延层，并且所述第一多个沟槽延伸通过所述外延层。
14.根据权利要求10所述的半导体结构，其中所述栅电极设置在所述半导体区的上表面上，所述栅极电介质在每个栅电极和所述半导体区之间延伸，每个栅电极沿所述半导体区的上表面与所述主体区和至少一个所述源区重叠。
15.根据权利要求10所述的半导体结构，其中所述FET区进一步包括延伸入所述半导体区内的第二多个沟槽，衬于所述第二多个沟槽的每一个的侧壁和底部并与所述半导体区形成PN结的所述导电层，其中所述栅电极之一设置于第二多个沟槽中的每一个中，并且所述主体区和所述源区与所述第二多个沟槽的侧壁毗邻。
16.根据权利要求10所述的半导体结构，进一步包括基本填充在衬于所述第一多个沟槽的每一个的侧壁和底部的所述导电层之间的所述第一多个沟槽的每个沟槽的中心部分的介电材料。
17.根据权利要求10所述的半导体结构，其中所述第一导电类型为p型以及所述第二导电类型为n型。
18.根据权利要求10所述的半导体结构，其中所述第一导电类型为n型以及所述第二导电类型为p型。
19.一种形成具有场效应晶体管（FET）区和肖特基区的半导体结构的方法，所述方法包括：
形成延伸入半导体区内的沟槽；
形成衬于每个沟槽的侧壁和底部的导电层，所述导电层与所述半导体区形成PN结；
在FET区，形成在所述半导体区中的第一导电类型的主体区，在所述主体区中的第二导电类型的源区，并形成通过栅极电介质与所述主体区和所述源区隔离的栅电极；和
在肖特基区，形成导电材料，所述导电材料与沟槽中的相邻沟槽之间的所述半导体区的台面表面相接触以形成肖特基接触，并与邻近所述沟槽的上部的所述导电层接触。
20.根据权利要求19所述的方法，其中所述导电材料与所述肖特基区中的所述导电层形成肖特基接触。
21.根据权利要求19所述的方法，其中所述导电材料包括金属。
22.根据权利要求19所述的方法，其中形成所述导电层包括沿每个沟槽的所述侧壁和所述底部生长外延层。
23.根据权利要求19所述的方法，其中形成所述导电层包括在每个沟槽的所述侧壁和所述底部注入掺杂剂。
24.根据权利要求19所述的方法，其中所述半导体区包括在所述第二导电类型的衬底上延伸的所述第一导电类型的外延层，所述沟槽延伸通过所述外延层。
25.根据权利要求19所述的方法，所述沟槽仅在所述肖特基区形成，在所述FET区所述栅电极形成于所述半导体区的上表面之上，以使所述栅极电介质在每个栅电极和所述半导体区之间延伸，并且每个栅电极沿所述半导体区的上表面与所述主体区和至少一个所述源区重叠。
26.根据权利要求19所述的方法，其中在所述FET区的每个沟槽中形成栅电极之一，并且主体区和源区与所述FET区中的每个沟槽的侧壁毗邻。
27.根据权利要求19所述的方法，其中所述第一导电类型为p型以及所述第二导电类型为n型。
28.根据权利要求19所述的方法，其中所述第一导电类型为n型以及所述第二导电类型为p型。
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C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20121212