JP3259485B2 - 炭化けい素たて型ｍｏｓｆｅｔ - Google Patents
炭化けい素たて型ｍｏｓｆｅｔInfo
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
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- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
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- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
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Description
【０００１】
【産業上の利用分野】本発明は、主材料に炭化けい素
（以下ＳｉＣと略す）を用いたＳｉＣパワーＭＯＳＦＥ
Ｔ（電界効果トランジスタ）に関する。
（以下ＳｉＣと略す）を用いたＳｉＣパワーＭＯＳＦＥ
Ｔ（電界効果トランジスタ）に関する。
【０００２】
【従来の技術】大電流、高耐圧を制御するパワー半導体
素子の材料としては、従来けい素（以下シリコンと呼
ぶ）単結晶が用いられている。パワー半導体素子には幾
つかの種類が有り、用途に合わせてそれらが使い分けら
れているのが現状である。例えばバイポーラトランジス
タは、電流密度を大きく取れるものの、高速でのスイッ
チングができず、数ｋＨｚが使用限界である。一方パワ
ーＭＯＳＦＥＴは、大電流は取れないが、数ＭＨｚ迄の
高周波で使用できる。しかしながら、市場では大電流と
高速性を兼ね備えたパワー半導体素子の要求が強く、バ
イポーラトランジスタやＭＯＳＦＥＴ等の改良に力が注
がれ、ほぼ材料の限界に近いところまで開発が進んでき
た。パワー半導体素子の観点からの新材料の検討も行わ
れ、IEEE El-ectron Device Letters 、Vol.10(1989)p.
455 にBaligaにより、また IEEE Tra-nsaction on Ele
ctron Devices 、Vol. 36(1989)p181 にShenaiらにより
報告されているように、ひ化ガリウム（以下ＧａＡｓと
記す）、ダイヤモンド、ＳｉＣが材料としての利点が大
きいと考えられている。しかしＧａＡｓは、すでにショ
ットキーダイオードに適用されているが、シリコンのよ
うに高品質の絶縁膜が得られないことから、ＭＯＳ構造
を中心とするゲート駆動素子への適用は、いまのところ
困難である。またダイヤモンドは、大口径単結晶を人工
的に作ることができず、導電型の制御も困難で、半導体
としての利用が出来る段階にない。一方ＳｉＣは、単結
晶を作ることが可能で、これまでに既に直径約２５ｍｍ
のウェハが市販されており、更に５０ｍｍのウェハもで
きつつある。そして、導電型の制御も可能で、かつ熱酸
化によりシリコンと同様に絶縁膜としての二酸化けい素
（ＳｉＯ2 ）膜を成長させることができる点が、他の材
料と比較して特に有利である。これらの観点から、すで
にJ.Appl.Phys.,Vol.64(1988)p.2168 にPalmour らによ
り、ＭＯＳＦＥＴなどのトランジスタを試作した報告が
なされ、ＦＥＴ動作が確認されている。またＳｉＣは、
最大電界強度がシリコンと比較して、約１０倍大きいこ
とから、高耐圧のパワー半導体素子に適した材料である
ことが、IEEETrans. on Electron Devices, Vol.40(199
3)p.645 にBhatnagar らによつて明かにされた。
素子の材料としては、従来けい素（以下シリコンと呼
ぶ）単結晶が用いられている。パワー半導体素子には幾
つかの種類が有り、用途に合わせてそれらが使い分けら
れているのが現状である。例えばバイポーラトランジス
タは、電流密度を大きく取れるものの、高速でのスイッ
チングができず、数ｋＨｚが使用限界である。一方パワ
ーＭＯＳＦＥＴは、大電流は取れないが、数ＭＨｚ迄の
高周波で使用できる。しかしながら、市場では大電流と
高速性を兼ね備えたパワー半導体素子の要求が強く、バ
イポーラトランジスタやＭＯＳＦＥＴ等の改良に力が注
がれ、ほぼ材料の限界に近いところまで開発が進んでき
た。パワー半導体素子の観点からの新材料の検討も行わ
れ、IEEE El-ectron Device Letters 、Vol.10(1989)p.
455 にBaligaにより、また IEEE Tra-nsaction on Ele
ctron Devices 、Vol. 36(1989)p181 にShenaiらにより
報告されているように、ひ化ガリウム（以下ＧａＡｓと
記す）、ダイヤモンド、ＳｉＣが材料としての利点が大
きいと考えられている。しかしＧａＡｓは、すでにショ
ットキーダイオードに適用されているが、シリコンのよ
うに高品質の絶縁膜が得られないことから、ＭＯＳ構造
を中心とするゲート駆動素子への適用は、いまのところ
困難である。またダイヤモンドは、大口径単結晶を人工
的に作ることができず、導電型の制御も困難で、半導体
としての利用が出来る段階にない。一方ＳｉＣは、単結
晶を作ることが可能で、これまでに既に直径約２５ｍｍ
のウェハが市販されており、更に５０ｍｍのウェハもで
きつつある。そして、導電型の制御も可能で、かつ熱酸
化によりシリコンと同様に絶縁膜としての二酸化けい素
（ＳｉＯ2 ）膜を成長させることができる点が、他の材
料と比較して特に有利である。これらの観点から、すで
にJ.Appl.Phys.,Vol.64(1988)p.2168 にPalmour らによ
り、ＭＯＳＦＥＴなどのトランジスタを試作した報告が
なされ、ＦＥＴ動作が確認されている。またＳｉＣは、
最大電界強度がシリコンと比較して、約１０倍大きいこ
とから、高耐圧のパワー半導体素子に適した材料である
ことが、IEEETrans. on Electron Devices, Vol.40(199
3)p.645 にBhatnagar らによつて明かにされた。
【０００３】シリコンを用いたパワーＭＯＳＦＥＴは、
半導体の表面を有効に利用するために、電流を半導体基
板の厚さ方向に流す、たて型のものが主流である。シリ
コンのたて型パワーＭＯＳＦＥＴの例を図９に示す。図
９は、主電流の導通、遮断のスイッチング作用を担う活
性領域の断面構造であって、一つの制御電極を含む単位
構造である。活性領域は極めて多数のこのような単位か
らなっている。パワーＭＯＳＦＥＴはこの活性領域と、
阻止電圧を決定する耐圧構造部とからなる。耐圧構造部
は、本発明の主題とは係わらないのでここでは省略す
る。図９において、ｎ+ 基板２１上の低濃度ｎドリフト
層（以下ｎベース層と略す）２２の表面層に選択的にｐ
ベース領域２３を形成し、更にその領域２３内の表面層
に選択的にｎ+ ソース領域２４が形成されている。ｎベ
ース層２２の表面露出部とｎ+ ソース領域２４とに挟ま
れたｐベース領域の表面領域２９に、表面上に絶縁膜２
５を介してゲート電極２６が設けられている。ｎ+ ソー
ス領域２４とｐベース領域２３とに共通に接触してソー
ス電極２７が設けられ、さらに図９では左右のソース電
極２７がゲート電極２６上で絶縁膜３０を介して繋がっ
ている。ｎベース層２２の裏面側のｎ+ 基板２１に接触
してドレイン電極２８が設けられている。このＭＯＳＦ
ＥＴにおいては、ゲート電極２６に電圧を印加すること
によって、表面領域２９にチャンネルが形成され、ゲー
ト電極２６の電圧に応じた電流が、ソース電極２７とド
レイン電極２８との間に流れる。電流はチップ全面を利
用してたて方向に流れるように工夫されていて、チップ
面の利用効率を高めている。
半導体の表面を有効に利用するために、電流を半導体基
板の厚さ方向に流す、たて型のものが主流である。シリ
コンのたて型パワーＭＯＳＦＥＴの例を図９に示す。図
９は、主電流の導通、遮断のスイッチング作用を担う活
性領域の断面構造であって、一つの制御電極を含む単位
構造である。活性領域は極めて多数のこのような単位か
らなっている。パワーＭＯＳＦＥＴはこの活性領域と、
阻止電圧を決定する耐圧構造部とからなる。耐圧構造部
は、本発明の主題とは係わらないのでここでは省略す
る。図９において、ｎ+ 基板２１上の低濃度ｎドリフト
層（以下ｎベース層と略す）２２の表面層に選択的にｐ
ベース領域２３を形成し、更にその領域２３内の表面層
に選択的にｎ+ ソース領域２４が形成されている。ｎベ
ース層２２の表面露出部とｎ+ ソース領域２４とに挟ま
れたｐベース領域の表面領域２９に、表面上に絶縁膜２
５を介してゲート電極２６が設けられている。ｎ+ ソー
ス領域２４とｐベース領域２３とに共通に接触してソー
ス電極２７が設けられ、さらに図９では左右のソース電
極２７がゲート電極２６上で絶縁膜３０を介して繋がっ
ている。ｎベース層２２の裏面側のｎ+ 基板２１に接触
してドレイン電極２８が設けられている。このＭＯＳＦ
ＥＴにおいては、ゲート電極２６に電圧を印加すること
によって、表面領域２９にチャンネルが形成され、ゲー
ト電極２６の電圧に応じた電流が、ソース電極２７とド
レイン電極２８との間に流れる。電流はチップ全面を利
用してたて方向に流れるように工夫されていて、チップ
面の利用効率を高めている。
【０００４】図９に示したシリコンのパワーＭＯＳＦＥ
Ｔの製造の場合には、ｐベース領域２３はゲート電極２
６をマスクとして、アクセプタ不純物をイオン注入した
のち、高温熱処理によって拡散させて形成する。ｎ+ ソ
ース領域２４も同様に前記マスクを用い、ドナー不純物
をイオン注入し高温熱処理して形成する。この技術は、
セルフアライン二重拡散と呼ばれ、高品質の素子を形成
する重要な技術である。
Ｔの製造の場合には、ｐベース領域２３はゲート電極２
６をマスクとして、アクセプタ不純物をイオン注入した
のち、高温熱処理によって拡散させて形成する。ｎ+ ソ
ース領域２４も同様に前記マスクを用い、ドナー不純物
をイオン注入し高温熱処理して形成する。この技術は、
セルフアライン二重拡散と呼ばれ、高品質の素子を形成
する重要な技術である。
【０００５】しかし、図９のような構造をＳｉＣ素子に
そのまま適用するには、大きな問題がある。ＳｉＣは化
学的に安定な性質を持っており、結晶の結合の強さもシ
リコンに比較して強いことが利点であるが、そのため一
方では不純物の拡散が殆ど起きない。すなわち、シリコ
ンでは例えば１３００℃以下の温度で充分実用的なドナ
ー、アクセプタの不純物拡散が、ＳｉＣでは極めて困難
であり、１７００℃の高温でもほとんど拡散が見られな
いことが、J. Electrochem. Soc.,Vol.119(1972)p1355
にAddamiano らによって報告されている。
そのまま適用するには、大きな問題がある。ＳｉＣは化
学的に安定な性質を持っており、結晶の結合の強さもシ
リコンに比較して強いことが利点であるが、そのため一
方では不純物の拡散が殆ど起きない。すなわち、シリコ
ンでは例えば１３００℃以下の温度で充分実用的なドナ
ー、アクセプタの不純物拡散が、ＳｉＣでは極めて困難
であり、１７００℃の高温でもほとんど拡散が見られな
いことが、J. Electrochem. Soc.,Vol.119(1972)p1355
にAddamiano らによって報告されている。
【０００６】従って、ＳｉＣ素子にセルフアライン二重
拡散法を、そのまま適用することは出来ない。代わって
ＳｉＣ素子に用いられる方法はエピタキシャル法による
積層法である。その製法によるＭＯＳＦＥＴ３１の断面
構造を図１０に示す。その製造工程は次のようなもので
ある。先ずｎ+ 基板１にｎベース層２、ｐベース層３を
エピタキシャル法により積層し、さらに、ｐベース層３
の表面の一部にイオン注入とその後の活性化熱処理によ
り、ｎ+ ソース領域４を形成したのち、表面からｐベー
ス層３を貫通する深さのトレンチ１１を掘る。次にゲー
ト酸化膜５を酸化によって形成したのち、トレンチ１１
に金属または多結晶シリコンを埋めて、ゲート電極６を
形成する。上下にソース電極７とドレイン電極８を形成
して完成する。この場合は、ゲート電極６に正の電圧を
印加することによって、ｎベース層２とソース領域４の
間のｐベース層３でゲート電極６に沿った領域９にチャ
ンネルが形成され、ゲート電極６の電圧に応じた電流
が、ソース電極７とドレイン電極８との間に流れる。図
９のシリコンのＭＯＳＦＥＴとの構造上の相違点は、ト
レンチ１１が設けられていてチャンネルがたてに、すな
わちトレンチの深さ方向に形成されていることである。
拡散法を、そのまま適用することは出来ない。代わって
ＳｉＣ素子に用いられる方法はエピタキシャル法による
積層法である。その製法によるＭＯＳＦＥＴ３１の断面
構造を図１０に示す。その製造工程は次のようなもので
ある。先ずｎ+ 基板１にｎベース層２、ｐベース層３を
エピタキシャル法により積層し、さらに、ｐベース層３
の表面の一部にイオン注入とその後の活性化熱処理によ
り、ｎ+ ソース領域４を形成したのち、表面からｐベー
ス層３を貫通する深さのトレンチ１１を掘る。次にゲー
ト酸化膜５を酸化によって形成したのち、トレンチ１１
に金属または多結晶シリコンを埋めて、ゲート電極６を
形成する。上下にソース電極７とドレイン電極８を形成
して完成する。この場合は、ゲート電極６に正の電圧を
印加することによって、ｎベース層２とソース領域４の
間のｐベース層３でゲート電極６に沿った領域９にチャ
ンネルが形成され、ゲート電極６の電圧に応じた電流
が、ソース電極７とドレイン電極８との間に流れる。図
９のシリコンのＭＯＳＦＥＴとの構造上の相違点は、ト
レンチ１１が設けられていてチャンネルがたてに、すな
わちトレンチの深さ方向に形成されていることである。
【０００７】
【発明が解決しようとする課題】しかしながら、図１０
の構造によるＳｉＣＭＯＳＦＥＴ３１にスイッチング動
作をさせると、オフ状態での電圧印加時にｎ+ ソース領
域４のゲート電極６に近い部分に、電流が集中したよう
な破壊がしばしば見られた。この原因を解明した結果、
以下に述べるような機構で破壊することがわかった。図
１１（ａ）に、図１０のたて型ＭＯＳＦＥＴ３１のゲー
ト近傍の部分拡大図を示す。この図を見ると、ｎ+ ソー
ス領域４、ｐベース層３、ｎベース層２をそれぞれエミ
ッタ、ベース、コレクタとするｎｐｎトランジスタが寄
生していると見ることができる。
の構造によるＳｉＣＭＯＳＦＥＴ３１にスイッチング動
作をさせると、オフ状態での電圧印加時にｎ+ ソース領
域４のゲート電極６に近い部分に、電流が集中したよう
な破壊がしばしば見られた。この原因を解明した結果、
以下に述べるような機構で破壊することがわかった。図
１１（ａ）に、図１０のたて型ＭＯＳＦＥＴ３１のゲー
ト近傍の部分拡大図を示す。この図を見ると、ｎ+ ソー
ス領域４、ｐベース層３、ｎベース層２をそれぞれエミ
ッタ、ベース、コレクタとするｎｐｎトランジスタが寄
生していると見ることができる。
【０００８】ＭＯＳＦＥＴ３１のオフ状態で電圧を印加
すると、すなわちドレイン電極８につながるＤ端子に
正、ソース電極７につながるＳ端子に負の電圧を印加す
ると、ｐベース層３とｎベース層２との間の接合１３が
逆バイアスされるので、端を点線で示す空乏層１２が広
がる。この過程で空乏層１２から掃きだされたキャリア
が，ｐベース層内を流れる充電電流ｉとなる。電流ｉは
次式で与えられる。
すると、すなわちドレイン電極８につながるＤ端子に
正、ソース電極７につながるＳ端子に負の電圧を印加す
ると、ｐベース層３とｎベース層２との間の接合１３が
逆バイアスされるので、端を点線で示す空乏層１２が広
がる。この過程で空乏層１２から掃きだされたキャリア
が，ｐベース層内を流れる充電電流ｉとなる。電流ｉは
次式で与えられる。
【０００９】
【数１】 ｉ＝Ｃ・ｄＶ／ｄｔ （１） ここで、Ｃは接合の容量、Ｖは印加電圧、ｔは時間であ
る。正確にはＣはＶの関数である。すなわち電圧上昇率
が大きい程大きい充電電流が流れる。この電流は、ｐベ
ース層３内を流れて、ソース電極８に至る。この時、上
方にｎ+ ソース領域４の無い部分では、充電電流３３ａ
は真っ直ぐ上方に流れ、ソース電極８に流れ込むが、上
にｎ+ ソース領域４のある部分では、充電電流３３ｂ
は、ｎ+ ソース領域４とｐベース層３との間のｐｎ接合
１４が有るため、真っ直ぐ上方には流れず、左のｐベー
ス層３とソース電極８とが接触している部分に流れざる
を得ない。この電流３３ｂのうち、ｐｎ接合１４に沿っ
て流れる成分をｉd 、その電流がｐベース層３内を左側
のソース電極まで流れるときの抵抗をＲｐとすると、ｎ
エミッタ領域４の直下の部分のｐベース層３内に
る。正確にはＣはＶの関数である。すなわち電圧上昇率
が大きい程大きい充電電流が流れる。この電流は、ｐベ
ース層３内を流れて、ソース電極８に至る。この時、上
方にｎ+ ソース領域４の無い部分では、充電電流３３ａ
は真っ直ぐ上方に流れ、ソース電極８に流れ込むが、上
にｎ+ ソース領域４のある部分では、充電電流３３ｂ
は、ｎ+ ソース領域４とｐベース層３との間のｐｎ接合
１４が有るため、真っ直ぐ上方には流れず、左のｐベー
ス層３とソース電極８とが接触している部分に流れざる
を得ない。この電流３３ｂのうち、ｐｎ接合１４に沿っ
て流れる成分をｉd 、その電流がｐベース層３内を左側
のソース電極まで流れるときの抵抗をＲｐとすると、ｎ
エミッタ領域４の直下の部分のｐベース層３内に
【００１０】
【数２】 Ｖｓ＝ｉd ・Ｒｐ （２） なる電圧が生ずることになる。このｐｎ接合１４に沿っ
た電圧Ｖｓが、ｐｎ接合１４のえん層電圧を越えると、
電流３３ｂの一部はｎ+ ソース領域４に流れはじめ、逆
に多量の電子がｎ+ ソース領域４からｐベース層３に注
入されて、寄生ｎｐｎトランジスタがオンすることにな
る。
た電圧Ｖｓが、ｐｎ接合１４のえん層電圧を越えると、
電流３３ｂの一部はｎ+ ソース領域４に流れはじめ、逆
に多量の電子がｎ+ ソース領域４からｐベース層３に注
入されて、寄生ｎｐｎトランジスタがオンすることにな
る。
【００１１】図１１（ｂ）に図１１（ａ）の断面図で示
されるＭＯＳＦＥＴ３１を等価回路で示した。この図に
見るようにｐベース層３は、寄生ｎｐｎトランジスタ３
２のベースにあたるので、ベース−エミッタ間に上記の
電圧Ｖｓが印加されることになる。これがベース電圧と
なって寄生ｎｐｎトランジスタ３２がオンし、コレクタ
−エミッタ間に電流が流れる。すなわち、ＭＯＳＦＥＴ
３１ａのドレイン端子Ｄ−ソース端子Ｓ間に電流が流れ
ることになる。この電流は、ＭＯＳＦＥＴ３１ａでは制
御できず、ｎｐｎトランジスタ３２で増幅されて増大
し、電流集中が起こり、素子破壊に至るのである。
されるＭＯＳＦＥＴ３１を等価回路で示した。この図に
見るようにｐベース層３は、寄生ｎｐｎトランジスタ３
２のベースにあたるので、ベース−エミッタ間に上記の
電圧Ｖｓが印加されることになる。これがベース電圧と
なって寄生ｎｐｎトランジスタ３２がオンし、コレクタ
−エミッタ間に電流が流れる。すなわち、ＭＯＳＦＥＴ
３１ａのドレイン端子Ｄ−ソース端子Ｓ間に電流が流れ
ることになる。この電流は、ＭＯＳＦＥＴ３１ａでは制
御できず、ｎｐｎトランジスタ３２で増幅されて増大
し、電流集中が起こり、素子破壊に至るのである。
【００１２】ＳｉＣ半導体では、ｐベース層３の形成に
ｐ型不純物としてホウ素（Ｂ）やアルミニュウム（Ａ
ｌ）が使用されるが、いずれもエネルギーバンドの禁止
帯内にやや深い不純物レベルを有していて、室温ではキ
ャリアが余り発生していない。例えば、ＳｉＣにおける
ＢやＡｌのイオン化エネルギーは０．２ないし０．４ｅ
Ｖ（エレクトロンボルト）であって、シリコンにおける
値より約一桁大きい。また正孔の移動度も約１０ｃｍ2
／Ｖ・ｓｅｃと、シリコンにおける値約３５０ｃｍ2 ／
Ｖ・ｓｅｃに比較してずっと小さいことから、ｐベース
層３の抵抗Ｒｐは大きく、僅かの充電電流でもバイアス
電圧Ｖｓは大きくなってしまう。そのため、このような
メカニズムによる素子破壊が発生しやすいのである。
ｐ型不純物としてホウ素（Ｂ）やアルミニュウム（Ａ
ｌ）が使用されるが、いずれもエネルギーバンドの禁止
帯内にやや深い不純物レベルを有していて、室温ではキ
ャリアが余り発生していない。例えば、ＳｉＣにおける
ＢやＡｌのイオン化エネルギーは０．２ないし０．４ｅ
Ｖ（エレクトロンボルト）であって、シリコンにおける
値より約一桁大きい。また正孔の移動度も約１０ｃｍ2
／Ｖ・ｓｅｃと、シリコンにおける値約３５０ｃｍ2 ／
Ｖ・ｓｅｃに比較してずっと小さいことから、ｐベース
層３の抵抗Ｒｐは大きく、僅かの充電電流でもバイアス
電圧Ｖｓは大きくなってしまう。そのため、このような
メカニズムによる素子破壊が発生しやすいのである。
【００１３】以上では、ｎチャンネル型のＭＯＳＦＥＴ
を取り上げたが、ｐチャンネル型のＭＯＳＦＥＴにおい
ても、程度の差はあるが同様であることは容易に察せら
れる。以上の問題に鑑み、本発明の課題はＳｉＣたて型
ＭＯＳＦＥＴにおいて、速い立ち上がりの印加電圧に耐
え、局部的な電流集中を起こして破壊することのない素
子を提供することにある。
を取り上げたが、ｐチャンネル型のＭＯＳＦＥＴにおい
ても、程度の差はあるが同様であることは容易に察せら
れる。以上の問題に鑑み、本発明の課題はＳｉＣたて型
ＭＯＳＦＥＴにおいて、速い立ち上がりの印加電圧に耐
え、局部的な電流集中を起こして破壊することのない素
子を提供することにある。
【００１４】
【課題を解決するための手段】上記の問題を解決するた
めの対策としては、電圧印加時の寄生トランジスタの動
作を防止する方法を考えればよい。そのための手段とし
て、本発明においては充電電流に対する第二導電型ベー
ス層内の抵抗を低減するべく、第二導電型ベース層上の
電極を接合に近づける方法を取る。
めの対策としては、電圧印加時の寄生トランジスタの動
作を防止する方法を考えればよい。そのための手段とし
て、本発明においては充電電流に対する第二導電型ベー
ス層内の抵抗を低減するべく、第二導電型ベース層上の
電極を接合に近づける方法を取る。
【００１５】すなわち、ＳｉＣ基板上に積層された第一
導電型ベース層と、その第一導電型ベース層の上に積層
された第二導電型ベース層と、その第二導電型ベース層
の表面層に、部分的に形成された第一導電型のソース領
域を持ち、第一導電型ソース領域の表面から第二導電型
ベース層を貫通して第一導電型ベース層に達するトレン
チが形成され、そのトレンチに絶縁膜を介してゲート電
極が充填され、上下の主表面にそれぞれ電極が設けられ
ているＳｉＣたて型ＭＯＳＦＥＴにおいて、第二導電型
ベース層の表面露出部を掘り下げ、第一導電型のソース
領域と第二導電型ベース層とに接する共通電極の、第二
導電型ベース層との接触面が、第一導電型ソース領域の
深さより深く掘り下げられているものとする。
導電型ベース層と、その第一導電型ベース層の上に積層
された第二導電型ベース層と、その第二導電型ベース層
の表面層に、部分的に形成された第一導電型のソース領
域を持ち、第一導電型ソース領域の表面から第二導電型
ベース層を貫通して第一導電型ベース層に達するトレン
チが形成され、そのトレンチに絶縁膜を介してゲート電
極が充填され、上下の主表面にそれぞれ電極が設けられ
ているＳｉＣたて型ＭＯＳＦＥＴにおいて、第二導電型
ベース層の表面露出部を掘り下げ、第一導電型のソース
領域と第二導電型ベース層とに接する共通電極の、第二
導電型ベース層との接触面が、第一導電型ソース領域の
深さより深く掘り下げられているものとする。
【００１６】また、第一導電型ソース領域が部分的に形
成されたものでなく、第二導電型ベース層上に非選択的
に形成された第一導電型ソース層であっても、第二導電
型ベース層に達する深さに掘り下げて、第一導電型ソー
ス層との共通電極を設ける方法を取ることができる。特
に、第二導電型ベース層の掘り下げられた面が、望まし
くは底面が、高濃度の第二導電型不純物を、例えばイオ
ン注入法およびその後の活性化熱処理により導入され
て、第二導電型ベース層より高濃度にされていると、第
二導電型ベース層の抵抗低減に効果的である。
成されたものでなく、第二導電型ベース層上に非選択的
に形成された第一導電型ソース層であっても、第二導電
型ベース層に達する深さに掘り下げて、第一導電型ソー
ス層との共通電極を設ける方法を取ることができる。特
に、第二導電型ベース層の掘り下げられた面が、望まし
くは底面が、高濃度の第二導電型不純物を、例えばイオ
ン注入法およびその後の活性化熱処理により導入され
て、第二導電型ベース層より高濃度にされていると、第
二導電型ベース層の抵抗低減に効果的である。
【００１７】更に、第二導電型ベース層の掘り下げられ
た側面や上面にも、高濃度の第二導電型不純物が、例え
ばイオン注入法およびその後の活性化熱処理により導入
されて、第二導電型ベース層より高濃度な領域にされて
いると、より一層効果的である。またこの場合、第二導
電型ベース層の掘り下げられた底面から第一導電型ソー
ス領域表面の高さの第二導電型ベース層表面に達する第
二導電型ベース層より高濃度な領域を、例えばイオン注
入法およびその後の活性化熱処理により導入して形成す
れば、第二導電型ベース層と第一導電型ソース領域とに
共通に接触する電極を、必ずしも掘り下げ部まで延ばさ
ず、第一導電型ソース領域表面と同じ高さの第二導電型
不純物の高濃度な領域の表面とを繋ぐだけでもよい。
た側面や上面にも、高濃度の第二導電型不純物が、例え
ばイオン注入法およびその後の活性化熱処理により導入
されて、第二導電型ベース層より高濃度な領域にされて
いると、より一層効果的である。またこの場合、第二導
電型ベース層の掘り下げられた底面から第一導電型ソー
ス領域表面の高さの第二導電型ベース層表面に達する第
二導電型ベース層より高濃度な領域を、例えばイオン注
入法およびその後の活性化熱処理により導入して形成す
れば、第二導電型ベース層と第一導電型ソース領域とに
共通に接触する電極を、必ずしも掘り下げ部まで延ばさ
ず、第一導電型ソース領域表面と同じ高さの第二導電型
不純物の高濃度な領域の表面とを繋ぐだけでもよい。
【００１８】これらの第二導電型ベース層への電極接触
部の掘り下げ時に、第一導電型ベース層まで掘り下げ、
しかるのち掘り下げた底面或いは底面を含む面に、第二
導電型ベース層と繋がる第二導電型ベース層より高濃度
な領域を形成してもよい。掘り下げる深さを、ゲート電
極の充填されたトレンチと同じか、またはさらに深くす
ることもできる。
部の掘り下げ時に、第一導電型ベース層まで掘り下げ、
しかるのち掘り下げた底面或いは底面を含む面に、第二
導電型ベース層と繋がる第二導電型ベース層より高濃度
な領域を形成してもよい。掘り下げる深さを、ゲート電
極の充填されたトレンチと同じか、またはさらに深くす
ることもできる。
【００１９】
【作用】上記のように、第二導電型ベース層を掘り下げ
て、その底部に電極を設けたＳｉＣたて型ＭＯＳＦＥＴ
において、電圧印加時に流れる充電電流の通る経路を想
定してみる。実際には無数の経路があるわけであるが、
それぞれの抵抗の大きさによって電流の大きさが決ま
る。図１２は、図１１（ａ）に対応する、本発明の作用
を示すＭＯＳＦＥＴのゲート近傍の拡大図である。この
図においては第一導電型をｎ型、第二導電型をｐ型とし
ている。上方にｎ+ ソース領域の無い部分の充電電流３
３ａが上方の電極に流れるのは同じであるが、上方にｎ
+ ソース領域４の有る部分の充電電流３３ｂもまた、ｐ
ベース層３の掘り下げ部１６の電極へと流れていて、ｎ
+ ソース領域４の近くを流れる電流は非常に少ない。従
って充電電流の経路は従来のＳｉＣたて型ＭＯＳＦＥＴ
より短くしかもｎ+ のソース領域４から遠くなるので、
ｎ+ ソース領域４の直下の部分のｐベース層内で生じる
バイアス電圧は小さくなり、かつｎ+ ソース領域４への
影響も小さくなる。そして寄生トランジスタの動作が防
止される。
て、その底部に電極を設けたＳｉＣたて型ＭＯＳＦＥＴ
において、電圧印加時に流れる充電電流の通る経路を想
定してみる。実際には無数の経路があるわけであるが、
それぞれの抵抗の大きさによって電流の大きさが決ま
る。図１２は、図１１（ａ）に対応する、本発明の作用
を示すＭＯＳＦＥＴのゲート近傍の拡大図である。この
図においては第一導電型をｎ型、第二導電型をｐ型とし
ている。上方にｎ+ ソース領域の無い部分の充電電流３
３ａが上方の電極に流れるのは同じであるが、上方にｎ
+ ソース領域４の有る部分の充電電流３３ｂもまた、ｐ
ベース層３の掘り下げ部１６の電極へと流れていて、ｎ
+ ソース領域４の近くを流れる電流は非常に少ない。従
って充電電流の経路は従来のＳｉＣたて型ＭＯＳＦＥＴ
より短くしかもｎ+ のソース領域４から遠くなるので、
ｎ+ ソース領域４の直下の部分のｐベース層内で生じる
バイアス電圧は小さくなり、かつｎ+ ソース領域４への
影響も小さくなる。そして寄生トランジスタの動作が防
止される。
【００２０】特に、掘り下げた第二導電型ベース層の
面、望ましくは底面に、第二導電型不純物を導入して第
二導電型ベース層より高濃度な領域を形成し、電極を接
触させることによって、第二導電型ベース層の抵抗が低
減されるとともに、その高濃度領域と電極間の接触抵抗
が低減され、電圧印加時の充電電流はより一層その高濃
度領域に流れやすくなり、第一導電型のソース領域から
遠ざかる。
面、望ましくは底面に、第二導電型不純物を導入して第
二導電型ベース層より高濃度な領域を形成し、電極を接
触させることによって、第二導電型ベース層の抵抗が低
減されるとともに、その高濃度領域と電極間の接触抵抗
が低減され、電圧印加時の充電電流はより一層その高濃
度領域に流れやすくなり、第一導電型のソース領域から
遠ざかる。
【００２１】更に、掘り下げた第二導電型ベース層の底
面に加えて側面等にも、第二導電型不純物を導入して第
二導電型ベース層より高濃度な領域を形成し、電極を接
触させることによって、その高濃度な領域の面積が広く
なり、電圧印加時の充電電流に対する第二導電型層全体
としての抵抗が小さくなり、充電電流はより一層その高
濃度な領域に流れやすくなって、第一導電型のソース領
域から遠ざかる。その結果第一導電型のソース領域直下
の第二導電型ベース層内のバイアス電圧は一層減少す
る。
面に加えて側面等にも、第二導電型不純物を導入して第
二導電型ベース層より高濃度な領域を形成し、電極を接
触させることによって、その高濃度な領域の面積が広く
なり、電圧印加時の充電電流に対する第二導電型層全体
としての抵抗が小さくなり、充電電流はより一層その高
濃度な領域に流れやすくなって、第一導電型のソース領
域から遠ざかる。その結果第一導電型のソース領域直下
の第二導電型ベース層内のバイアス電圧は一層減少す
る。
【００２２】第二導電型ベース層より高濃度な領域が掘
り下げ部から第一導電型ソース領域表面と同じ高さの第
二導電型ベース層表面迄達していて、しかも十分な濃度
であれば、電極を掘り下げ部まで延ばさず、第一導電型
ソース領域表面と同じ高さの表面内で第二導電型ベース
層より高濃度な領域と第一導電型ソース領域を共通に接
触する電極で結んでも同じ作用は得られる。
り下げ部から第一導電型ソース領域表面と同じ高さの第
二導電型ベース層表面迄達していて、しかも十分な濃度
であれば、電極を掘り下げ部まで延ばさず、第一導電型
ソース領域表面と同じ高さの表面内で第二導電型ベース
層より高濃度な領域と第一導電型ソース領域を共通に接
触する電極で結んでも同じ作用は得られる。
【００２３】堀り下げる深さを、第一導電型ベース層ま
で下げ、あるいはゲート電極の充填されるトレンチと同
じか、またはより深くしても、掘り下げたのちに第二導
電型の不純物を導入して、第二導電型ベース層とつなが
る第二導電型ベース層より高濃度な領域を設けることに
よって、接合ができる。そうすれば、前述のようにＳｉ
Ｃは、最大電界強度がシリコンより一桁大きいので、第
二導電型ベース層より高濃度な領域の厚さが薄くても、
十分耐圧をもち、かつ効果は上記の場合と同様である。
で下げ、あるいはゲート電極の充填されるトレンチと同
じか、またはより深くしても、掘り下げたのちに第二導
電型の不純物を導入して、第二導電型ベース層とつなが
る第二導電型ベース層より高濃度な領域を設けることに
よって、接合ができる。そうすれば、前述のようにＳｉ
Ｃは、最大電界強度がシリコンより一桁大きいので、第
二導電型ベース層より高濃度な領域の厚さが薄くても、
十分耐圧をもち、かつ効果は上記の場合と同様である。
【００２４】
【実施例】以下に本発明によるＳｉＣたて型ＭＯＳＦＥ
Ｔを図１を参照しながら説明する。対応する図１１
（ａ）と共通の部分には、同一の符号を付した。図１
は、本発明による第一の実施例のＳｉＣたて型ＭＯＳＦ
ＥＴの部分断面図である。ＳｉＣ基板１にエピタキシャ
ル法により順にｎベース層２、ｐベース層３を積層す
る。そのｐベース層３の表面層に窒素（Ｎ）のイオン注
入とその後の活性化熱処理により選択的にｎ+ ソース領
域４を設ける。ｎ+ ソース領域の表面からｎ+ ソース領
域４およびｐベース層３を貫通してｎベース層２に達す
るトレンチ１１を形成し、酸化によってゲート酸化膜５
を成膜したのち、ゲート電極６として多結晶シリコンを
トレンチ１１に充填する。そしてｐベース層３のｎ+ ソ
ース領域４のない部分を、表面からｐベース層３の深さ
よりは浅く掘り下げ、ｎ+ ソース領域４と共通に接する
電極７を設けた。掘り下げる方法は図の右のトレンチと
同じく、例えばプラズマやＲＩＥ（反応性イオンエッチ
ング）などの方法のドライエッチングによって形成でき
る。
Ｔを図１を参照しながら説明する。対応する図１１
（ａ）と共通の部分には、同一の符号を付した。図１
は、本発明による第一の実施例のＳｉＣたて型ＭＯＳＦ
ＥＴの部分断面図である。ＳｉＣ基板１にエピタキシャ
ル法により順にｎベース層２、ｐベース層３を積層す
る。そのｐベース層３の表面層に窒素（Ｎ）のイオン注
入とその後の活性化熱処理により選択的にｎ+ ソース領
域４を設ける。ｎ+ ソース領域の表面からｎ+ ソース領
域４およびｐベース層３を貫通してｎベース層２に達す
るトレンチ１１を形成し、酸化によってゲート酸化膜５
を成膜したのち、ゲート電極６として多結晶シリコンを
トレンチ１１に充填する。そしてｐベース層３のｎ+ ソ
ース領域４のない部分を、表面からｐベース層３の深さ
よりは浅く掘り下げ、ｎ+ ソース領域４と共通に接する
電極７を設けた。掘り下げる方法は図の右のトレンチと
同じく、例えばプラズマやＲＩＥ（反応性イオンエッチ
ング）などの方法のドライエッチングによって形成でき
る。
【００２５】このようにｐベース層の一部を掘り下げ、
そこへ電極を設けると、オフ状態での電圧印加時に流れ
るｎ+ ソース領域の下方の充電電流は、掘り下げ部１６
の電極に流れ込み、ｎ+ ソース領域の直下を流れない。
従ってｎ+ ソース領域の直下にバイアス電圧を生ずるこ
とが無くなって、寄生トランジスタが動作せず、素子破
壊が免れられる。すなわち、急峻な立ち上がりの電圧印
加に対して強い素子ができる。 図２は、本発明による
第二の実施例のＳｉＣたて型ＭＯＳＦＥＴの部分断面図
である。図１のイオン注入によるｎ+ ソース領域４の形
成に代えて、ｐベース層３の表面にエピタキシャル法に
より、ｎ+ ソース層４１を積層した。トレンチ１１を形
成し、酸化膜５を介してゲート電極６を充填したのち、
表面からｎ+ ソース層を貫通してｐベース層に達する掘
り下げ部１６を設け、残したｎ+ソース層４１と共通に
接する電極７を設けた。掘り下げる方法は、図の右のト
レンチ１１と同じく、例えばプラズマやＲＩＥなどの方
法のドライエッチングによって、形成できる。ゲート電
極６の充填は図の左の掘り下げ部１６の形成の後でもよ
い。 この場合も電圧印加時の充電電流が掘り下げ部１
６の電極に流れ、ｎ + ソース層４１の近くを流れないの
で寄生トランジスタが動作せず、急峻な立ち上がりの電
圧印加に対して強い素子となる。
そこへ電極を設けると、オフ状態での電圧印加時に流れ
るｎ+ ソース領域の下方の充電電流は、掘り下げ部１６
の電極に流れ込み、ｎ+ ソース領域の直下を流れない。
従ってｎ+ ソース領域の直下にバイアス電圧を生ずるこ
とが無くなって、寄生トランジスタが動作せず、素子破
壊が免れられる。すなわち、急峻な立ち上がりの電圧印
加に対して強い素子ができる。 図２は、本発明による
第二の実施例のＳｉＣたて型ＭＯＳＦＥＴの部分断面図
である。図１のイオン注入によるｎ+ ソース領域４の形
成に代えて、ｐベース層３の表面にエピタキシャル法に
より、ｎ+ ソース層４１を積層した。トレンチ１１を形
成し、酸化膜５を介してゲート電極６を充填したのち、
表面からｎ+ ソース層を貫通してｐベース層に達する掘
り下げ部１６を設け、残したｎ+ソース層４１と共通に
接する電極７を設けた。掘り下げる方法は、図の右のト
レンチ１１と同じく、例えばプラズマやＲＩＥなどの方
法のドライエッチングによって、形成できる。ゲート電
極６の充填は図の左の掘り下げ部１６の形成の後でもよ
い。 この場合も電圧印加時の充電電流が掘り下げ部１
６の電極に流れ、ｎ + ソース層４１の近くを流れないの
で寄生トランジスタが動作せず、急峻な立ち上がりの電
圧印加に対して強い素子となる。
【００２６】ｎ+ ソース層４１をエピタキシャル法によ
り積層する代わりに、ｐベース層３の表面全面にイオン
注入およびその後の活性化熱処理により形成してもよ
い。その方法であればｎ+ ソース領域の形成時に必要で
あったフォトエツチング工程が省略できる。図３は、本
発明による第三の実施例のＳｉＣたて型ＭＯＳＦＥＴの
部分断面図である。図１と同じ工程でｐベース層３の一
部を掘り下げたのち、掘り下げ部１６の底部のｐベース
層３に、イオン注入およびその後の活性化熱処理により
ｐベース層３より不純物濃度の高いｐ+ 高濃度領域１５
を形成した。
り積層する代わりに、ｐベース層３の表面全面にイオン
注入およびその後の活性化熱処理により形成してもよ
い。その方法であればｎ+ ソース領域の形成時に必要で
あったフォトエツチング工程が省略できる。図３は、本
発明による第三の実施例のＳｉＣたて型ＭＯＳＦＥＴの
部分断面図である。図１と同じ工程でｐベース層３の一
部を掘り下げたのち、掘り下げ部１６の底部のｐベース
層３に、イオン注入およびその後の活性化熱処理により
ｐベース層３より不純物濃度の高いｐ+ 高濃度領域１５
を形成した。
【００２７】図３の構造ではｐ+ 高濃度領域１５によ
り、ｐベース層としての抵抗を下げるとともに、ｐベー
ス層３と電極７との間の接触抵抗を下げることになり、
一層充電電流が掘り下げ部１６の電極へ流れやすくなっ
て、寄生トランジスタの動作を防止する効果が高まる。
図４は、本発明による第四の実施例のＳｉＣたて型ＭＯ
ＳＦＥＴの部分断面図である。掘り下げた部１６のｐベ
ース層３の表面全面に、すなわち掘り下げ部の底面、側
面および上面に、イオン注入およびその後の活性化熱処
理によりｐベース層３より不純物濃度の高いｐ+ 高濃度
領域１５を形成した。図ではｐ+ 高濃度領域１５とｎ+
ソース領域４とが接しているが、場合によってはｐ+ 高
濃度領域１５とｎ+ ソース領域４とが分離していてもよ
い。またｐ+ 高濃度領域１５とｎ + ソース領域４とが同
じ深さに描かれているが、この点に特に意味は無く、異
なっていてもよい。先に述べたようにＳｉＣ中では殆ど
拡散が起きないので、ｐ+高濃度領域１５もｎ+ ソース
領域４も深さは非常に浅いものである。
り、ｐベース層としての抵抗を下げるとともに、ｐベー
ス層３と電極７との間の接触抵抗を下げることになり、
一層充電電流が掘り下げ部１６の電極へ流れやすくなっ
て、寄生トランジスタの動作を防止する効果が高まる。
図４は、本発明による第四の実施例のＳｉＣたて型ＭＯ
ＳＦＥＴの部分断面図である。掘り下げた部１６のｐベ
ース層３の表面全面に、すなわち掘り下げ部の底面、側
面および上面に、イオン注入およびその後の活性化熱処
理によりｐベース層３より不純物濃度の高いｐ+ 高濃度
領域１５を形成した。図ではｐ+ 高濃度領域１５とｎ+
ソース領域４とが接しているが、場合によってはｐ+ 高
濃度領域１５とｎ+ ソース領域４とが分離していてもよ
い。またｐ+ 高濃度領域１５とｎ + ソース領域４とが同
じ深さに描かれているが、この点に特に意味は無く、異
なっていてもよい。先に述べたようにＳｉＣ中では殆ど
拡散が起きないので、ｐ+高濃度領域１５もｎ+ ソース
領域４も深さは非常に浅いものである。
【００２８】この場合も図３について説明したのと同じ
理由で寄生トランジスタの動作が抑えられる。ｐ+ 高濃
度領域１５が広い分だけ尚一層効果は大である。しかも
適当な不純物濃度を選べば、ｐ+ 高濃度領域の形成に際
して、選択的なプロセスを不要にすることができ、それ
だけ実施し易い。図５は、本発明による第五の実施例の
ＳｉＣたて型ＭＯＳＦＥＴの部分断面図である。掘り下
げ部１６、ｐベース層より不純物濃度の高い高濃度ｐ+
領域１５およびソース領域４の形成は図４と同じである
が、図５ではソース電極７が掘り下げ部１６まで延びて
おらず、ソース領域４の表面と同じ平面内で設けられて
いる。
理由で寄生トランジスタの動作が抑えられる。ｐ+ 高濃
度領域１５が広い分だけ尚一層効果は大である。しかも
適当な不純物濃度を選べば、ｐ+ 高濃度領域の形成に際
して、選択的なプロセスを不要にすることができ、それ
だけ実施し易い。図５は、本発明による第五の実施例の
ＳｉＣたて型ＭＯＳＦＥＴの部分断面図である。掘り下
げ部１６、ｐベース層より不純物濃度の高い高濃度ｐ+
領域１５およびソース領域４の形成は図４と同じである
が、図５ではソース電極７が掘り下げ部１６まで延びて
おらず、ソース領域４の表面と同じ平面内で設けられて
いる。
【００２９】ｐ+ 高濃度領域１５の不純物濃度を充分高
くすれば、掘り下げ部１６に電極を設けなくても、充電
電流は掘り下げ部のｐ+ 高濃度領域１５に流れ込み、ｎ
+ ソース直下にはバイアス電圧を生ぜず、電極を設けた
ときとほぼ同じ効果が得られる。しかも、ソース電極７
の形成時に掘り下げ部１６に基因する凹凸を越えたフォ
トエッチングが不要になるという利点がある。
くすれば、掘り下げ部１６に電極を設けなくても、充電
電流は掘り下げ部のｐ+ 高濃度領域１５に流れ込み、ｎ
+ ソース直下にはバイアス電圧を生ぜず、電極を設けた
ときとほぼ同じ効果が得られる。しかも、ソース電極７
の形成時に掘り下げ部１６に基因する凹凸を越えたフォ
トエッチングが不要になるという利点がある。
【００３０】図６は、本発明による第六の実施例のＳｉ
Ｃたて型ＭＯＳＦＥＴを示す部分断面図である。図３お
よび４では、ｐベース層３の下部を残して掘り下げた
が、図６のように、ｐｎ接合１３に達してｐベース層３
が無くなるまで掘り下げることもできる。掘り下げたの
ちに、ｐ+ 高濃度領域１５を形成してｐベース層３とつ
なげ、再びｎベース層２とｐ+ 高濃度領域１５との間に
ｐｎ接合１３とつながるｐｎ接合１７を完成させる。こ
のような構造でも電圧引加時の充電電流は、大部分が掘
り下げ部１６の電極に流れ込み、寄生トランジスタの動
作防止には有効である。また以前に述べたように、Ｓｉ
Ｃは最大電界強度が、シリコンより一桁大きいので、ｐ
+ 高濃度領域１５の厚さが薄くても十分耐圧を持つので
ある。
Ｃたて型ＭＯＳＦＥＴを示す部分断面図である。図３お
よび４では、ｐベース層３の下部を残して掘り下げた
が、図６のように、ｐｎ接合１３に達してｐベース層３
が無くなるまで掘り下げることもできる。掘り下げたの
ちに、ｐ+ 高濃度領域１５を形成してｐベース層３とつ
なげ、再びｎベース層２とｐ+ 高濃度領域１５との間に
ｐｎ接合１３とつながるｐｎ接合１７を完成させる。こ
のような構造でも電圧引加時の充電電流は、大部分が掘
り下げ部１６の電極に流れ込み、寄生トランジスタの動
作防止には有効である。また以前に述べたように、Ｓｉ
Ｃは最大電界強度が、シリコンより一桁大きいので、ｐ
+ 高濃度領域１５の厚さが薄くても十分耐圧を持つので
ある。
【００３１】ｐベース層３の掘り下げの深さを、ｎベー
ス層２に達する迄にする場合はｐ型層とｎ型層とでエッ
チング速度の異なるエッチングガスを使って、ｐ型層を
選択的にエッチングするような手法が取れる。図７は、
本発明による第七の実施例のＳｉＣたて型ＭＯＳＦＥＴ
を示す部分断面図である。掘り下げる深さをゲート電極
が充填されるトレンチ１１と同じにｐベース層３を貫通
したものである。すなわち、トレンチ１１と同時に掘り
下げることができる。この場合も図５と同様に掘り下げ
たのちに、ｐ+ 高濃度領域１５を形成して、再びｎベー
ス層２とｐ+ 高濃度領域１５との間に、ｐｎ接合１３と
つながるｐｎ接合１７を完成させる。この場合も大部分
の充電電流は掘り下げ部１６の電極に流れ込み、寄生ト
ランジスタの動作防止には有効である。
ス層２に達する迄にする場合はｐ型層とｎ型層とでエッ
チング速度の異なるエッチングガスを使って、ｐ型層を
選択的にエッチングするような手法が取れる。図７は、
本発明による第七の実施例のＳｉＣたて型ＭＯＳＦＥＴ
を示す部分断面図である。掘り下げる深さをゲート電極
が充填されるトレンチ１１と同じにｐベース層３を貫通
したものである。すなわち、トレンチ１１と同時に掘り
下げることができる。この場合も図５と同様に掘り下げ
たのちに、ｐ+ 高濃度領域１５を形成して、再びｎベー
ス層２とｐ+ 高濃度領域１５との間に、ｐｎ接合１３と
つながるｐｎ接合１７を完成させる。この場合も大部分
の充電電流は掘り下げ部１６の電極に流れ込み、寄生ト
ランジスタの動作防止には有効である。
【００３２】掘り下げ部の深さをトレンチと同じ深さに
すれば、掘り下げの工程は別々に行う必要はなく、一度
で済むことになる。すなわち従来の工程に付加されるの
は、ｐ+ 高濃度領域の形成のみとなり、実施しやすい。
図８は、本発明による第八の実施例のＳｉＣたて型ＭＯ
ＳＦＥＴを示す部分断面図である。掘り下げる深さをゲ
ート電極が充填されるトレンチ１１より深くしたもので
ある。この場合も図５と同様に掘り下げたのちに、必要
な部分にｐ+ 高濃度領域１５を形成して、再びｎベース
層２とｐ+ 高濃度領域１５との間に、ｐｎ接合１３とつ
ながるｐｎ接合１７を完成させる。
すれば、掘り下げの工程は別々に行う必要はなく、一度
で済むことになる。すなわち従来の工程に付加されるの
は、ｐ+ 高濃度領域の形成のみとなり、実施しやすい。
図８は、本発明による第八の実施例のＳｉＣたて型ＭＯ
ＳＦＥＴを示す部分断面図である。掘り下げる深さをゲ
ート電極が充填されるトレンチ１１より深くしたもので
ある。この場合も図５と同様に掘り下げたのちに、必要
な部分にｐ+ 高濃度領域１５を形成して、再びｎベース
層２とｐ+ 高濃度領域１５との間に、ｐｎ接合１３とつ
ながるｐｎ接合１７を完成させる。
【００３３】この場合も上記の例と同様に寄生トランジ
スタの動作が抑えられ、急峻な立ち上がりの電圧印加に
強い素子となる。さらに掘り下げ部の深さをトレンチの
深さより深くした場合に得られる別の効果について図１
３を用いて説明する。図１３に図８の構造のＳｉＣたて
型ＭＯＳＦＥＴに、オフ状態で電圧を印加したときの空
乏層のひろがりを点線で示した。ｎベース層内の空乏層
端が、掘り下げ部１６やトレンチ１１の影響を受けて波
打っているのがわかる。いまこの状態で各部の電界強度
を考えてみると、図の左の、トレンチよりも深い掘り下
げ部１６が無い場合には、トレンチ１１の角の部分１８
で空乏層の幅が狭く電界集中が起こって最大電界強度の
点となる。そしてこの部分１８で空乏層内の電界で加速
された電子が、ゲート酸化膜に注入されてホットエレク
トロンとなり、耐圧の変動や不安定性を引き起こす原因
となっていた。図１３の構造においては、トレンチより
掘り下げ部１６の方が深いためトレンチの下の部分１８
より掘り下げ部の角の部分１９の空乏層の方が狭くな
り、電界集中点はここになる。しかし空乏層内の電界で
加速された電子がこの点に注入されても、トレンチの下
の部分１８のように酸化膜への注入ではないので、電子
が少数の場合にはリーク電流が増えるだけであり、多数
の場合にはこの接合の降伏が起こるが、ＭＯＳＦＥＴが
劣化するわけではない。このように掘り下げ部１６の深
さをトレンチ１１より深くすれば、オフ電圧印加時のホ
ツトエレクトロンの酸化膜への注入による耐圧劣化や不
安定性が避けられるという効果もある。
スタの動作が抑えられ、急峻な立ち上がりの電圧印加に
強い素子となる。さらに掘り下げ部の深さをトレンチの
深さより深くした場合に得られる別の効果について図１
３を用いて説明する。図１３に図８の構造のＳｉＣたて
型ＭＯＳＦＥＴに、オフ状態で電圧を印加したときの空
乏層のひろがりを点線で示した。ｎベース層内の空乏層
端が、掘り下げ部１６やトレンチ１１の影響を受けて波
打っているのがわかる。いまこの状態で各部の電界強度
を考えてみると、図の左の、トレンチよりも深い掘り下
げ部１６が無い場合には、トレンチ１１の角の部分１８
で空乏層の幅が狭く電界集中が起こって最大電界強度の
点となる。そしてこの部分１８で空乏層内の電界で加速
された電子が、ゲート酸化膜に注入されてホットエレク
トロンとなり、耐圧の変動や不安定性を引き起こす原因
となっていた。図１３の構造においては、トレンチより
掘り下げ部１６の方が深いためトレンチの下の部分１８
より掘り下げ部の角の部分１９の空乏層の方が狭くな
り、電界集中点はここになる。しかし空乏層内の電界で
加速された電子がこの点に注入されても、トレンチの下
の部分１８のように酸化膜への注入ではないので、電子
が少数の場合にはリーク電流が増えるだけであり、多数
の場合にはこの接合の降伏が起こるが、ＭＯＳＦＥＴが
劣化するわけではない。このように掘り下げ部１６の深
さをトレンチ１１より深くすれば、オフ電圧印加時のホ
ツトエレクトロンの酸化膜への注入による耐圧劣化や不
安定性が避けられるという効果もある。
【００３４】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載されるような効果を奏する。第
一導電型ベース層上に積層された第二導電型ベース層の
表面から掘り下げて、その掘り下げ部に、第二導電型ベ
ース層の表面層に設けられた第一導電型ソース領域と共
通の電極を形成した。その結果、速い立ち上がりの電圧
を印加した時に流れる充電電流の大部分が、より抵抗の
小さい掘り下げ部の電極へ流れ、従来の素子のように第
一導電型ソース領域の近傍を流れて、寄生トランジスタ
が動作して破壊することが起きにくくなり、急峻な立ち
上がりの電圧印加に強い素子が実現できる。
ているので、以下に記載されるような効果を奏する。第
一導電型ベース層上に積層された第二導電型ベース層の
表面から掘り下げて、その掘り下げ部に、第二導電型ベ
ース層の表面層に設けられた第一導電型ソース領域と共
通の電極を形成した。その結果、速い立ち上がりの電圧
を印加した時に流れる充電電流の大部分が、より抵抗の
小さい掘り下げ部の電極へ流れ、従来の素子のように第
一導電型ソース領域の近傍を流れて、寄生トランジスタ
が動作して破壊することが起きにくくなり、急峻な立ち
上がりの電圧印加に強い素子が実現できる。
【００３５】第二導電型ベース層上に非選択的に第一導
電型ソース層を形成した場合にも、同様な掘り下げ部を
設け、第一導電型ソース層との共通電極を形成すること
によって、同様な効果が得られる。第二導電型ベース層
の掘り下げた表面の一部あるいは全部に、高濃度の第二
導電型不純物を導入して、高濃度領域を形成すれば、第
二導電型ベース層の抵抗が低下するとともに電極との接
触抵抗が低下し、その部分に充電電流が流れやすくなっ
て、一層速い立ち上がりの印加電圧に対して耐量の高い
素子となる。
電型ソース層を形成した場合にも、同様な掘り下げ部を
設け、第一導電型ソース層との共通電極を形成すること
によって、同様な効果が得られる。第二導電型ベース層
の掘り下げた表面の一部あるいは全部に、高濃度の第二
導電型不純物を導入して、高濃度領域を形成すれば、第
二導電型ベース層の抵抗が低下するとともに電極との接
触抵抗が低下し、その部分に充電電流が流れやすくなっ
て、一層速い立ち上がりの印加電圧に対して耐量の高い
素子となる。
【００３６】掘り下げ部の深さについては、広い深さ範
囲で有効である。以上に述べたように、速い立ち上がり
の電圧に耐える高性能の半導体素子が実現でき、より高
速スイッチングに適したパワー半導体として、ＳｉＣを
素材としたたて型ＭＯＳＦＥＴの可能性が一層拡大す
る。
囲で有効である。以上に述べたように、速い立ち上がり
の電圧に耐える高性能の半導体素子が実現でき、より高
速スイッチングに適したパワー半導体として、ＳｉＣを
素材としたたて型ＭＯＳＦＥＴの可能性が一層拡大す
る。
【図１】本発明の第一の実施例のＳｉＣたて型ＭＯＳＦ
ＥＴの部分断面図
ＥＴの部分断面図
【図２】本発明の第二の実施例のＳｉＣたて型ＭＯＳＦ
ＥＴの部分断面図
ＥＴの部分断面図
【図３】本発明の第三の実施例のＳｉＣたて型ＭＯＳＦ
ＥＴの部分断面図
ＥＴの部分断面図
【図４】本発明の第四の実施例のＳｉＣたて型ＭＯＳＦ
ＥＴの部分断面図
ＥＴの部分断面図
【図５】本発明の第五の実施例のＳｉＣたて型ＭＯＳＦ
ＥＴの部分断面図
ＥＴの部分断面図
【図６】本発明の第六の実施例のＳｉＣたて型ＭＯＳＦ
ＥＴの部分断面図
ＥＴの部分断面図
【図７】本発明の第七の実施例のＳｉＣたて型ＭＯＳＦ
ＥＴの部分断面図
ＥＴの部分断面図
【図８】本発明の第八の実施例のＳｉＣたて型ＭＯＳＦ
ＥＴの部分断面図
ＥＴの部分断面図
【図９】従来のシリコンのたて型ＭＯＳＦＥＴの部分断
面図
面図
【図１０】従来のＳｉＣのたて型ＭＯＳＦＥＴの部分断
面図
面図
【図１１】（ａ）は従来のＳｉＣのたて型ＭＯＳＦＥＴ
における電圧印加時の充電電流を示すゲート近傍部分拡
大図（ｂ）は図１１（ａ）の等価回路図
における電圧印加時の充電電流を示すゲート近傍部分拡
大図（ｂ）は図１１（ａ）の等価回路図
【図１２】本発明によるＳｉＣのたて型ＭＯＳＦＥＴに
おける電圧印加時の充電電流を示すゲート近傍部分拡大
図
おける電圧印加時の充電電流を示すゲート近傍部分拡大
図
【図１３】本発明による第八の実施例のＳｉＣたて型Ｍ
ＯＳＦＥＴにおける電圧印加時の空乏層を示すゲート近
傍部分拡大図
ＯＳＦＥＴにおける電圧印加時の空乏層を示すゲート近
傍部分拡大図
１ ｎ+ 基板 ２ ｎベース層 ３ ｐベース層 ４ ｎ+ ソース領域 ４１ ｎ+ ソース層 ５ ゲート酸化膜 ６ ゲート電極 ７ ソース電極 ８ ドレイン電極 ９ チャンネル形成部 １０ 層間絶縁膜 １１ トレンチ １２ 空乏層 １３ ｎベース層−ｐベース層間のｐｎ接合 １４ ｐベース層−ｎ+ ソース領域間のｐｎ接合 １５ ｐ+ 高濃度領域 １６ 掘り下げ部 １７ ｎベース層−ｐ+ 高濃度領域間のｐｎ接合 １８ トレンチの角部 １９ 掘り下げ部の角部 ２１ シリコンＭＯＳＦＥＴのｎ+ 基板 ２２ シリコンＭＯＳＦＥＴのｎベース層 ２３ シリコンＭＯＳＦＥＴのｐベース層 ２４ シリコンＭＯＳＦＥＴのｎソース領域 ２５ シリコンＭＯＳＦＥＴのゲート絶縁膜 ２６ シリコンＭＯＳＦＥＴのゲート電極 ２７ シリコンＭＯＳＦＥＴのソース電極 ２８ シリコンＭＯＳＦＥＴのドレイン電極 ２９ シリコンＭＯＳＦＥＴのチャンネル形成部 ３０ シリコンＭＯＳＦＥＴの層間絶縁膜 ３１ ＳｉＣＭＯＳＦＥＴ ３１ａ ＳｉＣＭＯＳＦＥＴの寄生トランジスタを除い
た部分 ３２ 寄生トランジスタ ３３ａ 上方にｎ+ ソース領域が無いｐベース層部分の
充電電流 ３３ｂ 上方にｎ+ ソース領域が有るｐベース層部分の
充電電流
た部分 ３２ 寄生トランジスタ ３３ａ 上方にｎ+ ソース領域が無いｐベース層部分の
充電電流 ３３ｂ 上方にｎ+ ソース領域が有るｐベース層部分の
充電電流
Claims (10)
- 【請求項１】炭化けい素基板上に積層された炭化けい素
からなる第一導電型ベース層と、その第一導電型ベース
層の上に積層された炭化けい素からなる第二導電型ベー
ス層と、その第二導電型ベース層の表面層の少なくとも
一部に形成された第一導電型ソース領域とを有し、第一
導電型ソース領域の表面から第二導電型ベース層を貫通
して第一導電型ベース層に達するトレンチが形成され、
そのトレンチ内に絶縁膜を介してゲート電極が充填さ
れ、上下の表面にそれぞれ電極が形成されているたて型
ＭＯＳＦＥＴにおいて、第二導電型ベース層と第一導電
型ソース領域とに共通に接触する電極の、第二導電型ベ
ース層との接触面の少なくとも一部が、第一導電型ソー
ス領域の深さより深く掘り下げられ、第一導電型ソース
領域の形成が、エピタキシャル法により行われることを
特徴とする炭化けい素たて型ＭＯＳＦＥＴ。 - 【請求項２】第二導電型ベース層と第一導電型のソース
領域とに共通に接触する電極の、第二導電型ベース層と
の接触面の少なくとも一部が、第二導電型ベース層の不
純物濃度より高濃度な領域にされていることを特徴とす
る請求項１に記載の炭化けい素たて型ＭＯＳＦＥＴ。 - 【請求項３】第二導電型ベース層と第一導電型のソース
領域とに共通に接触する電極と、第二導電型ベース層と
の接触面のうち、第一導電型ソース領域より深く掘り下
げられている部分の底面が、第二導電型ベース層の不純
物濃度より高濃度な領域にされていることを特徴とする
請求項２に記載の炭化けい素たて型ＭＯＳＦＥＴ。 - 【請求項４】第二導電型ベース層と第一導電型のソース
領域とに共通に接触する電極の、第二導電型ベース層と
の接触面が、第二導電型ベース層の不純物濃度より高濃
度な領域にされていることを特徴とする請求項２に記載
の炭化けい素たて型ＭＯＳＦＥＴ。 - 【請求項５】炭化けい素基板上に積層された炭化けい素
からなる第一導電型ベース層と、その第一導電型ベース
層の上に積層された炭化けい素からなる第二導電型ベー
ス層と、その第二導電型ベース層の表面層の一部に形成
された第一導電型ソース領域とを有し、第一導電型ソー
ス領域の表面から第二導電型ベース層を貫通して第一導
電型ベース層に達するトレンチが形成され、そのトレン
チ内に絶縁膜を介してゲート電極が充填され、上下の表
面にそれぞれ電極が形成されているたて型ＭＯＳＦＥＴ
において、第二導電型ベース層の表面の一部を第一導電
型ソース領域の深さより深く掘り下げ、その掘り下げら
れた第二導電型ベース層表面の少なくとも一部を含みか
つ第一導電型ソース領域表面と同じ高さの第二導電型ベ
ース層表面に達する第二導電型ベース層より高濃度な領
域を設け、その高濃度な領域のうちの第一導電型ソース
領域表面と同じ高さの部分と第一導電型ソース領域表面
と同じ高さの部分と第一導電型ソース領域とに共通の電
極を設けたことを特徴とする炭化けい素たて型ＭＯＳＦ
ＥＴ。 - 【請求項６】第二導電型ベース層と第一導電型のソース
領域とに共通に接触する電極と第二導電型ベース層との
接触面が、第二導電型ベース層と第一導電型ベース層と
の接合界面より深く掘り下げられていることを特徴とす
る請求項２ないし４のいずれかに記載の炭化けい素たて
型ＭＯＳＦＥＴ。 - 【請求項７】第二導電型ベース層と第一導電型のソース
領域とに共通に接触する電極と第二導電型ベース層との
接触面が、ゲート電極が充填されているトレンチの底面
と同じ深さに掘り下げられていることを特徴とする請求
項２ないし４のいずれかに記載の炭化けい素たて型ＭＯ
ＳＦＥＴ。 - 【請求項８】炭化けい素基板上に積層された炭化けい素
からなる第一導電型ベース層と、その第一導電型ベース
層の上に積層された炭化けい素からなる第二導電型ベー
ス層と、その第二導電型ベース層の表面層の少なくとも
一部に形成された第一導電型ソース領域とを有し、第一
導電型ソース領域の表面から第二導電型ベース層を貫通
して第一導電型ベース層に達するトレンチが形成され、
そのトレンチ内に絶縁膜を介してゲート電極が充填さ
れ、上下の表面にそれぞれ電極が形成されているたて型
ＭＯＳＦＥＴにおいて、第二導電型ベース層と第一導電
型ソース領域とに共通に接触する電極の、第二導電型ベ
ース層との接触面の少なくとも一部が、第一導電型ソー
ス領域の深さより深く掘り下げられ、第二導電型ベース
層と第一導電型のソース領域とに共通に接触する電極
の、第二導電型ベース層との接触面の少なくとも一部
が、第二導電型ベース層の不純物濃度より高濃度な領域
にされているたて型ＭＯＳＦＥＴであって、第二導電型
ベース層と第一導電型のソース領域とに共通に接触する
電極と第二導電型ベース層との接触面が、ゲート電極が
充填されているトレンチの底面より深く掘り下げられて
いることを特徴とする炭化けい素たて型ＭＯＳＦＥＴ。 - 【請求項９】第二導電型ベース層と第一導電型のソース
領域とに共通に接触する電極と、第二導電型ベース層と
の接触面のうち、第一導電型ソース領域より深く掘り下
げられている部分の底面が、第二導電型ベース層の不純
物濃度より高濃度な領域にされていることを特徴とする
請求項８に記載の炭化けい素たて型ＭＯＳＦＥＴ。 - 【請求項１０】第二導電型ベース層と第一導電型のソー
ス領域とに共通に接触する電極の、第二導電型ベース層
との接触面が、第二導電型ベース層の不純物濃度より高
濃度な領域にされていることを特徴とする請求項８に記
載の炭化けい素たて型ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30315993A JP3259485B2 (ja) | 1993-12-03 | 1993-12-03 | 炭化けい素たて型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30315993A JP3259485B2 (ja) | 1993-12-03 | 1993-12-03 | 炭化けい素たて型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07161983A JPH07161983A (ja) | 1995-06-23 |
| JP3259485B2 true JP3259485B2 (ja) | 2002-02-25 |
Family
ID=17917596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30315993A Expired - Lifetime JP3259485B2 (ja) | 1993-12-03 | 1993-12-03 | 炭化けい素たて型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3259485B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9093493B2 (en) | 2013-08-23 | 2015-07-28 | Fuji Electric Co., Ltd. | Wide bandgap insulated gate semiconductor device |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923051A (en) * | 1996-04-24 | 1999-07-13 | Abb Research Ltd. | Field controlled semiconductor device of SiC and a method for production thereof |
| US5719409A (en) * | 1996-06-06 | 1998-02-17 | Cree Research, Inc. | Silicon carbide metal-insulator semiconductor field effect transistor |
| US6057558A (en) * | 1997-03-05 | 2000-05-02 | Denson Corporation | Silicon carbide semiconductor device and manufacturing method thereof |
| JP3371763B2 (ja) * | 1997-06-24 | 2003-01-27 | 株式会社日立製作所 | 炭化けい素半導体装置 |
| US6054752A (en) * | 1997-06-30 | 2000-04-25 | Denso Corporation | Semiconductor device |
| SE9704149D0 (sv) * | 1997-11-13 | 1997-11-13 | Abb Research Ltd | A semiconductor device of SiC and a transistor of SiC having an insulated gate |
| JP4909465B2 (ja) * | 2001-03-28 | 2012-04-04 | ローム株式会社 | 半導体装置およびその製法 |
| JP2003168653A (ja) * | 2001-12-03 | 2003-06-13 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2014225692A (ja) * | 2008-12-25 | 2014-12-04 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
| JP5588671B2 (ja) | 2008-12-25 | 2014-09-10 | ローム株式会社 | 半導体装置の製造方法 |
| JP5402220B2 (ja) * | 2009-04-28 | 2014-01-29 | 富士電機株式会社 | 炭化珪素半導体装置の製造方法および炭化珪素半導体装置 |
| JP2014099670A (ja) * | 2011-02-02 | 2014-05-29 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| JP5498431B2 (ja) | 2011-02-02 | 2014-05-21 | ローム株式会社 | 半導体装置およびその製造方法 |
| JP2013172108A (ja) * | 2012-02-22 | 2013-09-02 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| JP6064366B2 (ja) * | 2012-05-18 | 2017-01-25 | 住友電気工業株式会社 | 半導体装置 |
| WO2015111177A1 (ja) * | 2014-01-24 | 2015-07-30 | 株式会社日立製作所 | 半導体装置，パワーモジュール，電力変換装置，および鉄道車両 |
| US10784350B2 (en) * | 2016-03-23 | 2020-09-22 | Mitsubishi Electric Corporation | Semiconductor device and method for manufacturing semiconductor device |
| JP6809218B2 (ja) | 2016-12-28 | 2021-01-06 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP6864288B2 (ja) | 2016-12-28 | 2021-04-28 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2018133579A (ja) * | 2018-04-18 | 2018-08-23 | ローム株式会社 | 半導体装置 |
| DE102019119121B3 (de) | 2019-07-15 | 2020-09-03 | Infineon Technologies Ag | Graben-kontaktstruktur enthaltende halbleitervorrichtung und herstellungsverfahren |
-
1993
- 1993-12-03 JP JP30315993A patent/JP3259485B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9093493B2 (en) | 2013-08-23 | 2015-07-28 | Fuji Electric Co., Ltd. | Wide bandgap insulated gate semiconductor device |
| US9318547B2 (en) | 2013-08-23 | 2016-04-19 | Fuji Electric Co., Ltd. | Wide bandgap insulated gate semiconductor device |
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