JP2003338624A - 半導体装置 - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 パワーＭＯＳＦＥＴにおいて、宇宙用として
用いるのに十分なＳＥＢ（シングルイベントバーンアウ
ト）耐量を具えること。 【解決手段】 N+ドレイン層21上に第２のNベース層3及
び第１のN-ベース層22を順次エピタキシャル成長し、そ
の表面部分にPベース領域23を選択的に形成し、その中
の表面部分にN+ソース領域24を選択的に形成する。チャ
ネル領域上にゲート絶縁膜25を介してゲート電極26を形
成し、ソース電極27を形成する。基板裏面にドレイン電
極28を形成する。第２のNベース層3は、その厚さd2が第
１のN-ベース層22の厚さd1とＶSEB(V)=8x(μm)で示され
る厚さの差の1/2以上で、かつその平均不純物濃度が1×
1015/cm3以上3×1017/cm3以下とし、寄生ｎｐｎトラン
ジスタのラッチアップと基板近傍でのダイナミックアバ
ランシェとの間の正帰還を起こり難くしてＳＥＢ耐量を
高める。
用いるのに十分なＳＥＢ（シングルイベントバーンアウ
ト）耐量を具えること。 【解決手段】 N+ドレイン層21上に第２のNベース層3及
び第１のN-ベース層22を順次エピタキシャル成長し、そ
の表面部分にPベース領域23を選択的に形成し、その中
の表面部分にN+ソース領域24を選択的に形成する。チャ
ネル領域上にゲート絶縁膜25を介してゲート電極26を形
成し、ソース電極27を形成する。基板裏面にドレイン電
極28を形成する。第２のNベース層3は、その厚さd2が第
１のN-ベース層22の厚さd1とＶSEB(V)=8x(μm)で示され
る厚さの差の1/2以上で、かつその平均不純物濃度が1×
1015/cm3以上3×1017/cm3以下とし、寄生ｎｐｎトラン
ジスタのラッチアップと基板近傍でのダイナミックアバ
ランシェとの間の正帰還を起こり難くしてＳＥＢ耐量を
高める。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に宇宙線破壊耐量の高いパワーＭＯＳＦＥＴを構
成する半導体装置に関する。
し、特に宇宙線破壊耐量の高いパワーＭＯＳＦＥＴを構
成する半導体装置に関する。
【０００２】
【従来の技術】パワーＭＯＳＦＥＴは、スイッチング素
子として電源装置、モーターの駆動回路や制御回路等に
広く用いられている。パワーＭＯＳＦＥＴを宇宙用ロケ
ットや人工衛星などに搭載する場合には、宇宙空間から
飛来する高エネルギー重イオン粒子の突入によってパワ
ーＭＯＳＦＥＴが破壊されるのを防ぐ必要がある。その
ため、この破壊（シングルイベントバーンアウト、ＳＥ
Ｂ）に対する耐量（以下、ＳＥＢ耐量とする）が高いパ
ワーＭＯＳＦＥＴを使用する必要がある。
子として電源装置、モーターの駆動回路や制御回路等に
広く用いられている。パワーＭＯＳＦＥＴを宇宙用ロケ
ットや人工衛星などに搭載する場合には、宇宙空間から
飛来する高エネルギー重イオン粒子の突入によってパワ
ーＭＯＳＦＥＴが破壊されるのを防ぐ必要がある。その
ため、この破壊（シングルイベントバーンアウト、ＳＥ
Ｂ）に対する耐量（以下、ＳＥＢ耐量とする）が高いパ
ワーＭＯＳＦＥＴを使用する必要がある。
【０００３】図７は、従来のｎチャネルパワーＭＯＳＦ
ＥＴの構成を示す断面図である。このパワーＭＯＳＦＥ
Ｔでは、Ｎ+半導体基板よりなるドレイン層１１上にＮ-
ベース層１２がエピタキシャル成長され、そのＮ-ベー
ス層１２の表面部分に選択的にＰベース領域１３が形成
され、さらにそのＰベース領域１３の表面部分に選択的
にＮ+ソース領域１４が形成される。また、Ｐベース領
域１３内にはＮ+ソース領域１４の一部を覆う高不純物
Ｐ+ベース領域が形成されるが、図中にはその詳細を省
略する。そして、Ｐベース領域１３の、Ｎ+ソース領域
１４とＮ-ベース層１２との間の表面領域がチャネル領
域となり、そのチャネル領域上にゲート絶縁膜１５を介
してゲート電極１６が形成される。また、Ｎ+ソース領
域１４とＰベース領域１３とに共通にソース電極１７が
形成される。Ｎ+ドレイン層１１の裏面にはドレイン電
極１８が形成される。
ＥＴの構成を示す断面図である。このパワーＭＯＳＦＥ
Ｔでは、Ｎ+半導体基板よりなるドレイン層１１上にＮ-
ベース層１２がエピタキシャル成長され、そのＮ-ベー
ス層１２の表面部分に選択的にＰベース領域１３が形成
され、さらにそのＰベース領域１３の表面部分に選択的
にＮ+ソース領域１４が形成される。また、Ｐベース領
域１３内にはＮ+ソース領域１４の一部を覆う高不純物
Ｐ+ベース領域が形成されるが、図中にはその詳細を省
略する。そして、Ｐベース領域１３の、Ｎ+ソース領域
１４とＮ-ベース層１２との間の表面領域がチャネル領
域となり、そのチャネル領域上にゲート絶縁膜１５を介
してゲート電極１６が形成される。また、Ｎ+ソース領
域１４とＰベース領域１３とに共通にソース電極１７が
形成される。Ｎ+ドレイン層１１の裏面にはドレイン電
極１８が形成される。
【０００４】ここで、図７に示す構成のパワーＭＯＳＦ
ＥＴのオン抵抗はチャネル領域の抵抗とＮ-ベース層１
２の抵抗とＮ+ドレイン層１１の抵抗の和となるが、通
常、これらの抵抗の中でＮ-ベース層１２の抵抗が最も
大きい。パワーＭＯＳＦＥＴのスイッチング損失をでき
るだけ小さく抑えるためには、オン抵抗はできる限り小
さいのが好ましい。したがって、一般にＮ-ベース層１
２の厚さは、耐圧を維持するのに必要な最低限の厚さに
設計される。つまり、パワーＭＯＳＦＥＴの設計におい
ては、耐圧クラスＶBRが決まればＮ-ベース層１２の不
純物濃度ＮDとその厚さはほぼ決まる。
ＥＴのオン抵抗はチャネル領域の抵抗とＮ-ベース層１
２の抵抗とＮ+ドレイン層１１の抵抗の和となるが、通
常、これらの抵抗の中でＮ-ベース層１２の抵抗が最も
大きい。パワーＭＯＳＦＥＴのスイッチング損失をでき
るだけ小さく抑えるためには、オン抵抗はできる限り小
さいのが好ましい。したがって、一般にＮ-ベース層１
２の厚さは、耐圧を維持するのに必要な最低限の厚さに
設計される。つまり、パワーＭＯＳＦＥＴの設計におい
ては、耐圧クラスＶBRが決まればＮ-ベース層１２の不
純物濃度ＮDとその厚さはほぼ決まる。
【０００５】耐圧クラスＶBRとＮ-ベース層１２の不純
物濃度ＮDとの関係は、Ｐベース領域１３のアクセプタ
濃度をＮA、真空の誘電率をε0、半導体の比誘電率を
ε、電子の電荷をｑ、および半導体の絶縁破壊電界強度
（Ｓｉの場合３．２５×１０5Ｖ／ｃｍ）をＥBRとし、
階段接合と近似すればつぎの（１）式で表される。 ＶBR＝（ε・ε0（ＮA＋ＮD）ＥBR 2）／（２ｑ・ＮA・ＮD） ・・・（１）
物濃度ＮDとの関係は、Ｐベース領域１３のアクセプタ
濃度をＮA、真空の誘電率をε0、半導体の比誘電率を
ε、電子の電荷をｑ、および半導体の絶縁破壊電界強度
（Ｓｉの場合３．２５×１０5Ｖ／ｃｍ）をＥBRとし、
階段接合と近似すればつぎの（１）式で表される。 ＶBR＝（ε・ε0（ＮA＋ＮD）ＥBR 2）／（２ｑ・ＮA・ＮD） ・・・（１）
【０００６】上記（１）式は、ＮA＞＞ＮDの場合にはつ
ぎの（２）式に近似され、この（２）式よりＮ-ベース
層１２の不純物濃度ＮDが決まる。 ＶBR＝（ε・ε0・ＥBR 2）／（２ｑ・ＮD） ・・・（２）
ぎの（２）式に近似され、この（２）式よりＮ-ベース
層１２の不純物濃度ＮDが決まる。 ＶBR＝（ε・ε0・ＥBR 2）／（２ｑ・ＮD） ・・・（２）
【０００７】また、Ｎ-ベース層１２側の空乏層の幅ｄ
はつぎの（３）式で表され、Ｎ-ベース層１２の全体の
厚さはこのｄにＰベース領域１３の厚さを足したものと
なる。 ｄ＝√（（２ε・ε0・ＶBR）／（ｑ・ＮD））＝２ＶBR／ＥBR・・・（３） 実際の素子耐圧設計においては、（３）式を基準にしマ
ージンをとってある。
はつぎの（３）式で表され、Ｎ-ベース層１２の全体の
厚さはこのｄにＰベース領域１３の厚さを足したものと
なる。 ｄ＝√（（２ε・ε0・ＶBR）／（ｑ・ＮD））＝２ＶBR／ＥBR・・・（３） 実際の素子耐圧設計においては、（３）式を基準にしマ
ージンをとってある。
【０００８】ところで、ブレークダウンによる素子破壊
を防止するための改良を施した縦型ＭＯＳＦＥＴについ
て種々出願されている（特開昭５９−１３２６７１号、
特開昭６０−１９６９７５号）。
を防止するための改良を施した縦型ＭＯＳＦＥＴについ
て種々出願されている（特開昭５９−１３２６７１号、
特開昭６０−１９６９７５号）。
【０００９】
【発明が解決しようとする課題】しかしながら、図７に
示す構成のパワーＭＯＳＦＥＴを宇宙用に用いた場合、
このパワーＭＯＳＦＥＴに高エネルギーを有する重イオ
ン粒子が入射すると、耐圧の１／３〜１／２程度の印加
電圧でもＳＥＢ破壊が起こるという問題点がある。この
ＳＥＢ破壊について、３次元デバイスシミュレーション
によって明らかとなったメカニズムを詳細に説明する
と、つぎのようになる。
示す構成のパワーＭＯＳＦＥＴを宇宙用に用いた場合、
このパワーＭＯＳＦＥＴに高エネルギーを有する重イオ
ン粒子が入射すると、耐圧の１／３〜１／２程度の印加
電圧でもＳＥＢ破壊が起こるという問題点がある。この
ＳＥＢ破壊について、３次元デバイスシミュレーション
によって明らかとなったメカニズムを詳細に説明する
と、つぎのようになる。
【００１０】すなわち、ソース−ドレイン間およびソー
ス−ゲート間をそれぞれ正および負にバイアスした状態
で、このパワーＭＯＳＦＥＴに高エネルギー重イオン粒
子よりなる飛程Ｒを持った宇宙線が入射したとする。入
射した宇宙線は、たとえばＮ +ソース領域１４の先端を
通り、Ｎ+ドレイン層１１に達するまでの間にエネルギ
ーを失いながら電子、正孔対を生成する。このときの入
射ビームにより流れる電流は局所的に１０万Ａ／ｃｍ2
を超えることがある。
ス−ゲート間をそれぞれ正および負にバイアスした状態
で、このパワーＭＯＳＦＥＴに高エネルギー重イオン粒
子よりなる飛程Ｒを持った宇宙線が入射したとする。入
射した宇宙線は、たとえばＮ +ソース領域１４の先端を
通り、Ｎ+ドレイン層１１に達するまでの間にエネルギ
ーを失いながら電子、正孔対を生成する。このときの入
射ビームにより流れる電流は局所的に１０万Ａ／ｃｍ2
を超えることがある。
【００１１】生成した電子は電界によりＮ+ドレイン層
１１に向かって流れる。一方、正孔はＮ+ソース領域１
４へ向かい、Ｐベース領域１３を通ってソース電極１７
から引き出される。この正孔電流が一定値を超えると、
Ｎ+ソース領域１４とＰベース領域１３との間のｐｎ接
合が順バイアスされてラッチアップが起こり、Ｎ+ソー
ス領域１４から電子が注入される。つまり、寄生ｎｐｎ
トランジスタがオン状態となる。注入された電子は、電
流の通り易い入射ビームパスに沿ってＮ+ドレイン層１
１に達し、ここでダイナミックアバランシェを引き起こ
す。それによって、大量の電子、正孔対が発生する。
１１に向かって流れる。一方、正孔はＮ+ソース領域１
４へ向かい、Ｐベース領域１３を通ってソース電極１７
から引き出される。この正孔電流が一定値を超えると、
Ｎ+ソース領域１４とＰベース領域１３との間のｐｎ接
合が順バイアスされてラッチアップが起こり、Ｎ+ソー
ス領域１４から電子が注入される。つまり、寄生ｎｐｎ
トランジスタがオン状態となる。注入された電子は、電
流の通り易い入射ビームパスに沿ってＮ+ドレイン層１
１に達し、ここでダイナミックアバランシェを引き起こ
す。それによって、大量の電子、正孔対が発生する。
【００１２】ここで、ＪnおよびＪpをそれぞれ電子電流
および正孔電流の値とし、αnおよびαpをそれぞれ電子
および正孔のインパクト・イオン化率で電界の函数であ
るとすると、半導体のキャリア対発生率Ｇはつぎの
（４）式で表される。 Ｇ＝αn・Ｊn＋αp・Ｊp ・・・（４）
および正孔電流の値とし、αnおよびαpをそれぞれ電子
および正孔のインパクト・イオン化率で電界の函数であ
るとすると、半導体のキャリア対発生率Ｇはつぎの
（４）式で表される。 Ｇ＝αn・Ｊn＋αp・Ｊp ・・・（４）
【００１３】この場合、ＪnおよびＪpが極めて大きいた
め、スタティックな絶縁破壊電界強度（シリコンでは約
２×１０5Ｖ／ｃｍ）よりもはるかに低い電界でもキャ
リア対発生率Ｇの値は大きくなる。つまり、大量の電
子、正孔対が生成されることになる。発生した正孔は再
びＮ+ソース領域１４に向かって流れ、ラッチアップを
促進するため、寄生ｎｐｎトランジスタとの間でサイリ
スタモードに類似した正帰還がかかり、電流が急激に増
大する。
め、スタティックな絶縁破壊電界強度（シリコンでは約
２×１０5Ｖ／ｃｍ）よりもはるかに低い電界でもキャ
リア対発生率Ｇの値は大きくなる。つまり、大量の電
子、正孔対が生成されることになる。発生した正孔は再
びＮ+ソース領域１４に向かって流れ、ラッチアップを
促進するため、寄生ｎｐｎトランジスタとの間でサイリ
スタモードに類似した正帰還がかかり、電流が急激に増
大する。
【００１４】このようにして入射ビームパスに沿って高
密度の電子、正孔プラズマが維持され、最終的には局所
的に熱暴走が起こり、素子破壊に至る。正帰還がかかる
までの時間は通常１０００ピコ秒程度である。図８にシ
ミュレーションにより求めたＳＥＢ破壊が起こるときと
起こらないときの電流波形の一例を示す。
密度の電子、正孔プラズマが維持され、最終的には局所
的に熱暴走が起こり、素子破壊に至る。正帰還がかかる
までの時間は通常１０００ピコ秒程度である。図８にシ
ミュレーションにより求めたＳＥＢ破壊が起こるときと
起こらないときの電流波形の一例を示す。
【００１５】本発明は、上記問題点に鑑みてなされたも
のであって、宇宙用として用いるのに十分なＳＥＢ耐量
を具えたパワーＭＯＳＦＥＴを構成する半導体装置を提
供することを目的とする。
のであって、宇宙用として用いるのに十分なＳＥＢ耐量
を具えたパワーＭＯＳＦＥＴを構成する半導体装置を提
供することを目的とする。
【００１６】
【課題を解決するための手段】上記目的を達成するた
め、本発明者らは、Ｎ-ベース層の不純物濃度をパラメ
ータとし、トータルエピタキシャル成長層の厚さ（Ｎ+
半導体基板から表面までの厚さ）とＳＥＢ耐量との関係
についてシミュレーションをおこなった。図４は、Ｎ-
ベース層の不純物濃度をパラメータとして変化させたと
きの値の一つで、パラメータを５×１０14／ｃｍ3の２
倍に変化させて１×１０15／ｃｍ3としても、ＳＥＢ耐
量はほとんど変化しないことを示している。その結果、
新たにつぎのことが明らかとなった。図４はこのシミュ
レーション結果を示す特性図であるが、同図より明らか
なように、ＳＥＢ耐量は、Ｎ-ベース層の不純物濃度に
ほとんど依存せず、トータルエピタキシャル成長層の厚
さとともに増大し、トータルエピタキシャル成長層が宇
宙線（高エネルギー重イオン）のシリコン中の飛程Ｒ以
上の厚さを超えると急激に増大することがわかる。これ
は、上述した正帰還がエピタキシャル成長層が厚くなる
ほどかかりにくくなるためである。以下に詳細を示す本
発明は、宇宙線がシリコンを貫通するような場合でも適
用できる。
め、本発明者らは、Ｎ-ベース層の不純物濃度をパラメ
ータとし、トータルエピタキシャル成長層の厚さ（Ｎ+
半導体基板から表面までの厚さ）とＳＥＢ耐量との関係
についてシミュレーションをおこなった。図４は、Ｎ-
ベース層の不純物濃度をパラメータとして変化させたと
きの値の一つで、パラメータを５×１０14／ｃｍ3の２
倍に変化させて１×１０15／ｃｍ3としても、ＳＥＢ耐
量はほとんど変化しないことを示している。その結果、
新たにつぎのことが明らかとなった。図４はこのシミュ
レーション結果を示す特性図であるが、同図より明らか
なように、ＳＥＢ耐量は、Ｎ-ベース層の不純物濃度に
ほとんど依存せず、トータルエピタキシャル成長層の厚
さとともに増大し、トータルエピタキシャル成長層が宇
宙線（高エネルギー重イオン）のシリコン中の飛程Ｒ以
上の厚さを超えると急激に増大することがわかる。これ
は、上述した正帰還がエピタキシャル成長層が厚くなる
ほどかかりにくくなるためである。以下に詳細を示す本
発明は、宇宙線がシリコンを貫通するような場合でも適
用できる。
【００１７】図４に付した三角印のＡ点は、エピタキシ
ャル成長層を２段とし、表面に近い第１のエピタキシャ
ル成長層の不純物濃度を１×１０15／ｃｍ3とし、基板
側の第２のエピタキシャル成長層の不純物濃度を３×１
０17／ｃｍ3とし、両エピタキシャル成長層を同じ厚さ
とした素子のシミュレーション結果である。以上の結果
より、ＳＥＢ耐量はエピタキシャル成長層のトータル厚
さでほぼ決まり、基板側の第２のエピタキシャル成長層
の不純物濃度が３×１０17／ｃｍ3以下であればＳＥＢ
耐量の低下はほとんどないことがわかる。したがって、
図７に示す従来の構成において、Ｎ-ベース層とＮ+半導
体基板よりなるドレイン層との間に比較的高不純物濃度
のＮ型のベース層を設けることにより、オン抵抗をあま
り増加させることなくＳＥＢ耐量を飛躍的に高めること
ができる。
ャル成長層を２段とし、表面に近い第１のエピタキシャ
ル成長層の不純物濃度を１×１０15／ｃｍ3とし、基板
側の第２のエピタキシャル成長層の不純物濃度を３×１
０17／ｃｍ3とし、両エピタキシャル成長層を同じ厚さ
とした素子のシミュレーション結果である。以上の結果
より、ＳＥＢ耐量はエピタキシャル成長層のトータル厚
さでほぼ決まり、基板側の第２のエピタキシャル成長層
の不純物濃度が３×１０17／ｃｍ3以下であればＳＥＢ
耐量の低下はほとんどないことがわかる。したがって、
図７に示す従来の構成において、Ｎ-ベース層とＮ+半導
体基板よりなるドレイン層との間に比較的高不純物濃度
のＮ型のベース層を設けることにより、オン抵抗をあま
り増加させることなくＳＥＢ耐量を飛躍的に高めること
ができる。
【００１８】本発明は上述した知見に基づきなされたも
のであり、第１のＮ-ベース領域と、第１のＮ-ベース領
域の表面部分に選択的に設けられたＰベース領域と、Ｐ
ベース領域の表面部分に選択的に設けられたＮ+ソース
領域と、Ｐベース領域内でＮ+ソース領域の一部を覆う
ように設けられたＰ+ベース領域と、第１のＮ-ベース領
域に接し、かつＰベース領域から離れた第２のＮベース
領域と、第２のＮベース領域に接し、かつ第１のＮ-ベ
ース領域から離れたＮ+ドレイン領域と、Ｐベース領域
の、第１のＮ-ベース領域とＮ+ソース領域との間にでき
るチャネル領域に沿って設けられたゲート絶縁膜と、チ
ャネル領域との間にゲート絶縁膜を挟むゲート電極と、
Ｎ+ソース領域およびＰベース領域に共通に接したソー
ス電極と、Ｎ+ドレイン領域に接したドレイン電極と、
を具備し、第２のＮベース領域は、その平均不純物濃度
が１×１０15／ｃｍ3以上３×１０17／ｃｍ3以下である
ことを特徴とする。
のであり、第１のＮ-ベース領域と、第１のＮ-ベース領
域の表面部分に選択的に設けられたＰベース領域と、Ｐ
ベース領域の表面部分に選択的に設けられたＮ+ソース
領域と、Ｐベース領域内でＮ+ソース領域の一部を覆う
ように設けられたＰ+ベース領域と、第１のＮ-ベース領
域に接し、かつＰベース領域から離れた第２のＮベース
領域と、第２のＮベース領域に接し、かつ第１のＮ-ベ
ース領域から離れたＮ+ドレイン領域と、Ｐベース領域
の、第１のＮ-ベース領域とＮ+ソース領域との間にでき
るチャネル領域に沿って設けられたゲート絶縁膜と、チ
ャネル領域との間にゲート絶縁膜を挟むゲート電極と、
Ｎ+ソース領域およびＰベース領域に共通に接したソー
ス電極と、Ｎ+ドレイン領域に接したドレイン電極と、
を具備し、第２のＮベース領域は、その平均不純物濃度
が１×１０15／ｃｍ3以上３×１０17／ｃｍ3以下である
ことを特徴とする。
【００１９】ここで、第２のＮベース領域の厚さは、耐
圧クラス１００Ｖ以上の素子に対して第１のＮ-ベース
領域の厚さの１／４以上であれば、従来構造の素子に比
べ少なくとも５０％以上のＳＥＢ耐量の向上が見込める
からである。また、第２のＮベース領域の厚さの上限に
ついては、第１のＮ-ベース領域の厚さの１０倍であ
る。また、第２のＮベース領域の平均不純物濃度が１×
１０15／ｃｍ3以上である理由は、これ以下の不純物濃
度ではオン抵抗が増大してしまい、実用に適さなくなる
からである。
圧クラス１００Ｖ以上の素子に対して第１のＮ-ベース
領域の厚さの１／４以上であれば、従来構造の素子に比
べ少なくとも５０％以上のＳＥＢ耐量の向上が見込める
からである。また、第２のＮベース領域の厚さの上限に
ついては、第１のＮ-ベース領域の厚さの１０倍であ
る。また、第２のＮベース領域の平均不純物濃度が１×
１０15／ｃｍ3以上である理由は、これ以下の不純物濃
度ではオン抵抗が増大してしまい、実用に適さなくなる
からである。
【００２０】この発明によれば、Ｎ-ベース領域とＮ+半
導体基板よりなるドレイン領域との間に、厚さｄ２の平
均不純物濃度が１×１０15／ｃｍ3以上３×１０17／ｃ
ｍ3以下である第２のＮベース領域が設けられているた
め、寄生ｎｐｎトランジスタのラッチアップと基板近傍
でのダイナミックアバランシェとの間の正帰還が起こり
難くなり、ＳＥＢ耐量を高めることができる。また、チ
ャネル領域表面部分でＰ +ベース領域のゲート側端部と
Ｎ+ソース領域のゲート側端部の間の距離ΔＬを０．６
μｍ以下とすることで、寄生ｎｐｎトランジスタが動作
し難くなり、ＳＥＢ耐量を高めることができる。
導体基板よりなるドレイン領域との間に、厚さｄ２の平
均不純物濃度が１×１０15／ｃｍ3以上３×１０17／ｃ
ｍ3以下である第２のＮベース領域が設けられているた
め、寄生ｎｐｎトランジスタのラッチアップと基板近傍
でのダイナミックアバランシェとの間の正帰還が起こり
難くなり、ＳＥＢ耐量を高めることができる。また、チ
ャネル領域表面部分でＰ +ベース領域のゲート側端部と
Ｎ+ソース領域のゲート側端部の間の距離ΔＬを０．６
μｍ以下とすることで、寄生ｎｐｎトランジスタが動作
し難くなり、ＳＥＢ耐量を高めることができる。
【００２１】あるいは、第２のＮベース領域は、平均不
純物濃度が１×１０15／ｃｍ3以上３×１０17／ｃｍ3以
下であり、かつＶSEB＝８ｘ（ここでＶSEB，ｘの単位は
それぞれＶ，μｍである）の直線上での必要な素子耐圧
Ｖ１＝１２．５ｘ（ここで、Ｖ１の単位はＶである）に
対しての厚さｘとの差の１／２以上の厚さとすること
で、オン抵抗Ｒｏｎを損なわせることなく、ＳＥＢ耐量
を高めることができる。
純物濃度が１×１０15／ｃｍ3以上３×１０17／ｃｍ3以
下であり、かつＶSEB＝８ｘ（ここでＶSEB，ｘの単位は
それぞれＶ，μｍである）の直線上での必要な素子耐圧
Ｖ１＝１２．５ｘ（ここで、Ｖ１の単位はＶである）に
対しての厚さｘとの差の１／２以上の厚さとすること
で、オン抵抗Ｒｏｎを損なわせることなく、ＳＥＢ耐量
を高めることができる。
【００２２】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しつつ詳細に説明する。図１は、本発明
にかかる半導体装置を構成するパワーＭＯＳＦＥＴの構
成の一例を示す断面図である。このパワーＭＯＳＦＥＴ
は、第１の半導体領域である第１のＮ -ベース層２２、
第２の半導体領域であるＰベース領域２３とこれよりも
高不純物濃度のＰ+ベース領域２３a、第３の半導体領域
である第１のＮ+ソース領域２４、第４の半導体領域で
ある第２のＮベース層３、第５の半導体領域であるＮ+
ドレイン層２１、ゲート絶縁膜２５、第１の電極である
ゲート電極２６、第２の電極であるソース電極２７、お
よび第３の電極であるドレイン電極２８を有する。
いて図面を参照しつつ詳細に説明する。図１は、本発明
にかかる半導体装置を構成するパワーＭＯＳＦＥＴの構
成の一例を示す断面図である。このパワーＭＯＳＦＥＴ
は、第１の半導体領域である第１のＮ -ベース層２２、
第２の半導体領域であるＰベース領域２３とこれよりも
高不純物濃度のＰ+ベース領域２３a、第３の半導体領域
である第１のＮ+ソース領域２４、第４の半導体領域で
ある第２のＮベース層３、第５の半導体領域であるＮ+
ドレイン層２１、ゲート絶縁膜２５、第１の電極である
ゲート電極２６、第２の電極であるソース電極２７、お
よび第３の電極であるドレイン電極２８を有する。
【００２３】第２のＮベース層３は、Ｎ+ドレイン層２
１となるＮ+半導体基板上にエピタキシャル成長されて
いる。第１のＮ-ベース層２２は第２のＮベース層３上
にエピタキシャル成長されている。ＰおよびＰ+ベース
領域２３および２３a は第１のＮ-ベース層２２の表面
部分に選択的に形成されている。Ｎ+ソース領域２４は
Ｐベース領域２３の表面部分に選択的に形成されてい
る。チャネル領域は、Ｐベース領域２３の、Ｎ+ソース
領域２４とＮ-ベース層２２との間の表面領域に形成さ
れる。ゲート絶縁膜２５はチャネル領域上に形成され、
さらにその上にゲート電極２６が形成されている。ソー
ス電極２７は、Ｎ+ソース領域２４とＰ+ベース領域２３
a とに共通に形成されている。ドレイン電極２８はＮ+
ドレイン層２１の裏面に形成されている。
１となるＮ+半導体基板上にエピタキシャル成長されて
いる。第１のＮ-ベース層２２は第２のＮベース層３上
にエピタキシャル成長されている。ＰおよびＰ+ベース
領域２３および２３a は第１のＮ-ベース層２２の表面
部分に選択的に形成されている。Ｎ+ソース領域２４は
Ｐベース領域２３の表面部分に選択的に形成されてい
る。チャネル領域は、Ｐベース領域２３の、Ｎ+ソース
領域２４とＮ-ベース層２２との間の表面領域に形成さ
れる。ゲート絶縁膜２５はチャネル領域上に形成され、
さらにその上にゲート電極２６が形成されている。ソー
ス電極２７は、Ｎ+ソース領域２４とＰ+ベース領域２３
a とに共通に形成されている。ドレイン電極２８はＮ+
ドレイン層２１の裏面に形成されている。
【００２４】ここで、たとえばＮ+ドレイン層２１の厚
さおよび不純物濃度はそれぞれ３２０μｍおよび２×１
０18／ｃｍ3である。また、第２のＮベース層３の厚さ
は第１のＮ-ベース層２２の厚さの１／４以上である。
第２のＮベース層３の平均不純物濃度は１×１０15／ｃ
ｍ3以上３×１０17／ｃｍ3以下である。また、たとえば
第１のＮ-ベース層２２の厚さおよび不純物濃度はそれ
ぞれ２３μｍおよび９×１０14／ｃｍ3である。また、
たとえばＰベース領域２３の拡散深さおよび不純物濃度
はそれぞれ３．５μｍおよび７×１０17／ｃｍ3であ
る。
さおよび不純物濃度はそれぞれ３２０μｍおよび２×１
０18／ｃｍ3である。また、第２のＮベース層３の厚さ
は第１のＮ-ベース層２２の厚さの１／４以上である。
第２のＮベース層３の平均不純物濃度は１×１０15／ｃ
ｍ3以上３×１０17／ｃｍ3以下である。また、たとえば
第１のＮ-ベース層２２の厚さおよび不純物濃度はそれ
ぞれ２３μｍおよび９×１０14／ｃｍ3である。また、
たとえばＰベース領域２３の拡散深さおよび不純物濃度
はそれぞれ３．５μｍおよび７×１０17／ｃｍ3であ
る。
【００２５】また、たとえばＮ+ソース領域２４の拡散
深さおよび不純物濃度はそれぞれ０．２μｍおよび２×
１０21／ｃｍ3である。なお、図１に示すパワーＭＯＳ
ＦＥＴの製造プロセスは、半導体基板（Ｎ+ドレイン層
２１）の表面に第２のＮベース層３をエピタキシャル成
長させ、その上にさらに第１のＮ-ベース層２２をエピ
タキシャル成長させた後は、図７に示す従来のパワーＭ
ＯＳＦＥＴと同じであるので、その詳細な説明を省略す
る。
深さおよび不純物濃度はそれぞれ０．２μｍおよび２×
１０21／ｃｍ3である。なお、図１に示すパワーＭＯＳ
ＦＥＴの製造プロセスは、半導体基板（Ｎ+ドレイン層
２１）の表面に第２のＮベース層３をエピタキシャル成
長させ、その上にさらに第１のＮ-ベース層２２をエピ
タキシャル成長させた後は、図７に示す従来のパワーＭ
ＯＳＦＥＴと同じであるので、その詳細な説明を省略す
る。
【００２６】図１には、第１のＮ-ベース層２２の厚さ
をｄ１、第２のＮベース層３の厚さをｄ２、素子耐圧確
保に必要な空乏層の厚さをｄmax、宇宙線の進入深さを
Ｒ、Ｎ+ソース領域２４と高濃度Ｐ+ベース領域２３a の
端部間の距離をΔＬとして示してある。また、以下の本
発明の実施例においては、簡単のため、ｄ１, ｄ２,dma
x, Ｒ, ΔＬの記号およびＰ+ベース領域２３a は記載を
省略してある。
をｄ１、第２のＮベース層３の厚さをｄ２、素子耐圧確
保に必要な空乏層の厚さをｄmax、宇宙線の進入深さを
Ｒ、Ｎ+ソース領域２４と高濃度Ｐ+ベース領域２３a の
端部間の距離をΔＬとして示してある。また、以下の本
発明の実施例においては、簡単のため、ｄ１, ｄ２,dma
x, Ｒ, ΔＬの記号およびＰ+ベース領域２３a は記載を
省略してある。
【００２７】ところで、図５に示す構成の絶縁ゲート型
バイポーラトランジスタ（ＩＧＢＴ）には、ドレイン層
４１からの正孔の注入効率を低下させるか、または高電
圧印加時のパンチスルーを防止する目的でドレイン側に
Ｎ+バッファ層４９が設けられている。本実施の形態の
第２のＮベース層３はこのＮ+バッファ層４９とは異な
る。ＩＧＢＴではＮ+バッファ層４９の厚さは、Ｎ-ドリ
フト層４２（本実施の形態のＮ-ベース層２２に相当）
の厚さの数十分の１と極めて薄い。
バイポーラトランジスタ（ＩＧＢＴ）には、ドレイン層
４１からの正孔の注入効率を低下させるか、または高電
圧印加時のパンチスルーを防止する目的でドレイン側に
Ｎ+バッファ層４９が設けられている。本実施の形態の
第２のＮベース層３はこのＮ+バッファ層４９とは異な
る。ＩＧＢＴではＮ+バッファ層４９の厚さは、Ｎ-ドリ
フト層４２（本実施の形態のＮ-ベース層２２に相当）
の厚さの数十分の１と極めて薄い。
【００２８】なお、図５において、符号４１はドレイン
層（コレクタ層）、符号４３はベース領域、符号４４は
ソース領域（エミッタ領域）、符号４５はゲート絶縁
膜、符号４６はゲート電極、符号４７はソース電極（エ
ミッタ電極）、符号４８はドレイン電極（コレクタ電
極）である。
層（コレクタ層）、符号４３はベース領域、符号４４は
ソース領域（エミッタ領域）、符号４５はゲート絶縁
膜、符号４６はゲート電極、符号４７はソース電極（エ
ミッタ電極）、符号４８はドレイン電極（コレクタ電
極）である。
【００２９】また、本実施の形態のパワーＭＯＳＦＥＴ
と、特開昭５９−１３２６７１号公開公報または特開昭
６０−１９６９７５号公開公報に開示された各ＭＯＳＦ
ＥＴとでは、それぞれ以下の点で異なる。すなわち、本
実施の形態のパワーＭＯＳＦＥＴでは、Ｐベース領域２
３が第１のＮ-ベース層２２を突き抜けずに第１のＮ-ベ
ース層２２中に形成されている。つまり、Ｐベース領域
２３は第２のＮベース層３に達していない。そのため、
ブレークダウンは電界強度の高いＰベース領域２３の拡
散コーナー部で起こる。
と、特開昭５９−１３２６７１号公開公報または特開昭
６０−１９６９７５号公開公報に開示された各ＭＯＳＦ
ＥＴとでは、それぞれ以下の点で異なる。すなわち、本
実施の形態のパワーＭＯＳＦＥＴでは、Ｐベース領域２
３が第１のＮ-ベース層２２を突き抜けずに第１のＮ-ベ
ース層２２中に形成されている。つまり、Ｐベース領域
２３は第２のＮベース層３に達していない。そのため、
ブレークダウンは電界強度の高いＰベース領域２３の拡
散コーナー部で起こる。
【００３０】それに対して、特開昭５９−１３２６７１
号のＭＯＳＦＥＴでは、Ｐ型ウェル領域（本実施の形態
のＰベース領域２３に相当）がＮ-型低濃度領域（本実
施の形態の第１のＮ-ベース層２２に相当）を突き抜け
てＮ+型中濃度領域（本実施の形態の第２のＮベース層
３に相当）に達している。そのため、ブレークダウンは
Ｐ型ウェル領域の底部で起こる。
号のＭＯＳＦＥＴでは、Ｐ型ウェル領域（本実施の形態
のＰベース領域２３に相当）がＮ-型低濃度領域（本実
施の形態の第１のＮ-ベース層２２に相当）を突き抜け
てＮ+型中濃度領域（本実施の形態の第２のＮベース層
３に相当）に達している。そのため、ブレークダウンは
Ｐ型ウェル領域の底部で起こる。
【００３１】また、特開昭６０−１９６９７５号のＭＯ
ＳＦＥＴでは、Ｐ型のチャネル領域（本実施の形態のＰ
ベース領域２３に相当）よりも深く、Ｎ型のドレイン領
域（本実施の形態の第１のＮ-ベース層２２に相当）を
突き抜けてＮ型の不純物再分布層（本実施の形態の第２
のＮベース層３に相当）に達するＰ型のウェル領域が設
けられている。そのため、ブレークダウンはウェル領域
の底部で起こる。
ＳＦＥＴでは、Ｐ型のチャネル領域（本実施の形態のＰ
ベース領域２３に相当）よりも深く、Ｎ型のドレイン領
域（本実施の形態の第１のＮ-ベース層２２に相当）を
突き抜けてＮ型の不純物再分布層（本実施の形態の第２
のＮベース層３に相当）に達するＰ型のウェル領域が設
けられている。そのため、ブレークダウンはウェル領域
の底部で起こる。
【００３２】上述した実施の形態によれば、第１のＮ-
ベース層２２とＮ+半導体基板よりなるドレイン層２１
との間に、厚さが第１のＮ-ベース層２２の厚さの１／
４以上であり、かつその平均不純物濃度が１×１０15／
ｃｍ3以上３×１０17／ｃｍ3以下である第２のＮベース
層３が設けられているため、寄生ｎｐｎトランジスタの
ラッチアップと基板近傍でのダイナミックアバランシェ
との間の正帰還が起こり難くなり、ＳＥＢ耐量を高める
ことができる。したがって、宇宙用として用いるのに十
分なＳＥＢ耐量を具えたパワーＭＯＳＦＥＴが得られ
る。また、第２のＮベース層３の厚さおよび不純物濃度
を適切に選択すれば、与えられた耐圧の範囲内でＳＥＢ
破壊を起こさないようにすることができるので、ＳＥＢ
破壊が起こらないパワーＭＯＳＦＥＴが得られる。
ベース層２２とＮ+半導体基板よりなるドレイン層２１
との間に、厚さが第１のＮ-ベース層２２の厚さの１／
４以上であり、かつその平均不純物濃度が１×１０15／
ｃｍ3以上３×１０17／ｃｍ3以下である第２のＮベース
層３が設けられているため、寄生ｎｐｎトランジスタの
ラッチアップと基板近傍でのダイナミックアバランシェ
との間の正帰還が起こり難くなり、ＳＥＢ耐量を高める
ことができる。したがって、宇宙用として用いるのに十
分なＳＥＢ耐量を具えたパワーＭＯＳＦＥＴが得られ
る。また、第２のＮベース層３の厚さおよび不純物濃度
を適切に選択すれば、与えられた耐圧の範囲内でＳＥＢ
破壊を起こさないようにすることができるので、ＳＥＢ
破壊が起こらないパワーＭＯＳＦＥＴが得られる。
【００３３】なお、本発明は、上述した縦型パワーＭＯ
ＳＦＥＴに限らず、図２に示す構成のような横型パワー
ＭＯＳＦＥＴにも適用できる。図２に示すように、横型
パワーＭＯＳＦＥＴでは、第１のＮ-ベース層４２とな
る半導体基板の表面部分にＰベース領域４３が選択的に
形成され、さらにその中の表面部分にＮ+ソース領域４
４が選択的に形成される。また、半導体基板の同じ表面
部分にＰベース領域４３から離れて第２のＮベース領域
５が選択的に形成され、さらにその中の表面部分にＮ+
ドレイン領域（ドレイン層）４１が選択的に形成され
る。ゲート電極４６は、Ｐベース領域４３の、第１のＮ
-ベース層４２とＮ+ソース領域４４との間にできるチャ
ネル領域上にゲート絶縁膜４５を介して設けられる。ソ
ース電極４７はＮ+ソース領域４４およびＰベース領域
４３に共通に接する。ドレイン電極４８はＮ+ドレイン
領域４１に接する。また、基板裏面には絶縁膜４９が設
けられる。
ＳＦＥＴに限らず、図２に示す構成のような横型パワー
ＭＯＳＦＥＴにも適用できる。図２に示すように、横型
パワーＭＯＳＦＥＴでは、第１のＮ-ベース層４２とな
る半導体基板の表面部分にＰベース領域４３が選択的に
形成され、さらにその中の表面部分にＮ+ソース領域４
４が選択的に形成される。また、半導体基板の同じ表面
部分にＰベース領域４３から離れて第２のＮベース領域
５が選択的に形成され、さらにその中の表面部分にＮ+
ドレイン領域（ドレイン層）４１が選択的に形成され
る。ゲート電極４６は、Ｐベース領域４３の、第１のＮ
-ベース層４２とＮ+ソース領域４４との間にできるチャ
ネル領域上にゲート絶縁膜４５を介して設けられる。ソ
ース電極４７はＮ+ソース領域４４およびＰベース領域
４３に共通に接する。ドレイン電極４８はＮ+ドレイン
領域４１に接する。また、基板裏面には絶縁膜４９が設
けられる。
【００３４】図２に示す横型パワーＭＯＳＦＥＴでも、
第２のＮベース領域５の幅は第１のＮ-ベース層４２の
幅の１／４以上である。また、第２のＮベース領域５の
平均不純物濃度は１×１０15／ｃｍ3以上３×１０17／
ｃｍ3以下である。ここで、第１のＮ-ベース層４２の幅
はＰベース領域４３と第２のＮベース領域５との間の横
方向の距離である。また、第２のＮベース領域５の幅は
第１のＮ-ベース層４２とＮ+ドレイン領域４１との間の
横方向の距離である。その他の半導体層や半導体領域の
不純物濃度等については、図１に示す縦型パワーＭＯＳ
ＦＥＴの対応する層や領域と同じである。この場合に
も、宇宙用として用いるのに十分なＳＥＢ耐量を具えた
パワーＭＯＳＦＥＴが得られる。
第２のＮベース領域５の幅は第１のＮ-ベース層４２の
幅の１／４以上である。また、第２のＮベース領域５の
平均不純物濃度は１×１０15／ｃｍ3以上３×１０17／
ｃｍ3以下である。ここで、第１のＮ-ベース層４２の幅
はＰベース領域４３と第２のＮベース領域５との間の横
方向の距離である。また、第２のＮベース領域５の幅は
第１のＮ-ベース層４２とＮ+ドレイン領域４１との間の
横方向の距離である。その他の半導体層や半導体領域の
不純物濃度等については、図１に示す縦型パワーＭＯＳ
ＦＥＴの対応する層や領域と同じである。この場合に
も、宇宙用として用いるのに十分なＳＥＢ耐量を具えた
パワーＭＯＳＦＥＴが得られる。
【００３５】また、本発明は、図３に示す構成のような
トレンチ型パワーＭＯＳＦＥＴにも適用できる。図３に
示すように、トレンチ型パワーＭＯＳＦＥＴでは、Ｎ+
ドレイン層６１となる半導体基板上に第２のＮベース層
７および第１のＮ-ベース層６２が順次エピタキシャル
成長され、第１のＮ-ベース層６２の表面部分にＰベー
ス領域６３が形成される。Ｎ+ソース領域６４はＰベー
ス領域６３の中の表面部分に選択的に形成される。そし
て、Ｎ+ソース領域６４内にトレンチ溝が第１のＮ-ベー
ス層６２に達するように形成され、その溝の内周面にゲ
ート絶縁膜６５が形成される。ゲート絶縁膜６５の内側
はゲートポリシリコンにより埋め戻されてゲート電極６
６となる。ソース電極６７はＮ+ソース領域６４および
Ｐベース領域６３に共通に接する。ドレイン電極６８は
Ｎ+ドレイン層６１に接する。
トレンチ型パワーＭＯＳＦＥＴにも適用できる。図３に
示すように、トレンチ型パワーＭＯＳＦＥＴでは、Ｎ+
ドレイン層６１となる半導体基板上に第２のＮベース層
７および第１のＮ-ベース層６２が順次エピタキシャル
成長され、第１のＮ-ベース層６２の表面部分にＰベー
ス領域６３が形成される。Ｎ+ソース領域６４はＰベー
ス領域６３の中の表面部分に選択的に形成される。そし
て、Ｎ+ソース領域６４内にトレンチ溝が第１のＮ-ベー
ス層６２に達するように形成され、その溝の内周面にゲ
ート絶縁膜６５が形成される。ゲート絶縁膜６５の内側
はゲートポリシリコンにより埋め戻されてゲート電極６
６となる。ソース電極６７はＮ+ソース領域６４および
Ｐベース領域６３に共通に接する。ドレイン電極６８は
Ｎ+ドレイン層６１に接する。
【００３６】図３に示すトレンチ型パワーＭＯＳＦＥＴ
では、第２のＮベース層７の厚さは第１のＮ-ベース層
６２の厚さの１／４以上である。また、第２のＮベース
層７の平均不純物濃度は１×１０15／ｃｍ3以上３×１
０17／ｃｍ3以下である。その他の半導体層や半導体領
域の不純物濃度等については、図１に示す縦型パワーＭ
ＯＳＦＥＴの対応する層や領域と同じである。この場合
にも、宇宙用として用いるのに十分なＳＥＢ耐量を具え
たパワーＭＯＳＦＥＴが得られる。
では、第２のＮベース層７の厚さは第１のＮ-ベース層
６２の厚さの１／４以上である。また、第２のＮベース
層７の平均不純物濃度は１×１０15／ｃｍ3以上３×１
０17／ｃｍ3以下である。その他の半導体層や半導体領
域の不純物濃度等については、図１に示す縦型パワーＭ
ＯＳＦＥＴの対応する層や領域と同じである。この場合
にも、宇宙用として用いるのに十分なＳＥＢ耐量を具え
たパワーＭＯＳＦＥＴが得られる。
【００３７】以上において本発明は、上述した実施の形
態に限らず種々変更可能である。たとえば、上述した実
施の形態では第１導電型をｎ型とし、第２導電型をｐ型
としたが、その逆でもよい。また、本発明は、上述した
半導体層や半導体領域の厚さや深さおよび不純物濃度の
値に制限されるものではない。
態に限らず種々変更可能である。たとえば、上述した実
施の形態では第１導電型をｎ型とし、第２導電型をｐ型
としたが、その逆でもよい。また、本発明は、上述した
半導体層や半導体領域の厚さや深さおよび不純物濃度の
値に制限されるものではない。
【００３８】また、他の実施の形態として、寄生ｎｐｎ
トランジスタそのものを動作し難くすることによっても
正帰還が起こり難くなり、それによって、ＳＥＢ耐量を
高める効果がある。このことについて、図１および図６
を用いて説明する。図６は、図１のＮ+ソース領域２４
のゲート絶縁膜２５側での端部とＰ+ベース領域２３aの
ゲート絶縁膜２５側での端部との距離、すなわちチャネ
ル領域の表面での距離ΔＬと素子定格耐圧に対するＳＥ
Ｂ耐量の関係を示した特性図である。
トランジスタそのものを動作し難くすることによっても
正帰還が起こり難くなり、それによって、ＳＥＢ耐量を
高める効果がある。このことについて、図１および図６
を用いて説明する。図６は、図１のＮ+ソース領域２４
のゲート絶縁膜２５側での端部とＰ+ベース領域２３aの
ゲート絶縁膜２５側での端部との距離、すなわちチャネ
ル領域の表面での距離ΔＬと素子定格耐圧に対するＳＥ
Ｂ耐量の関係を示した特性図である。
【００３９】図６に示すように、ΔＬ≦０．６μｍで、
ＳＥＢ耐量は素子定格耐圧まで確保できる。つまり、チ
ャネル領域の表面での距離ΔＬが０．６μｍ以下であれ
ば、基板近傍でのダイナミックアバランシェで発生した
正孔がＰおよびＰ+ベース領域２３および２３a に流れ
込むことによるＮ+ソース領域２４とＰおよびＰ+ベース
領域２３および２３a 間の順バイアスが浅くなり、寄生
ｎｐｎトランジスタが動作し難くなり、結果としてＳＥ
Ｂ耐量が素子定格耐圧まで確保できる。
ＳＥＢ耐量は素子定格耐圧まで確保できる。つまり、チ
ャネル領域の表面での距離ΔＬが０．６μｍ以下であれ
ば、基板近傍でのダイナミックアバランシェで発生した
正孔がＰおよびＰ+ベース領域２３および２３a に流れ
込むことによるＮ+ソース領域２４とＰおよびＰ+ベース
領域２３および２３a 間の順バイアスが浅くなり、寄生
ｎｐｎトランジスタが動作し難くなり、結果としてＳＥ
Ｂ耐量が素子定格耐圧まで確保できる。
【００４０】他の実施の形態として、図９に耐圧ＶBR、
ＳＥＢ耐量ＶSEBとエピ層厚さの関係を示す。図９にお
いて、直線Ｉは、前記（３）式で与えられる耐圧ＶBRを
ベースに得られる実際の耐圧Ｖ１とその時の最大空乏層
幅ｄ（ｄmax）との関係で、 Ｖ１（Ｖ）＝１２．５ｘ ・・・・・ （５） で与えられる。直線IIは、第２のＮベース層３の平均不
純物濃度が１×１０15／ｃｍ3の時のＳＥＢ耐量ＶSEBと
Ｎベース層３の厚さのシミュレーションと実測結果であ
る。Ｎベース層３の厚さｘ（μｍ）が厚くなるとＳＥＢ
耐量ＶSEBは増大する。この直線IIは、 ＶSEB（Ｖ）＝８ｘ ・・・・・（６） の式で近似できる。ここで、ｘの単位はμｍである。
ＳＥＢ耐量ＶSEBとエピ層厚さの関係を示す。図９にお
いて、直線Ｉは、前記（３）式で与えられる耐圧ＶBRを
ベースに得られる実際の耐圧Ｖ１とその時の最大空乏層
幅ｄ（ｄmax）との関係で、 Ｖ１（Ｖ）＝１２．５ｘ ・・・・・ （５） で与えられる。直線IIは、第２のＮベース層３の平均不
純物濃度が１×１０15／ｃｍ3の時のＳＥＢ耐量ＶSEBと
Ｎベース層３の厚さのシミュレーションと実測結果であ
る。Ｎベース層３の厚さｘ（μｍ）が厚くなるとＳＥＢ
耐量ＶSEBは増大する。この直線IIは、 ＶSEB（Ｖ）＝８ｘ ・・・・・（６） の式で近似できる。ここで、ｘの単位はμｍである。
【００４１】そこで、Ｎベース層３の厚さは次のように
決定される。まず、必要な素子耐圧Ｖ１を与えること
で、直線ＩからＮ-ベース層２２からＰベース領域２３
を除いた厚さｄmax（最大空乏層幅で図１に図示）が決
まる。次に、この必要な素子耐圧Ｖ１の時の直線IIから
Ｎベース層３の厚さｘ（μｍ）が求まる。それぞれに求
まる厚さｘ（μｍ）の差の１／２以上あれば実用的レベ
ルに達する。なお、Ｎ-ベース層２２とＮベース層３の
各不純物量と厚さによって、オン抵抗Ｒｏｎが決まるの
で、それぞれの厚さの上限は、得ようとするオン抵抗Ｒ
ｏｎの関係で決定される。このような方法で決定された
Ｎベース層３の厚さを用いることにより、必要な素子耐
圧Ｖ１の範囲内でＳＥＢ耐量ＶSEBを向上させつつ、オ
ン抵抗Ｒｏｎを損なわせることのない、実用的な宇宙用
ＭＯＳＦＥＴを実現することができる。
決定される。まず、必要な素子耐圧Ｖ１を与えること
で、直線ＩからＮ-ベース層２２からＰベース領域２３
を除いた厚さｄmax（最大空乏層幅で図１に図示）が決
まる。次に、この必要な素子耐圧Ｖ１の時の直線IIから
Ｎベース層３の厚さｘ（μｍ）が求まる。それぞれに求
まる厚さｘ（μｍ）の差の１／２以上あれば実用的レベ
ルに達する。なお、Ｎ-ベース層２２とＮベース層３の
各不純物量と厚さによって、オン抵抗Ｒｏｎが決まるの
で、それぞれの厚さの上限は、得ようとするオン抵抗Ｒ
ｏｎの関係で決定される。このような方法で決定された
Ｎベース層３の厚さを用いることにより、必要な素子耐
圧Ｖ１の範囲内でＳＥＢ耐量ＶSEBを向上させつつ、オ
ン抵抗Ｒｏｎを損なわせることのない、実用的な宇宙用
ＭＯＳＦＥＴを実現することができる。
【００４２】
【発明の効果】本発明によれば、寄生ｎｐｎトランジス
タのラッチアップと基板近傍でのダイナミックアバラン
シェとの間の正帰還が起こり難くなり、ＳＥＢ耐量を高
めることができるので、宇宙用として用いるのに十分な
ＳＥＢ耐量を具えたパワーＭＯＳＦＥＴを構成する半導
体装置が得られる。
タのラッチアップと基板近傍でのダイナミックアバラン
シェとの間の正帰還が起こり難くなり、ＳＥＢ耐量を高
めることができるので、宇宙用として用いるのに十分な
ＳＥＢ耐量を具えたパワーＭＯＳＦＥＴを構成する半導
体装置が得られる。
【図１】本発明にかかる縦型パワーＭＯＳＦＥＴの構成
の一例を示す断面図である。
の一例を示す断面図である。
【図２】本発明にかかる横型パワーＭＯＳＦＥＴの構成
の一例を示す断面図である。
の一例を示す断面図である。
【図３】本発明にかかるトレンチ型パワーＭＯＳＦＥＴ
の構成の一例を示す断面図である。
の構成の一例を示す断面図である。
【図４】シミュレーションにより求めたトータルエピタ
キシャル成長層の厚さとＳＥＢ耐量との関係を示す特性
図である。
キシャル成長層の厚さとＳＥＢ耐量との関係を示す特性
図である。
【図５】絶縁ゲート型バイポーラトランジスタの構成を
示す断面図である。
示す断面図である。
【図６】素子定格耐圧に対するＳＥＢ耐量とチャネル領
域の距離との関係を示す特性図である。
域の距離との関係を示す特性図である。
【図７】従来のｎチャネルパワーＭＯＳＦＥＴの構成を
示す断面図である。
示す断面図である。
【図８】シミュレーションにより求めたＳＥＢ破壊が起
こるときと起こらないときの電流波形の一例を示す特性
図である。
こるときと起こらないときの電流波形の一例を示す特性
図である。
【図９】耐圧ＶBR、ＳＥＢ耐量ＶSEBとエピ層厚さとの
関係を示す関係線図である。
関係を示す関係線図である。
２２，４２，６２ 第１のＮ-ベース層（第１の半導
体領域） ２３，４３，６３ Ｐベース領域（第２の半導体領
域） ２３ａ Ｐ+ベース領域（第２の半導体領域） ２４，４４，６４ Ｎ+ソース領域（第３の半導体領
域） ３，７ 第２のＮベース層（第４の半導体領域） ５ 第２のＮベース領域（第４の半導体領域） ２１，６１ Ｎ+ドレイン層（第５の半導体領域） ４１ Ｎ+ドレイン領域（第５の半導体領域） ２５，４５，６５ ゲート絶縁膜（絶縁膜） ２６，４６，６６ ゲート電極（第１の電極） ２７，４７，６７ ソース電極（第２の電極） ２８，４８，６８ ドレイン電極（第３の電極）
体領域） ２３，４３，６３ Ｐベース領域（第２の半導体領
域） ２３ａ Ｐ+ベース領域（第２の半導体領域） ２４，４４，６４ Ｎ+ソース領域（第３の半導体領
域） ３，７ 第２のＮベース層（第４の半導体領域） ５ 第２のＮベース領域（第４の半導体領域） ２１，６１ Ｎ+ドレイン層（第５の半導体領域） ４１ Ｎ+ドレイン領域（第５の半導体領域） ２５，４５，６５ ゲート絶縁膜（絶縁膜） ２６，４６，６６ ゲート電極（第１の電極） ２７，４７，６７ ソース電極（第２の電極） ２８，４８，６８ ドレイン電極（第３の電極）
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 小林 孝
神奈川県川崎市川崎区田辺新田１番１号
富士電機株式会社内
(72)発明者 桐畑 文明
神奈川県川崎市川崎区田辺新田１番１号
富士電機株式会社内
(72)発明者 久保山 智司
東京都港区浜松町２丁目４番１号 宇宙開
発事業団内
Ｆターム(参考） 5F140 AA09 AA17 AC21 BH13 BH30
BH49
Claims (2)
- 【請求項１】相対的に不純物濃度が低い第１導電型の第
１の半導体領域と、 前記第１の半導体領域の表面部分に選択的に設けられた
第２導電型の第２の半導体領域と、 前記第２の半導体領域の表面部分に選択的に設けられた
第１導電型の高不純物濃度の第３の半導体領域と、 前記第２の半導体領域内に第１導電型の高不純物濃度の
第３の半導体領域の一部を覆う第２導電型の高不純物領
域と、 前記第１の半導体領域に接し、かつ前記第２の半導体領
域から離れ、前記第１の半導体領域よりも不純物濃度が
高い第１導電型の第４の半導体領域と、 前記第４の半導体領域に接し、かつ前記第１の半導体領
域から離れ、前記第４の半導体領域よりも不純物濃度が
高い第１導電型の第５の半導体領域と、 前記第２の半導体領域の、前記第１の半導体領域と前記
第３の半導体領域との間にできるチャネル領域に沿って
設けられた絶縁膜と、 前記チャネル領域との間に前記絶縁膜を挟む第１の電極
と、 前記第３の半導体領域および前記第２の半導体領域に共
通に接した第２の電極と、 前記第５の半導体領域に接した第３の電極と、 を具備し、 前記第４の半導体領域の厚さｄ２が、素子耐圧を支配す
る前記第１の半導体領域の厚さｄ１の１／４以上か、も
しくは、ｄ１に関しての直線式Ｖ１＝１２．５ｘに対応
して、ＶSEB＝８ｘ（ここで、Ｖ１，ＶSEBは［Ｖ］で、
ｘは［μｍ］で表す）で表せる２つの直線式を満たすも
のにおいて、Ｖ１（ｘ1）＝ＶSEB（ｘ2）でのｘの差,
ｘ2−ｘ1, の半分より大きく、かつ、その平均不純物濃
度が１×１０15／ｃｍ3以上３×１０17／ｃｍ3以下であ
ることを特徴とする半導体装置。 - 【請求項２】 前記チャネル領域の表面部分の第１導電
型の高不純物濃度の第３の半導体Ｎ+ソース領域端部と
第２の半導体領域内に第１導電型の高不純物濃度の第３
の半導体領域の一部を覆う第２導電型の高不純物Ｐ+ベ
ース領域端部間の距離ΔＬが０．６μｍ以下であること
を特徴とする請求項１に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002145902A JP4117385B2 (ja) | 2002-05-21 | 2002-05-21 | 宇宙線破壊耐量を有する半導体装置 |
| US10/366,946 US6885063B2 (en) | 2002-05-21 | 2003-02-14 | Semiconductor device having an SEB voltage suitable for use in space |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002145902A JP4117385B2 (ja) | 2002-05-21 | 2002-05-21 | 宇宙線破壊耐量を有する半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003338624A true JP2003338624A (ja) | 2003-11-28 |
| JP4117385B2 JP4117385B2 (ja) | 2008-07-16 |
Family
ID=29545101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002145902A Expired - Lifetime JP4117385B2 (ja) | 2002-05-21 | 2002-05-21 | 宇宙線破壊耐量を有する半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6885063B2 (ja) |
| JP (1) | JP4117385B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010091334A (ja) * | 2008-10-06 | 2010-04-22 | Toyota Motor Corp | 半導体装置の放射線照射試験方法 |
| JP2015018913A (ja) * | 2013-07-10 | 2015-01-29 | 富士電機株式会社 | 超接合ｍｏｓｆｅｔとその製造方法およびダイオードを並列接続させた複合半導体装置 |
| JP2017195404A (ja) * | 2015-08-19 | 2017-10-26 | 富士電機株式会社 | 半導体装置および製造方法 |
| JP2021032775A (ja) * | 2019-08-27 | 2021-03-01 | 三菱電機株式会社 | Ｓｅｂ耐性評価方法およびｓｅｂ耐性評価装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102006002065B4 (de) | 2006-01-16 | 2007-11-29 | Infineon Technologies Austria Ag | Kompensationsbauelement mit reduziertem und einstellbarem Einschaltwiderstand |
| US8283213B2 (en) * | 2010-07-30 | 2012-10-09 | Alpha And Omega Semiconductor Incorporated | Method of minimizing field stop insulated gate bipolar transistor (IGBT) buffer and emitter charge variation |
| CN103928338B (zh) * | 2014-04-04 | 2016-09-14 | 哈尔滨工程大学 | 一种功率半导体器件抗单粒子烧毁方法 |
| US9318587B2 (en) | 2014-05-30 | 2016-04-19 | Alpha And Omega Semiconductor Incorporated | Injection control in semiconductor power devices |
| CN107356856B (zh) * | 2017-06-26 | 2021-02-09 | 中国空间技术研究院 | 一种三通道电压反馈式vdmos器件单粒子效应高精度检测装置 |
| CN108615768B (zh) * | 2018-05-02 | 2019-07-30 | 深圳吉华微特电子有限公司 | 一种抗辐射vdmos器件及其制备方法 |
| IT201900021204A1 (it) * | 2019-11-14 | 2021-05-14 | St Microelectronics Srl | Dispositivo mosfet in 4h-sic e relativo metodo di fabbricazione |
| CN114551574B (zh) * | 2022-02-28 | 2023-09-15 | 电子科技大学 | 一种高压单粒子加固ldmos器件 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5701023A (en) * | 1994-08-03 | 1997-12-23 | National Semiconductor Corporation | Insulated gate semiconductor device typically having subsurface-peaked portion of body region for improved ruggedness |
| US5674766A (en) * | 1994-12-30 | 1997-10-07 | Siliconix Incorporated | Method of making a trench MOSFET with multi-resistivity drain to provide low on-resistance by varying dopant concentration in epitaxial layer |
| US6239463B1 (en) * | 1997-08-28 | 2001-05-29 | Siliconix Incorporated | Low resistance power MOSFET or other device containing silicon-germanium layer |
| US6621121B2 (en) * | 1998-10-26 | 2003-09-16 | Silicon Semiconductor Corporation | Vertical MOSFETs having trench-based gate electrodes within deeper trench-based source electrodes |
-
2002
- 2002-05-21 JP JP2002145902A patent/JP4117385B2/ja not_active Expired - Lifetime
-
2003
- 2003-02-14 US US10/366,946 patent/US6885063B2/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2015018913A (ja) * | 2013-07-10 | 2015-01-29 | 富士電機株式会社 | 超接合ｍｏｓｆｅｔとその製造方法およびダイオードを並列接続させた複合半導体装置 |
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| JP2021032775A (ja) * | 2019-08-27 | 2021-03-01 | 三菱電機株式会社 | Ｓｅｂ耐性評価方法およびｓｅｂ耐性評価装置 |
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| US20030218210A1 (en) | 2003-11-27 |
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